JPS61127033A - 演算処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の利用分野〕 本発明は、演算処理装置に関し、特に、複数種類の浮動
小数点表現による浮動小数点データの演算を効率良く行
なう演算処理装置に関する。

〔発明の背景〕

浮動小数点演算は大きな数も小さな数も同じ精度で取扱
うことが可能なため、特に科学技術計算に於て利用され
ている表現方式である。

しかしながら、従来の浮動小数点表現では、指数表示部
（以後は単に指数部と呼ぶ）の長さが固定であったため
５表現できる数の範囲が限られるという欠点があると共
に、また、指数部の値が小さくて少ない情報で済む場合
にその空きスペースを仮数部の精度を上げることに利用
するというような柔軟性もないという欠点も指摘されて
いた。

このため、これらの欠点を改善すべく、指数部固定長表
現にかわる指数部可変長表現による浮動小数点演算が切
望されており、何種類かの表現方式が提案されている。

例えば、特開昭５９−１１４４４号公報に示されるよう
な方式が提案されている。

一方、指数部固定長表現に於ても、指数部のビット数を
増やし、表現できる範囲を拡大しようという試みも提案
されている。

このような状況下に於て、複数種類の浮動小数点表現に
よる浮動小数点データに基づく浮動小数点演算を効率良
く行なうことが強く切望されている。

浮動小数点表現は一般的には、第２図に示すような形式
で示され、図中、１０１は数値の符号情報を示す１ビツ
トの仮数符号部、１０２は指数の符号を示す１ビツトの
指数符号部、１０３は複数ビットで構成される指数部、
１０４は樽数部と仮数部との分離点、１０５は複数ビッ
トで構成される仮数部である。

指数部固定長表現では、ある一つの表現方式に対して分
離点１０４は絶えず固定であるが、複数の表現方式をサ
ポートする場合を考えれば異なった複数の分離点をもつ
指数部固定長データの演算を実行する必要がある。

また、指数部可変長表現では、ある一つの表現方式に対
しても各データの値に応じて分離点１０４が移動する。

したがって、複数種類の浮動小数点表現による浮動小数
点データに基づく浮動小数点演算を行なう場合には、各
表現方式毎に演算制御が異なるため、四則演算等の演算
命令を各表現方式毎に用意する必要がある。このため、
命令制御が複雑になってしまうという問題点がある。

〔発明の目的〕

本発明の目的は上述した従来技術での問題点を除去した
データ処理装置を提供することにある。

〔発明の概要〕

このような目的を達成するために、本発明では、複数種
類の浮動小数点表現に基づく浮動小数点演算が実行可能
な演算処理装置に於て、主記憶装置からのデータを浮動
小数点レジスタへ読出すための専用のロード命令を各浮
動小数点表現毎に新規に追加し、さらに、各種ロード命
令により浮動小数点レジスタに読出されたデータに対し
て、そのデータの表現方式を識別するための情報を格納
するデータ制御ラッチを各浮動小数点レジスタ毎に設「
し、浮動小数点レジスタにロードしたデータ間で演算を
行なう場合には、特別な演算命令は新規に追加しないで
従来から用いている１組の演算命令を用い、演算の入力
データに対応したデータ制御ラッチの情報に基づき各種
表現の浮動小数点演算を実行可能なようにした演算処理
装置に特徴がある。

〔発明の実施例〕

第１図は本発明の一実施例を示す図である。本実施例は
１つの指数部固定長表現と、１つの指数部可変長表現の
２つの表現方式に基づく浮動小数点演算を行なう場合の
一実施例であるが、更に表現方式を増加した場合にも拡
張が可能である。

図中、１は主記憶装置、２は命令制御ユニット、３は浮
動小数点レジスタ（ＦＲ）ユニット、４は演算ユニット
、１−１は命令列格納エリア、１−２はデータ列格納エ
リア、２−１は命令バッファ、２−２は命令レジスタ、
２−３は命令解読器、３−１〜３−７はセレクタ、３−
８〜３−９はデコーダ、３−１０〜３−１３はデータを
識別するためのデータ制御ラッチ、３−１４〜３−１７
は各各、浮動小数点レジスタの０番（ＦＲＯ）〜３番（
ＦＲ３）、４−１はＯＲ回路、４−２はＮＯＴ回路、４
−３〜４−４はＡＮＤ回路、４−５は固定長データの演
算を行なう演算器、４−６は可変長データの演算を行な
う演算器、４−７はセレクタ、ｆｉｌ　〜Ｒ１２，１２
４−１−Ｑ４−２は信号線である。

次に１本図を用いて、可変長データおよび固定長データ
を主記憶装置１から読出して浮動小数点レジスタＦＲＯ
〜ＦＲ３ヘロードするための処理手順、また、ＦＲＯ〜
ＦＲ３ヘロードしたデータ間での演算処理手順を詳細に
示す。

可変長データのロードを指定するロード命令（ＬＱ）　
、および固定長データのロードを指定するロード命令（
Ｌ　Ｄ）は主記憶装置１の命令列格納エリア１−１に四
則演算を指定する演算命令、演算結果を主記憶に格納す
るストア命令等と混在して格納されている。これらの命
令列を主記憶装置１から信号線Ｑ１を介して読出し、命
令バッファ２−１にバッファリングする。バッファリン
グした命令列を順次命令レジスタ２−２に読出して命令
解読器２−３で解読する。

可変長データのロードを指定するロード命令（ＬＱ）を
解読した場合は次のような処理を行なう。なお１本ロー
ド命令では、主記憶装置土のデータ列格納エリア１−２
に格納されている可変長データのアドレスと、ロードす
べき浮動小数点レジスタ（ＦＲ）番号が指定されている
ものとする。

命令で指定したアドレスをもとに、主記憶装置１から可
変長データを読出し、信号線Ｎ、ｌセレクタ３−１を介
して命令で指定したＦＲ番号に書込む。同時に、命令解
読器２−３は信号線Ｑ４、セレクタ３−２を介して、デ
ータをロードするＦＲ番号に対応したデータ制御ラッチ
を′１′にセットするための情報をデコーダ３−８へ転
送する。デコーダ３−８では、ＦＲ番号を解読して対応
するデータ制御ラッチのＳＥＴ端子にＯＮ信号を送出し
て′１′をセットする。

命令解読器′２−３が固定長データのロードを指定する
ロード命令（ＬＤ）を解読した場合の処理に於ては、Ｆ
Ｒへの固定長データの書込みはＬＱ命令の場合と同様で
あるか、データ制御ラッチへのセットの手順が次のよう
に異なる。即ち、命令解読器２−３は信号線Ｉ２５．セ
レクタ３−３を介して、データをロードするＦＲ番号に
対応したデータ制御ラッチを′０′にセットするための
情報をデコーダ３−９へ転送する。そして、デコーダ３
−９では、ＦＲ番号を解読して対するデータ制御ラッチ
のＲｒＦ、ＳＥＴ端子にＯＮ信号を送出してｌ　Ｏｌを
セットする。

次に、ＦＲＯ−ＦＲ３ヘロードしたデータ間での演算処
理手順について記す、なお、演算命令では、四則演算等
の演算、および、２つの入力データが格納されているＦ
Ｒ番号と演算結果を格納するＦＲ番号を指定するものと
する。

第１の入力データはセレクタ３−６．信号線Ｑ９を介し
て、第２の入力データはセレクタ３−７、信号線１２１
０を介して読出し、演算器４−５あるいは演算器４−６
へ転送する。また、第１および第２の入力データに対応
するデータ制御ラッチの値が読出されるが、第１のデー
タに対応する制御ラッチの値はセレクタ３−４、信号線
Ｑ７を介して、第２のデータに対応するデータ制御ラッ
チの値はセレクタ３−５、信号ｍＱｓを介して読出し、
演算器４−６とＯＲ回路４−１へ転送する６０Ｒ回路４
−１へ転送された第１と第２のデータ制御ラッチの値は
○Ｒが取られ、結果が直接ＡＮＤ回路４−４へ、また、
ＮＯＴ回路４−２で反転されてＡＮＤ回路４−３へ転送
される。このデータ制御ラッチの読出しと並行して、命
令解読器２−３は信号線ａ６を介して演算情報（例えば
、演算の起動指示、四則演算等の演算種類、演算結果を
格納するＦＲ番号等）を、ＡＮＤ回路４−３と信号線Ｑ
４−１を介して、あるいはＡＮＤ回路４−４と信号線Ｑ
４−２を介して、各々、演算器４−５あるいは演算器４
−６へ送出する。

即ち、第１と第２の入力データに対応するデータ制御ラ
ッチの値が共に′０′であれば、即ち、共に固定長デー
タがあれば演算情報を演算器４−５へ転送し、それ以外
の場合、即ち、どちらの入力データが可変長データであ
るとき、または、共に可変長データであるときは演算情
報を演算器４−６へ転送して演算を実行する。

なお、第１と第２の入力データに対応するデータ制御ラ
ッチの値が不一致の場合には例外ケースとすることも考
えられる。

なお、信号ＨＱ７とＱ８を介して読出されるデータ制御
ラッチの値は演算器４−６に入力され、信号、ｉｕ７の
値がＩｌ＋であれば第１人力データが可変長、′Ｏ′で
あれば固定長、また、信号線Ｑ８の値が１１１であれば
第２人力データが可変長、′０′であれば固定長である
と認識して演算を実行する。一方、演算器４−５には信
号線Ｑ７とＱ８は入力されていないが、信号線Ｑ４−１
を介して演算情報が入力される場合には、第１と第２の
入力データは共に固定長であると認識して演算を実行す
るものとする。

そして、起動された演算器の演算結果はセレクタ４−７
、信号線Ｑ３を介して指定されたＦＲ番号へ格納される
。なお、ここでは、演算器４−５から出力される演算結
果は固定長、演算器４−６から出力される演算結果は可
変長であるとする。

一方、演算結果に対応したデータ制御ラッチへの書込み
は次のように行なう。即ち、演算器４−５から結果が出
力される場合には信号線＋２１１、セレクタ３−３、デ
コーダ３−９を介して情報が転送され、演算結果が格納
されるＦＲ番号に対応したデータ制御ラッチに１０１　
がセットされる。

また、演算器４−６から結果が出力される場合には、信
号線Ｑ１２、セレクタ３−２．デコーダ３−８を介して
情報が転送され、演算結果が格納されるＦＲ番号に対応
したデータ制御ラッチに′１′がセットされる。

第１図に示した本実施例では、演算器を２面もうけ、一
方は固定長データの演算専用に、他方を可変長データの
演算専用（２つの入力データのうち、一方でも可変長デ
ータである場合も含めて）としているが、別々にもうけ
なくても、演算器は１面として固定長データも可変長デ
ータも実行可能なように構成することも可能である。

また、最近の計算機での処理は、いわゆるマルチプログ
ラミングが行なわれでいるため、実行中のプログラムが
途中で一旦打切られ、処理を再開するということが起り
得る。このときは、浮動小数点レジスタの内容を退避／
回復する必要があるが、同時に、データ制御ラッチの内
容も退避／回復する必要があるが、データ量が少ないた
めオーバヘッドはほぼ無視できるものと思われる。

次に本発明で引用する指数部可変長浮動小数点表現につ
いて詳細に記す。

本表現方式の要点は、指数部の先行する（　Ｏｌの列あ
るいは′１′の列により指数部の長さを決定する点にあ
る。指数部の長さの決定法について、以下、具体的に説
明する。

数値の浮動小数点による本表現は次のように規定される
。

（ｉ）本表現では、数０と無限大とを次の通り表現でき
る。

Ｏ：　“０００・・・・・・・・・０′″　　　・・・
（１）無限大：”１００・・・・・・・・・Ｏ１１・・
・（２）次に、上記以外の数について述べる。

（ｉｆ）数Ｘが正の場合には、次の通りである。数Ｘが
指数ｅと仮数ｍとで、次のように表現されるものとする
。

ｘ＝２１１・ｍ・・・（３） ここで、θは整数であり、またｍは一意的に表わされる
ための条件として次の式が成立しなくてはならない。

１≦ｍ＜２　　　　　　　　　　　　　　・・・（４）
また、仮数部ｍを２進数で表現したものは１次のように
示される。

ｍ＝１・ｍ１ｍ、ｍ、”　　　　　　　−（５）ただし
、負数の表現は、２の補数を用いる。いま、上式（３）
の０の値と指数部とを関係づけるための値として、工を
使用するものとする。θの２進数表現を、次のように定
める。

ａ）θ≧０のとき θ＝θ＋１ ＝０・・・・０１０．・・・・θ１　　　　　・・・（
６）（２進数表現） ｂ）θくＯのとき θ＝θ−１ ＝１・・・・１ｏθ８・・・・０１　　　　　　・・・
（７）（２進数表現） 上式（６）（７）において、Ｔの２進数表現はＴを十分
表現できるだけの大きな一定の桁数で行うものとする。

例えば、数１００の２進数表現は、上式（３）より指数
部２＠であるからθ＝６であり、上式（６）％式％ 結局θ≧０のとき、先頭から１ビツト以上の“Ｏ”の後
に１ビツトの“１”が続き、その次にＯ３・・・・θ、
のｎ個の有意数字（上記の場合１１）が続＜ａｎは、“
１１′の後の有意数字の個数である。

本発明では、指数部の長さは可変であり、２ｎ＋２ビツ
トである。ｎ＝０であるときは、θの２進数表現はＯ・
・・・０１（θ≧Ｏの場合）、あるいは１・・・・１０
（θく０の場合）である。

したがって、（イ）本表現方式のビット配置は、第３図
に示すようになり、第２図の従来の表現に比べて指数の
符号情報は次に述べる指数部左半部の１１１”の列であ
るか“０”の列であるかの区別に含まれ、指数部の長さ
が可変であり、また指数部１０６ａ、１０６ｂ全体の長
さと、指数部左半分の“Ｏ１１の列あるいはＩＩ　Ｉ　
ＩＩの列の長さとの関係は、２ｎ＋２から一意的に決ま
る。

（ロ）数値の符号情報のビット１は、正の場合にはＯで
ある（これは、従来の表現と同じ）。

（ハ）指数部は次のように規定される。

ａ）θ≧Ｏのとき １・・・・１０θ、・・・・Ｏ１・・・（８）ｂ）θく
０のとき ０・・・・０１θ、・・・・Ｏ１・・・（９）ただし、
指数部左半分のａｔ　１　ｒｔあるいはＩｔ　ＯＩＩの
列の長さをｎ＋１とする。

（ニ）仮数部は、データの値の表現に用いられた全ビッ
ト数から、数値の符号情報の１ビツト、指数部の２ｎ＋
２を除いた残りであり、上式（５）のｍ、、ｍ、から順
に仮数部に与えられただけの桁数をとり、ｍ、が０”の
ときはビット８１０”、ｍｌが１１１　Ｉｔのときはビ
ット１１１　ＩＩとし、ｍ、。

ｍ、・・・・・についても同じようにする。

なお、小数点の左の１桁の“１”は常に“１”であって
冗長な情報のため、本表現中のビットには含ませない。

第３図は、本表現による浮動小数点表現を示す図であり
、数１００の浮動小数１点表現値を、第４図は、本表現
による−７〜７の浮動小数点表現値を示す図である。

数１００は、数値が正であるから符号ビット１は“ＯＩ
Ｉであり、またｎ　＝　２であるから、指数部は２　ｎ
　＋　２　＝　６ビツト長である。すなわち、指数部２
°は、θで表わされるから、 θ＝１１１０１１　　　　　　　（２進数表現）であり
、仮数部ｍは、 ｍ＝１．１００１　　　　　　　（２進数表現）である
、したがって、数１００の本表現は、次のようになる。

ｘｌ。。＝０１１１０１１１００１０００・・・・なお
、右端の・・・・は任意側の７１０１ｊを付加しても、
同じ値を表わすことを意味している。

また、数−１００の本表現は、（８）′から指数部は先
のものの０と１を反転した であり、仮数部は（５）′から であるから次の通りである。

ｘ−、ｌ、、＝１０００１０００１１１０００・・・・
本表現による浮動小数点演算の処理手順としては、例え
ば、次のような手順が考えられる。

（１）指数部前半部の′０″あるいは′１′の列の計数 （２）指数部と仮数部の分離 （３）加減算の場合、指数部の値の調整（４）演算 （５）正筑化 （６）指数部と仮数部の結合 （７）　　’Ｏ’あるいは′１′の列の挿入以上の手順
のうち、（３）〜（５）は従来の指数部固定長浮動小数
点表現の場合と同様に行なわれる。

また、（１）、（２）、（６）、（７）については公開
特許公報５８−１１４８２６号で開示されている。

〔発明の効果〕

以上述べた如く１本発明の演算処理装置は、複数種類の
浮動小数点表現による浮動小数点データに基づく演算を
行なう際、四則演算等の多種類の浮動小数点演算命令を
各種の浮動小数点表現毎に複数組用意する必要がなく、
−組だけを用いて制御することにより命令制御を簡単化
できる効果がある。

また、命令数を大巾に増加させることは命令コードが不
足するという問題を引き起こすが、このような問題につ
いても充分対処できる効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例を示す構成図、第２図は一般
的な浮動小数点のデータ表現形式を示す図、第３図と第
４図は本発明で引用する指数部可変長の浮動小数点表現
に基づく数値例を示す図である。 蔓　２　図 篤３図 菖４図

Claims (1)

1. 【特許請求の範囲】 １、２種類以上の浮動小数点表現方式で表示される浮動
   小数点データの演算を行なう演算処理装置であつて、主
   記憶から該データを浮動小数点レジスタへ読出すための
   ロード命令であつて、該浮動小数点表現方式毎に設定さ
   れる該ロード命令を解読する命令解読手段と、該浮動小
   数点レジスタ毎に設置され、該浮動小数点表現方式に対
   応したデータであることを識別する識別情報を格納する
   格納手段と、該ロード命令により該浮動小数点レジスタ
   に読出したデータに対して、所定の該識別情報を該格納
   手段に書込むための第１の書込み手段と、各種演算命令
   の実行に於て、該浮動小数点レジスタから演算入力デー
   タを読出す際に、該演算入力データに対応する該識別情
   報を該格納手段から読出すための読出し手段と、該各種
   演算命令の実行に於て、演算結果データを該浮動小数点
   レジスタへ書込む際に、該演算結果データに対応する該
   識別情報を該格納手段に書込むための第２書込み手段と
   を有することを特徴とする演算処理装置。 ２、該浮動小数点表現方式のうち、指数部固定長浮動小
   数点表現方式および指数部可変浮動小数点表現方式を含
   む第１項の演算処理装置。 ３、該指数部固定長浮動小数点表現方式のうち、指数部
   の長さを該指数部前半部の‘０’の列あるいは‘１’の
   列の長さによつて指定することを特徴とする表現方式を
   含む第１項の演算処理装置。