JPS6128107A - デ−タトレ−ス装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、シーケンス制御装置におけるシーケンス制御
機能の他にコンピュータの数値演算機能を具備すること
から、データ処理やアナログ制御等が可能になった多機
能制御装置として中・大規模の製造設備などの制御に供
されるプログラマブルコントローラ化係り、特にプログ
ラマブルコントローラのデータトレース装置に関する。

プログラマブルコントローラの適用においては、コント
ローラにモニタ装置を付設することから、コントローラ
内部のデータメモリ、入出力装置のディジタル出力装置
やアナログ出力装置などの制御対象をモニタ装置のキー
ボードスイッチなどの設定器を用いて指定し、プログラ
マブルコントローラ内で数値演算命命に従って数値演算
が実行され、その結果のデータがモニタ装置により指定
されている制御対象に書込まれるごとに、数値演算結果
のデータをモニタ装置のＣＲＴディスプレイなどの表示
器の画面に順次表示させていく、いわゆるオンラインデ
ータトレースを行うことが多い。

〔従来技術とその問題点〕

前述した如きデータトレース装置においては、通常１個
の任意の制御対象ζこ書込まれる数値演算結果のデータ
をトレースするためにトレース回路が必要であり、多数
の任意の制御対象ｉこ書込まれる数値演算結果のデータ
をトレースし、表示器の画面に同時に表示しようとする
ためには、トレースを行う被トレース制御対象の個数と
同数のトレース回路を配設しなければならなかった。こ
れを第３図を参照して説明する。

第３図は従来例の要部構成を示すもので、１はモニタ装
置、２，６はデータバス、３はトレース回路、４はデー
タ書込み信号線、５はアドレスバスである。

ここに、トレース回路３はモニタ装置１のデータバス２
を通してモニタ装置１のＣＰＵから入力される被トレー
ス制御対象のアドレスを記憶する被トレース制御対象ア
ドレスレジスタ３１と、データ書込み信号線４にデータ
書込み信号が出力されるごとに、被トレース制御対象ア
ドレスレジスタ３１が記憶している被トレース制御対象
のアドレスと目的の制御対象を指定するためにアドレス
バス５に出力されている目的の制御対象のアドレスとを
比較し９両方のアドレスが一致したときアドレス一致信
号線３４にアドレス一致信号を出力するアドレス比較回
路３２と、アドレス一致信号線３４にアドレス一致信号
が出力されたとき目的の制御対象に書込むためにデータ
バス６に出力されている数値演算結果のデータを記憶し
、データバス２を通してモニタ装置ｌに出力するトレー
スデータレジスタ３３とから構成される。

すなわち、かかる構成によるものは、１回路のトレース
回路部が１個の被トレース制御対象のアドレスを記憶し
、プログラマブルコントローラ内で数値演算台◆に従っ
て数値演算が実行されるごとに目的の制御対象のアドレ
スとの比較を行い、両方のアドレスが一致したときに数
値演算結果のデータを記憶し、アドレス一致信号線３４
を通してモニタ装置１のＣＰＵにアドレス一致信号を送
出して割込みを要求する如く作用するものとなる。しか
るに、多数の任意の制御対象に書込まれる数値演算結果
のデータをトレースし、モニタ装置ｌが具備するＣＲＴ
ディスプレイなどの表示器の画面に同時正こ表示する蔽
は、被トレース制御対象のアドレスの個数と同数のトレ
ース回路を設けておかなくてはならず、データトレース
装置は、トレース回路が増大してコスト的に不利になる
とともに、モニタ装置１からの操作も煩雑になるなどの
欠点があった。

〔発明の構成〕

本発明は上述したような欠点を除去するためなされたも
のであり、各トレース回路の被トレース制御対象アドレ
スレジスタの伏わりに複数の被トレース制御対象のアド
レスを格納する被トレース制御対象アドレスメモリを具
備する如き簡便なデータトレース装置を実現したもので
ある。以下、本発明を実施例図面を参照して説明する。

第１図および第２図は本発明による一実施例の要部構成
を示す系統図およびその各部波形のタイミングチャート
で、７は書込みアドレスバス、８はトレース回路である
。図中、第３図と同符号のものは同じ機能を有する部分
を示す。ここに、トレース回路８は被トレース制御対象
アドレスメモリ８１．アドレス比較回路８２．目的制御
対象アドレスレジスタ８３．トレースデータレジスタ８
４．データ書込み信号線４に出力されるデータ書込み信
号の周期に比べ周期の短いパルス発振信号を出力するパ
ルス発振器８５．スキャンイネーブル人力ＥＮとスキャ
ンパルス人力Ｔとリセット人力Ｒとスキャンデータ出力
Ｑとキャリー出力ＣＹを有する読出しアドレススキャン
カウンタ８６．読出しアドレスレジスタ８７．データ人
力りとクロック人力Ｔとリセット人力几と出力のＱとＱ
を有するポジティブエッジトリガＤタイプフリップフロ
ップ（以下単にフリップフロップという）８８．フリッ
プフロップ８９．フリップフロップ９０．論ｆ！Ｉ！私
ゲート９１および論理和ゲート９２からなる。なお、９
３はアドレス一致信号線を示し、９４は割込み要求信号
線を示している。

さらに、第２図においては、データ書込み信号１０４、
スキャン開始信号１８８．スキャンイネーブル信号１８
９．パルス発振信号１８５．スキャンデータ１８６．ス
キャン停止信号１９１．読出しアドレスレジスタデータ
１８７および割込み要求信号１９４を示している。

すなわち、トレース回路８においては、被トレース制御
対象アドレスメモリ８１は複数のアドレスを有するリー
ド／ライトメモリであって、書込みアドレスＷＡと書込
みデータ入力ＷＤと読出しアドレスＲＡと読出しデータ
出力ＲＤとをそれぞれ独立Ｉこ有し、被トレース制御対
象のアドレスの書込み時には、モニタ装置１のＣＰＵか
ら書込みアドレスバス７を通して書込みアドレスがアド
レス入力ＷＡに、データバス２を通して被トレース制御
対象のアドレスが書込みデータ入力ＷＤに入力され、磐
込みアドレスの指定するアドレスに被トレースｆｌ＋ｌ
Ｊ御対象のアドレスを記憶するよう作用する。また、被
トレース制御対象のアドレス読出時には、読出しアドレ
ススキャンカウンタ８６のスキャンデータ出力Ｑから与
えられるスキャンデータ１８６が読出しアドレス人力Ｒ
Ａに入力され、スキャンデータ１８６の指定するアドレ
スに記憶されている被トレース制御対象のアドレスを読
出しデータ出力ＲＤから読出し、それをアドレス比較回
路８２に送出するよう作用する。

読出しアドレススキャンカウンタ８６はスキャンイネー
ブル入力ＩＮにスキャンイネーブル信号１８９が入力さ
れているに、スキャンパルス人力Ｔに入力されるパルス
発振信号１８５の立ち上がりに同期して計数を行う複数
ビットのバイナリ−カウンタであり、スキャンデータ出
力Ｑからスキャンデータ１８６（計数値）を被トレース
制御対象アドレスメモリ８１の読出しアドレス人力ＢＩ
Ａと読出しアドレスレジスタ８７に送出し、スキャンパ
ルス入力Ｔｌζ入力されるパルス発振信号１８５のパル
ス数が計数範囲を越えるに、キャリー出力ＣＹからスキ
ャン中止信号を論理和ゲート９２の一方の否定入力に送
出するよう作用する。

さて、第１図および第２図において、モニタ装置ｌが具
備するキーボードスイッチなどの設定器を用いて被トレ
ース制御対象が指定されると、書込みアドレスバス７を
通して書込みアドレスが、またデータバス２を通して前
記被トレース制御対象のアドレスが被トレース制御対象
アドレスメモリ８１の書込みアドレス入力Ｗ人と書込み
データ入力ＷＤとに入力され、書込みアドレスの指定す
るアドレスが記憶されるものとなる。

ここで、被トレース制御対象アドレスメモリ８１が複数
のアドレスを有して前述の操作を適宜行うことより、複
数の任意の被トレース制御対象のアドレスを被トレース
制御対象アドレスメモリ８１に格納しておくことができ
、例えば被トレース制御対象のアドレスａはアドレスＡ
に、被トレース制御対象のアドレスｂはアドレスｌ１ｔ
ｃ・・・・・・の如く番こ被トレース制御対象のアドレ
スは被トレース制御対象アドレスメモリ８１のアドレス
によって参照されることになる。

一方、プログラマブルコントローラ内で数値演算命令に
従って数値演算が実行されると、そのたびごとに目的の
制御対象のアドレスバス５に数値演算結果のデータがデ
ータバス６にそれぞれ出力され、またデータ書込み信号
線４にデータ書込み信号１０４が出力されて数値演算結
果のデータが目的の制御対象に書込まれていることから
、トレース回路８においては、フリップフロップ８８は
データ書込み信号線４にデータ書込み信号１０４が出力
されるたびにこの信号の前縁でセットされ、その保持の
出力Ｑから目的制御対象アドレスレジスタ８３とトレー
スデータレジスタ８４とフリップフロップ８９のデータ
人力りにスキャン開始信号１８８を送出する。

よりて、スキャン開始信号１８８の前縁で、目的制御対
象アドレスレジスタ８３はアドレスバス５に出力されて
いる目的の制御対象のアドレスを、トレースデータレジ
スタ８４はデータバス６に出力されている数値演算結果
のデータをそれぞれ記憶し、またフリップフロップ８９
はスキャン開始信号１８８によりパルス発振信号１８５
の立ち上がりでセットされ、出力Ｑから読出しアドレス
スキャンカウンタ８６のスキャンイネーブル人力ＥＮお
よびリセット人力Ｒに、論理積ゲート９２の一方の入力
にスキャンイネーブル信号１８９をそれぞれ送出するた
め、読出しアドレススキャンカウンタ８６はリセット状
態が解かれ、つぎのパルス発振信号１８５よりその立ち
上がりに同期して計数を開始し、パルス発振信号１８５
の立ち上がりごとに１個ずつ歩進させられてスキャンデ
ータ出力Ｑからスキャンデータ１８６（計数値）を被ト
レース制御対象アドレスメモリ８１・の読出しアドレス
人力ＲＡと読出しアドレスレジスタ８７に送出する。

被トレース制御対象アドレスメモリ８１は読出しアドレ
ス人力ＲＡにスキャンデータ１８６が入力されると、ス
キャンデータ１８６の指定するアドレスに記憶されてい
る被トレース制御対象のアドレスを、読出しデータ出力
ＲＤから読出してアドレス比較回路８２に送出する。こ
れより、アドレス比較回路８２にて目的制御対象アドレ
スレジスタ８３が記憶している目的の制御対象のアドレ
スと被トレース制御対象アドレスメモリ８１の読出しデ
ータ出力ＲＤから順次読出される被トレース制御対象の
アドレスとの比較がつぎに行われることになり、前記目
的の制御対象のアドレスが被トレース制御対象アドレス
メモリ８１に記憶されている被トレース制御対象のアド
レスあっち、いずれか１個の被トレース制御対象のアド
レスと一致するにアドレス一致信号ａ９３にアドレス一
致信号を出力する。また、被トレース制御対象アドレス
メモリ８１に記憶されている被トレース制御対象のアド
レスのいずれとも一致しないと、読出しアドレススキャ
ンカウンタ８６がキャリー出力ＣＹからスキャン中止信
号を論理和ゲート９２の一方の否定入力に送出する。

アドレス一致信号線９３にアドレス一致信号が出力され
ると、論理積ゲート９１がスキャンイネーブル信号１８
９との論理積によって読出しアドレスレジスタ８７とフ
リップフロップ９０のデータ人力りとにスキャン停止信
号１９１を送出するため、このスキャン停止信号１９１
の前縁で読出しアドレスレジスタ８７は読出しアドレス
スキャンカウンタ８６がスキャンデータ出力Ｑから出力
しているスキャンデータ１８６を記憶し、フリップフロ
ップ９ｏはスキャン停止信号１９１によりパルス発振信
号１８５の立ち上がりでセットされ、出力Ｑから割込み
要求信号線９４に割込み要求信号１９４を、出力Ｑから
論理和ゲート９２のもう一方の否定入力にスキャン完了
信号をそれぞれ送出する。

また、論理和ゲート９２にスキャン中止信号およびスキ
ャン完了信号のいずれか一方の信号が入力されると、論
理和ゲート９２がフリップフロップ８８゜８９のリセッ
ト人力Ｒにリセット信号を送出するため、スキャン開始
信号１８８（！ニスキャンイネーブル信号１８９がオフ
となり、被トレース制御対象アドレスメモリ８１に格納
されている被トレース制御対象のアドレスをスキャンす
る動作が終了する。これは、上述の被トレース制御対象
アドレスメモリ８１に格納されている被トレース制御対
象のアドレスをスキャンする動作における各波形状態を
示す第２図の如くである。

ここで、第駕図に示した一例は、アドレスバス５に出力
された目的の制御対象のアドレスが被トレース制御対象
アドレスメモリ８１の３番地（第４番目）のアドレスに
記憶されている被トレース制御対象のアドレスと一致し
た場合を示している。

さらには、モニタ装置１においては、トレース回路８か
ら割込み要求信号９４を通して割込み要求信号１９４が
入力されると、モニタ装置ｌのＣＰＵはこの割込み要求
を受付けてプログラム制御を実行、したがって制御対象
に書込まれる数値演算結果のデータをＣＲＴディスプレ
イなどの表示器に表示するサービスプログラムに移し、
このサービスプログラムを行うことにより、トレース回
路８から読出しアドレスレジスタ８７が記憶している被
トレース制御対象のアドレスを参照するためのスキャン
データ１８６とトレースデータレジスタ８４が記憶して
いる数値演算結果のデータきをデータバス２を通してそ
れぞれ読出し一表示器の画面にキーボードスイッチなど
の設定器を用いて指定されている被トレース制御対象に
書込まれる数値演算結果のデータを予め定められている
表示フォーマットに従って表示するものとなる。

〔発明の効果〕

第１図および第２図の一実施例を参照して示した如く、
本発明によれば、従来１回路のトレース回路ごとに１個
の被トレース制御対象のアドレスを記憶する被トレース
制御対象アドレスレジスタとアドレス比較回路とトレー
スデータレジスタとを具備し、トレースを行う被トレー
ス制御対象の個数のトレース回路を設けていたところ、
複数の任意の被トレース制御対象のアドレスを格納する
被トレース制御対象アドレスメモリと前記被トレ−ス制
御対象のアドレスを読出す手段としての読出しアドレス
スキャンカウンタを具備することより、多数の被トレー
ス制御対象に書込まれる数値演算結果のデータをトレー
スするにもかかわらずアドレス比較回路とトレースデー
タレジスタはそれぞれ１回路ずつですみ、また割込み要
求信号線も１本ですむ経済的で簡便なプログラマブルコ
ントローラのためのデータトレース装置を提供できる。

【図面の簡単な説明】

第１図および第２図は本発明による一実施例の要部構成
を示す系統図およびその各部波形のタイミングチャート
、第３図は従来例のトレース回路の要部構成を示す系統
図である。 １・・・・・・モニタ装置、２，６・・・・　データバ
ス、３゜８・・・・・トレース回路、４・・・・・デー
タ書込み信号線、５・・・・・アドレスバス、７・・・
・・・書込みアドレスバス、１０４・・・・・データ書
込み信号、１８８　　・・スキャン開始信号、１８９・
・・・スキャンイネーブル信号、１８５・・・・・・パ
ルス発掘信号、１８６・・・・・・スキャンデータ、１
９１・・・・・・スキャン停止信号、１８７・・・・読
出しアドレスレジスタデータ、１９４・・・・・割込み
要求信号。 ’Ｑｂ−−−−−−−−−−−−〜−−一一−−−−為
２　肥 吊３図

Claims (1)

【特許請求の範囲】
1. 複数個の被トレース制御対象のアドレスを格納する被ト
   レース制御対象アドレスメモリと、該複数個の被トレー
   ス制御対象のアドレスを順次読出すためのスキャンデー
   タを発生する読出しアドレススキャンカウンタと、スキ
   ャン停止信号により前記スキャンデータを記憶する読出
   しアドレスレジスタとを具備し、データ書込み信号によ
   り発生されるスキャン開始信号の前縁にてアドレスバス
   に出力されている制御対象のアドレスとデータバスに出
   力されている演算結果データをそれぞれ記憶するととも
   にパルス発振信号に同期したスキャンイネーブル信号を
   発生し、該パルス発振信号が発生するごとに前記読出し
   アドレススキャンカウンタを一個ずつ歩進させて予め前
   記被トレース制御対象アドレスメモリに格納されている
   被トレース制御対象のアドレスを順次読出すとともに、
   前記制御対象のアドレスとの比較を行いかつ一致したと
   きにのみ前記スキャン停止信号を発生し、前記読出しア
   ドレスレジスタにスキャンデータを記憶するとともに、
   割込み要求信号を発生するトレース回路を設けるように
   したことを特徴とするデータトレース装置。