JP2962251B2 - 超伝導メモリ装置 - Google Patents
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- G—PHYSICS
- G11—INFORMATION STORAGE
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- G11C29/88—Masking faults in memories by using spares or by reconfiguring with partially good memories
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- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
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- G—PHYSICS
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- G11C15/06—Digital stores in which information comprising one or more characteristic parts is written into the store and in which information is read-out by searching for one or more of these characteristic parts, i.e. associative or content-addressed stores using cryogenic elements
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- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
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- Y10S505/825—Apparatus per se, device per se, or process of making or operating same
- Y10S505/831—Static information storage system or device
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- Superconductor Devices And Manufacturing Methods Thereof (AREA)
Description
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、ジョセフソン素子
を有するメモリ装置に関する。特に、本発明は、２値情
報の符号化、蓄積、読出のために、磁束量子を利用する
ジョセフソン回路構成に関する。
を有するメモリ装置に関する。特に、本発明は、２値情
報の符号化、蓄積、読出のために、磁束量子を利用する
ジョセフソン回路構成に関する。
【０００２】
【従来の技術】本発明は、従来のジョセフソン素子メモ
リ装置の改良にある。
リ装置の改良にある。
【０００３】従来のジョセフソン素子メモリセルは、１
以上のジョセフソン素子を有し、永久循環電流を保持す
る超伝導ループをその基本構成要素としている。ここ
で、超伝導ループのインダクタンスが十分に小さいもの
とすると、超伝導ループに結合・捕捉される磁束は、単
一磁束量子（ＳＦＱ）の整数倍の値であり、デジタル情
報の符号化に使用され得る。メモリセルの論理状態は、
ジョセフソン素子を超伝導状態から抵抗状態へスイッチ
ングすることにより変化する。この変化は、超伝導量子
干渉デバイス（ＳＱＵＩＤ）において、ナノ秒以下の時
間で起こる。また、このスイッチング動作の間に消費さ
れるエネルギーは、非常に小さいエネルギー（＜１０
-18 ジュール）である。それにもかかわらず、動作が極
低温で行われ、熱雑音が低レベルであるので、信頼性の
高い動作が期待される。更に、情報蓄積に伴うエネルギ
ー消費は無く、メモリは不揮発性である。従って、ＳＦ
Ｑを利用した回路（以下、ＳＦＱ回路と呼ぶ。）の構成
により、電力消費及びその結果としての熱放散といった
制限を受けることのない、高密度・超高速のメモリが得
られると考えられる。
以上のジョセフソン素子を有し、永久循環電流を保持す
る超伝導ループをその基本構成要素としている。ここ
で、超伝導ループのインダクタンスが十分に小さいもの
とすると、超伝導ループに結合・捕捉される磁束は、単
一磁束量子（ＳＦＱ）の整数倍の値であり、デジタル情
報の符号化に使用され得る。メモリセルの論理状態は、
ジョセフソン素子を超伝導状態から抵抗状態へスイッチ
ングすることにより変化する。この変化は、超伝導量子
干渉デバイス（ＳＱＵＩＤ）において、ナノ秒以下の時
間で起こる。また、このスイッチング動作の間に消費さ
れるエネルギーは、非常に小さいエネルギー（＜１０
-18 ジュール）である。それにもかかわらず、動作が極
低温で行われ、熱雑音が低レベルであるので、信頼性の
高い動作が期待される。更に、情報蓄積に伴うエネルギ
ー消費は無く、メモリは不揮発性である。従って、ＳＦ
Ｑを利用した回路（以下、ＳＦＱ回路と呼ぶ。）の構成
により、電力消費及びその結果としての熱放散といった
制限を受けることのない、高密度・超高速のメモリが得
られると考えられる。
【０００４】B.D.Josephson が、ジョセフソン効果の発
見後（「Relation Between the Superfluid Density an
d Order Parameter for Superfluid Ｈe Near Ｔc 」
Phys. Lett. 21, 6, 608-609,(1966) 参照）、間もな
く、ＳＦＱを利用したデータ記憶（以下、ＳＦＱデータ
記憶と呼ぶ。）の可能性が、D.J.Dumin 等によって、初
めて提案された（「Application of Quantized Trapped
Flux in a Superconducting Memory 」 J. Appl. Phy
s.,34,1566-67,(1963)参照）。しかしながら、ＳＦＱを
利用したメモリ装置（以下、ＳＦＱメモリ装置と呼
ぶ。）の実現を妨げる主要な障害として、情報の読み出
しが不便なことがあった。
見後（「Relation Between the Superfluid Density an
d Order Parameter for Superfluid Ｈe Near Ｔc 」
Phys. Lett. 21, 6, 608-609,(1966) 参照）、間もな
く、ＳＦＱを利用したデータ記憶（以下、ＳＦＱデータ
記憶と呼ぶ。）の可能性が、D.J.Dumin 等によって、初
めて提案された（「Application of Quantized Trapped
Flux in a Superconducting Memory 」 J. Appl. Phy
s.,34,1566-67,(1963)参照）。しかしながら、ＳＦＱを
利用したメモリ装置（以下、ＳＦＱメモリ装置と呼
ぶ。）の実現を妨げる主要な障害として、情報の読み出
しが不便なことがあった。
【０００５】T.A.Fulton等によって提案された当初のＳ
ＦＱメモリ装置は（「The Flux Shuttle-A Josephson J
unction Shift Register Employing Single Flux Quant
a 」Proc. IEEE,61,28-35,(1973)及び「Experimental F
lux Shuttle 」 Appl. Phys. Lett.,22,232,(1973) 参
照）、超伝導ループの並列接続を含む伝送線路、即ち磁
束シャトルであった。即ち、メモリ装置は、シフトレジ
スタとして動作するもので、回路中の特定のジョセフソ
ン素子にバイアス電流を流し、続いて、電流パルスによ
りジョセフソン素子を超伝導状態から抵抗状態へと変化
させることにより、ＳＦＱの位置を制御するものであ
る。このT.A.Fulton等の発表後、いくつかのＳＦＱを利
用したスタティックメモリ装置（以下、スタティックＳ
ＦＱメモリ装置と呼ぶ。）が提案された。それらのスタ
ティックＳＦＱメモリ装置おいて、デジタルビットは、
ＳＦＱとして蓄積されるが、情報はジョセフソン素子を
介して直流電圧レベルとして読み出されるという点で共
通の特徴を有している。検知用であるジョセフソン素子
は、変換器として、その機能を果たすために、電流電圧
特性にヒステリシス特性のあるものでなければならない
とされていた。その場合、リセットは、バイアス電流を
オフすることによってのみ達成され得るので、メモリ装
置のクロック周波数を厳しく制限しなければならない。
ＦＱメモリ装置は（「The Flux Shuttle-A Josephson J
unction Shift Register Employing Single Flux Quant
a 」Proc. IEEE,61,28-35,(1973)及び「Experimental F
lux Shuttle 」 Appl. Phys. Lett.,22,232,(1973) 参
照）、超伝導ループの並列接続を含む伝送線路、即ち磁
束シャトルであった。即ち、メモリ装置は、シフトレジ
スタとして動作するもので、回路中の特定のジョセフソ
ン素子にバイアス電流を流し、続いて、電流パルスによ
りジョセフソン素子を超伝導状態から抵抗状態へと変化
させることにより、ＳＦＱの位置を制御するものであ
る。このT.A.Fulton等の発表後、いくつかのＳＦＱを利
用したスタティックメモリ装置（以下、スタティックＳ
ＦＱメモリ装置と呼ぶ。）が提案された。それらのスタ
ティックＳＦＱメモリ装置おいて、デジタルビットは、
ＳＦＱとして蓄積されるが、情報はジョセフソン素子を
介して直流電圧レベルとして読み出されるという点で共
通の特徴を有している。検知用であるジョセフソン素子
は、変換器として、その機能を果たすために、電流電圧
特性にヒステリシス特性のあるものでなければならない
とされていた。その場合、リセットは、バイアス電流を
オフすることによってのみ達成され得るので、メモリ装
置のクロック周波数を厳しく制限しなければならない。
【０００６】また、ジョセフソン素子を利用したメモリ
装置が、従来の半導体メモリ装置と比較して、速度上の
利点を維持するためには、情報の蓄積と読出の両方に単
一磁束量子（ＳＦＱ）を使用しなければならない。従来
のその様な可能性を提供するものとして、ＳＦＱを利用
したダイナミックメモリ装置（以下、ダイナミックＳＦ
Ｑ装置と呼ぶ。）がある。このメモリ装置では、情報
は、K.K.LikharewとV.K.Semenov らにより述べられてい
る様に、単一磁束量子（ＳＦＱ）に等しい固定面積の短
い電圧パルス（ＳＦＱパルス）の形で論理素子間を伝達
される（「RSFQ Logic/Memory Family: A New Josephso
n Junction Technology for Sub-Terahertz-Clock Freq
uency Digital System」 IEEE Trans. App. Supercon
d., vol.1 no.1, pp3-28, March 1991.参照）。
装置が、従来の半導体メモリ装置と比較して、速度上の
利点を維持するためには、情報の蓄積と読出の両方に単
一磁束量子（ＳＦＱ）を使用しなければならない。従来
のその様な可能性を提供するものとして、ＳＦＱを利用
したダイナミックメモリ装置（以下、ダイナミックＳＦ
Ｑ装置と呼ぶ。）がある。このメモリ装置では、情報
は、K.K.LikharewとV.K.Semenov らにより述べられてい
る様に、単一磁束量子（ＳＦＱ）に等しい固定面積の短
い電圧パルス（ＳＦＱパルス）の形で論理素子間を伝達
される（「RSFQ Logic/Memory Family: A New Josephso
n Junction Technology for Sub-Terahertz-Clock Freq
uency Digital System」 IEEE Trans. App. Supercon
d., vol.1 no.1, pp3-28, March 1991.参照）。
【０００７】また、最近、S.V.Polovskyらによっても、
ダイナミックＳＦＱメモリ装置が、提案された（「Rapi
d Single Flux Quantum Random Access Memory」 IEEE
Trans. App. Supercon. 5, 3000-3005, 1995.参照）。
そこでは、複数のＲＦ−ＳＱＵＩＤの網目状構造におい
て、ＳＦＱパルスにより、２値情報の符号化、蓄積、及
び読出しが行われている。Polovskyらによるこの技術
は、高速ＳＦＱデータ記憶装置の実用的な実現という点
で、重要なステップである。しかしながら、その読出の
メカニズムは、常にアレイに捕捉される磁束を伴うとい
う実用上の問題の故に、障害許容性がなく、従って信頼
性に欠けるものである。さらに、その読み出し方法は、
破壊的であり、このことが、速度は特に重要ではない高
密度メインメモリへの適用可能性を制限している。
ダイナミックＳＦＱメモリ装置が、提案された（「Rapi
d Single Flux Quantum Random Access Memory」 IEEE
Trans. App. Supercon. 5, 3000-3005, 1995.参照）。
そこでは、複数のＲＦ−ＳＱＵＩＤの網目状構造におい
て、ＳＦＱパルスにより、２値情報の符号化、蓄積、及
び読出しが行われている。Polovskyらによるこの技術
は、高速ＳＦＱデータ記憶装置の実用的な実現という点
で、重要なステップである。しかしながら、その読出の
メカニズムは、常にアレイに捕捉される磁束を伴うとい
う実用上の問題の故に、障害許容性がなく、従って信頼
性に欠けるものである。さらに、その読み出し方法は、
破壊的であり、このことが、速度は特に重要ではない高
密度メインメモリへの適用可能性を制限している。
【０００８】図１１を参照すると、従来の単一磁束量子
（ＳＦＱ）回路の基本的な回路構成が示されている。直
流電流源１０は、回路中においてアンダーダンプされた
ジョセフソン素子１２（×で示す）に対して、バイアス
電流ＩB を供給する。後に詳述するように、単一磁束量
子（ＳＦＱ）としてデジタル情報を蓄積するためには、
方形波電流パルスＩIN１４を入力することが必要とな
る。この方形波電流パルスＩIN１４を入力すると、ジョ
セフソン素子１２が初期の超伝導状態から抵抗状態へと
変化される。この変化は、単一磁束量子（ＳＦＱ）が固
定面積の電圧パルス（ＳＦＱパルス）１６の形で発生す
ることによって達成される。ここで、超伝導ループ中に
ジョセフソン素子１２があれば、発生した単一磁束量子
パルスは、該超伝導ループに捕捉されることになり、一
方、超伝導ループにジョセフソン素子１２がなければ、
ＳＦＱパルス１６は、ビット線１８の右端へと伝搬する
ことになる。
（ＳＦＱ）回路の基本的な回路構成が示されている。直
流電流源１０は、回路中においてアンダーダンプされた
ジョセフソン素子１２（×で示す）に対して、バイアス
電流ＩB を供給する。後に詳述するように、単一磁束量
子（ＳＦＱ）としてデジタル情報を蓄積するためには、
方形波電流パルスＩIN１４を入力することが必要とな
る。この方形波電流パルスＩIN１４を入力すると、ジョ
セフソン素子１２が初期の超伝導状態から抵抗状態へと
変化される。この変化は、単一磁束量子（ＳＦＱ）が固
定面積の電圧パルス（ＳＦＱパルス）１６の形で発生す
ることによって達成される。ここで、超伝導ループ中に
ジョセフソン素子１２があれば、発生した単一磁束量子
パルスは、該超伝導ループに捕捉されることになり、一
方、超伝導ループにジョセフソン素子１２がなければ、
ＳＦＱパルス１６は、ビット線１８の右端へと伝搬する
ことになる。
【０００９】アンダーダンプされたジョセフソン素子に
おける電流（ＩJ ）−電圧（Ｖ）特性は、図１２に示さ
れるようになる。また、ジョセフソン素子における電流
（ＩJ ）−位相（２πΦ／Φ0 ）関係は、図１３に示さ
れるようになる。ここで、図１２及び図１３の双方にお
いて、ジョセフソン素子１２における臨界電流は、ＩJ
MAX で示されている。またΦ0 は磁束量子であり、Φは
電流ＩJ による磁束である。
おける電流（ＩJ ）−電圧（Ｖ）特性は、図１２に示さ
れるようになる。また、ジョセフソン素子における電流
（ＩJ ）−位相（２πΦ／Φ0 ）関係は、図１３に示さ
れるようになる。ここで、図１２及び図１３の双方にお
いて、ジョセフソン素子１２における臨界電流は、ＩJ
MAX で示されている。またΦ0 は磁束量子であり、Φは
電流ＩJ による磁束である。
【００１０】図１１に示される回路の動作は、図１２及
び図１３において参照符号２０、２２、２４、及び２６
で示される４つの時刻点への変化を考慮することで理解
されるであろう。
び図１３において参照符号２０、２２、２４、及び２６
で示される４つの時刻点への変化を考慮することで理解
されるであろう。
【００１１】時刻２０において、図１１に示されるジョ
セフソン素子１２は、図１２に示す電流ＩB によってバ
イアスされる。しかしながら、電流ＩB は臨界電流ＩJ
MAXよりも小さいので、ジョセフソン素子１２の状態
は、初期の超伝導状態のままである。
セフソン素子１２は、図１２に示す電流ＩB によってバ
イアスされる。しかしながら、電流ＩB は臨界電流ＩJ
MAXよりも小さいので、ジョセフソン素子１２の状態
は、初期の超伝導状態のままである。
【００１２】次に、時刻２２において、ビット線１８の
（図の）左端から入力電流パルスＩINを回路へ伝播させ
る。電流ＩB とＩINの和は、ＩJ MAX より大きくなる。
（図の）左端から入力電流パルスＩINを回路へ伝播させ
る。電流ＩB とＩINの和は、ＩJ MAX より大きくなる。
【００１３】時刻２４において、ジョセフソン素子１２
は、超伝導状態から抵抗状態へと切り替わる。この状態
の切り替え時において、図１３に示される様に、時刻２
４において一位相スリップが生ずることになる。結果と
して、図１１に示されるような単一磁束量子（ＳＦＱ）
パルス１６が得られる。
は、超伝導状態から抵抗状態へと切り替わる。この状態
の切り替え時において、図１３に示される様に、時刻２
４において一位相スリップが生ずることになる。結果と
して、図１１に示されるような単一磁束量子（ＳＦＱ）
パルス１６が得られる。
【００１４】更に、入力電流パルスＩINが通過してしま
うと（時刻２６）、ジョセフソン素子１２は、再度、臨
界値以下の電流ＩB でバイアスされることになる。しか
しながら、ジョセフソン素子１２として、ヒステリシス
をもつものを用いているために、初期の超伝導状態に戻
ることができない。従って、電流ＩB の完全な停止を含
むリセット手続きが、回路の正確な動作のために必要不
可欠であり、結果として、回路のクロック周波数を厳密
に制御しなければならないことになる。尚、上の動作
は、後に、図１７を参照して更に、詳細に説明される。
うと（時刻２６）、ジョセフソン素子１２は、再度、臨
界値以下の電流ＩB でバイアスされることになる。しか
しながら、ジョセフソン素子１２として、ヒステリシス
をもつものを用いているために、初期の超伝導状態に戻
ることができない。従って、電流ＩB の完全な停止を含
むリセット手続きが、回路の正確な動作のために必要不
可欠であり、結果として、回路のクロック周波数を厳密
に制御しなければならないことになる。尚、上の動作
は、後に、図１７を参照して更に、詳細に説明される。
【００１５】図１４は、図１１に示すタイプの基本的な
回路を直列に接続した構成を有するジョセフソン伝送線
路を含む従来の磁束伝送線路、即ち磁束シフトレジスタ
を示す。この磁束シフトレジスターは、図１１を関連し
て説明したのと同じ原理で動作する。特定のジョセフソ
ン素子、例えば図１４におけるジョセフソン素子２８
は、電流源３４からの臨界値以下の電流（準臨界電流）
ＩB1でバイアスされる。入力電流パルスＩINにより、Ｓ
ＦＱパルスが発生し、ジョセフソン素子２８及びジョセ
フソン素子３０を含む超伝導ループにＳＦＱが捕捉され
る。この磁束シフトレジスタは、図１１に関して説明し
たと同じ原理で動作する。即ち、レジスタ中の全てのジ
ョセフソン接合２８、３０、３２は、それぞれ、電流源
３４、３６、３８からの準臨界電流ＩB1、ＩB2、ＩB3で
バイアスされている。ジョセフソン接合２８のスイッチ
ングで発生したパルスはインダクタＬ１中に電流パルス
を生成する。この電流がジョセフソン接合３０を超伝導
状態から抵抗状態に変化させる。同じ減少が伝送線路の
下方に沿って繰り返される。結果として、ＳＦＱが１ル
ープずつ右側へシフトしたことになる。この様に、ＳＦ
Ｑは、全体の伝送線路に沿って、一度に１レジスターだ
けシフトされる。この回路は、上記Fulton等の論文に開
示された、デジタルＳＦＱ記憶装置のための最も初期の
提案の一つである。
回路を直列に接続した構成を有するジョセフソン伝送線
路を含む従来の磁束伝送線路、即ち磁束シフトレジスタ
を示す。この磁束シフトレジスターは、図１１を関連し
て説明したのと同じ原理で動作する。特定のジョセフソ
ン素子、例えば図１４におけるジョセフソン素子２８
は、電流源３４からの臨界値以下の電流（準臨界電流）
ＩB1でバイアスされる。入力電流パルスＩINにより、Ｓ
ＦＱパルスが発生し、ジョセフソン素子２８及びジョセ
フソン素子３０を含む超伝導ループにＳＦＱが捕捉され
る。この磁束シフトレジスタは、図１１に関して説明し
たと同じ原理で動作する。即ち、レジスタ中の全てのジ
ョセフソン接合２８、３０、３２は、それぞれ、電流源
３４、３６、３８からの準臨界電流ＩB1、ＩB2、ＩB3で
バイアスされている。ジョセフソン接合２８のスイッチ
ングで発生したパルスはインダクタＬ１中に電流パルス
を生成する。この電流がジョセフソン接合３０を超伝導
状態から抵抗状態に変化させる。同じ減少が伝送線路の
下方に沿って繰り返される。結果として、ＳＦＱが１ル
ープずつ右側へシフトしたことになる。この様に、ＳＦ
Ｑは、全体の伝送線路に沿って、一度に１レジスターだ
けシフトされる。この回路は、上記Fulton等の論文に開
示された、デジタルＳＦＱ記憶装置のための最も初期の
提案の一つである。
【００１６】複数のビットは、各ビット毎にＳＦＱとし
て符号化される一方で、図１５に示すような従来のラッ
チング回路を用いて読み出される。アンダーダンプされ
たジョセフソン素子４０は、入力回路４２からの入力電
流パルスＩINを直流電圧に変換する変換器として動作す
る。図１１に参照符号１２で示されるものと同様に、ジ
ョセフソン素子４０は、ヒステリシスを持ち、電流源４
４からの臨界値以下の電流ＩB でバイアスされる。入力
電流パルスＩINは、ジョセフソン素子４０を抵抗状態へ
と駆動し、それによって、情報として読み出される直流
電圧を発生させる。尚、図１４に示す回路を、図１５の
入力回路４２の中に含む構成としても良い。即ち、図１
５におけるＩINを、図１４における回路の出力としても
良い。
て符号化される一方で、図１５に示すような従来のラッ
チング回路を用いて読み出される。アンダーダンプされ
たジョセフソン素子４０は、入力回路４２からの入力電
流パルスＩINを直流電圧に変換する変換器として動作す
る。図１１に参照符号１２で示されるものと同様に、ジ
ョセフソン素子４０は、ヒステリシスを持ち、電流源４
４からの臨界値以下の電流ＩB でバイアスされる。入力
電流パルスＩINは、ジョセフソン素子４０を抵抗状態へ
と駆動し、それによって、情報として読み出される直流
電圧を発生させる。尚、図１４に示す回路を、図１５の
入力回路４２の中に含む構成としても良い。即ち、図１
５におけるＩINを、図１４における回路の出力としても
良い。
【００１７】入力回路４２が満たさなければならない第
１の条件は、検知用のジョセフソン素子４０を超伝導状
態から抵抗状態へと駆動するのに十分な入力電流パルス
ＩINを発生させなければならないことである。ここで、
問題とされるのは、例え、入力回路４２からの情報が、
図１４に示すように、ＳＦＱとして蓄積されるとして
も、該情報は直流電圧として読みだされることになり、
それによって、メモリ回路の読出速度が制限されること
である。さらにまた、検知用のジョセフソン素子は、ア
ンダーダンプされていなければならないとされていた。
上述したように、リセットのために、超伝導回路のクロ
ック周波数には上限が存在するため、結果として、半導
体回路を越える重要な長所を断念せざるを得ない。
１の条件は、検知用のジョセフソン素子４０を超伝導状
態から抵抗状態へと駆動するのに十分な入力電流パルス
ＩINを発生させなければならないことである。ここで、
問題とされるのは、例え、入力回路４２からの情報が、
図１４に示すように、ＳＦＱとして蓄積されるとして
も、該情報は直流電圧として読みだされることになり、
それによって、メモリ回路の読出速度が制限されること
である。さらにまた、検知用のジョセフソン素子は、ア
ンダーダンプされていなければならないとされていた。
上述したように、リセットのために、超伝導回路のクロ
ック周波数には上限が存在するため、結果として、半導
体回路を越える重要な長所を断念せざるを得ない。
【００１８】リセットの問題は、K.K.Likharevらの論文
に述べられているように、使用するジョセフソン素子の
抵抗を減少させることにより解決できる。オーバーダン
プされたジョセフソン素子は、概略的に、図１６（ａ）
に示される様なものになる。即ち、オーバーダンプされ
たジョセフソン素子４６は、従来の（アンダーダンプさ
れた）ジョセフソン素子４８に対して抵抗５０が並列に
接続されたものとほぼ同様であると見なせる。この様な
ヒステリシスを持たないジョセフソン素子の理想的な電
流−電圧特性は、図１６（ｂ）に示される様になる。オ
ーバーダンプされたジョセフソン素子４６は、超伝導状
態と抵抗状態とを可逆的に切り替えることができるた
め、改良された従来のダイナミックＳＦＱ回路素子にお
いて、重要な役割を果たすことになる。
に述べられているように、使用するジョセフソン素子の
抵抗を減少させることにより解決できる。オーバーダン
プされたジョセフソン素子は、概略的に、図１６（ａ）
に示される様なものになる。即ち、オーバーダンプされ
たジョセフソン素子４６は、従来の（アンダーダンプさ
れた）ジョセフソン素子４８に対して抵抗５０が並列に
接続されたものとほぼ同様であると見なせる。この様な
ヒステリシスを持たないジョセフソン素子の理想的な電
流−電圧特性は、図１６（ｂ）に示される様になる。オ
ーバーダンプされたジョセフソン素子４６は、超伝導状
態と抵抗状態とを可逆的に切り替えることができるた
め、改良された従来のダイナミックＳＦＱ回路素子にお
いて、重要な役割を果たすことになる。
【００１９】図１７は、従来のＳＦＱメモリの回路図を
示す。メモリセルの２つの論理状態は、図１７に示した
ようにＳＱＵＩＤにおける右回り（“１”）または左回
り（“０”）の永続的な電流ＩP に対応する。ここで、
ジョセフソン素子５２及び５４は双方ともオーバーダン
プされている。
示す。メモリセルの２つの論理状態は、図１７に示した
ようにＳＱＵＩＤにおける右回り（“１”）または左回
り（“０”）の永続的な電流ＩP に対応する。ここで、
ジョセフソン素子５２及び５４は双方ともオーバーダン
プされている。
【００２０】書き込み動作において、特定のセルが、左
回りのワード電流ＩW で選択され、ＲＦ−ＳＱＵＩＤが
“０”状態にあるならば、２つの電流ＩP とＩ1 （＝Ｉ
W ＬW ／Ｌ1 ）とが加算され、ジョセフソン素子５２に
はわずかに臨界値を下回る電流が流れる。ビット線５６
の左側から伝搬してくるＳＦＱパルス５５は、ジョセフ
ソン素子５２を抵抗状態へと変化させ、これにより、磁
束量子がＳＱＵＩＤに捕捉され、それによって、その論
理状態は“１”へと切り替えられる。
回りのワード電流ＩW で選択され、ＲＦ−ＳＱＵＩＤが
“０”状態にあるならば、２つの電流ＩP とＩ1 （＝Ｉ
W ＬW ／Ｌ1 ）とが加算され、ジョセフソン素子５２に
はわずかに臨界値を下回る電流が流れる。ビット線５６
の左側から伝搬してくるＳＦＱパルス５５は、ジョセフ
ソン素子５２を抵抗状態へと変化させ、これにより、磁
束量子がＳＱＵＩＤに捕捉され、それによって、その論
理状態は“１”へと切り替えられる。
【００２１】反対に、このセルがもともと“１”である
ならば、電流Ｉ1 とＩP とは異なる符号を持つ。その結
果、ジョセフソン素子５２に加わる電流は臨界値より遥
かに小さくなり、ジョセフソン素子はＳＦＱパルス５５
によって抵抗状態へは変化しない。ＳＦＱパルス５５
は、単純にビット線５６に沿って更に伝搬し、図１４に
示したフラックスシャトルレジスタにおけると同様にジ
ョセフソン素子５４の状態を切り替える。
ならば、電流Ｉ1 とＩP とは異なる符号を持つ。その結
果、ジョセフソン素子５２に加わる電流は臨界値より遥
かに小さくなり、ジョセフソン素子はＳＦＱパルス５５
によって抵抗状態へは変化しない。ＳＦＱパルス５５
は、単純にビット線５６に沿って更に伝搬し、図１４に
示したフラックスシャトルレジスタにおけると同様にジ
ョセフソン素子５４の状態を切り替える。
【００２２】読み出し動作は、上述した書き込み動作に
非常に似ている。特定のセルが右回りのワード電流Ｉｗ
で選択され、ＳＦＱパルス５８が右側からビット線５６
に沿って供給される。もし、選択されたセルが“０”状
態であれば、ＩP とＩ1 は反対の符号を持ち、ジョセフ
ソン素子５２は、ＳＦＱパルス５８の入力で変化しな
い。ＳＦＱパルス５８は、ビット線５６に沿って流れ続
ける。しかしながら、選択されたセルが“１”ならば、
ＳＦＱパルス５８は、該選択されたセルに吸収されて終
わり、選択されたセルは“０”状態に戻る。
非常に似ている。特定のセルが右回りのワード電流Ｉｗ
で選択され、ＳＦＱパルス５８が右側からビット線５６
に沿って供給される。もし、選択されたセルが“０”状
態であれば、ＩP とＩ1 は反対の符号を持ち、ジョセフ
ソン素子５２は、ＳＦＱパルス５８の入力で変化しな
い。ＳＦＱパルス５８は、ビット線５６に沿って流れ続
ける。しかしながら、選択されたセルが“１”ならば、
ＳＦＱパルス５８は、該選択されたセルに吸収されて終
わり、選択されたセルは“０”状態に戻る。
【００２３】図１７に示された回路構成は、情報を磁束
量子として符号化し、蓄積し、読出す構成を有する最初
のジョセフソンメモリである。
量子として符号化し、蓄積し、読出す構成を有する最初
のジョセフソンメモリである。
【００２４】しかしながら、この改良されたＳＦＱメモ
リ装置は、２値情報を対応する所定のループ毎に関連性
なく記憶するものであり（以下、局部的メモリと呼
ぶ。）、このために、このＳＦＱメモリ装置における２
値情報の蓄積を不正確にし且つ信頼性のないものにする
不可避的な磁束の捕捉に影響されやすい。
リ装置は、２値情報を対応する所定のループ毎に関連性
なく記憶するものであり（以下、局部的メモリと呼
ぶ。）、このために、このＳＦＱメモリ装置における２
値情報の蓄積を不正確にし且つ信頼性のないものにする
不可避的な磁束の捕捉に影響されやすい。
【００２５】
【発明が解決しようとする課題】本発明の目的は、従来
の全てのジョセフソン素子を利用したメモリ装置、特に
ダイナミックＳＦＱメモリ装置として使用されるメモリ
装置の長所を組み合わせ、しかも、常に存在する少量の
捕捉磁束に耐性を示す障害許容性の高い非破壊読出機構
を有するジョセフソン素子メモリ装置を提供することに
ある。
の全てのジョセフソン素子を利用したメモリ装置、特に
ダイナミックＳＦＱメモリ装置として使用されるメモリ
装置の長所を組み合わせ、しかも、常に存在する少量の
捕捉磁束に耐性を示す障害許容性の高い非破壊読出機構
を有するジョセフソン素子メモリ装置を提供することに
ある。
【００２６】また、本発明の他の目的は、ダイナミック
ＳＦＱメモリ装置として、本質的に並列で、連想アドレ
ス指定でき（コンテントアドレッサブル）、複数ビット
を同時に読み出すことができ、したがって、ビットあた
りイメージ獲得時間は単一ビットアクセスタイムよりか
なり短くした装置を提供することにある。
ＳＦＱメモリ装置として、本質的に並列で、連想アドレ
ス指定でき（コンテントアドレッサブル）、複数ビット
を同時に読み出すことができ、したがって、ビットあた
りイメージ獲得時間は単一ビットアクセスタイムよりか
なり短くした装置を提供することにある。
【００２７】
【課題を解決するための手段】本発明は、上述した課題
を解決するための手段として、以下に示す第１乃至第２
０の超伝導メモリ装置を提供する。
を解決するための手段として、以下に示す第１乃至第２
０の超伝導メモリ装置を提供する。
【００２８】即ち、本発明によれば、第１の超伝導メモ
リ装置として、書き替え可能な超伝導メモリ装置におい
て、蓄積された情報を読み出す読出アレイを備えてお
り、該読出アレイは、実質的に互いに並列に配置された
Ｎ本の超伝導線によるビット線と、実質的に互いに並列
に配置されるとともに、前記ビット線に実質的に直交す
るように当該ビット線の上に重ねて配置されたＮ本の超
伝導線によるワード線と、ビット線とワード線との各交
点に形成されたＮ×Ｎ個のジョセフソン接合によるノー
ドとを有し、これにより、該読出アレイが前記蓄積され
た情報をＮビットのイメージの形でアドレス出来る読出
アレイを構成していることを特徴とする障害許容性のあ
る書き替え可能な超伝導メモリ装置が得られる。
リ装置として、書き替え可能な超伝導メモリ装置におい
て、蓄積された情報を読み出す読出アレイを備えてお
り、該読出アレイは、実質的に互いに並列に配置された
Ｎ本の超伝導線によるビット線と、実質的に互いに並列
に配置されるとともに、前記ビット線に実質的に直交す
るように当該ビット線の上に重ねて配置されたＮ本の超
伝導線によるワード線と、ビット線とワード線との各交
点に形成されたＮ×Ｎ個のジョセフソン接合によるノー
ドとを有し、これにより、該読出アレイが前記蓄積され
た情報をＮビットのイメージの形でアドレス出来る読出
アレイを構成していることを特徴とする障害許容性のあ
る書き替え可能な超伝導メモリ装置が得られる。
【００２９】また、本発明によれば、第２の超伝導メモ
リ装置として、前記蓄積された情報が、磁束量子として
蓄積されていることを特徴とする前記第１の障害許容性
のある書き替え可能な超伝導メモリ装置が得られる。
リ装置として、前記蓄積された情報が、磁束量子として
蓄積されていることを特徴とする前記第１の障害許容性
のある書き替え可能な超伝導メモリ装置が得られる。
【００３０】更に、本発明によれば、第３の超伝導メモ
リ装置として、ピコ秒のタイムスケールで、データを非
破壊的に読み出すための読み出し手段を更に有すること
を特徴とする前記第２の障害許容性のある書き替え可能
な超伝導メモリ装置が得られる。
リ装置として、ピコ秒のタイムスケールで、データを非
破壊的に読み出すための読み出し手段を更に有すること
を特徴とする前記第２の障害許容性のある書き替え可能
な超伝導メモリ装置が得られる。
【００３１】また、本発明によれば、第４の超伝導メモ
リ装置として、リセット回路を更に有することを特徴と
する前記第１の障害許容性のある書き替え可能な超伝導
メモリ装置が得られる。
リ装置として、リセット回路を更に有することを特徴と
する前記第１の障害許容性のある書き替え可能な超伝導
メモリ装置が得られる。
【００３２】
【００３３】
【００３４】また、本発明によれば、第５の超伝導メモ
リ装置として、前記読出アレイの上に重ね合わされた書
込アレイを更に有することを特徴とする前記第１の障害
許容性のある書き替え可能な超伝導メモリ装置が得られ
る。
リ装置として、前記読出アレイの上に重ね合わされた書
込アレイを更に有することを特徴とする前記第１の障害
許容性のある書き替え可能な超伝導メモリ装置が得られ
る。
【００３５】更に、本発明によれば、第６の超伝導メモ
リ装置として、前記書込アレイが、２重接合ＳＱＵＩＤ
からなるサブ装置を含むことを特徴とする前記第５の障
害許容性のある書き替え可能な超伝導メモリ装置が得ら
れる。
リ装置として、前記書込アレイが、２重接合ＳＱＵＩＤ
からなるサブ装置を含むことを特徴とする前記第５の障
害許容性のある書き替え可能な超伝導メモリ装置が得ら
れる。
【００３６】また、本発明によれば、第７の超伝導メモ
リ装置として、リセット回路を更に有することを特徴と
する前記第６の障害許容性のある書き替え可能な超伝導
メモリ装置が得られる。
リ装置として、リセット回路を更に有することを特徴と
する前記第６の障害許容性のある書き替え可能な超伝導
メモリ装置が得られる。
【００３７】 更に、本発明によれば、第８の超伝導メ
モリ装置として、リセット回路を更に有することを特徴
とする前記第５の障害許容性のある書き替え可能な超伝
導メモリ装置が得られる。
モリ装置として、リセット回路を更に有することを特徴
とする前記第５の障害許容性のある書き替え可能な超伝
導メモリ装置が得られる。
【００３８】 また、本発明によれば、第９の超伝導メ
モリ装置として、書き換え可能な超伝導メモリ装置にお
いて、蓄積された情報を読み出す読出アレイを備えてお
り、該読出アレイは、実質的に互いに並列に配置された
Ｎ本の超伝導線によるビット線と、実質的に互いに並列
に配置されるとともに、前記ビット線に実質的に直交す
るように当該ビット線の上に重ねて配置されたＮ本の超
伝導線によるワード線と、ビット線とワード線との各交
点に形成されたＮ×Ｎ個の超伝導相のジョセフソン接合
によるノードとを有し、これにより該読出アレイが前記
蓄積された情報をＮビットのイメージの形で読み出すこ
とが出来る読出アレイを構成していることを特徴とする
障害許容性のある書き替え可能な超伝導メモリ装置が得
られる。
モリ装置として、書き換え可能な超伝導メモリ装置にお
いて、蓄積された情報を読み出す読出アレイを備えてお
り、該読出アレイは、実質的に互いに並列に配置された
Ｎ本の超伝導線によるビット線と、実質的に互いに並列
に配置されるとともに、前記ビット線に実質的に直交す
るように当該ビット線の上に重ねて配置されたＮ本の超
伝導線によるワード線と、ビット線とワード線との各交
点に形成されたＮ×Ｎ個の超伝導相のジョセフソン接合
によるノードとを有し、これにより該読出アレイが前記
蓄積された情報をＮビットのイメージの形で読み出すこ
とが出来る読出アレイを構成していることを特徴とする
障害許容性のある書き替え可能な超伝導メモリ装置が得
られる。
【００３９】 また、本発明によれば、第１０の超伝導
メモリ装置として、前記蓄積された情報が、磁束量子と
して蓄積されていることを特徴とする前記第９の障害許
容性のある書き替え可能な超伝導メモリ装置が得られ
る。
メモリ装置として、前記蓄積された情報が、磁束量子と
して蓄積されていることを特徴とする前記第９の障害許
容性のある書き替え可能な超伝導メモリ装置が得られ
る。
【００４０】 また、本発明によれば、第１１の超伝導
メモリ装置として、ピコ秒のタイムスケールで、データ
を非破壊的に読み出すための読み出し手段を更に有する
ことを特徴とする前記第１０の障害許容性のある書き替
え可能な超伝導メモリ装置が得られる。
メモリ装置として、ピコ秒のタイムスケールで、データ
を非破壊的に読み出すための読み出し手段を更に有する
ことを特徴とする前記第１０の障害許容性のある書き替
え可能な超伝導メモリ装置が得られる。
【００４１】 また、本発明によれば、第１２の超伝導
メモリ装置として、リセット回路を有することを特徴と
する前記第９の障害許容性のある書き替え可能な超伝導
メモリ装置が得られる。
メモリ装置として、リセット回路を有することを特徴と
する前記第９の障害許容性のある書き替え可能な超伝導
メモリ装置が得られる。
【００４２】
【００４３】
【００４４】 また、本発明によれば、第１３の超伝導
メモリ装置として、前記読出アレイの上に重ねられた書
込アレイを更に有することを特徴とする前記第９の障害
許容性のある書き替え可能な超伝導メモリ装置。
メモリ装置として、前記読出アレイの上に重ねられた書
込アレイを更に有することを特徴とする前記第９の障害
許容性のある書き替え可能な超伝導メモリ装置。
【００４５】 更に、本発明によれば、第１４の超伝導
メモリ装置として、前記書込アレイが、２重接合ＳＱＵ
ＩＤからなるサブ装置を含むことを特徴とする前記第１
３の障害許容性のある書き替え可能な超伝導メモリ装置
が得られる。
メモリ装置として、前記書込アレイが、２重接合ＳＱＵ
ＩＤからなるサブ装置を含むことを特徴とする前記第１
３の障害許容性のある書き替え可能な超伝導メモリ装置
が得られる。
【００４６】 また、本発明によれば、第１５の超伝導
メモリ装置として、リセット回路を更に有することを特
徴とする前記第１４の障害許容性のある書き替え可能な
超伝導メモリ装置が得られる。
メモリ装置として、リセット回路を更に有することを特
徴とする前記第１４の障害許容性のある書き替え可能な
超伝導メモリ装置が得られる。
【００４７】 更に、本発明によれば、第１６の超伝導
メモリ装置として、リセット回路を更に有することを特
徴とする前記第１３の障害許容性のある書き替え可能な
超伝導メモリ装置が得られる。
メモリ装置として、リセット回路を更に有することを特
徴とする前記第１３の障害許容性のある書き替え可能な
超伝導メモリ装置が得られる。
【００４８】
【作用】本発明は、書込アレイと読出アレイとが積層さ
れたものと、リセット回路とを有するメモリセルを提供
する。自律メモリデバイスにおいて、ＳＦＴ−ＰＲＯＭ
（Superconducting Fault-Tolerant Programmable Read
-Only Memory）装置が、良く知られた入力／出力ＳＦＱ
回路構成を含む環境にはめ込まれている。読出アレイ
は、各ノードで３次元ジョセフソン素子によって接続さ
れた２組の互いに垂直なＮ本の超伝導線の組合わせを有
する。情報は、読出アレイの線路の２Ｎ個の位相に蓄積
される。パターンは、読出アレイに重ねられた複数のＤ
Ｃ−ＳＱＵＩＤを有する網目状構造の書込アレイを用い
て読出アレイに書き込まれる。蓄積されたパターンに対
応する位相配置は、入力ＳＦＱ電圧パルスを線路の横線
（縦線）の組に送ることによりアクセスされ、結果とし
て、縦線（横線）上の出力電圧パルスを、アレイ中の超
伝導位相配置に固有の指紋として供給する。読み出し動
作は、種々の破壊的でない方法で実行できる。また、結
果としてのメモリは、超伝導ジョセフソン読出アレイに
おける複数の相互接続のために、並列に連想アドレス指
定でき、そして、誤りに耐性がある。
れたものと、リセット回路とを有するメモリセルを提供
する。自律メモリデバイスにおいて、ＳＦＴ−ＰＲＯＭ
（Superconducting Fault-Tolerant Programmable Read
-Only Memory）装置が、良く知られた入力／出力ＳＦＱ
回路構成を含む環境にはめ込まれている。読出アレイ
は、各ノードで３次元ジョセフソン素子によって接続さ
れた２組の互いに垂直なＮ本の超伝導線の組合わせを有
する。情報は、読出アレイの線路の２Ｎ個の位相に蓄積
される。パターンは、読出アレイに重ねられた複数のＤ
Ｃ−ＳＱＵＩＤを有する網目状構造の書込アレイを用い
て読出アレイに書き込まれる。蓄積されたパターンに対
応する位相配置は、入力ＳＦＱ電圧パルスを線路の横線
（縦線）の組に送ることによりアクセスされ、結果とし
て、縦線（横線）上の出力電圧パルスを、アレイ中の超
伝導位相配置に固有の指紋として供給する。読み出し動
作は、種々の破壊的でない方法で実行できる。また、結
果としてのメモリは、超伝導ジョセフソン読出アレイに
おける複数の相互接続のために、並列に連想アドレス指
定でき、そして、誤りに耐性がある。
【００４９】
【発明の実施の形態】図１は、本発明による障害許容性
のある書き込み可能な超伝導読出専用メモリＳＦＴ−Ｐ
ＲＯＭ（Superconducting Fault-Tolerant Programmabl
e Read-OnlyMemory）の好ましい実施の形態のブロック
図である。このＳＦＴ−ＰＲＯＭセルは、重ね合わされ
た（スーパーインポーズされた）書込アレイ６２及び読
出アレイ６４と、位相リセット回路６５とを有する。ま
た、入力／出力ポートが示されている。
のある書き込み可能な超伝導読出専用メモリＳＦＴ−Ｐ
ＲＯＭ（Superconducting Fault-Tolerant Programmabl
e Read-OnlyMemory）の好ましい実施の形態のブロック
図である。このＳＦＴ−ＰＲＯＭセルは、重ね合わされ
た（スーパーインポーズされた）書込アレイ６２及び読
出アレイ６４と、位相リセット回路６５とを有する。ま
た、入力／出力ポートが示されている。
【００５０】図２は、自律パイロットメモリデバイスの
ブロック図であり、この自律パイロットメモリデバイス
は、公知の入力／出力ＳＦＱ回路構成を含む試験環境に
おかれたＳＦＴ−ＰＲＯＭセルを備えている。ブロック
図の各構成要素の詳細を、以下に詳述する。
ブロック図であり、この自律パイロットメモリデバイス
は、公知の入力／出力ＳＦＱ回路構成を含む試験環境に
おかれたＳＦＴ−ＰＲＯＭセルを備えている。ブロック
図の各構成要素の詳細を、以下に詳述する。
【００５１】読出アレイ６４は、図３（ａ）において規
則正しい配列として示される様に、互いに直交する２組
のＮ本の超伝導線６６、６８のアレイを備えている。こ
こで、２組の超伝導線６６及び６８の各交点、即ち各ノ
ードには、図３（ｂ）において３次元的に示される様な
ジョセフソン素子７０が形成されている。
則正しい配列として示される様に、互いに直交する２組
のＮ本の超伝導線６６、６８のアレイを備えている。こ
こで、２組の超伝導線６６及び６８の各交点、即ち各ノ
ードには、図３（ｂ）において３次元的に示される様な
ジョセフソン素子７０が形成されている。
【００５２】ＳＦＴ−ＰＲＯＭセルの情報は、Ｎビット
イメージ、即ち、Ｎビットからなるデータストリングと
して蓄積される。各イメージは、読出アレイ６４におけ
る縦（図において）線６８の超伝導の位相のＮ個の値の
形で、指定され読みだされる。
イメージ、即ち、Ｎビットからなるデータストリングと
して蓄積される。各イメージは、読出アレイ６４におけ
る縦（図において）線６８の超伝導の位相のＮ個の値の
形で、指定され読みだされる。
【００５３】この情報は、読出アレイ６４を貫通する磁
束配置によって符号化される。この磁束配置は、以下に
詳細に説明するように、重ね合わされた書込アレイ６２
によって固定される。尚、書込アレイ６２は、後述する
当該書込アレイ６２の動作及び読出アレイ６４の動作か
ら明らかなように、電気的に接続されていない独立した
ものである。
束配置によって符号化される。この磁束配置は、以下に
詳細に説明するように、重ね合わされた書込アレイ６２
によって固定される。尚、書込アレイ６２は、後述する
当該書込アレイ６２の動作及び読出アレイ６４の動作か
ら明らかなように、電気的に接続されていない独立した
ものである。
【００５４】情報は、読出アレイ６４の全体に亘ってア
ドレス指定されて読み出だされる。従って、これらのア
ドレス指定及び読出動作は、入力エラーに対して、障害
許容性が高い。２Ｎ本の線を有するアレイに関して、記
憶容量はαＮ2 であり、概略０．１Ｎ2 に等しい。した
がって、Ｎ＝１０００に対して１００Ｋビットである。
尚、比例定数αは許容できる誤り確立Ｐerr によって決
定される。即ち、α＝０．１は、Ｐerr ＜０．００１に
対応する。
ドレス指定されて読み出だされる。従って、これらのア
ドレス指定及び読出動作は、入力エラーに対して、障害
許容性が高い。２Ｎ本の線を有するアレイに関して、記
憶容量はαＮ2 であり、概略０．１Ｎ2 に等しい。した
がって、Ｎ＝１０００に対して１００Ｋビットである。
尚、比例定数αは許容できる誤り確立Ｐerr によって決
定される。即ち、α＝０．１は、Ｐerr ＜０．００１に
対応する。
【００５５】単一ビットデータのアクセスタイムτ
A は、線に使用される超伝導材の逆ギャップにより決ま
るものであり、ピコ秒のタイムスケールを有する。ま
た、メモリセルは、多数の相互接続のために、本質的に
連想アドレス指定可能であり、かつ並列アドレス指定可
能である。従って、Ｎビットのイメージは、１ビット当
たり、時間τDT〜（ｎτA ＋τRS）／Ｎで蓄積されるこ
とができる。ここで、ｎは、メモリセルの個数を示すも
のであり、τRSは、以下に説明するように、リセット回
路に関連する時間である。これに対し、従来の局部的メ
モリにおいて、τDTは、ほぼτA である。
A は、線に使用される超伝導材の逆ギャップにより決ま
るものであり、ピコ秒のタイムスケールを有する。ま
た、メモリセルは、多数の相互接続のために、本質的に
連想アドレス指定可能であり、かつ並列アドレス指定可
能である。従って、Ｎビットのイメージは、１ビット当
たり、時間τDT〜（ｎτA ＋τRS）／Ｎで蓄積されるこ
とができる。ここで、ｎは、メモリセルの個数を示すも
のであり、τRSは、以下に説明するように、リセット回
路に関連する時間である。これに対し、従来の局部的メ
モリにおいて、τDTは、ほぼτA である。
【００５６】下記に説明する書込回路を用いて符号化さ
れ蓄積されるパターンは、例えば、“Neutral Networks
and Physical System with Emargent Collective Comp
utational Abikities ”Proc. Nat. Acad. USA, 79, 25
54-2558 (1982)において、J.J.Hopfild により提案され
たホップフィールド規定に従って動作可能であるアレイ
のエネルギー関数を最小にするように、選択される。
れ蓄積されるパターンは、例えば、“Neutral Networks
and Physical System with Emargent Collective Comp
utational Abikities ”Proc. Nat. Acad. USA, 79, 25
54-2558 (1982)において、J.J.Hopfild により提案され
たホップフィールド規定に従って動作可能であるアレイ
のエネルギー関数を最小にするように、選択される。
【００５７】蓄積される各イメージは、与えられた２Ｎ
個の超伝導の位相配置に対応する。各イメージの関連す
る固有の指紋は、電圧パルスを用いて決定され得る。具
体的には、ＳＦＱパルスが、Ｎ本の横線６６の各々に対
して入力され、これによって、各々のノード７０の位相
が変わる。各ノードにおける結合の故に、縦線６８にお
ける位相が影響を受け、読出アレイ６４の全体的なエネ
ルギー関数を最小にするために再調整し、この過程で出
力電圧パルスが得られる。
個の超伝導の位相配置に対応する。各イメージの関連す
る固有の指紋は、電圧パルスを用いて決定され得る。具
体的には、ＳＦＱパルスが、Ｎ本の横線６６の各々に対
して入力され、これによって、各々のノード７０の位相
が変わる。各ノードにおける結合の故に、縦線６８にお
ける位相が影響を受け、読出アレイ６４の全体的なエネ
ルギー関数を最小にするために再調整し、この過程で出
力電圧パルスが得られる。
【００５８】Ｎ本の入力とＮ本の出力電圧パルスとの組
は、蓄積されているあるパターンの指紋を構成し、簡単
な入出力ディクショナリが確立される。
は、蓄積されているあるパターンの指紋を構成し、簡単
な入出力ディクショナリが確立される。
【００５９】入力は、線６８の（図の）最上部に与えら
れ、出力は、線６８の（図の）最下部で得られる。尚、
縦、横、最上部、最下部等の用語は、単に、図面を参照
して本発明を理解する際に、該理解の便宜のために用い
ているものである。従って、これらの方向、方位、及
び、用語は、実際に使用する場合に適合して変更されう
るものである。
れ、出力は、線６８の（図の）最下部で得られる。尚、
縦、横、最上部、最下部等の用語は、単に、図面を参照
して本発明を理解する際に、該理解の便宜のために用い
ているものである。従って、これらの方向、方位、及
び、用語は、実際に使用する場合に適合して変更されう
るものである。
【００６０】イメージは、アレイの全体に亘って非局所
的に蓄積されるので、入力電圧パルスの数Ｍは、√Ｎ≦
Ｍ＜＜Ｎ、であってＮより非常に小さくされ得るが、そ
の一方で、蓄積されたイメージの指紋を構成するＮ個の
出力パルスを、正確且つ完全に読みだすことができる。
なぜなら、このメモリーは障害許容性であるので、Ｎ個
の正しい出力を得るのに、Ｎ個の正しい入力を必要とし
ないからである。この耐性は、縦および横の超伝導ワイ
ヤ間の多数の結合に基づいている。
的に蓄積されるので、入力電圧パルスの数Ｍは、√Ｎ≦
Ｍ＜＜Ｎ、であってＮより非常に小さくされ得るが、そ
の一方で、蓄積されたイメージの指紋を構成するＮ個の
出力パルスを、正確且つ完全に読みだすことができる。
なぜなら、このメモリーは障害許容性であるので、Ｎ個
の正しい出力を得るのに、Ｎ個の正しい入力を必要とし
ないからである。この耐性は、縦および横の超伝導ワイ
ヤ間の多数の結合に基づいている。
【００６１】また、Ｎ個の出力信号の組は、入力パルス
の中に誤りがあっても、それにより影響されることがな
い。この意味において、このメモリアレイは、障害許容
性が高く、入力エラーがあった場合においても、信頼性
及び精度の高いものであると言える。
の中に誤りがあっても、それにより影響されることがな
い。この意味において、このメモリアレイは、障害許容
性が高く、入力エラーがあった場合においても、信頼性
及び精度の高いものであると言える。
【００６２】網目状構造の読出アレイにおけるデータの
指定及び読出のメカニズムが、連想式であるために、入
力数がＮ個に満たない場合であっても、完全な出力パル
スの組を生じる。また、デジタル情報を符号化する位相
がイメージとして出力端に同時に展開されるので、上述
したデータの指定及び読出の方法は、本質的に並列であ
る。
指定及び読出のメカニズムが、連想式であるために、入
力数がＮ個に満たない場合であっても、完全な出力パル
スの組を生じる。また、デジタル情報を符号化する位相
がイメージとして出力端に同時に展開されるので、上述
したデータの指定及び読出の方法は、本質的に並列であ
る。
【００６３】図４は、書込アレイ６２の基本的要素であ
るサブセル７２を概略的に示す。サブセル７２の主要構
成要素は、二重素子ＳＱＵＩＤすなわちＤＣ−ＳＱＵＩ
Ｄ７４である。このＤＣ−ＳＱＵＩＤ７４は、２つのオ
ーバーダンプされたジョセフソン素子７６及び７８と、
インダクタンス８０とを備えている。インダクタンス８
０の値は、ＳＱＵＩＤが、単位磁束量子の半分の存在に
応じて、２つの可能な論理状態を持つように選択され
る。ここでのスイッチングメカニズムそれ自体はは、図
１１に関して説明されたものと同様である。２つのジョ
セフソン素子７６、７８が、ワード線８８へバイアス電
流を流すことによって選択され、続いてビット線８４の
左側から単一ＳＦＱパルス８２が供給されると、ＤＣ−
ＳＱＵＩＤ７４の状態が切り替えられることになる。ビ
ット線８４上のオーバーダンプされたジョセフソン素子
８６は、隣接するサブセルから指定するサブセルを切り
離すもので、これにより各ＳＱＵＩＤを独立して指定で
きる。
るサブセル７２を概略的に示す。サブセル７２の主要構
成要素は、二重素子ＳＱＵＩＤすなわちＤＣ−ＳＱＵＩ
Ｄ７４である。このＤＣ−ＳＱＵＩＤ７４は、２つのオ
ーバーダンプされたジョセフソン素子７６及び７８と、
インダクタンス８０とを備えている。インダクタンス８
０の値は、ＳＱＵＩＤが、単位磁束量子の半分の存在に
応じて、２つの可能な論理状態を持つように選択され
る。ここでのスイッチングメカニズムそれ自体はは、図
１１に関して説明されたものと同様である。２つのジョ
セフソン素子７６、７８が、ワード線８８へバイアス電
流を流すことによって選択され、続いてビット線８４の
左側から単一ＳＦＱパルス８２が供給されると、ＤＣ−
ＳＱＵＩＤ７４の状態が切り替えられることになる。ビ
ット線８４上のオーバーダンプされたジョセフソン素子
８６は、隣接するサブセルから指定するサブセルを切り
離すもので、これにより各ＳＱＵＩＤを独立して指定で
きる。
【００６４】図４において、各基本サブセル７２のジョ
セフソン素子７６および７８とインダクタンス８０のパ
ラメータは、そのＳＱＵＩＤが、ＳＦＱパルス８２によ
って一方から他方へ切り換えられ得る２つの論理状態を
とるように、選ばれる。一つのサブセルを隣接するサブ
セルから切り離せることの利点は、その一つをアドレス
指定することができることであり、これにより、与えら
れたパターンを記憶アレイ中に局部的に書き込めること
である。
セフソン素子７６および７８とインダクタンス８０のパ
ラメータは、そのＳＱＵＩＤが、ＳＦＱパルス８２によ
って一方から他方へ切り換えられ得る２つの論理状態を
とるように、選ばれる。一つのサブセルを隣接するサブ
セルから切り離せることの利点は、その一つをアドレス
指定することができることであり、これにより、与えら
れたパターンを記憶アレイ中に局部的に書き込めること
である。
【００６５】図５において、図４に記載されたサブセル
７２を周期的な網目状に配列した構成を備えた書込アレ
イ６２の概要が、図３に示される読出アレイ６４に重ね
て示される。
７２を周期的な網目状に配列した構成を備えた書込アレ
イ６２の概要が、図３に示される読出アレイ６４に重ね
て示される。
【００６６】書込アレイ６２の個々のサブセル７２によ
って発生され捕らえられた磁束は、読出アレイ６４を貫
通し、それによって、蓄積されたパターンと関係する位
相配置を読出アレイ６４に与える。書き込みたいイメー
ジの組に対応する磁束配置を発生させるために、書込ア
レイ６２の各サブセルを独立してアドレス指定しなけれ
ばならない。これは、適切なワード線８８とビット線８
４とを選択することによって実現される。磁束配置は、
読出アレイの位相の関連する組が蓄積されたイメージに
対応するように選択されなければならない。磁束の配置
を蓄積されたイメージに関連させるために、例えばホッ
プフィールド規定を含む、幾つかのアルゴリズムが存在
する。
って発生され捕らえられた磁束は、読出アレイ６４を貫
通し、それによって、蓄積されたパターンと関係する位
相配置を読出アレイ６４に与える。書き込みたいイメー
ジの組に対応する磁束配置を発生させるために、書込ア
レイ６２の各サブセルを独立してアドレス指定しなけれ
ばならない。これは、適切なワード線８８とビット線８
４とを選択することによって実現される。磁束配置は、
読出アレイの位相の関連する組が蓄積されたイメージに
対応するように選択されなければならない。磁束の配置
を蓄積されたイメージに関連させるために、例えばホッ
プフィールド規定を含む、幾つかのアルゴリズムが存在
する。
【００６７】読出アレイ６４、リセット回路６５、伝送
／増幅線路９０、入力回路９２、及び出力回路９４の間
の接続は、図６に示される様になる。リセット回路６５
と入力回路９２とは、読出アレイ６４における各横線６
６に接続される。伝送／増幅線路９０と出力回路９４
は、読出アレイ６４の各縦線６８に接続される。
／増幅線路９０、入力回路９２、及び出力回路９４の間
の接続は、図６に示される様になる。リセット回路６５
と入力回路９２とは、読出アレイ６４における各横線６
６に接続される。伝送／増幅線路９０と出力回路９４
は、読出アレイ６４の各縦線６８に接続される。
【００６８】図７は、ＳＦＱ伝送／増幅線路９０を示
す。図示されているジョセフソン素子が、ヒステリシス
を持たないものであり、ＳＦＱパルスが捕捉されること
なく伝わるように各バイアス電流値が設定されている点
を除いて、ＳＦＱ伝送／増幅線路９０の動作は、図１４
に関して説明したものと同様である。
す。図示されているジョセフソン素子が、ヒステリシス
を持たないものであり、ＳＦＱパルスが捕捉されること
なく伝わるように各バイアス電流値が設定されている点
を除いて、ＳＦＱ伝送／増幅線路９０の動作は、図１４
に関して説明したものと同様である。
【００６９】図示するように、ＳＦＱパルスが伝送線路
に沿って伝達される際に、該ＳＦＱパルスの電力を増加
させるために、減少シーケンスと増加シーケンスとのそ
れぞれにおいて、インダクタンスＬ0 ，Ｌ1 ，…，Ｌ
n-1 ，Ｌn と臨界電流Ｉ95 max，Ｉ96 MAX ，・・・Ｉ98
MAX とが選択される。ジョセフソン素子９７は、読出ア
レイ６４の位相から、伝送線路の位相を切り離させる。
に沿って伝達される際に、該ＳＦＱパルスの電力を増加
させるために、減少シーケンスと増加シーケンスとのそ
れぞれにおいて、インダクタンスＬ0 ，Ｌ1 ，…，Ｌ
n-1 ，Ｌn と臨界電流Ｉ95 max，Ｉ96 MAX ，・・・Ｉ98
MAX とが選択される。ジョセフソン素子９７は、読出ア
レイ６４の位相から、伝送線路の位相を切り離させる。
【００７０】位相リセット回路６５は、図８に示され
る。読出し出力信号が基準状態に関する位相差に対応す
ることから、読出アレイ６４における各データの読出動
作を行った後には、必ずリセット動作を行わなければな
らない。
る。読出し出力信号が基準状態に関する位相差に対応す
ることから、読出アレイ６４における各データの読出動
作を行った後には、必ずリセット動作を行わなければな
らない。
【００７１】２Ｎ本のワイヤーの超伝導位相は絶対的に
決まるものではないので、読出アレイからの出力信号は
ある知られた基準状態に関する位相差に対応する。ここ
では、横線のＮ相を、補助二重接合ＳＱＵＩＤ回路によ
り、知られた基準状態にロックしているものである。
決まるものではないので、読出アレイからの出力信号は
ある知られた基準状態に関する位相差に対応する。ここ
では、横線のＮ相を、補助二重接合ＳＱＵＩＤ回路によ
り、知られた基準状態にロックしているものである。
【００７２】リセットコントロールライン１００によっ
て供給されるバイアス磁界が存在しない状態において、
直列に接続された２つのＤＣ−ＳＱＵＩＤループ１０
２、１０４は、読出アレイ６４の横線６６（図６）をグ
ランドに接続し、これによって、その横線６６の位相を
基準状態に完全に固定している。
て供給されるバイアス磁界が存在しない状態において、
直列に接続された２つのＤＣ−ＳＱＵＩＤループ１０
２、１０４は、読出アレイ６４の横線６６（図６）をグ
ランドに接続し、これによって、その横線６６の位相を
基準状態に完全に固定している。
【００７３】各ＳＱＵＩＤループに単位磁束量子の半分
の磁束量子を誘導するような電流がリセットコントロー
ルライン１００に流れている状態において、各ＳＱＵＩ
Ｄループで、２つのジョセフソン素子が同じ特性を有す
るものと仮定して、両者の臨界電流は、互いに打ち消し
合い、各ＳＱＵＩＤループに流れる実際の臨界電流は、
実質的にゼロになる。その結果、読み出しアレイ６４の
線路６６における位相は、もはやグランドに接続されて
おらず、次のデータの読出に移行することができる。要
するに、リセットが必要でないときは、コントロールラ
インに電流が流され、必要なときには、電流は停止され
る。このリセットメカニズムを、ジョセフソン素子のパ
ラメータと誘導磁束の特定値とに関連するエラーに対し
て強いものとするために、直列接続された２つのＳＱＵ
ＩＤループが、図示されるようにして、使用されること
が望ましい。尚、許容限度をより大きいものとするため
に、ＳＱＵＩＤループのさらに長い直列回路を用いても
良い。
の磁束量子を誘導するような電流がリセットコントロー
ルライン１００に流れている状態において、各ＳＱＵＩ
Ｄループで、２つのジョセフソン素子が同じ特性を有す
るものと仮定して、両者の臨界電流は、互いに打ち消し
合い、各ＳＱＵＩＤループに流れる実際の臨界電流は、
実質的にゼロになる。その結果、読み出しアレイ６４の
線路６６における位相は、もはやグランドに接続されて
おらず、次のデータの読出に移行することができる。要
するに、リセットが必要でないときは、コントロールラ
インに電流が流され、必要なときには、電流は停止され
る。このリセットメカニズムを、ジョセフソン素子のパ
ラメータと誘導磁束の特定値とに関連するエラーに対し
て強いものとするために、直列接続された２つのＳＱＵ
ＩＤループが、図示されるようにして、使用されること
が望ましい。尚、許容限度をより大きいものとするため
に、ＳＱＵＩＤループのさらに長い直列回路を用いても
良い。
【００７４】出力回路９４は、図９に示される構成を備
えている。
えている。
【００７５】ＳＦＱパルス１０６は、図７に示される伝
送／増幅ライン９０から入力される。これにより、バイ
アスされ且つアンダーダンプされた検知用のジョセフソ
ン素子１０８の状態をを抵抗状態へ切替える。この結
果、従来の半導体電子工学により検出できる直流電圧Ｖ
が得られる。
送／増幅ライン９０から入力される。これにより、バイ
アスされ且つアンダーダンプされた検知用のジョセフソ
ン素子１０８の状態をを抵抗状態へ切替える。この結
果、従来の半導体電子工学により検出できる直流電圧Ｖ
が得られる。
【００７６】入力ラインにおけるキャパシタ１１０は、
抵抗状態のジョセフソン素子１０８によって出力回路９
４中に生成される浮遊直流電圧から、読出アレイ６４を
切り離す。
抵抗状態のジョセフソン素子１０８によって出力回路９
４中に生成される浮遊直流電圧から、読出アレイ６４を
切り離す。
【００７７】入力回路９２は、図１０に示される。この
入力回路９２は、ＤＣ／ＳＦＱ電圧パルス変換器であ
る。ノコギリ波を有する電流パルスＩN によりジョセフ
ソン素子１１２、１１４、及び１１６が順次スイッチン
グを行い、その結果、磁束量子がループ１１８からルー
プ１２０へと通過し、最終的に、ＳＦＱ電圧パルス１２
２として回路から出力される。また、このＳＦＱ電圧パ
ルス１２２は、読出アレイ６４の個々の横線６６に対し
て、入力信号として供給される。
入力回路９２は、ＤＣ／ＳＦＱ電圧パルス変換器であ
る。ノコギリ波を有する電流パルスＩN によりジョセフ
ソン素子１１２、１１４、及び１１６が順次スイッチン
グを行い、その結果、磁束量子がループ１１８からルー
プ１２０へと通過し、最終的に、ＳＦＱ電圧パルス１２
２として回路から出力される。また、このＳＦＱ電圧パ
ルス１２２は、読出アレイ６４の個々の横線６６に対し
て、入力信号として供給される。
【００７８】以上、ジョセフソン素子を備えたＳＦＴ−
ＰＲＯＭセルについて、好ましい実施例を図面を参照し
ながら説明してきたが、請求項に規定した本発明の範囲
を逸脱することなく、同じ原理および思想に基づいて様
々な変形が可能であることはいうまでもないことであ
る。
ＰＲＯＭセルについて、好ましい実施例を図面を参照し
ながら説明してきたが、請求項に規定した本発明の範囲
を逸脱することなく、同じ原理および思想に基づいて様
々な変形が可能であることはいうまでもないことであ
る。
【００７９】
【発明の効果】本発明によれば、ピコセカンドオーダー
の時間で正確なデータ読出しができる能力を持ち、信頼
できる高速キャッシュメモリとしての使用に適するＳＦ
Ｑメモリ装置が得られる。
の時間で正確なデータ読出しができる能力を持ち、信頼
できる高速キャッシュメモリとしての使用に適するＳＦ
Ｑメモリ装置が得られる。
【００８０】また、本発明の主たる応用は、ジョセフソ
ン素子構成と従来の半導体素子構成に両立できる障害許
容性のある超高速メモリである。これは、特に、その読
出／アドレス機構が並列式で連想式（コンテントアドレ
ッサブル）であるために、イメージの蓄積に適用でき
る。
ン素子構成と従来の半導体素子構成に両立できる障害許
容性のある超高速メモリである。これは、特に、その読
出／アドレス機構が並列式で連想式（コンテントアドレ
ッサブル）であるために、イメージの蓄積に適用でき
る。
【図１】本発明のＳＦＴ−ＰＲＯＭの好ましい実施の形
態を示すブロック図である。
態を示すブロック図である。
【図２】公知の入力／出力ＳＦＱ回路を含む試験環境に
嵌め込まれたＳＦＴ−ＰＲＯＭセルを有する自律パイロ
ットメモリ装置のブロック図である。
嵌め込まれたＳＦＴ−ＰＲＯＭセルを有する自律パイロ
ットメモリ装置のブロック図である。
【図３】（ａ）は、本発明の一部である読出アレイの概
略図、（ｂ）は、ジョセフソン素子の斜視図である。
略図、（ｂ）は、ジョセフソン素子の斜視図である。
【図４】書込アレイの基本的なサブセルの概略図であ
る。
る。
【図５】重ねられた書込／読出アレイの概略図である。
【図６】ＳＦＴ−ＰＲＯＭセルと、入力回路、出力回
路、リセット回路、及び、伝送／増幅線回路との間の接
続を示すブロック図である。
路、リセット回路、及び、伝送／増幅線回路との間の接
続を示すブロック図である。
【図７】単一磁束量子伝送／増幅線の概略図である。
【図８】位相リセット回路の概略図である。
【図９】出力回路の概略図である。
【図１０】入力回路の概略図である。
【図１１】従来の基本的な単一磁束量子（ＳＦＱ）回路
の概略図である。
の概略図である。
【図１２】アンダーダンプされた（ヒステリシスを持
つ）ジョセフソン素子の電流−電圧特性を示すグラフで
ある。
つ）ジョセフソン素子の電流−電圧特性を示すグラフで
ある。
【図１３】ジョセフソン素子の電流−位相関係を示すグ
ラフである。
ラフである。
【図１４】従来のジョセフソン伝送線を含む磁束伝送線
を示す図である。
を示す図である。
【図１５】従来の、ジョセフソン素子をトランスデュー
サーとして利用するメモリセルのラッチ回路の概略図で
ある。
サーとして利用するメモリセルのラッチ回路の概略図で
ある。
【図１６】（ａ）は、オーバーダンプされたジョセフソ
ン素子の概略図、（ｂ）は、（ａ）に示すジョセフソン
素子の理想的な電流−電圧特性を示すグラフである。
ン素子の概略図、（ｂ）は、（ａ）に示すジョセフソン
素子の理想的な電流−電圧特性を示すグラフである。
【図１７】従来の単一磁束量子（ＳＦＱ）メモリセルの
概略図である。
概略図である。
１０ 直流電流源 １２ ジョセフソン素子 １４ 方形波電流パルス １６ ＳＦＱパルス（ＳＦＱ電圧パルス） １８ ビット線 ２０，２２，２４，２６ 時刻 ２８ ジョセフソン素子 ３０ ジョセフソン素子 ３４ 電流源 ４０ ジョセフソン素子 ４２ 入力回路 ４４ 電流源 ４６ ジョセフソン素子 ４８ ジョセフソン素子 ５２ ジョセフソン素子 ５４ ジョセフソン素子 ５５ ＳＦＱパルス ５８ ＳＦＱパルス ６２ 書込アレイ ６４ 読出アレイ ６５ リセット回路 ６６，６８ 超伝導線路 ７２ サブセル ７４ ＳＱＵＩＤ ７６，７８ ジョセフソン素子 ８２ 単一ＳＦＱパルス ８４ ビット線 ８８ ワード線 ９０ 伝送／増幅線路 ９２ 入力回路 ９４ 出力回路 １０２，１０４ ＤＣ−ＳＱＵＩＤループ １０６ ＳＦＱパルス １０８ 検知用のジョセフソン素子 １１０ キャパシタ １１２，１１４，１１６ ジョセフソン素子 １１８，１２０ ループ
Claims (16)
- 【請求項１】 書き替え可能な超伝導メモリ装置におい
て、 蓄積された情報を読み出す読出アレイを備えており、 該読出アレイは、 実質的に互いに並列に配置されたＮ本の超伝導線による
ビット線と、 実質的に互いに並列に配置されるとともに、前記ビット
線に実質的に直交するように当該ビット線の上に重ねて
配置されたＮ本の超伝導線によるワード線と、ビット線
とワード線との各交点に形成されたＮ×Ｎ個のジョセフ
ソン接合によるノードとを有し、該読出アレイの各セル
は、前記ビット線と前記ワード線とにより形成される四
角形領域に対応するとともに４つの前記ジョセフソン接
合を有しており、これにより、該読出アレイが前記蓄積
された情報をＮビットのイメージの形でアドレス出来る
読出アレイを構成していることを特徴とする障害許容性
のある書き替え可能な超伝導メモリ装置。 - 【請求項２】 前記蓄積された情報が、磁束量子として
蓄積されていることを特徴とする請求項１の障害許容性
のある書き替え可能な超伝導メモリ装置。 - 【請求項３】 さらに、ピコ秒のタイムスケールで、デ
ータを非破壊的に読み出すための読み出し手段を有する
ことを特徴とする請求項２の障害許容性のある書き替え
可能な超伝導メモリ装置。 - 【請求項４】 さらに、リセット回路を有することを特
徴とする請求項１の障害許容性のある書き替え可能な超
伝導メモリ装置。 - 【請求項５】 さらに、前記読出アレイの上に重ね合わ
された書込アレイを有することを特徴とする請求項１の
障害許容性のある書き替え可能な超伝導メモリ装置。 - 【請求項６】 前記書込アレイが、２重接合ＳＱＵＩＤ
からなるサブ装置を含むことを特徴とする請求項５の障
害許容性のある書き替え可能な超伝導メモリ装置。 - 【請求項７】 さらに、リセット回路を有することを特
徴とする請求項６の障害許容性のある書き替え可能な超
伝導メモリ装置。 - 【請求項８】 さらに、リセット回路を有することを特
徴とする請求項５の障害許容性のある書き替え可能な超
伝導メモリ装置。 - 【請求項９】 書き替え可能な超伝導メモリ装置におい
て、 蓄積された情報を読み出す読出アレイを備えており、 該読出アレイは、 実質的に互いに並列に配置されたＮ本の超伝導線による
ビット線と、 実質的に互いに並列に配置されるとともに、前記ビット
線に実質的に直交するように当該ビット線の上に重ねて
配置されたＮ本の超伝導線によるワード線と、ビット線
とワード線との各交点に形成されたＮ×Ｎ個の超伝導相
のジョセフソン接合によるノードとを有し、該読出アレ
イの各セルは、前記ビット線と前記ワード線とにより形
成される四角形領域に対応するとともに４つの前記ジョ
セフソン接合を有しており、これにより、該読出アレイ
が前記蓄積された情報をＮビットのイメージの形でアド
レス出来る読出アレイを構成していることを特徴とする
障害許容性のある書き替え可能な超伝導メモリ装置。 - 【請求項１０】 前記蓄積された情報が、磁束量子とし
て蓄積されていることを特徴とする請求項９の障害許容
性のある書き替え可能な超伝導メモリ装置。 - 【請求項１１】 さらに、ピコ秒のタイムスケールで、
データを非破壊的に読み出すための読み出し手段を有す
ることを特徴とする請求項１０の障害許容性のある書き
替え可能な超伝導メモリ装置。 - 【請求項１２】 さらに、リセット回路を有することを
特徴とする請求項９の障害許容性のある書き替え可能な
超伝導メモリ装置。 - 【請求項１３】 さらに、前記読出アレイの上に重ねら
れた書込アレイを有することを特徴とする請求項９の障
害許容性のある書き替え可能な超伝導メモリ装置。 - 【請求項１４】 前記書込アレイが、２重接合ＳＱＵＩ
Ｄからなるサブ装置を含むことを特徴とする請求項１３
の障害許容性のある書き替え可能な超伝導メモリ装置。 - 【請求項１５】 さらに、リセット回路を有することを
特徴とする請求項１４の障害許容性のある書き替え可能
な超伝導メモリ装置。 - 【請求項１６】 さらに、リセット回路を有することを
特徴とする請求項１３の障害許容性のある書き替え可能
な超伝導メモリ装置。
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