JPH07307092A - 非ヒステリシス性超電導２−ポート・ランダム・アクセス・メモリ・セル - Google Patents

Abstract

(57)【要約】 【目的】非ヒステリシス性超電導量子干渉素子（ＳＱＵ
ＩＤs)を用いたメモリ・セルを得ること。 【構成】書込み信号がハイであるとき、書込みＳＱＵＩ
Ｄ８０の制御インダクタ内に電流は流れず書込みＳＱＵ
ＩＤは超電導となり、データ入力信号を入力データ端子
９２上に通す。この時入力データ信号がハイであればＳ
ＱＵＩＤ８８は抵抗性となりセル状態端子９０は高電圧
電圧Ｖjjになる。入力データ信号がロウであれば状態端
子９０はアース電位となる。こうして状態端子９０は入
力データ端子上の入力データ信号の状態に依存する。セ
ル状態端子９０からの読出しはＱＵＩＤ８４の制御イン
ダクタに読出し信号を入力することによりセルから保持
されているデータ信号を出力負荷抵抗９４に移す。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、主に超電導回路要素を
用いるメモリ・セルに関し、特に非ヒステリシス性超電
導２ポート・ランダム・アクセス・メモリ・セルに関す
る。

【０００２】

【従来の技術】ジョセフソン接合として知られる超電導
回路要素はディジタル論理、ランダム・アクセス・メモ
リ、およびアナログ・ディジタル変換器を含む幅広い様
々な高速計算に利用されるために使用され、または提案
されてきた。超低温で超電導特性を有する様々な金属を
用いるジョセフソン接合素子は特徴的なヒステリシス性
の効果を呈し高速のディジタル論理論理の設計に有効に
使われてきた。

【０００３】超電導酸化物、および超電導を含むありふ
れた三層構造をヒステリシスの装置は含んでいる。非ヒ
ステリシス性の装置は知られているがあまりよく使われ
ておらず、点接触装置；弱いリンクのマイクロブリッ
ジ、高い電流密度の酸化物被覆接合、およびSi（シリコ
ン）またはGe−Sn（ゲルマニウム−スズ）などの半導体
被覆層を有する三層構造を含んでいる。ヒステリシス性
は回路設計を複雑にしうるがそれは装置に２つの安定な
論理状態をもたらす。さらに、ヒステリシス性はスイチ
ング要素において非常に効果的な電流利得を呈する。す
なわち、微小な制御信号が大きな出力信号になり得るの
である。それに比べ、非ヒステリシス性の接合からでき
ている同じ回路は利得が非常に小さく論理レベルが不明
確である。

【０００４】最近、研究者は金属よりも、より高い温度
で超電導性を示す様々なセラミック物質を発見し、これ
らの物質は超電導回路の動作をより低い冷却要件により
可能ならしめ、高い全体的なエネルギー効率をもたらし
うる。しかしながら、これらの最新の超電導物質は非ヒ
ステリシス性のタイプのものである、超電導装置のため
に、以前より開発された論理設計はもはや適応され得な
い。

【０００５】さらなる背景はディジタル論理にしばしば
用いられる基本的な超電導回路要素は超電導量子干渉素
子(Superconducting Quantum Interference Device: Ｓ
ＱＵＩＤ) により知られている。本明細書において描か
れているＳＱＵＩＤは直流（ｄｃ）タイプのものであ
り、２つ以上のジョセフソン接合と少なくとも１つの制
御インダクターを備えている。そのインダクターを通過
する制御電流の大きさおよびその接合を通るバイアス電
流の大きさに応じて、ＳＱＵＩＤは実際的にゼロのイン
ピーダンスの超電導性状態で、または、通常の抵抗性状
態のいづれかで動作するよう構成される。

【０００６】非ヒステリシス性の超電導回路の効率を改
善するために提案されてきた１つの技術はハワード（Ho
ward) らに与えられた米国特許第4,３４2,９２４号に記
載されている。正のフィードバック路が超電導性から抵
抗性状態へ切り換えるのに用いられる制御電流の効果を
高めるために用いられる。この様な正のフィードバック
を用いることにより非ヒステリシス性の超電導回路の動
作を高めているが、ハワードらによる特許は、非ヒステ
リシス性装置による回路設計の問題に対し、一般的な解
決法を提供するものではない。

【０００７】

【本発明の概要】以上よりディジタル論理および関連す
る回路内で非ヒステリシス性超電導要素を用いる新しい
技術が必要であることが理解されよう。この発明はこの
目的のためになされたものである。

【０００８】本発明は、改善された電流利得およびディ
ジタル論理設計に好適な明確な論理レベルをもたらす非
ヒステリシス性の超電導回路要素を用いた新規なメモリ
・セルの構成にある。本発明に関連する基本回路構成は
簡単な論理関数および複雑な論理関数の両者をも実行す
るよう容易に構成される。本発明のメモリ・セルの重要
な利点は回路要素の単一の簡単な構成が単に電源供給と
入力信号の接続を変えるのみにより多くの選択された論
理関数のうちのいづれをも実行するように使われうるこ
とである。

【０００９】要約してわかりやすく説明すると、本発明
に関連する基本回路は出力回路と、前途出力回路を第１
の電圧状態を有する第１の電源供給ラインに選択的に結
合するように接続された、少なくとも１つのプル・アッ
プ非ヒステリシス性ＳＱＵＩＤと、前記出力回路を第２
の電圧状態を有する第２の電源供給ラインに選択的に結
合するように接続された、少なくとも１つのプル・ダウ
ン素子、好ましくは非ヒステリシス性ＳＱＵＩＤと、前
記プル・アップおよびプル・ダウンＳＱＵＩＤに接続さ
れた、少なくとも１つの入力信号を含む。前記入力回路
または回路群に印加される電圧の状態は超電導状態と抵
抗性状態との間でＳＱＵＩＤの切り替えを制御する。基
本的には出力回路は入力回路または回路群の入力される
信号の状態に応じて、前記第１または第２の電圧の状態
に引っぱられる。

【００１０】この基本原理は様々な論理回路に適応され
る。即ち、非反転出力バッファとして機能する。特にプ
ル・アップＳＱＵＩＤは一端が第１の電源供給ラインに
接続され、他端が入力回路に接続された制御インダクタ
を備えている。プル・ダウンＳＱＵＩＤは一端が第２の
電源供給ラインに接続され、他端が入力回路に接続され
た制御インダクタを備えている。入力回路の電圧状態は
いづれのＳＱＵＩＤが超電導性になるかを判定し、この
ことは出力回路の電圧状態を決定する。

【００１１】この出力バッファのの変形例は単一のプル
・アップＳＱＵＩＤのかわりに、直列に接続された一連
のＳＱＵＩＤを用い、単一のプル・ダウンＳＱＵＩＤの
かわりに、別の直列に接続された一連のＳＱＵＩＤを用
いる。各ＳＱＵＩＤのつらなりの中の制御インダクタも
直列に接続される。この複数のＳＱＵＩＤの直列接続に
より、より高い特性インピーダンスの負荷回路を駆動す
るために出力回路がより高い電圧に引っぱりあげられう
る。

【００１２】本発明に関連する回路においては、複数の
入力信号が所望の論理関数を実行するために接続される
複数のプル・ダウンＳＱＵＩＤがある。出力回路はその
入力信号が共に所望の論理関数を満たす時のみに、第１
の電圧状態に引っぱられる。たとえば、２つの入力信号
に対して論理ＮＡＮＤ操作を施すよう平列に接続される
２つのプル・アップＳＱＵＩＤがありうる。この場合に
おいて、第１の電源供給ラインに印加される電圧は論理
“ハイ”信号であり、第２の電源供給ラインに印加され
る電圧は論理“ロウ”信号である。入力回路はプル・ア
ップＳＱＵＩＤの各制御インダクタに接続され、インダ
クタの他端は第２の電源供給ラインに接続ささている。
入力回路のうちの一つは出力回路が第１の電源供給ライ
ンの“ハイ”レベルに引っぱられるために、論理“ロ
ウ”入力信号を有していなければならない。したがっ
て、“ハイ”出力は入力信号の論理ＮＡＮＤが“ハイ”
であれば出力される。

【００１３】より詳細に説明されるが、他の論理関数も
電源供給の接続関係および制御インダクタへの入力信号
の接続関係を変えるのみにより実行される。同じ組のＳ
ＱＵＩＤがＮＡＮＤ、ＡＮＤ、ＯＲ、ＮＯＲ、ＥＸＯ
Ｒ、またはＸＮＯＲ動作を実行するのに用いることがで
きる。さらに、他の例も平列ではなく直列に接続れた複
数のプル・アップＳＱＵＩＤを用いて同じ動作を実行す
ることができる。本発明の重要な実施例はランダム・ア
クセス・メモリ・セルである。この回路においてプル・
アップＳＱＵＩＤは一つの端子により第１の電源供給ラ
インに接続された制御インダクタを有し、プル・ダウン
ＳＱＵＩＤは一つの端子により第２の電源供給ラインに
接続された制御インダクタを有している。入力回路はデ
ータ入力端子、書込み信号制御インダクタに入力される
書込み信号が存在するときに、データ入力信号をデータ
入力端子に選択的に送るための書込みＳＱＵＩＤ、およ
びデータ入力端子を、プル・アップおよびプル・ダウン
ＳＱＵＩＤの制御インダクタの他端に接続するための手
段を含んでいる。第１または第２の電圧状態のデータ信
号によりプル・アップまたはプル・ダウンＳＱＵＩＤは
超電導性となり、前記出力回路は第１または第２の電圧
状態に引っぱられる。

【００１４】理想的には、メモリ、セルは出力回路とデ
ータ入力端子との間に接続されるフィードバックＳＱＵ
ＩＤも含む。このフィードバックＳＱＵＩＤは書込みＳ
ＱＵＩＤが超電導性でないときのみに、このＳＱＵＩＤ
を超電導性にするよう接続された制御インダクタを有し
ている。したがって、データ入力信号は書込み信号が発
生するときに入力回路から出力回路へ送られ、書込み信
号が除去された後、フィードバックＳＱＵＩＤにより出
力回路上に保持される。セルから読み出すために、この
回路はデータがその出力回路から読み出される時に、読
み出しＳＱＵＩＤを超電導性にするために読み出し信号
が入力される制御インダクタを有する読み出しＳＱＵＩ
Ｄを含んでいる。

【００１５】以上より本発明はその態様により超電導性
の論理および計算素子の分野においてすぐれた効果をも
たらすことがわかるであろう。特に、本発明は非ヒステ
リシス性ＳＱＵＩＤを基本要素として用いて、メモリ・
セルを含む一群の論理素子をもたらす。本発明の他の面
および効果は添付の図面に関連して行われる以下のより
詳細の説明から明らかとなるであろう。

【００１６】

【実施例】説明のために、本発明に関連する基本的超電
導性の回路要素、特にジョセフソン接合、および超電導
性量子干渉素子即ちＳＱＵＩＤから形成されるディジタ
ル論理および関連する回路を図１〜図１７に示す。最近
まで超電導素子を用いたディジタル論理の設計はその素
子のヒステリシス性に大きく依存していた。新しい超電
導素子は非ヒステリシス性タイプのものであるので、以
前より、より高い温度で動作する超電導物質を利用でき
ることは、このディジタル論理の多くを無意味なものと
してしまった。

【００１７】本発明に用いられる基本ディジタル論理回
路は非ヒステリシス性のジョセフソン接合を用いた明確
な論理状態をもたらす。本発明に用いられる基本回路の
単一の構成は基本ブーリアン論理関数のうちのいづれか
を実行するために用いられ、他の構成はより複雑な論理
関数のために容易に形成される。また、本発明は、これ
らの基本回路をランダム・アクセス・メモリ・セルに応
用したものである。

【００１８】本発明に用いられる基本回路は超電導性の
ジョセフソン接合およびＳＱＵＩＤの組み合せとして形
成されるので、第１図に概略的に示されている２接合の
ＳＱＵＩＤの特性をまず検討することが有益であろう。
各ＳＱＵＩＤはバイアス電流Ｉ_biasとし記された電流総
量を受けるよう平列に接続された、参照番号１２より示
される、等しい臨界電流の２つのジョセフソン接合およ
び制御電流Ｉctrlを受ける関連する制御インダクタ１２
を含んでいる。接合１０は従来からそうであるようにＸ
のシンボルにより示される。ＳＱＵＩＤは第２図に図示
される通り、おもに制御電流およびバイアス電流のレベ
ルに応じて２超電導性状態または抵抗性状態のいづれか
で動作する。ゼロの制御電流のところはスレッシュホー
ルド・バイアス電流２Icより小さいバイアス電流につい
ては超電導性の動作となり、このレベルより大きいバイ
アス電流については抵抗性の動作となる。このスレッシ
ュホールドまたは臨界電流の値は第２図中の曲線１４に
示される通り、制御電流が増加するにつれ減少する。ス
レッシュホールド・バイアス電流は１６のところで示さ
れる曲線１４の非連続点に至るまで減少し続け、その点
を越えると制御電流の増加によりスレッシュホールド・
バイアス電流は曲線１８により示される通り、再び増加
する。この発明の目的のために、非連続点１６のところ
の制御電流の値はＩctrlの最大値として定義される。第
２図では２つの接合は同じバイアス電流を有するものと
している。より効果的なゲート切り替えは等しくないバ
ッファ電流により実現され得、それは第２図の変形例と
なるであろう。

【００１９】説明の目的のためにＳＱＵＩＤは第２図中
ＡおよびＢとして記された２つの動作点のうちの１つの
ところで動作するものとする。動作点Ａは第２図の垂直
軸上に、すなわち制御電流ゼロの点であり、かつ超電導
性の領域のところに位置する。動作点Ｂは“最高”制御
電流点、すなわち非連続点１６のすぐ上であり、かつそ
のＳＱＵＩＤの特性曲線の抵抗性領域に位置する。これ
らの２つの動作点間での遷移はＳＱＵＩＤがその超電導
性および低抗性状態間で切り替えられている時を意味す
る。

【００２０】第３図は入力バッファ２６および出力バッ
ファ２８を含む、一般化された形態の本発明の論理ゲー
ト回路を示している。この論理ゲート回路の機能は１以
上の入力信号、そのうちの２つは（ＩＮ１およびＩＮ
２）として示されているが、を処理しその入力信号から
図中ではＯＵＴとして示されている出力信号を引き出す
ことである。簡単な反転などの論理関数は単一の入力信
号を有し、他の論理関数は２つ以上の入力信号を有しう
る。しかしながら、説明のため本明細書の中では２入力
のＮＡＮＤゲートがいくらか詳細に説明されるだろう。

【００２１】電圧Ｖ_jjの電源が入力バッファ２６および
出力バッファ２８に、３０で示されるように接続され、
共通グランド・ラインがバッファに３２で示されるよう
に接続される。所要のブーリアン論理関数が入力バッフ
ァ２６内で行われ、その結果は入力バッファ２６を出力
バッファ２８に接続するライン３４上に得られる。出力
バッファ２８の唯一の目的は出力信号の“ファン・アウ
ト”をもたらすこと、すなわち１以上の目的回路に接続
されうるようにすることである。入力バッファ２６は本
質的に複数の回路に好適に出線することができない。し
かしながら、ライン３４上の論理結果が唯一の他の回路
のみに供給されることが必要であるならば、出力バッフ
ァ２８は使用される必要がない。

【００２２】出力バッファ２８および入力バッファ２６
の両者は同じ原理に基ずいて動作し、より簡単な回路、
すなわち出力バッファがまず説明されれば、説明が簡単
になるであろう。第４図に示される通り、出力バッファ
２８は簡便のためにプル・アップＳＱＵＩＤおよびプル
・ダウンＳＱＵＩＤと称される２つのＳＱＵＩＤ３６お
よび３８を含んでいる。プル・アップＳＱＵＩＤ３６の
平列に接続されたジョセフソン接合およびプル・ダウン
ＳＱＵＩＤ３８の平列に接続されたジョセフソン接合は
Ｖ_jjの電源供給ライン３０とグランド・ライン３２との
間に直列に接続される。出力信号ＯＵＴは２つのＳＱＵ
ＩＤ３６および３８の間の接合点４０から取り出され
る。負荷抵抗Ｒ_L は出力ＯＵＴとグランド・ライン３２
との間に接続されているように示されており、別の負荷
抵抗Ｒ_L は出力ＯＵＴおよび電源供給ライン３０の間に
接続れているように示されている。プル・アップＳＱＵ
ＩＤ36に関連する制御インダクタは電源供給ライン３０
に接続された一端および抵抗42を介してＩＮライン３４
に接続された他端を有している。同様に、プル・アップ
ＳＱＵＩＤ３８のための制御インダクタはグランド・ラ
イン３２に接続された一端および抵抗４４を介してＩＮ
ライン３４に接続された他端を有している。

【００２３】動作状態では、ＩＮライン３４上の信号は
ハイまたはロウのいづれか、すなわち、電圧Ｖ_jjまたは
グランドでありうる。ライン３４上の入力信号がハイで
あれば、電流はプル・アップＳＱＵＩＤ３６の制御イン
ダクタを介してではなく、プル・ダウンＳＱＵＩＤ３８
の制御インダクタを介して流れる。したがって、プル・
アップＳＱＵＩＤは（第２図のＡ点で動作し）超電導性
となり、プル・ダウンＳＱＵＩＤは（第２図のＢ点で動
作し）抵抗性となる。出力ラインＯＵＴは超電導性のプ
ル・アップＳＱＵＩＤ３６によりＶ_jjの電源ライン３０
に効果的に短絡される。ライン３４上の入力信号がロウ
であれば、２０のＳＱＵＩＤの状態は反転され、プル・
ダウンＳＱＵＩＤ３８が超電導性となり、出力ラインＯ
ＵＴをグランド・ライン３２に効果的に短絡する。要す
るに、出力バッファ２８は（ＩＮライン３４上のハイま
たはロウの）入力信号の状態をバッファのＯＵＴライン
に移すよう動作する。

【００２４】第５図は入力信号がＶ_jjである場合のため
に示される、第４図の出力バッファの等価回路である。
５つの等式が、第５図から確認されるであろうが、出力
バッファ２８の設計を決めている。まず、負荷抵抗Ｒ_L
を流れる電流は出力バッファの“下流”に持続されうる
次の論理ゲートを駆動する制御電流である。このことは
次式によって与えられる。

【００２５】 Ｉ_L ＝Ｖ_jj／Ｒ_L ＝Ｆan out＊Ｉctrl ・・・・・・・ (1) 第５図中のプル・アップＳＱＵＩＤ３６は次式により概
算されるように、負荷抵抗および抵抗性の下方のＳＱＵ
ＩＤ３８を駆動する等価的な電流源４６である。

【００２６】 電流源電流＝Ｌ＊Ｉ_c ＝２ Ic(Ｂ_L )²＋（Ｖ_jj／Ｖ_n )²＋Ｖ_jj／Ｒ_L ・・・・・・・ (2) なおＢ_L はＳＱＵＩＤのための定数でありＶ_n は次式に
より与えられるＳＱＵＩＤ特性電圧である。

【００２７】 Ｖ_n ＝Ｉ_C ＊Ｒ_n ′ ・・・・・・・ (3) なおＲ_L は抵抗性ＳＱＵＩＤ３８内の各接合の等価的な
抵抗値である。第２図からわかるとおり、制御電流Ｉct
rlがその最高点にある時バイアス電流Ｉ_biasは２Ｂ_L Ｉ
_C の最小値に達する。電流源４６により供給される電流
のための最初の半分の表記は抵抗性ＳＱＵＩＤ３８を駆
動する電流であり、その表記の後半は負荷抵抗を駆動す
る電流である。

【００２８】出力バッファ２８を規定する３番目の等式
は Ｉctrl＊Ｖ_jj＝Ｐ _min 〜 1μＷ ・・・・・・・ (4) である。なおＰ_min は熱雑音解析およびビット・エラー
・レート要件により定められるような、回路の最少の電
力消費である。出力バッファのための４番目の設計上考
慮することは負荷抵抗が小さくなればなるほど、抵抗性
ＳＱＵＩＤを流れる電流は減少し、負荷を駆動する電流
は多くなる。すなわち、 Ｋ＊Ｒ_n ＝Ｒ_L ′ ・・・・・・・ (5) なおＫは抵抗性状態にあるＳＱＵＩＤ接合の等価的な抵
抗値に対する負荷の抵抗値の割合である。

【００２９】入力バッファ２６（第３図）は例として第
６図に示されている。入力バッファの主な機能は１以上
の入力信号に対しある選択された論理関数を実行するこ
とである。図示の例はＩＮ１およびＩＮ２として示され
る２つの入力信号に対し実行されるブーリアンＮＡＮＤ
動作の場合である。出力バッファ内と同様に、入力バッ
ファ回路はＶ_jjとして示される電源供給ラインおよび地
気シンボルにより示されるグランド・ラインを有してい
る。入力バッファは一般に２つの部分、すなわちその選
択されたブーリアン論理関数を実行する１以上のプル・
アップＳＱＵＩＤおよび入力バッファをグランドまたは
ロウ状態に接合するプル・ダウン超電導素子、好ましく
はＳＱＵＩＤ（個別のジョセフソン接合または抵抗も使
用されうるが）を備えうると考えられる。

【００３０】“プル・アップ”および“プル・ダウン”
の用語は文字通りとられるべきではない。それらは電圧
の大きさの上での方向ではなく図面中の方向を示すため
に、参照の用語としてここでは用いられている。すなわ
ちその用語は入力バッファの出力が上方の電源（第６図
中のＶ_jj）の電圧に引っぱり上げられるか、または下方
の電源供給ライン（第６図中のグランド）の電圧に引っ
ぱり下げられることを示している。説明されるべきいく
らかの構成においては、電源供給接続は反転され、グラ
ンド電圧が“上方の”電源供給ラインに印加される。簡
便のために、第６図を参照するとプル・アップＳＱＵＩ
Ｄと称されるＳＱＵＩＤはそれらは出力電圧をグランド
に引っぱるより機能しているのだが、プル・アップＳＱ
ＵＩＤとして称される。同様に、第６図の下方のＳＱＵ
ＩＤは他の図示の構成においては回路の出力電圧をグラ
ンドより高く引っぱるよう機能するのであるが、ずっと
“プル・ダウン”ＳＱＵＩＤとして称される。

【００３１】図示の入力バッファは両者ともＶ_jjの電源
ラインおよびＯＵＴＰＵＴライン５４との間に接続され
る２つのプル・アップＳＱＵＩＤ５０および５２を有し
ている。入力信号ＩＮ１およびＩＮ２はプル・アップＳ
ＱＵＩＤ５０、５２に関連する制御インダクタのそれぞ
れの一端に接続され、各インダクタの他端はグランドに
接続される。１つの負荷抵抗Ｒ_L はＯＵＴＰＵＴライン
５４とＶ_jjラインとの間に接続され、同様の負荷抵抗が
ＯＵＴＰＵＴラインとグランドとの間に接続される。５
６のところで示されるように、プル・ダウンＳＱＵＩＤ
はＯＵＴＰＵＴライン５４とグランドとの間に接続さ
れ、その制御インダクタも同様に接続される。

【００３２】動作状態では出力バッファのＯＵＴＰＵＴ
はＩＮ１およびＩＮ２の入力信号の性質に応じて、Ｖ_jj
の電圧に引き上げられるか、または、グランドの電圧に
引き下げられるかする。入力信号のいづれかがロウであ
れば、その関連するＳＱＵＩＤは超電導性となりＯＵＴ
ＰＵＴライン５４をＶ_jjの電圧にまで引き上げる。制御
電流はインダクタ３２を流れ、プル・ダウンＳＱＵＩＤ
５６の臨界電流を押さえる。超電導性のＳＱＵＩＤの電
流がプル・ダウンＳＱＵＩＤの押さえられた電流プラス
負荷電流を越え、そのことがプル・ダウンＳＱＵＩＤを
抵抗性にする。両入力がハイであれば、プル・ダウンＳ
ＱＵＩＤの両者は押さえられ、抵抗性状態で動作する。
しかしながら、プル・アップＳＱＵＩＤを流れる電流が
プル・ダウンＳＱＵＩＤ５６の臨界電流より小さく、そ
のことがプル・ダウンＳＱＵＩＤを超電導性にする。こ
れにより、両入力がロウでありさえすればＯＵＴＰＵＴ
ライン５４はグランドに短絡される。この動作は入力信
号に対して実行される論理ＮＡＮＤ関数に等価であるこ
とがわかるであろう。両入力がハイであるときのみロウ
出力が出力され、そうでなければ出力はハイである。

【００３３】図示されていないが入力バッファの変形構
成においては、プル・ダウンＳＱＵＩＤ５６およびその
制御インダクタは１つの抵抗により置き換えられ、その
抵抗は同じプル・ダウン（引き下げ）の機能を実行す
る。しかしながら抵抗は常に電圧効果を伴いディジタル
論理上のマージンを減少させる。ＳＱＵＩＤが超電導性
であるときそれは電源に短絡されるので、プル・ダウン
ＳＱＵＩＤがより好ましい。図示されていないが、入力
バッファの他の変形構成においてはプル・ダウンＳＱＵ
ＩＤ５６およびその制御インダクタは１つのジョセフソ
ン接合に置き換えられ、そのジョセフソン接合は同じプ
ル・ダウン機能を果たす。しかしながらこのき様な接合
は常に超電導性状態になくともかなりの電流を引き込
む、プル・ダウンＳＱＵＩＤは抵抗性状態においてはよ
り少ない電流しか引き込まないので、プル・ダウンＳＱ
ＵＩＤを用いた方が好ましい。

【００３４】第７図は１入力がロウであり他の入力がハ
イであるときのＮＡＮＤ入力バッファの等価回路を示し
ている。プル・ダウンＳＱＵＩＤ５０はハイ入力を有
し、抑圧され、電流２＊Ｒ_L ＊Ｉ_ciの電流発生器５８に
より表わされる。プル・アップＳＱＵＩＤ５２はロウ入
力を有し、電流Ｌ＊Ｉ_ciの電流発生器６０により表わさ
れる。プル・ダウンＳＱＵＩＤ５６は抵抗性状態にあ
り、平列な２つの抵抗６２Ｒ_NPD により表わされる。プ
ル・ダウンＳＱＵＩＤ５６のための制御インダクタも抵
抗６４により表わされる。等式（３）〜（５）は入力バ
ッファにも適応される。回路内の電流間の関係は２つの
不等式により規定される。まず、入力はロウであるとき
超電導性のプル・アップＳＱＵＩＤは抵抗性のプル・ダ
ウンＳＱＵＩＤ５６および負荷抵抗Ｒ_L に電流を供給
し、そのとき要求される不等関係は (ct. from Ｖ_jj）＞（critical ct. in pull-doun) +(load and control cts.) ・・・・・・・ (6) である。より詳細には１つのプル・アップＳＱＵＩＤが
超電導性であるとき、Ｖ_jjから供給される電流は Ｌ＊Ｉ_ci＋２（Ｆ_in−１）β_L Ｉ_ci 、 である。なおＩ_ciは入力またはプル・アップＳＱＵＩＤ
のための臨界電流であり、Ｆ_inは“ファン・イン”すな
わち、入力バッファにより処理される入力信号の数であ
る。この表記の最初の部分は超電導性である１つの入力
ＳＱＵＩＤからの電流を表わし、２番目の部分は残りの
抑圧された入力ＳＱＵＩＤからの総電流を表わす。プル
・ダウンＳＱＵＩＤのための臨界電流は次式により概算
される。

【００３５】 ２Ｉ_cpd ｛（β_L )²＋（Ｖ_jj／Ｖ_n )²｝^1/2 負荷電流はＩ_L ＝Ｖ_jj／Ｒ_L 、およびプル・ダウンＳＱ
ＵＩＤのための制御電流はＩctrlである。

【００３６】もう一つの不等式は両（または全ての）入
力がハイであるとき適応される。その時プル・ダウンＳ
ＱＵＩＤは超電導性であり、必要な不等式は （ct. through pull-down)＞（critical ct. in pull-up)＋(load ct.) ・・・・・・・ (7) である。プル・ダウンＳＱＵＩＤを通る電流はＬ＊Ｉ
_cpd であり、抵抗性状態のプル・アップＳＱＵＩＤを通
る電流はおよそ、 ２Ｉ_ci｛（β_L )²＋（Ｖ_jj／Ｖ_n )²｝^1/2 である。

【００３７】第８図は上述のＮＡＮＤゲートへの完全な
図であり、入力バッファの出力ライン５４は出力バッフ
ァの入力ライン３４に直接接合するように示されてい
る。この入力はこの図中および次の５つの図中において
ＡおよびＢとして参照される。図１０乃至１４は他の論
理関数を実行するよう構成された同様の構造のゲートで
ある。特に、図９乃至１２中の各ゲートは同じＳＱＵＩ
Ｄを用い、図１３乃至１５中の各ゲートは同じＳＱＵＩ
Ｄを用いる。図９乃至１２中のＳＱＵＩＤと図１３乃至
１５中のＳＱＵＩＤとの間の差異は一つのプル・アップ
を伴った回路の臨界電流は一つのプル・アップを伴った
回路の臨界電流とは異なるのみにより生じる。図面のい
づれか２つの間の主な違いは電線の供給のされ方とＡお
よびＢ入力の入力バッファへの接続のされ方にある。図
９乃至図１４を非常に重要ならしめていることは４つの
異なる論理関数すなわちＮＡＮＤ、ＡＮＤ、ＯＲ、およ
びＮＯＲが全く同じ組のＳＱＵＩＤを用いて実行される
ことである。同様に、さらなる３つの論理関数、反転、
ＸＮＯＲ、およびＥＸＯＲも全く同じ組のＳＱＵＩＤを
使用する。したがって、かなり複雑な論理ゲートの組み
合せも複数の同様な構造セルを用いて組成され得る。電
源および信号入力への外部接続のみが、必要とされる異
なる論理関数を得るために、変更される必要がある。

【００３８】第９図のＡＮＤゲートにおいて入力は第８
図のＮＡＮＤゲートと同様に接続されるが入力バッファ
への電源接続は反転される。そして、図中上部のプル・
アップＳＱＵＩＤは出力電圧をグランドに引っぱるよう
機能し、プル・ダウンＳＱＵＩＤは出力電圧をＶ_jjに引
っぱるよう機能する。いづれか一つの入力がロウである
とき、制御電流はそのＳＱＵＩＤのためには流れず、そ
のＳＱＵＩＤは超電導性になり出力をグランドに引っぱ
る。両入力にハイであるとき、ＳＱＵＩＤ５０、５２は
抵抗性でありＳＱＵＩＤ５６は出力をＶ_jjの高さに引っ
ぱり、これによりＡＮＤ関数を実行する。

【００３９】第１０図のＯＲゲートにおいて、入力Ａお
よびＢは第８図と同様にＳＱＵＩＤ５０、５２の制御イ
ンダクタに入力されるが、インダクタの他端は接地され
ない。それらはそのかわりＶ_jjに接続され入力信号の意
味を判定する。図１０において入力信号がハイであると
き、制御電流は流れない。入力信号がロウであるとき、
制御電流は流れる。したがって、ＡまたはＢのいづれか
がハイであるとき、プル・アップＳＱＵＩＤ５０、５２
の少なくとも１つは超電導となり、その出力はハイとな
るであろう。両入力がロウであれば、プル・アップＳＱ
ＵＩＤ５０、５２の両者は抵抗性となり、プル・ダウン
ＳＱＵＩＤ５６は出力を接地されたままに保つであろ
う。

【００４０】図１１のＮＯＲ関数は制御インダクタでは
なく、入力バッファへの電源供給およびグランド接続関
係が逆になることを除いてＯＲ回路と同じである。Ａお
よびＢの入力信号が共にロウであれば、出力はＳＱＵＩ
Ｄ５６によりＶ_jjに高く引っぱられるであろう。

【００４１】第１２図の排他的ＮＯＲ（ＸＮＯＲ）ゲー
トは入力バッファにおいてプル・アップＳＱＵＩＤ５０
１つのみを用いる。電源供給はＶ_jjがＳＱＵＩＤ５０
に接続され、グランドがプル・ダウンＳＱＵＩＤ５６に
接続されて第１８図と同様に接続される。入力信号Ａお
よびＢはＳＱＵＩＤ５０のための制御インダクタの反対
の端に入力される。そして、ＡおよびＢが同じであれば
すなわち両者ともハイであるか、あるいはロウであると
きに、ＳＱＵＩＤ５０のために制御電流は流れずＳＱＵ
ＩＤ５０は超電導性となり出力をハイに引き上げる。図
１３の排他的ＯＲ（ＥＸＯＲ）ゲートは入力バッファＳ
ＱＵＩＤへの電源供給およびグランドの接続関係が逆に
なっていることのみにおいて図１２とは異なる。こうし
て、ＡおよびＢの入力信号が異なるとき、すなわち、い
づれか１つがハイであり、両者共がハイでないときに、
上方のＳＱＵＩＤ５０は抵抗性となり、下方のＳＱＵＩ
Ｄ５６は超電導性となり、出力をＶ_jjにレベルまでに引
き上げる。

【００４２】図１４の反転ゲートは入力バッファ内で１
つのプル・アップＳＱＵＩＤのみを使用する。この電源
供給はＶ_jjがＳＱＵＩＤ５０に接続され、グランドがプ
ル・ダウンＳＱＵＩＤ５６に接続されて、図８と同様に
接続される。入力信号ＡはＳＱＵＩＤ５０の制御インダ
クタの一端に入力されて、グランドがその他端に接続さ
れる。Ａ入力がロウであれば、出力はＳＱＵＩＤ５０に
よりＶ_jjに高く引っぱられるであろう。図９乃至１４中
に示される入力バッファの全ての構成はある特徴を共通
に備えていることがわかるであろう。それらはＶ_jjの電
源ラインおよびグランド・ラインの形態の第１および第
２の電源ラインを備えており、それらは全て１つの電源
ラインと出力ラインとの間に接続された少なくとも１つ
のプル・アップＳＱＵＩＤ、出力ラインと他方の電源ラ
インとの間に接続された少なくとも１つのプル・ダウン
ＳＱＵＩＤを備えている。入力信号および電源ラインは
入力信号に対して選択された論理関数を実行し、その結
果を出力ライン上にもたらす様に入力バッファに接続さ
れる。

【００４３】図１５は入力バッファのためのものであ
り、これもまた説明としてＮＡＮＤ関数を実行するよう
構成されている。この入力バッファの構成は“垂直に”
積み上げられた、すなわち、直列に接続され、Ｖ_jjの電
源ラインが下方のＳＱＵＩＤ７４に接続され、上方のＳ
ＱＵＩＤ７０はグランドに接続された、３つのＳＱＵＩ
Ｄ７０、７２、および７４を含んでいる。入力信号Ａお
よびＢはＳＱＵＩＤ７０および７２の各制御インダクタ
に入力され、ＳＱＵＩＤ７０および７２のそれぞれはＶ
_jj電源ラインに接続された反対端を有している。下方の
ＳＱＵＩＤ７４のための制御インダクタはＳＱＵＩＤ接
合と平列に接続され、出力はそのＳＱＵＩＤのためのＶ
_jj接続とは反対端である、下方のＳＱＵＩＤ７４に接続
されたライン７６上にもたらされる。

【００４４】いづれかの入力がロウであれば対応するＳ
ＱＵＩＤのための制御電流が存在し、ＳＱＵＩＤ７０、
７２の少なくとも１つは抵抗性になるであろう。残りの
ＳＱＵＩＤ７４はプル・アップＳＱＵＩＤとして機能
し、出力ライン７６はハイに引っぱられるだろう。入力
ＡおよびＢが共にハイであれば、ＳＱＵＩＤ７０、７２
の両者に制御電流は存在せず、両者とも超電導性となり
出力ライン７６をグランドに引っぱる。こうして、ＮＡ
ＮＤゲートの関数が実行されるが図６のＮＡＮＤゲート
入力バッファとは大きく異なっている。第６図の回路に
おいて各入力信号は別個のプル・アップＳＱＵＩＤを制
御し、プル・アップＳＱＵＩＤは平列に接続される。超
電導性がその入力ＳＱＵＩＤ内で押さえられるとき、そ
れらはＳＱＵＩＤの平列接続による蓄積性のものである
もれ電流をもたらす。図１５の入力バッファの例におい
て、入力ＳＱＵＩＤは直列であり、理論上では、実質的
制限されることのない数の入力が押さえられたもれ電流
を増加させることなく、組合わされうる。図１５の構成
は全てのプーリアン論理関数をもたらすようにも接続さ
れうる。

【００４５】図１６はＡＮＤ−ＮＯＲ関数を組み込んだ
より複雑な論理ゲート、すなわち、入力Ａ、ＢおよびＣ
から発生される出力は（Ａ ＡＮＤ Ｂ）ＮＯＲ Ｃの
例である。３つのＳＱＵＩＤ７０、７２、７４は図１５
と同様に接続されるが、さらにＳＱＵＩＤ７８がグラン
ドと出力ライン７６との間に接続される。Ｃ入力信号は
この付加されたＳＱＵＩＤのための制御インダクタに入
力され、その制御インダクタの反対端はＶ_jjの電源ライ
ンに接続される。こうして、Ｃがハイであるとき付加さ
れたＳＱＵＩＤ７８は超電導性であり、出力をグランド
に引っぱるであろう。さらにその出力はＡおよびＢの両
者がハイであればグランドに引っぱられうることがわか
ろう。すなわち、ＡおよびＢがハイであるか、または、
Ｃがハイであれば、出口はロウでありＡまたはＢのいづ
れかがロウであるか、またはＣがハイであれば、出力は
ハイであり、これが必要とされるＡＮＤ−ＮＯＲ関数で
ある。この複合論理ゲートの興味ある一面は基本関数ゲ
ートよりＳＱＵＩＤを１つのみ付加して総計たった４つ
のＳＱＵＩＤを用いて実現されることである。

【００４６】図１６の論理ゲートはほとんど同様に実現
されうる多くの異なる複合論理ゲートのうちの１つであ
る。図１６のように、これら他の複合論理ゲートは本説
明においてプル・アップの側として称される側である、
出力ラインの１つの側上の入力バッファを変更する。

【００４７】図１７は高電圧出力バッファとして称され
る出力バッファの変形例を図示している。図４に示され
た単一のプル・アップＳＱＵＩＤ３６および単一のプル
・ダウンＳＱＵＩＤ３８の代わりに、この出力バッファ
の実施例は直列に接続された複数のプル・アップＳＱＵ
ＩＤ３６′および直列に接続された複数のプル・ダウン
ＳＱＵＩＤ３８′を有している。入力ライン３４′は２
つの抵抗４２′および４４′を介して入力信号をプル・
アップＳＱＵＩＤ３６′に関連する、直列に接続された
制御インダクタの列およびプル・ダウンＳＱＵＩＤ３
８′に関連する、直列に接続された制御インダクタの列
に入力される。電源電圧Ｖ_jjはプル・アップの制御イン
ダクタの列の他端に接続され、プル・ダウンの制御イン
ダクタの列の他端にグランドが接続される。より高い電
圧の電源供給ラインＶ_jj′がプル・アップＳＱＵＩＤ３
６′自体に接続される。

【００４８】図１７の回路中の制御電流は図４の出力バ
ッファ回路中の制御電流と同じであり、抵抗４２′およ
び４４′は図４中の抵抗４２および４４と実質的に同じ
抵抗値を有するであろう。入力がハイであるとき、例え
ば、プル・アップＳＱＵＩＤ３６′が超電導性となり、
プル・ダウンＳＱＵＩＤ３８′が抵抗性となろう。出力
ラインは一般にはＶ_jjより高電圧のＶ_jj′の電圧にまで
引っぱり上げられる。出力バッファのこの構成の目的は
集積回路上に形成された論理回路がチップ外に位置する
他の回路をより高い電圧で駆動することができるように
することである。特に、この出力バッファの構成は５０
ohmsなど通常、用いられる特性インピーダンスを有す
る、チップ外の回路を駆動するよう容易に設計されう
る。

【００４９】図１８は、本発明の原理を用いた２ポート
のランダム・アクセス・メモリ（RAM)セルの実施例を図
示している。このセルは書込みＳＱＵＩＤ８０、フィー
ドバックＳＱＵＩＤ８２、読出しＳＱＵＩＤ８４、およ
び２つのラッチＳＱＵＩＤ８６、８８と称される、４つ
のＳＱＵＩＤを含む。ラッチＳＱＵＩＤ８６、８８は電
源ラインＶ_jjとグランドの間に直列に接続され、２つの
ラッチＳＱＵＩＤの間の接合点のところの黒点９０によ
り表わされる、セル状態端子がある。上方のラッチＳＱ
ＵＩＤ８６はそれが超電導性であるときにプル・アップ
回路として機能し、セル状態端子９０をハイに引っぱ
る。下方のラッチＳＱＵＩＤ８８は超電導であるときに
プル・ダウン回路として機能し、セル状態端子９０をグ
ランドに引っぱる。

【００５０】データ入力信号が書込みＳＱＵＩＤ８０に
入力され、その書込みＳＱＵＩＤは入力データ端子９２
に接続されている。フィードバックＳＱＵＩＤ８２は入
力データ端子９２と状態端子９０との間に接続されてい
る。入力データ端子９２は２つのラッチＳＱＵＩＤ８
６、８８の制御インダクタにも接続されている。インダ
クタの他端は各々、Ｖ_jjおよびグランドに接続されてい
る。書込み信号は書込みＳＱＵＩＤ８０の制御インダク
タの一端に接続され、インダクタの他端はＶ_jjに接続さ
れる。書込み信号はフィードバックＳＱＵＩＤ８２の制
御インダクタの一端にも接続され、このインダクタの他
端はグランドに接続されている。

【００５１】書込み信号がハイであるとき、書込みＳＱ
ＵＩＤ８０の制御インダクタ内に電流は流れず、書込み
ＳＱＵＩＤは超電導性となる。この結果、この状態の書
込みＳＱＵＩＤはデータ入力信号を入力データ端子９２
上に通すよう機能する。ラッチＳＱＵＩＤ８６、８８の
状態は端子９２へのデータ信号入力の状態に依存するで
あろう。入力データ信号がハイであれば、例えば、下方
のラッチＳＱＵＩＤ88は抵抗性となり、状態端子９０は
高電圧Ｖ_jjに引っぱり上げられるのであろう。入力デー
タ信号がロウであれば、下方のラッチＳＱＵＩＤ８８は
超電導性となり、状態端子９０はグランドに引き下げら
れるであろう。こうして、状態端子は書込み信号がハイ
となるときに、入力データ端子上の入力データ信号の状
態を表わすこととなる。書込み信号が再びロウ状態に下
がると、フィードバックＳＱＵＩＤ８２は超電導性とな
り、状態端子９０をデータ入力端子９２につなぎ、これ
により次の書込み信号が発生するのでこの回路をラッチ
させる。

【００５２】セル状態端子９０からの読出しは読出し信
号を読出しＳＱＵＩＤ８４の制御インダクタに入力する
ことにより成され、制御インダクタの他端はグランドに
接地される。このＳＱＵＩＤは状態端子９０と接地され
た出力負荷抵抗９４との間に接続される。読出し信号が
ロウであるとき、読出しＳＱＵＩＤは超電導性であり、
セルから保持されたデータ信号を移す。しかし、ラッチ
ＳＱＵＩＤは情報を失うことなく、出力負荷を駆動する
に充分な電流を供給することができる、すなわち、デー
タはメモリ・セル内に保持される。

【００５３】

【発明の効果】以上により理解されるように、本発明
は、高速計算ロジックの分野において大変な効果を呈す
るものである。特に、本発明は同じ原理に基づいて動作
し、効果をもたらす高温超電導接合の非ヒステリシス特
性を利用するメモリ回路を提供する。また、本発明の実
施例が詳細に説明されたが、本発明の精神および範囲を
逸脱することなく、様々な変形例がなされ得る。したが
って、本発明は従属請求項のみに制限されるべきでな
い。

【図面の簡単な説明】

【図１】ＳＱＵＩＤおよびその関連する制御インダクタ
を表わす簡略化されたシンボル図。

【図２】制御インダクタの制御電流に対する、両ジョセ
フソン接合における等しい臨界電流でのＳＱＵＩＤのバ
イアス電流の変化を示すグラフ。

【図３】本発明に関連する論理ゲートの一般化されたブ
ロック図。

【図４】本発明に関連する論理ゲートの出力バッファの
接続概略図。

【図５】入力信号がハイ状態であるときの図４の出力バ
ッファの等価回路を示す接続概略図。

【図６】２つの入力信号に対してＮＡＮＤ関数機能を実
行するよう構成された、入力バッファの接続概略図。

【図７】１入力が“ロウ”状態であり、他の入力が“ハ
イ”状態であるときの図６の入力バッファの等価回路を
示す接続概略図。

【図８】図６の入力バッファおよび図４の出力バッファ
を含む、論理ＮＡＮＤ関数を実行するための完全な論理
ゲートの接続概略図。

【図９】論理ＡＮＤ関数を実行するように接続された図
８に類似する接続概略図。

【図１０図】論理ＯＲ関数を実行するように接続された
図８に類似する接続概略図。

【図１１図】論理ＮＯＲ関数を実行するように接続され
た図８に類似する接続概略図。

【図１２図】論理ＸＮＯＲ関数を実行するように構成さ
れた、図８に類似する部分を含む接続概略図。

【図１３図】論理ＥＸＮＯＲ関数を実行するように構成
された、図９に類似する部分を含む接続概略図。

【図１４図】論理反転関数を実行するように構成された
図８に類似する部分を含む接続概略図。

【図１５図】平行ではなく、直列に接続された複数のＳ
ＱＵＩＤを含み、図６の入力バッファと同じ機能を実行
するための入力バッファの変形例の接続概略図。

【図１６図】例として、ＡＮＤ−ＮＯＲ関数が示されて
いるが、より複雑な論理関数を実行するための、論理ゲ
ートの接続概略図。

【図１７図】図４の出力バッファの変形例の接続概略
図。

【図１８図】２ポートのランダム・アクセス・メモリ・
セルを形成するよう構成された、本発明の実施例の接続
概略図。

【符号の説明】

１０ 接合 １２ 制御インダクタ １６ バイアス電流 ２６ 入力バッファ ２８、３０ 出力バッファ ３４ ライン（線） ３６、３８ プル・ダウンＳＱＵＩＤ ４０ 接合点 ４６ 電流源 ５０、５２ プル・アップＳＱＵＩＤ ５４ ＯＵＴＰＵＴライン ５６ プル・ダウンＳＱＵＩＤ ５８、６０ 電流発生器 ７０、７２、７４ ＳＱＵＩＤ ７６ 出力ライン ７８ ＳＱＵＩＤ ８０ 書込みＳＱＵＩＤ ８２ フィードバックＳＱＵＩＤ ８４ 読出しＳＱＵＩＤ ８６、８８ ラッチＳＱＵＩＤ ９０ セル状態端子 ９２ 入力データ端子

───────────────────────────────────────────────────── フロントページの続き (72)発明者 ジェラルド ロバート イッシャー アメリカ合衆国 カリフォルニア州 90293 プラヤ デル レイ エイティフ ァースト ストリート 7741 (72)発明者 ロジャー アルヴァーナズ ディヴィッド ハイザー アメリカ合衆国 カリフォルニア州 90266 マンハッタン ビーチ トゥエン ティファースト ストリート 120 (72)発明者 ジョージ アーリン アヴェラ アメリカ合衆国 カリフォルニア州 93012 カマリロ リッジウッド ドライ ヴ 1794

Claims (3)

【特許請求の範囲】
1. 【請求項１】 第１または第２の電圧状態に保持される
   だろうメモリ保持ラインと、 前記メモリ保持ラインと前記第１の電圧状態に保持され
   ている第１の電源供給ラインとの間に接続されている第
   １のラッチＳＱＵＩＤと、 前記メモリ保持ラインと前記第２の電圧状態に保持され
   ている第２の電源供給線ラインとの間に接続されている
   第２のラッチＳＱＵＩＤと、 データ入力ラインと、データ入力端子との間に接続され
   て、書込みＳＱＵＩＤを超電導にし、前記データ入力ラ
   インからのデータ入力信号を前記データ入力端子へ送る
   ために一時的な書込み信号が入力信号されうる制御イン
   ダクタを有する書込みＳＱＵＩＤと、 第１のものは前記第１の電源供給ラインと前記データ入
   力端子との間に接続され、第２のものは前記第２の電源
   供給ラインと前記データ入力端子との間に接続されてい
   る、第１および第２のラッチＳＱＵＩＤ制御インダクタ
   とを備え、 前記データ入力端子上の前記データ信号の存在により前
   記ラッチＳＱＵＩＤのうちの１つが超電導性となり、前
   記データ入力信号を記録するために、前記メモリ保持ラ
   インを前記第１または第２の電圧状態に引っぱることを
   特徴とする非ヒステリシス性超電導２−ポート・ランダ
   ム・アクセス・メモリ・セル。
2. 【請求項２】 前記メモリ保持ラインと前記データ入力
   端子との間に接続されて、前記一時的書込み信号の存在
   しないときのみに前記ＳＱＵＩＤを超電導にするために
   も前記書込み信号が入力される制御インダクタを有する
   フィードバックＳＱＵＩＤを更に備え、前記メモリ保持
   ライン上にある電圧状態を維持するために、書込み信号
   の存在しない間に、前記メモリ保持ライン上の電圧状態
   とし、前記セル内に保持されているデータ信号は前記ラ
   ッチＳＱＵＩＤの前記制御インダクタに接続されること
   を特徴とする請求項１の非ヒステリシス性超電導２ポー
   ト・ランダム・アクセス・メモリ・セル。
3. 【請求項３】 前記メモリ保持ラインに接続され、前記
   読出しＳＱＵＩＤを超電導とするために一時的読出し信
   号が入力されうる制御インダクタを有する読出しＳＱＵ
   ＩＤを更に備え、前記セルから保持されたデータ信号を
   複写することを特徴とする請求項２の非ヒステリシス性
   超電導２−ポート・ランダム・アクセス・メモリ・セ
   ル。