JPH0413312A - 非ヒステリシス性超電導論理回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

［０００１］

【産業上の利用分野】

本発明は、主に超電導回路要素を用いる論理回路に関し
、特に非ヒステリツク性の超電導回路要素を用いるディ
ジタル論理回路に関する。 ［０００２］

【従来の技術】

ジョセフソン接合として知られる超電導回路要素はディ
ジタル論理、ランダム・アクセス・メモリ、およびアナ
ログ・ディジタル変換器を含む幅広い様々な高速計算に
利用されるなめに使用され、または提案されてきた。超
低温で超電導特性を有する様々な金属を用いるジョセフ
ソン接合素子は特徴的なヒステリシス性の効果を呈し高
速のディジタル論理論理の設計に有効に使われてきた。 ［０００３］ 超電導酸化物、および超電導を含むありふれた三層構造
をヒステリシスの装置は含んでいる。非ヒステリシス性
の装置は知られているがあまりよく使われておらず、点
接触装置；弱いリンクのマイクロブリッジ、高い電流密
度の酸化物被覆接合、およびＳｉ　（シリコン）または
Ｇｅ−３ｎ（ゲルマニウム−スズ）などの半導体被覆層
を有する三層構造を含んでいる。ヒステリシス性は回路
設計を複雑にしうるがそれは装置に２つの安定な論理状
態をもたらす。さらに、ヒステリシス性はスイチング要
素において非常に効果的な電流利得を呈する。すなわち
、微小な制御信号が大きな出力信号になり得るのである
。それに比べ、非ヒステリシス性の接合からできている
同じ回路は利得が非常に小さく論理レベルが不明確であ
る。 ［０００４］ 最近、研究者は金属よりも、より高い温度で超電導性を
示す様々なセラミック物質を発見し、これらの物質は超
電導回路の動作をより低い冷却要件により可能ならしめ
、高い全体的なエネルギー効率をもたらしうる。しかし
ながら、これらの最新の超電導物質は非ヒステリシス性
のタイプのものである、超電導装置のために、以前より
開発された論理設計はもはや適応され得ない。 ［０００５］ さらなる背景はディジタル論理にしばしば用いられる基
本的な超電導回路要素は超電導クワンタムインターフェ
アレンス装置を表わす略称ＳＱＵＩＤにより知られてい
る。本明細書において描かれてＸＪ）るＳＱＵＩＤは直
流（ｄｃ）タイプのものであり、２つ以上のジョセフソ
ン接合と少なくとも１つの制御インダクターを備えてい
る。そのインダクターを通過する制御電流の大きさおよ
びその接合を通るバイアス電流の大きさに応じて、ＳＱ
ＵＩＤは実際的にゼロのインピーダンスの超電導性状態
で、または、通常の抵抗性状態のいづれかで動作するよ
う構成される。 ［０００６］ 非ヒステリシス性の超電導回路の効率を改善するために
提案されてきた１つの技術はハワード（Ｈｏｗａｒｄ）
らに与えられた米国特許第４，３４２，９２４号に記載
されている。正のフィードバック路が超電導性から抵抗
性状態へ切り換えるのに用いられる制御電流の効果を高
めるために用いられる。この様な正のフィードバックを
用いることにより非ヒステリシス性の超電導回路の動作
を高めているが、／）ワードらによる特許は、非ヒステ
リシス性装置による回路設計の問題に対し、−法的な解
決法を提供するものではない。 ［０００７］

【発明が解決しようとする課題】

以上よりディジタル論理および関連する回路内で非ヒス
テリシス性超電導要素を用いる新しい技術が必要である
ことが理解されよう。この発明はこの目的のためになさ
れたものである。 ［０００８］

【課題を解決するための手段】

本発明は改善された電流利得およびディジタル論理設計
に好適な明確な論理レベルをもたらす非ヒステリシス性
の超電導回路要素からなる新規な構成にある。 本発明の基本回路構成は簡単な論理関数および複雑な論
理関数の両者をも実行するよう容易に構成される。本発
明の回路の重要な利点は回路要素の単一の簡単な構成が
単に電源供給と入力信号の接続を変えるのみにより多く
の選択された論理関数のうちのいづれをも実行するよう
に使われうろことである。 ［０００９］ 要約してわかりやすく説明すると、本発明の回路ば゛出
力回路と、前途出力回路を第１の電圧状態を有する第１
の電源供給ラインに選択的に結合するように接続された
、少なくとも１つのプル・アップ非ヒステリシス性ＳＱ
ＵＩＤと、前記出力回路を第２の電圧状態を有する第２
の電源供給ラインに選択的に結合するように接続された
、少なくとも１つのプル・ダウン素子、好ましくは非ヒ
ステリシス性ＳＱＵＩＤと、前記プル・アップおよびプ
ル・ダウンＳＱＵＩＤに接続された、少なくとも１つの
入力信号を含む。前記入力回路または回路群に印加され
る電圧の状態は超電導状態と抵抗性状態との間でＳＱＵ
ＩＤの切り替えを制御する。 基本的には出力回路は入力回路または回路群の入力され
る信号の状態に応じて、前記第１または第２の電圧の状
態に引っばられる。 ［００１０］ この基本原理は様々な論理回路に適応される。本発明の
一実施例は非反転出力バッファとして機能する。特にプ
ル・アップＳＱＵＩＤは一端が第１の電源供給ラインに
接続され、他端が入力回路に接続された制御インダクタ
を備えている。 プル・ダウンＳＱＵＩＤは一端が第２の電源供給ライン
に接続され、他端が入力回路に接続された制御インダク
タを備えている。入力回路の電圧状態はいづれのＳＱＵ
ＩＤが超電導性になるかを判定し、このことは出力回路
の電圧状態を決定する。 ［００１１］ この出力バッファの実施例の変形例は単一のプル・アッ
プＳＱＵＩＤのかわりに、直列に接続された一連のＳＱ
ＵＩＤを用い、単一のプル・ダウンＳＱＵＩＤのかわり
に、別の直列に接続された一連のＳＱＵＩＤを用いる。 各ＳＱＵＩＤのつらなりの中の制御インダクタも直列に
接続される。この複数のＳＱＵＩＤの直列接続により、
より高い特性インピーダンスの負荷回路を駆動するため
に出力回路がより高い電圧に引っばりあげられうる。 ［００１２］ 本発明の一基本実施例においては、複数の入力信号が所
望の論理関数を実行するために接続される複数のプル・
ダウンＳＱＵＩＤがある。出力回路はその入力信号が共
に所望の論理関数を満たす時のみに、第１の電圧状態に
引っばられる。 たとえば、２つの入力信号に対して論理ＮＡＮＤ操作を
施すよう平列に接続される２つのプル・アップＳＱＵＩ
Ｄがありうる。この場合において、第１の電源供給ライ
ンに印加される電圧は論理“ハイ″信号であり、第２の
電源供給ラインに印加される電圧は論理゛°ロウ”信号
である。入力回路はプル・アップＳＱＵＩＤの各制御イ
ンダクタに接続され、インダクタの他端は第２の電源供
給ラインに接続ささている。入力回路のうちの一つは出
力回路が第１の電源供給ラインの“°ハイ″レベルに引
っばられるために、論理“′ロウ”入力信号を有してい
なければならない。したがって、　“′ハイ″出力は入
力信号の論理ＮＡＮＤが“ハイ”であれば出力される。 ［００１３］ より詳細に説明されるが、他の論理関数も電源供給の接
続関係および制御インダクタへの入力信号の接続関係を
変えるのみにより実行される。同じ組のＳＱＵＩＤがＮ
ＡＮＤＳＡＮＤ、ＯＲ，ＮＯＲ，ＥＸＯＲｌまたはＸＮ
ＯＲ動作を実行するのに用いられうる。さらに、他の実
施例群も平列ではなく直列に接続れな複数のプル・アッ
プＳＱＵＩＤを用いて同じ動作を実行することができる
。本発明の他の重要な実施例はランダム・アクセス・メ
モリ・セルである。この回路においてプル・アップＳＱ
ＵＩＤは一つの端子により第１の電源供給ラインに接続
された制御インダクタを有し、プル・ダウンＳＱＵＩＤ
は一つの端子により第２の電源供給ラインに接続された
制御インダクタを有している。入力回路はデータ入力端
子、書込み信号制御インダクタに入力される書込み信号
が存在するときに、データ入力信号をデータ入力端子に
選択的に送るための書込みＳＱＵＩＤ、およびデータ入
力端子を、プル・アップおよびプル・ダウンＳＱＵＩＤ
の制御インダクタの他端に接続するための手段を含んで
いる。第１または第２の電圧状態のデータ信号によりプ
ル・アップまたはプル・ダウンＳＱＵＩＤは超電導性と
なり、前記出力回路は第１または第２の電圧状態に引っ
ばられる。 ［００１４］ 理想的には、メモリ、セルは出力回路とデータ入力端子
との間に接続されるフィードバックＳＱＵＩＤも含む。 このフィードバックＳＱＵＩＤは書込みＳＱＵＩＤが超
電導性でないときのみに、このＳＱＵＩＤを超電導性に
するよう接続されな制御インダクタを有している。した
がって、データ入力信号は書込み信号が発生するときに
入力回路から出力回路へ送られ、書込み信号が除去され
た後、フィードバックＳＱＵＩＤにより出力回路上に保
持される。セルから読み出すために、この回路はデータ
がその出力回路から読み出される時に、読み出しＳＱＵ
ＩＤを超電導性にするために読み出し信号が入力される
制御インダクタを有する読み出しＳＱＵＩＤを含んでい
る。 ［００１５］ 以上より本発明はその様々な態様により超電導性の論理
および計算素子の分野においてすぐれた効果をもたらす
ことがわかるであろう。特に、本発明は非ヒステリシス
性ＳＱＵＩＤを基本要素として用いて、メモリ・セルを
含む一部の論理素子をもたらす。本発明の他の面および
効果は添付の図面に関連して行われる以下のより詳細の
説明から明らかとなるであろう。 ［００１６］

【実施例】

説明のための図面に示されるように、本発明は超電導性
の回路要素、特にジョセフソン接合、および超電導性ク
ワンタム・インターフェアレンス素子またはＳＱＵＩＤ
から形成されるディジタル論理および関連する回路を関
するものである。最近まで超電導素子を用いたディジタ
ル論理の設計はその素子のヒステリシス性に大きく依存
していた。新しい超電導素子は非ヒステリシス性タイプ
のものであるので、以前より、より高い温度で動作する
超電導物質を利用できることは、このディジタル論理の
多くを無意味なものとしてしまった。 ［００１７］ 本発明によれば基本ディジタル論理回路は非ヒステリシ
ス性のジョセフソン接合を用いた明確な論理状態をもた
らす。本発明の基本回路の単一の構成は基本ブーリアン
論理関数のうちのいづれかを実行するために用いられ得
、他の構成はより複雑な論理関数のために容易に形成さ
れる。本発明の基本回路はまた、ランダム・アクセス・
メモリ・セルとして機能する構成においても用いられる
。 ［００１８］ 本発明の回路は超電導性のジョセフソン接合およびＳＱ
ＵＩＤの組み合せとし８６一 て形成されるので、第１図に概略的に示されている２接
合のＳＱＵＩＤの特性をまず検討することが有益であろ
う。各ＳＱＵＩＤはバイアス電流■ｂｉａｓとし記され
た電流総量を受けるよう平列に接続された、参照番号１
２より示される、等しい臨界電流の２つのジョセフソン
接合および制御電流Ｉ　ｃｔｒｌを受ける関連する制御
インダクタ１２を含んでいる。接合１０は従来からそう
であるようにＸのシンボルにより示される。ＳＱＵＩＤ
は第２図に図示される通り、おもに制御電流およびバイ
アス電流のレベルに応じて２超電導性状態または抵抗性
状態のいづれかで動作する。ゼロの制御電流のところは
スレッシュホールド・バイアス電流２Ｉｃより小さいバ
イアス電流については超電導性の動作となり、このレベ
ルより大きいバイアス電流については抵抗性の動作とな
る。このスレッシュホールドまたは臨界電流の値は第２
図中の曲線１４に示される通り、制御電流が増加するに
つれ減少する。スレッシュホールド・バイアス電流は１
６のところで示される曲線１４の非連続点に至るまで減
少し続け、その点を越えると制御電流の増加によりスレ
ッシュホールド・バイアス電流は曲線１８により示され
る通り、再び増加する。この発明の目的のために、非連
続点１６のところの制御電流の値はＩ　ｃｔｒｌの最大
値として定義される。第２図では２つの接合は同じバイ
アス電流を有するものとしている。より効果的なゲート
切り替えは等しくないバッファ電流により実現され得、
それは第２図の変形例となるであろう。 ［００１９］ 説明の目的のためにＳＱＵＩＤは第２図中ＡおよびＢと
して記された２つの動作点のうちの１つのところで動作
するものとする。動作点Ａは第２図の垂直軸上に、すな
わち制御電流ゼロの点であり、かつ超電導性の領域のと
ころに位置する。動作点Ｂは゛″最最高利制御電流点す
なわち非連続点１６のすぐ上であり、かつそのＳＱＵＩ
Ｄの特性曲線の抵抗性領域に位置する。これらの２つの
動作点間での遷移はＳＱＵＩＤがその超電導性および低
抗性状態間で切り替えられている時を意味する。 ［００２０］ 第３図は大力バッファ２６および出力バッファ２８を含
む、−膜化された形態の本発明の論理ゲート回路を示し
ている。この論理ゲート回路の機能は１以上の入力信号
、そのうちの２つは（ＩＮＩおよびｌＮ２）として示さ
れているが、を処理しその入力信号から図中ではＯＵＴ
として示されている出力信号を引き出すことである。簡
単な反転などの論理関数は単一の入力信号を有し、他の
論理関数は２つ以上の入力信号を有しうる。しかしなが
ら、説明のため本明細書の中では２人力のＮＡＮＤゲー
トがいくらか詳細に説明されるだろう。 ［００２１］ るように接続され、共通グランド・ラインがバッファに
３２で示されるように接続される。所要のブーリアン論
理関数が大力バッファ２６内で行われ、その結果は入力
バッファ２６を出力バッファ２８に接続するライン３４
上に得られる。出力バッファ２８の唯一の目的は出力信
号の”ファン・アウト″をもたらすこと、すなわち１以
上の目的回路に接続されうるようにすることである。大
力バッファ２６は本質的に複数の回路に好適に出線する
ことができない。しかしながら、ライン３４上の論理結
果が唯一の他の回路のみに供給されることが必要である
ならば、出力バッファ２８は使用される必要がない。 ［００２２］ 出力バッファ２８および入力バッファ２６の両者は同じ
原理に基すいて動作しより簡単な回路、すなわち出力バ
ッファがまず説明されれば、説明が簡単になるであろう
。第４図に示される通り、出力バッファ２８は簡便のた
めにプル・アップＳＱＵＩＤおよびプル・ダウンＳＱＵ
ＩＤと称される２つのＳＱＵＩＤ３６および３８を含ん
でいる。プル・アップＳＱＵＩＤ３６の平列に接続され
たジョセフソン接合およびプル・ダウンＳＱＵＩＤ３８
の平列に接続されたジョセフソされる。出力信号ＯＵＴ
は２つのＳＱＵＩＤ３６および３８の間の接合点４０か
続されているように示されており、別の負荷抵抗孔は出
力ＯＵＴおよび電源供給ライン３０の間に接続れている
ように示されている。プル・アップＳＱＵＩＤ３６に関
連する制御インダクタは電源供給ライン３０に接続され
た一端および抵抗４２を介してＩＮライン３４に接続さ
れた他端を有している。同様に、プル・アツプＳＱＵＩ
Ｄ３８のための制御インダクタはグランド・ライン３２
に接続された一端および抵抗４４を介してＩＮライン３
４に接続された他端を有している。 ［００２３］ 動作状態では、ＩＮライン３４上の信号はハイまたはロ
ウのいづれか、すなわち、電圧ｖ０．またはグランドで
ありうる。ライン３４上の入力信号がハイであれＪ ば、電流はプル・アップＳＱＵＩＤ３６の制御インダク
タを介してではなく、プル・ダウンＳＱＵＩＤ３８の制
御インダクタを介して流れる。したがって、プル・アッ
プＳＱＵＩＤは（第２図のＡ点で動作し）超電導性とな
り、プル・ダウンＳＱＵＩＤは（第２図のＢ点で動作し
）抵抗性となる。出力ラインＯＵＴは超電導性のプル・
アップＳＱＵＩＤ３６によりＶｏ、の電源ライン３０に
効果的に短絡Ｊ される。ライン３４上の入力信号がロウであれば、２０
のＳＱＵＩＤの状態は反転され、プル・ダウンＳＱＵＩ
Ｄ３８が超電導性となり、出力ラインＯＵＴをグランド
・ライン３２に効果的に短絡する。要するに、出力バッ
ファ２８は（ＩＮライン３４上のハイまたはロウの）入
力信号の状態をバッファのＯＵＴラインに移すよう動作
する。 ［００２４］ 第５図は入力信号が■６．である場合のために示される
、第４図の出力バッファＪ の等価回路である。５つの等式が、第５図から確認され
るであろうが、出力バッファ２８の設計を決めている。 まず、負荷抵抗ＲＬを流れる電流は出力バッファの“下
流″に持続されうる次の論理ゲートを駆動する制御電流
である。このことは次式によって与えられる。 ［００２５］ ＩＬ＝Ｖｊｊ／ＲＬ＝Ｆａｎ　ｏｕｔ＊　Ｉｃｔｒｌ　
　　　　＝　（１）第５図中のプル・アップＳＱＵＩＤ
３６は次式により概算されるように、負荷抵抗および抵
抗性の下方のＳＱＵＩＤ３８を駆動する等測的な電流源
４６である。 ［００２６］ 電流源電流＝Ｌ＊■。 ＝２　Ｉｃ（Ｂ　　）　＋　（Ｖ、、／Ｖ　　）　＋Ｖ
、、／Ｒ・・・・・・・（２）Ｌ　　　　　　ＪＪｎＪ
ＪＬ なお孔はＳＱＵＩＤのための定数であり■。は次式によ
り与えられるＳＱＵＩＤ特性電圧である。 ［００２７］ ■ｎ＝■ｃ＊Ｒｏ　　　　　　　　　　　　　・・・・
・・・（３）なおＲｏは抵抗性ＳＱＵＩＤ３８内の各接
合の等価的な抵抗値である。第２図かられかるとおり、
制御電流Ｉ　ｃｔｒｌがその最高点にある時バイアス電
流Ｉｂ１ａｓは２Ｂ、ＩＣの最小値に達する。電流源４
６により供給される電流のための最初の半分の表記は抵
抗性ＳＱＵＩＤ３８を駆動する電流であり、その表記の
後半は負荷抵抗を駆動する電流である。 ［００２８］ 出力バッファ２８を規定する３番目の等式はＩｃｔｒｌ
＊Ｖ、、＝Ｐ　、　　〜１μＷ　　　　　　　　　　　
＝　（４）ＪＪ　　　　ｍｉｎ である。なおＰ、　は熱雑音解析およびビット・エラー
・レート要件により定めｍｉｎ られるような、回路の最少の電力消費である。出力バッ
ファのための４番目の設計上考慮することは負荷抵抗が
小さくなればなるほど、抵抗性ＳＱＵＩＤを流れる電流
は減少し、負荷を駆動する電流は多くなる。すなわち、
Ｋ＊Ｒｎ＝ＲＬ　　　　　　　　　　　　　・・・・・
・・（５）なおＫは抵抗性状態にあるＳＱＵＩＤ接合の
等価的な抵抗値に対する負荷の抵抗値の割合である。 ［００２９］ 大力バッファ２６（第３図）は例として第６図に示され
ている。大力バッファの主な機能は１以上の入力信号に
対しある選択された論理関数を実行することである。図
示の例はＩＮＩおよびＩＮ２として示される２つの入力
信号に対し実行されるブーリアンＮＡＮＤ動作の場合で
ある。出力バッファ内と同様に、大力バッファ回路はｖ
８．とじて示される電源供給ラインおよび地気シンボル
により示さＪＪ れるグランド・ラインを有している。大力バッファは一
般に２つの部分、すなわちその選択されたブーリアン論
理関数を実行する１以上のプル・アップＳＱＵＩＤおよ
び大力バッファをグランドまたはロウ状態に接合するプ
ル・ダウン超電導素子、好ましくはＳＱＵＩＤ（個別の
ジョセフソン接合または抵抗も使用されうるが）を備え
うると考えられる。 ［００３０１ ゛プル・アップ″および“′プル・ダウン″の用語は文
字通りとられるべきではない。それらは電圧の大きさの
上での方向ではなく図面中の方向を示すために、参照の
用語としてここでは用いられている。すなわちその用語
は大力バッファの出力が上方の電源（第６図中の■１．
）の電圧に引っばり上げられるか、または下Ｊ 方の電源供給ライン（第６図中のグランド）の電圧に引
っばり下げられることを示している。説明されるべきい
くらかの構成においては、電源供給接続は反転され、グ
ランド電圧がパ上方の″電源供給ラインに印加される。 簡便のために、第６図を参照するとプル・アップＳＱＵ
ＩＤと称されるＳＱＵＩＤはそれらは出力電圧をグラン
ドに引っばるより機能しているのだが、プル・アップＳ
ＱＵＩＤとして称される。同様に、第６図の下方のＳＱ
ＵＩＤは他の図示の構成においては回路の出力電圧をグ
ランドより高く引っばるよう機能するのであるが、ずっ
と″プル・ダウン゛　ＳＱＵＩＤとして称される。 ［００３１］ 図示の大力バッファは両者ともｖｏ、の電源ラインおよ
び０ＵＴＰＵＴラインＪ ５４との間に接続される２つのプル・アップＳＱＵＩＤ
５０および５２を有している。入力信号ＩＮＩおよびＩ
Ｎ２はプル・アップＳＱＵＩＤ５０．５２に関連する制
御インダクタのそれぞれの一端に接続され、各インダク
タの他端はグランドに接続される。１つの負荷抵抗ＲＬ
は０ＵＴＰＵＴライン５４とｖｊｊラインとの間に接続
され、同様の負荷抵抗が０ＵＴＰＵＴラインとグランド
との間に接続される。５６のところで示されるように、
プル・ダウンＳＱＵＩＤは０ＵＴＰＵＴライン５４とグ
ランドとの間に接続され、その制御インダクタも同様に
接続される。 ［００３２］ 動作状態では出力バッファの０ＵＴＰＵＴはＩＮＩおよ
びＩＮ２の入力信号の性質に応じて、■０．の電圧に引
き上げられるか、または、グランドの電圧に引きＪ 下げられるかする。入力信号のいづれかがロウであれば
、その関連するＳＱＵＩＤは超電導性となり０ＵＴＰＵ
Ｔライン５４をｖｌ、の電圧にまで引き上げる。制Ｊ 復電流はインダクタ３２を流れ、プル・ダウンＳＱＵＩ
Ｄ５６の臨界電流を押さえる。超電導性のＳＱＵＩＤの
電流がプル・ダウンＳＱＵＩＤの押さえられた電流プラ
ス負荷電流を越え、そのことがプル・ダウンＳＱＵＩＤ
を抵抗性にする。 再入力がハイであれば、プル・ダウンＳＱＵＩＤの両者
は押さえられ、抵抗性状態で動作する。しかしながら、
プル・アップＳＱＵＩＤを流れる電流がプル・ダウンＳ
ＱＵＩＤ５６の臨界電流より小さく、そのことがプル・
ダウンＳＱＵＩＤを超電導性にする。これにより、再入
力がロウでありさえすれば０ＵＴＰＵＴライン５４はグ
ランドに短絡される。この動作は入力信号に対して実行
される論理ＮＡＮＤ関数に等価であることがわかるであ
ろう。再入力がハイであるときのみ口つ出力が出力され
、そうでなければ出力はハイである。 ［００３３］ 図示されていないが入力バッファの変形構成においては
、プル・ダウンＳＱＵＩＤ５６およびその制御インダク
タは１つの抵抗により置き換えられ、その抵抗は同じプ
ル・ダウン（引き下げ）の機能を実行する。しかしなが
ら抵抗は常に電圧効果を伴いディジタル論理上のマージ
ンを減少させる。ＳＱＵＩＤが超電導性であるときそれ
は電源に短絡されるので、プル・ダウンＳＱＵＩＤがよ
り好ましい。図示されていないが、大力バッファの他の
変形構成においてはプル・ダウンＳＱＵＩＤ５６および
その制御インダクタは１つのジョセフソン接合に置き換
えられ、そのジョセフソン接合は同じプル・ダウン機能
を果たす。しかしながらこのき様な接合は常に超電導性
状態になくともかなりの電流を引き込む、プル・ダウン
ＳＱＵＩＤは抵抗性状態においてはより少ない電流しか
引き込まないので、プル・ダウンＳＱＵＩＤを用いた方
が好ましい。 ［００３４］ 第７図は１人力がロウであり他の入力がハイであるとき
のＮＡＮＤ人カバツカバッフ何回路を示している。プル
・ダウンＳＱＵＩＤ５０はハイ入力を有し、抑ＳＱＵＩ
Ｄ５２はロウ入力を有し、電流Ｌ＊１．の電流発生器６
０により表わさｌ れる。プル・ダウンＳＱＵＩＤ５６は抵抗性状態にあり
、平列な２つの抵抗６２も抵抗６４により表わされる。 等式（３）〜（５）は大力バッファにも適応される。回
路内の電流間の関係は２つの不等式により規定される。 まず、入力はロウであるとき超電導性のプル・アップＳ
ＱＵＩＤは抵抗性のプル・ダウンＳＱＵＩＤ５６および
負荷抵抗Ｒに電流を供給し、そのとき要求される不等関
係は（ｃｔ、　ｆｒｏｍ　Ｖ、、）　＞　（ｃｒｉｔｉ
ｃａｌ　ｃｔ、　ｉｎ　ｐｕｌｌ−ｄｏｕｎ）Ｊ ＋（ｌｏａｄ　ａｎｄ　ｃｏｎｔｒｏｌ　ｃｔｓ、）　
　　　　　　　　・・・・・・・　（６）である。より
詳細には１つのプル・アップＳＱＵＩＤが超電導性であ
るとき、■９．から供給される電流は Ｊ Ｌ＊Ｉ　、＋２　（Ｆ、−１）βＬ■ｃｉ　、Ｃ１ｉｎ である。なお■　、は入力またはプル・アップＳＱＵＩ
Ｄのための臨界電流でありＩ Ｆ、は“ファン・イノ′すなわち、大力バッファにより
処理される入力信号のゝ　　　ｌｎ 数である。この表記の最初の部分は超電導性である１つ
の入力ＳＱＵＩＤからの電流を表わし、２番目の部分は
残りの抑圧された入力ＳＱＵＩＤからの総電流を表わす
。プル・ダウンＳＱＵＩＤのための臨界電流は次式によ
り概算される。 ［００３５］ 負荷電流はＩ、＝■ｊｊ／ＲＬ、およびプル・はＩ　Ｃ
ｔｒｌである。 ダウンＳＱＵＩＤのための制御電流 ［００３６］ もう一つの不等式は両（または全ての）入力が／）イで
あるとき適応される。 の時プル・ダウンＳＱＵＩＤは超電導性であり、必要な
不等式は（ｃｔ、　ｔｈｒｏｕｇｈ　ｐｕｌｌ−ｄｏｗ
ｎ）ン（ｃｒｉｔｉｃａｌ　ｃｔ、　ｉｎ　ｐｕｌｌ−
ｕｐ）　＋　（ｌｏａｄ　ｃｔ、　）・・・・・・・　
（７） そ である。プル・ダウンＳＱＵＩＤを通る電流はＬ＊■　
　であり、抵抗性状態のｐｄ プル・アップＳＱＵＩＤを通る電流はおよそ、である。 ［００３７］ 第８図は上述のＮＡＮＤゲートへの完全な図であり、大
力バッファの出力ライン５４は出力バッファの入力ライ
ン３４に直接接合するように示されている。この入力は
この図中および次の５つの図中においてＡおよびＢとし
て参照される。 図１０乃至１４は他の論理関数を実行するよう構成され
た同様の構造のゲートである。特に、図９乃至１２中の
各ゲートは同じＳＱＵＩＤを用い、図１３乃至１５中の
各ゲートは同じＳＱＵＩＤを用いる。図９乃至１２中の
ＳＱＵＩＤと図１３乃至１５中のＳＱＵＩＤとの間の差
異は一つのプル・アップを伴った回路の臨界電流は一つ
のプル・アップを伴った回路の臨界電流とは異なるのみ
により生じる。図面のいづれか２つの間の主な違いは電
線の供給のされ方とＡおよびＢ入力の大力バッファへの
接続のされ方にある。図９乃至図１４を非常に重要なら
しめていることは４つの異なる論理関数すなわちＮＡＮ
Ｄ、ＡＮＤ、ＯＲ１およびＮＯＲが全く同じ組のＳＱＵ
ＩＤを用いて実行されることである。同様に、さらなる
３つの論理関数、反転、ＸＮＯＲ，およびＥＸＯＲも全
く同じ組のＳＱＵＩＤを使用する。したがって、かなり
複雑な論理ゲートの組み合せも複数の同様な構造セルを
用いて組成され得る。電源および信号入力への外部接続
のみが、必要とされる異なる論理関数を得るために、変
更される必要がある。 ［００３８］ 第９図のＡＮＤゲートにおいて入力は第８図のＮＡＮＤ
ゲートと同様に接続されるが大力バッファへの電源接続
は反転される。そして、図中上部のプル・アップＳＱＵ
ＩＤは出力電圧をグランドに引っばるよう機能し、プル
・ダウンＳＱＵＩＤは出力電圧をｖｏ、に引っばるよう
機能する。いづれか一つの入力がロウであＪ るとき、制御電流はそのＳＱＵＩＤのためには流れず、
そのＳＱＵＩＤは超電導性になり出力をグランドに引っ
ばる。割入力にハイであるとき、ＳＱＵＩＤ５０５２は
抵抗性でありＳＱＵＩＤ５６は出力をｖｏ、の高さに引
っばり、これによＪ すＡＮＤ関数を実行する。 ［００３９］ 第１０図のＯＲゲートにおいて、入力ＡおよびＢは第８
図と同様にＳＱＵＩＤ５０．５２の制御インダクタに入
力されるが、インダクタの他端は接地されない。それら
はそのかわりｖｌ、に接続され入力信号の意味を判定す
る。図１０においＪ て入力信号がハイであるとき、制御電流は流れない。入
力信号がロウであるとき制御電流は流れる。したがって
、ＡまたはＢのいづれががハイであるとき、プル・アッ
プＳＱＵＩＤ５０．５２の少なくとも１つは超電導とな
り、その出力はハイとなるであろう。両人力がロウであ
れば、プル・アップＳＱＵＩＤ５０．５２の両者は抵抗
性となり、プル・ダウンＳＱＵＩＤ５６は出力を接地さ
れたままに保つであろう。 ［００４０］ 図１１のＮＯＲ関数は制御インダクタではなく、入力バ
ッファへの電源供給およびグランド接続関係が逆になる
ことを除いてＯＲ回路と同じである。ＡおよびＢの入力
信号が共にロウであれば、出力はＳＱＵＩＤ５６により
■１．に高く引っＪ ぼられるであろう。 ［００４１］ 第１２図の排他的ＮＯＲ（ＸＮＯＲ）ゲートは大力バッ
ファにおいてプル・アップＳＱＵＩＤ５０　１つのみを
用いる。電源供給はｖ９．がＳＱＵＩＤ５０に接Ｊ 続され、グランドがプル・ダウンＳＱＵＩＤ５６に接続
されて第１８図と同様に接続される。入力信号Ａおよび
ＢはＳＱＵＩＤ５０のための制御インダクタの反対の端
に入力される。そして、ＡおよびＢが同じであればすな
わち両者ともハイであるか、あるいはロウであるときに
、ＳＱＵＩＤ５０のために制御電流は流れずＳＱＵＩＤ
５０は超電導性となり出力をハイに引き上げる。図１３
の排他的ＯＲ（ＥＸＯＲ）ゲートは大力バッファＳＱＵ
ＩＤへの電源供給およびグランドの接続関係が逆になっ
ていることのみにおいて図１２とは異なる。こうして、
ＡおよびＢの入力信号が異なるとき、すなわち、いづれ
か１つがハイであり、両者共がハイでないときに、上方
のＳＱＵＩＤ５０は抵抗性となり、下方のＳＱＵＩＤ５
６は超電導性となり、出力をｖ２．にレベルまでに引き
上げる。 Ｊ ［００４２］ 図１４の反転ゲートは入力バッファ内で１つのプル・ア
ップＳＱＵＩＤのみを使用する。この電源供給はｖｏ、
がＳＱＵＩＤ５０に接続され、グランドがプル・Ｊ ダウンＳＱＵＩＤ５６に接続されて、図８と同様に接続
される。入力信号ＡはＳＱＵＩＤ５０の制御インダクタ
の一端に入力されて、グランドがその他端に接続される
。Ａ入力がロウであれば、出力はＳＱＵＩＤ５０により
Ｖｏ、に高く引っＪ ぼられるであろう。図９乃至１４中に示される大力バッ
ファの全ての構成はある特徴を共通に備えていることが
わかるであろう。それらはＶｌ、の電源ラインおよＪＪ びグランド・ラインの形態の第１および第２の電源ライ
ンを備えており、それらは全て１つの電源ラインと出力
ラインとの間に接続された少なくとも１つのプル・アッ
プＳＱＵＩＤ、出力ラインと他方の電源ラインとの間に
接続された少なくとも１つのプル・ダウンＳＱＵＩＤを
備えている。入力信号および電源ラインは入力信号に対
して選択された論理関数を実行し、その結果を出力ライ
ン上にもたらす様に入力バッファに接続される。 ［００４３］ 図１５は大力バッファの他の実施例であり、これもまた
説明としてＮＡＮＤ関数を実行するよう構成されている
。この人力バッファの構成は゛垂直に”積み上げられた
、すなわち、直列に接続され、■０．の電源ラインが下
方のＳＱＵＩＤＪ ７４に接続され、上方のＳＱＵＩＤ７０はグランドに接
続された、３つのＳＱＵＩＤ７０．７２、および７４を
含んでいる。入力信号ＡおよびＢはＳＱＵＩＤ７０およ
び７２の各制御インダクタに入力され、ＳＱＵＩＤ７０
および７２のそれぞれはｖｌ、電源ラインに接続された
反対端を有している。下方のＳＱＵＩＤ７Ｊ ４のための制御インダクタはＳＱＵＩＤ接合と平列に接
続され、出力はそのＳＱＵＩＤのためのｖｌ、接続とは
反対端である、下方のＳＱＵＩＤ７４に接続されたＪＪ ライン７６上にもたらされる。 ［００４４］ いづれかの入力がロウであれば対応するＳＱＵＩＤのた
めの制御電流が存在しＳＱＵＩＤ７０．７２の少なくと
も１つは抵抗性になるであろう。残りのＳＱＵＩＤ７４
はプル・アップＳＱＵＩＤとして機能し、出力ライン７
６はノ１イに引っばられるだろう。入力ＡおよびＢが共
にハイであれば、ＳＱＵＩＤ７０．７２の両者に制御電
流は存在せず、両者とも超電導性となり出力ライン７６
をグランドに引っばる。こうして、ＮＡＮＤゲートの関
数が実行されるが図６のＮＡＮＤゲート人カバツカバッ
ファきく異なっている。第６図の回路において各入力信
号は別個のプル・アップＳＱＵＩＤを制御し、プル・ア
ップＳＱＵＩＤは平列に接続される。超電導性がその入
力ＳＱＵＩＤ内で押さえられるとき、それらはＳＱＵＩ
Ｄの平列接続による蓄積性のものであるもれ電流をもた
らす。図１５の入力バッファの実施例において、入力Ｓ
ＱＵＩＤは直列であり、理論上では、実質的制限される
ことのない数の入力が押さえられたもれ電流を増加させ
ることなく、組合わされうる。図１５の構成は全てのブ
ーリアン論理関数をもたらすようにも接続されうる。 ［００４５］ 図１６はＡＮＤ−ＮＯＲ関数を組み込んだより複雑な論
理ゲート、すなわち、入力Ａ、ＢおよびＣから発生され
る出力は（Ａ　　ＡＮＤ　　Ｂ）ＮＯＲＣの例である。 ３つのＳＱＵＩＤ７０，７２．７４は図１５と同様に接
続されるが、さらにＳＱＵＩＤ７８がグランドと出力ラ
イン７６との間に接続される。Ｃ入力信号はこの付加さ
れたＳＱＵＩＤのための制御インダクタに入力され、そ
の制御インダクタの反対端はＶｌ、の電源ラインに接続
される。こうして、ＣがハイであるとＪ き付加されたＳＱＵＩＤ７８は超電導性であり、出力を
グランドに引っばるであろう。さらにその出力はＡおよ
びＢの両者がハイであればグランドに引っばられうろこ
とがわかろう。すなわち、ＡおよびＢがハイであるか、
または、Ｃがハイであれば、出口はロウでありＡまたは
Ｂのいづれかがロウであるか、またはＣがハイであれば
、出力はハイであり、これが必要とされるＡＮＤ−ＮＯ
Ｒ関数である。この複合論理ゲートの興味ある一面は基
本関数ゲートよりＳＱＵＩＤを１つのみ付加して総計た
った４つのＳＱＵＩＤを用いて実現されることである。 ［００４６］ 図１６の論理ゲートはほとんど同様に実現されうる多く
の異なる複合論理ゲートのうちの１つである。図１６の
ように、これら他の複合論理ゲートは本説明においてプ
ル・アップの側として称される側である、出力ラインの
１つの側上の大力バッファを変更する。 ［００４７］ 図１７は高電圧出力バッファとして称される出力バッフ
ァの変形例を図示している。図４に示された単一のプル
・アップＳＱＵＩＤ３６および単一のプル・ダウンＳＱ
ＵＩＤ３８の代わりに、この出力バッファの実施例は直
列に接続された複数のプル・アップＳＱＵＩＤ３６’　
および直列に接続された複数のプル・ダウンＳＱＵＩＤ
３８’　　を有している。入力ライン３４′　は２つの
抵抗４２′　およびアップＳＱＵＩＤ３６’ 自体に接続される。 ［００４８］ ［００４９］ ［００５０１ −タ端子９２と状態端子９０との間に接続されている。 人力データ端子９０は２つのラッチＳＱＵＩＤ８６．８
８の制御インダクタにも接続されている。インダクタの
他端は各々、■９．およびグランドに接続されている。 書込み信号は書込みＪ ＳＱＵＩＤ８０の制御インダクタの一端に接続され、イ
ンダクタの他端はＶｏ、にＪ 接続される。書込み信号はフィードバックＳＱＵＩＤ８
２の制御インダクタの一端にも接続され、このインダク
タの他端はグランドに接続されている。 ［００５月 書込み信号がハイであるとき、書込みＳＱＵＩＤ８０の
制御インダクタ内に電流は流れず、書込みＳＱＵＩＤは
超電導性となる。この結果、この状態の書込みＳＱＵＩ
Ｄはデータ入力信号を人力データ端子９２上に通すよう
機能する。ラッチＳＱＵＩＤ８６．８８の状態は端子９
２へのデータ信号入力の状態に依存するであろう。入力
データ信号がハイであれば、例えば、下方のラッチＳＱ
ＵＩＤ８８は抵抗性となり、状態端子９０は高電圧ｖ１
．に引っばり上げられるのであろう。 Ｊ 入力データ信号がロウであれば、下方のラッチＳＱＵＩ
Ｄ８８は超電導性となり状態端子９０はグランドに引き
下げられるであろう。こうして、状態端子は書込み信号
がハイとなるときに、入力データ端子上の入力データ信
号の状態を表わすこととなる。書込み信号が再びロウ状
態に下がると、フィードバックＳＱＵＩＤ８２は超電導
性となり、状態端子９０をデータ入力端子９２につなぎ
、これにより次の書込み信号が発生するのでこの回路を
ラッチさせる。 ［００５２］ セル状態端子９０からの読出しは読出し信号を読出しＳ
ＱＵＩＤ８４の制御インダクタに入力することにより成
され、制御インダクタの他端はグランドに接地される。 このＳＱＵＩＤは状態端子９０と接地された出力負荷抵
抗９４との間に接続される。読出し信号がロウであると
き、読出しＳＱＵＩＤは超電導性でありセルから保持さ
れたデータ信号を移す。しかし、ラッチＳＱＵＩＤは情
報を失うことなく、出力負荷を駆動するに充分な電流を
供給することができる、すなわち、データはメモリ・セ
ル内に保持される。 ［００５３］

【発明の効果】

以上より理解されようが、本発明は高速計算ロジックの
分解において大変な効果を呈するものである。特に、本
発明は同じ原理に基づいて動作し、効果をもたらす高温
超電導接合の非ヒステリシス特性を利用する、−群の論
理およびメモリ回路を提供する。また、本発明のいくつ
かの実施例が説明のために詳細に記述されてきたが、本
発明の精神および範囲を逸脱することなく、様々な変形
例がなされうる。したがって、本発明は従属請求項のみ
に制限されるべきでない。

【図面の簡単な説明】

【図１】 ＳＱＵＩＤおよびその関連する制御インダクタを表わす
簡略化されたシンボル図

【図２】 制御インダクタの制御電流に対する、両ジョセフソン接
合における等しい臨界電流でのＳＱＵＩＤのバイアス電
流の変化を示すグラフ

【図３】 本発明による論理ゲートの一般化されたブロック図

【図
４】 本発明の論理ゲートの出力バッファの接続概略図

【図５
】 入力信号がハイ状態であるときの図４の出力バッファの
等価回路を示す接続概略図

【図６】 ２つの入力信号に対してＮＡＮＤ関数機能を実行するよ
う構成された、本発明の大力バッファの接続概略図

【図７】 １人力が“ロゲ°状態であり、他の入力が“ハイ“状態
であるときの図６の入力バッファの等価回路を示す接続
概略図

【図８】 図６の入力バッファおよび図４の出力バッファを含む、
論理ＮＡＮＤ関数を実行するための完全な論理ゲートの
接続概略図

【図９】 論理ＡＮＤ関数を実行するように接続された図８に類似
する接続概略図

【図１０図】 論理ＯＲ関数を実行するように接続された図８に類似す
る接続概略図

【図１１図】 論理ＮＯＲ関数を実行するように接続された図８に類似
する接続概略図

【図１２図】 論理ＸＮＯＲ関数を実行するように構成された、図８に
類似する部分を含む接続概略図

【図１３図】 論理ＥＸＮＯＲ関数を実行するように構成された、図９
に類似する部分を含む接続概略図

【図１４図】 論理反転関数を実行するように構成された図８に類似す
る部分を含む接続概略図

【図１５図】 平行ではなく、直列に接続された複数のＳＱＵＩＤを含
み、図６の大力バッファと同じ機能を実行するための大
力バッファの変形例の接続概略図

【図１６図】 例として、ＡＮＤ−ＮＯＲ関数が示されているカミより
複雑な論理関数を実行するための、本発明による論理ゲ
ートの接続概略図

【図１７図】 図４の出力バッファの変形例の接続概略図

【図１８図】 ２ポートのランダム・アクセス・メモリ・セルを形成す
るよう構成された、本発明の他の実施例の接続概略図

【符号の説明】

１０　接合 １２　制御インダクタ バイアス電流 大力バッファ ３０　出力バッファ ライン（線） ３８　プル・ダウンＳＱＵＩＤ 接合点 電流源 ５２　プル・アップＳＱＵＩＤ ＯＵＴＰＵＴライン プル・ダウンＳＱＵＩＤ ６０　電流発生器 ７２．７４　ＳＱＵＩＤ 出力ライン ＱＵＩＤ 書込みＳＱＵＩＤ フィードバックＳＱＵＩＤ 続出しＳＱＵＩＤ ８８　ラッチＳＱＵＩＤ セル状態端子 入力データ端子

【書類名】

【図１】 図面

【図２】

【図３】

【図４】 Ｑ 制御電流 （ｌｃｔｒｌ）

【図６】

【図７】

【図８】

【図９】 ＮＡＮＤゲート

【図１０】

【図１月 ＯＲゲート ｊｊ ＮＯＲゲート 【図１２】

【図１３】 ＸＮＯＲゲート

【図１５】 ＧＮＤ

【図１６】 ＧＮＤ

【図１７】

【図１８】 ｊ

Claims (1)

1. 【特許請求の範囲】 【請求項１】出力回路と、 前記出力回路を第１の電圧状態を有する第１の電源供給
   線に選択的に結合するように接続された、少なくとも１
   つのプル・アップ非ヒステリシス性ＳＱＵＩＤと、 前記出力回路を第２の電圧状態を有する第２の電源供給
   線に選択的に結合するように接続された、少なくとも１
   つのプル・ダウン非ヒステリシス性ＳＱＵＩＤと、 前記プル・アップおよびプル・ダウンＳＱＵＩＤに接続
   され、超電導状態および抵抗性状態の間でのＳＱＵＩＤ
   の切換えを制御する、少なくとも１つの入力回路とを備
   え、 前記出力回路上の電圧は前記入力回路に入力される信号
   の状態に応じて、前記第１または第２の電圧状態に引か
   れることを特徴とする超電導非ヒステリシス性論理回路
   。 【請求項２】前記プル・アップＳＱＵＩＤは、一端が前
   記第１の電源供給線に接続され他端が前記入力回路に接
   続された制御インダクタンスを備え、前記プル・ダウン
   ＳＱＵＩＤは、一端が前記第２の電源供給線に接続され
   、他端か前記入力回路に接続された制御インダクタを備
   え、前記入力回路の電圧状態はいづれのＳＱＵＩＤが超
   電導性になったかを決定し、そのことが前記出力回路の
   電圧状態を決定し、これにより前記論理回路が非反転バ
   ッファとして機能することを特徴とする請求項１に記載
   の超電導非ヒステリシス性論理回路。 【請求項３】直列に接続された複数のプル・アップＳＱ
   ＵＩＤおよび直列に接続された複数のプル・ダウンＳＱ
   ＵＩＤがあり、前記複数のプル・アップＳＱＵＩＤは前
   記入力回路と第３の電源供給線との間に直列に接続され
   た制御インダクタを備え、前記複数のプル・ダウンＳＱ
   ＵＩＤは前記入力回路と前記第２の電源供給線との間に
   直列に接続された制御インダクタを備え、前記入力回路
   の電圧状態はどのＳＱＵＩＤが超電導となるかを決定し
   、そのことが前記出力回路の電圧状態を決定し、これに
   より、前記論理回路が非反転バッファとして機能し、 前記プル・アップ回路は単一のプル・アップおよびプル
   ・ダウンＳＱＵＩＤを使用して可能な電圧より高い電圧
   にまで前記出力回路を引き上げることを特徴とする請求
   項１に記載の超電導非ヒステリシス性論理回路。 【請求項４】入力信号の選択された論理の組み合せが前
   記入力回路に入力されるときのみ、前記出力回路を前記
   第１の電圧状態に引くように接続された、複数のプル・
   アップＳＱＵＩＤおよび複数の入力回路があり、単一の
   プル・ダウンＳＱＵＩＤは前記入力信号の選択された論
   理の組み合せが前記入力回路に入力されないときのみ、
   前記出力回路を前記第２の電圧状態に引くことを特徴と
   する請求項１に記載の超電導非ヒステリシス性論理回路
   。 【請求項５】少なくとも２つの入力回路および前記第１
   の電源供給線と前記出力回路との間に平列に接続された
   、制御インダクタを有する２つのプル・アップＳＱＵＩ
   Ｄがあり、入力信号の所望の論理の組み合せとなるよう
   に、前記入力回路および前記電源供給線は前記プル・ア
   ップＳＱＵＩＤの制御インダクタに接続され、前記電源
   供給線上の電圧は選択されることを特徴とする請求項４
   に記載の超電導非ヒステリシス性論理回路。 【請求項６】前記第１の電源供給線に供給される電圧は
   論理“ハイ（ｈｉｇｈ）”信号であり、前記第２の電源
   供給線に供給される電圧は論理“ロウ（ｌｏｗ）”信号
   であり、 前記入力回路は前記プル・アップＳＱＵＩＤの制御イン
   ダクタの各々に接続され、前記インダクタの他の端子は
   前記第２の電源供給線に接続されており、前記入力回路
   の一つはまた、前記出力回路が前記第１の電源供給線の
   “ハイ（ｈｉｇｈ）”レベルに引っぱられるように、論
   理“ロウ”入力信号を備えていなければならず、これに
   より前記入力信号の論理的ＮＡＮＤが“ハイ”であれば
   、“ハイ”であれば、“ハイ”出力が発生されることを
   特徴とする請求項５に記載の超電導非ヒステリシス性論
   理回路。 【請求項７】前記第１の電源供給線に供給される電圧は
   論理“ロウ”信号であり、前記第２の電源供給線に供給
   される電圧は論理“ハイ”信号であり、前記入力回路は
   前記プル・アップＳＱＵＩＤの制御インダクタの各々に
   接続され、前記インダクタの他の端子は前記第１の電源
   供給線に接続されており、前記入力回路の一つはまた、
   前記出力回路が前記第１の電源供給線の“ロウ（ｌｏｗ
   ）”レベルに引っぱられるように、論理“ロウ”入力信
   号を備えていなければならず、これにより、前記入力信
   号の論理的ＡＮＤが“ハイ”であれば、“ハイ”出力が
   発生されることを特徴とする請求項５に記載の超電導非
   ヒステリシス性論理回路。 【請求項８】前記第１の電源供給線に供給される電圧は
   論理“ハイ”信号であり、前記第２の電源供給線に供給
   される電圧は論理“ロウ”信号であり、前記入力回路は
   前記プル・アップＳＱＵＩＤの制御インダクタの各々に
   接続され、前記インダクタの他の端子は前記第１の電源
   供給線に接続されており、前記入力回路の一つはまた、
   前記出力回路が前記第１の電源供給線の“ハイ（ｈｉｇ
   ｈ）”レベルに引っぱられるように、論理“ハイ”入力
   信号を備えていなければならず、これにより、前記入力
   信号の論理的ＡＮＤが“ハイ”であれば、“ハイ”出力
   が発生されることを特徴とする請求項５に記載の超電導
   非ヒステリシス性論理回路。 【請求項９】前記第１の電源供給線に供給される電圧は
   論理“ロウ”信号であり、前記第２の電源供給線に供給
   される電圧は論理“ハイ”信号であり、前記入力回路は
   前記プル・アップＳＱＵＩＤの制御インダクタの各々に
   接続され、前記インダクタの他の端子は前記第２の電源
   供給線に接続されており、前記入力回路の一つはまた、
   前記出力回路が前記第１の電源供給線の“ロウ（ｌｏｗ
   ）”レベルに引っぱられるように、論理“ハイ”入力信
   号を備えていなければならず、これにより、前記入力信
   号の論理的ＡＮＤが“ハイ”であれば、“ハイ”出力が
   発生されることを特徴とする請求項５に記載の超電導非
   ヒステリシス性論理回路。 【請求項１０】少なくとも２つの入力回路と、前記第１
   の電源供給線を前記出力回路との間に直列に接続された
   、制御インダクタを有する２つのプル・アップ ＳＱＵＩＤがあり、 入力信号の所望の論理の組み合せとなるように、前記入
   力回路および前記電源供給線は前記プル・アップＳＱＵ
   ＩＤの制御インダクタの制御インダクタに接続され、前
   記電源供給線上の電圧は選択されることを特徴とする請
   求項４に記載の超電導非ヒステリシス性論理回路。 【請求項１１】前記出力回路は、前記入力信号が前記直
   列に接続されたプル・アップＳＱＵＩＤの両者が超電導
   であるような状態にあるとき、前記第１の電圧状態にま
   で引っぱられることを特徴とする請求項１０に記載の超
   電導ヒステリシス性論理回路。 【請求項１２】前記第１の電源供給線に供給される電圧
   は論理“ハイ”信号であり、前記第２の電源供給線に供
   給される電圧は論理“ロウ”信号であり、前記プル・ア
   ップＳＱＵＩＤは制御インダクタを備え、前記入力回路
   は前記制御インダクタの反対端に接続された２つの入力
   信号線を含み、これにより、前記入力信号が同じ電圧状
   態にあるときのみ、前記プル・アップＳＱＵＩＤは超電
   導性となり、前記入力信号の論理的排他ＮＯＲが“ハイ
   ”であれば、前記出力回路を“ハイ”状態に引っぱるこ
   とを特徴とする請求項１に記載の超電導非ヒステリシス
   性論理回路。 【請求項１３】前記第１の電源供給線に供給される電圧
   は論理“ロウ”信号であり、前記第２の電源供給線に供
   給される電圧は論理“ハイ”信号であり、前記プル・ア
   ップＳＱＵＩＤは制御インダクタを備え、前記入力回路
   は前記制御インダクタの反対端に接続された２つの入力
   信号線を含み、これにより、前記入力信号が同じ電圧状
   態にあるときのみ、前記プル・アップＳＱＵＩＤは超電
   導性となり、前記入力信号の論理的排他ＯＲが“ハイ”
   であれば、前記出力回路を“ロウ”状態に引っぱること
   を特徴とする請求項１に記載の超電導非ヒステリシス性
   論理回路。 【請求項１４】前記プル・アップＳＱＵＩＤは一つの端
   子により前記第１の電源供給線に接続される制御インダ
   クタを備え、前記プル・ダウンＳＱＵＩＤは一つの端子
   により前記第２の電源供給線に接続される制御インダク
   タを備え、前記入力回路はデータ入力端子、書込みＳＱ
   ＵＩＤを備え、前記書込み信号制御インダクタへ入力さ
   れる書込み信号が存在するとき、データ入力信号をデー
   タ入力端子に選択的に送出し、さらに、前記プル・アッ
   プおよびプル・ダウンＳＱＵＩＤの前記制御インダクタ
   の他の端子に前記データ入力端子を接続するための手段
   を備え、 前記第１または第２の電圧状態のデータ信号は前記プル
   ・アップまたはプル・ダウンＳＱＵＩＤを超電導として
   、前記出力信号を前記第１または第２の電圧状態に引っ
   ぱることを特徴とする請求項１に記載の超電導非ヒステ
   リシス性論理回路。 【請求項１５】前記出力回路と前記データ入力端子との
   間に接続され、前記書込みＳＱＵＩＤが超電導性でない
   ときのみ、フィードバックＳＱＵＩＤを超電導にするよ
   うに接続された制御インダクタを有するフィードバック
   ＳＱＵＩＤを含み、 データ入力信号は前記書込み信号が発生すると、前記入
   力回路から前記出力回路へ送出され、前記書込み信号が
   なくなった後、前記フィードバックＳＱＵＩＤにより前
   記出力回路上に保持されることを特徴とする請求項１４
   に記載の超電導非ヒステリシス性論理回路。【請求項１
   ６】前記出力回路は更に データの前記出力回路から読み出されるべきときに、そ
   れを超電導性にするために読み出し信号が入力される制
   御インダクタを有する読み出しＳＱＵＩＤを含むことを
   特徴とする請求項１５に記載の超電導非ヒステリシス性
   論理回路。 【請求項１７】出力線と、 “高い”電圧の電圧電源供給線と、 地気線と、 前記出力線と前記電源供給線との間に接続され、一端子
   が前記電源供給線に接続された制御インダクタを有する
   プル・アップ非ヒステリシス性ＳＱＵＩＤと、前記出力
   線と前記地気線との間に接続され一端子が前記地気線に
   接続された制御インダクタを有するプル・ダウン非ヒス
   テリシス性ＳＱＵＩＤと、前記プル・アップＳＱＵＩＤ
   の制御インダクタおよび前記プル・ダウンＳＱＵＩＤの
   制御インダクタの他の端子に接続された入力線とを含み
   、前記入力線上の“高い”電圧レベルは前記プル・アッ
   プＳＱＵＩＤを超電導するようにせしめ、前記出力線を
   前記“高い”電圧レベルに引っぱり、前記入力線上の“
   低い”電圧レベルは前記プル・ダウンＳＱＵＩＤに前記
   出力線の電圧を地気に引き下げせしめることを特徴とす
   る超電導非ヒステリシス性出力バッファ回路。 【請求項１８】出力線と、 外部回路を駆動するように選択れた電圧の第１の“高い
   ”電圧電源供給線と、内部の制御インダクタを駆動する
   ための第２の“高い”電圧電源供給線と、地気線と、 前記出力線と前記第１の電源供給線との間に接続され、
   一端の線が前記第２の電源供給線に接続れている、直列
   に接続れた制御インダクタを有する複数の直列に接続さ
   れたプル・アップ非ヒステリシス性ＳＱＵＩＤと、前記
   出力線と前記地気線との間に接続され、一端の線が前記
   地気線に接続れている、直列に接続れた制御インダクタ
   を有する複数の直列に接続れたプル・ダウン非ヒステリ
   シス性ＳＱＵＩＤと、 前記プル・ダウンＳＱＵＩＤ制御インダクタの線および
   前記プル・ダウンＳＱＵＩＤ制御インダクタの線の他端
   に接続れた入力線とを含み、前記入力線上の“高い”電
   圧レベルは全てのプル・アップＳＱＵＩＤを超電導性に
   せしめ、前記出力線を前記第２の“高い”電圧レベルに
   引っぱり、前記入力線上の地気電圧レベルは全てのプル
   ・ダウンＳＱＵＩＤに前記出力線の電圧を地気に引き下
   げさせることを特徴とする超電導非ヒステリシス性出力
   バッファ回路。 【請求項１９】複数の入力と、 出力線と、 第１の論理電圧レベルを供給する第１の電源供給線と、
   第２の論理電圧レベルを供給する第２の電源供給線と、
   前記出力線と前記第２の電源供給線との間に接続され、
   制御インダクタを有する、少なくとも一つのプル・ダウ
   ンＳＱＵＩＤを含むプル・ダウン回路と、前記出力線を
   前記第１の電源供給線との間に接続され、制御インダク
   タを有する、少なくとも一つのプル・アップＳＱＵＩＤ
   を含むプル・アップ回路とを含み、 所望の論理機能の実行は前記第１および第２論理電圧レ
   ベルの適当な選択および前記入力線および前記電源線の
   前記制御インダクタへ接続の適当な選択により行われる
   ことを特徴とする超電導非ヒステリシス性論理回路。 【請求項２０】前記プル・アップ回路は直列に接続され
   る２つのＳＱＵＩＤを有し、 前記出力線は前記プル・アップ回路中の２つのＳＱＵＩ
   Ｄのうちの両者がその制御電流がゼロであるときに超電
   導性にされる場合のみに前記第１の論理電圧レベルに引
   っぱられることを特徴とする請求項１９に記載の超電導
   非ヒステリシス性論理回路。 【請求項２１】前記プル・アップ回路は平行に接続され
   る２つのＳＱＵＩＤを有し、 前記出力線は前記プル・アップ回路中の２つのＳＱＵＩ
   Ｄのうちの少なくとも１つがそれの制御電流がゼロであ
   るときに超電導性にされる場合のみに前記第１の論理電
   圧レベルに引っぱられることを特徴とする請求項１９に
   記載の超電導非ヒステリシス性論理回路。 【請求項２２】前記プル・アップ回路は直列に接続され
   た２つのＳＱＵＩＤと前記最初の２つのＳＱＵＩＤに平
   行に接続された第３のＳＱＵＩＤとを有し、 前記出力線は前記第３のＳＱＵＩＤが超電導性にされる
   か、または、前記第１および第２のＳＱＵＩＤの両者が
   超電導性にされれば、前記第１の論理電圧レベルに引っ
   ぱられることを特徴とする請求項１９に記載の超電導非
   ヒステリシス性論理回路。 【請求項２３】第１または第２の電圧状態に保持される
   だろうメモリ保持ラインと、 前記メモリ保持ラインと前記第１の電圧状態に保持され
   ている第１の電源供給ラインとの間に接続されている第
   １のラッチＳＱＵＩＤと、前記メモリ保持ラインと前記
   第２の電圧状態に保持されている第２の電源供給線ライ
   ンとの間に接続されている第２のラッチＳＱＵＩＤと、
   データ入力ラインと、データ入力端子との間に接続され
   て、書込みＳＱＵＩＤを超電導にし、前記データ入力ラ
   インからのデータ入力信号を前記データ入力端子へ送る
   ために一時的な書込み信号が入力信号されうる制御イン
   ダクタを有する書込みＳＱＵＩＤと、 第１のものは前記第１の電源供給ラインと前記データ入
   力端子との間に接続され、第２のものは前記第２の電源
   供給ラインと前記データ入力端子との間に接続されてい
   る、第１および第２のラッチＳＱＵＩＤ制御インダクタ
   とを備え、前記データ入力端子上の前記データ信号の存
   在により前記ラッチＳＱＵＩＤのうちの１つが超電導性
   となり、前記データ入力信号を記録するために、前記メ
   モリ保持ラインを前記第１または第２の電圧状態に引っ
   ぱることを特徴とする超電導非ヒステリシス性スポート
   ・ランダム・アクセス・メモリ・セル。 【請求項２４】前記メモリ保持ラインと前記データ入力
   端子との間に接続されて、前記一時的書込み信号の存在
   しないときのみに前記ＳＱＵＩＤを超電導にするために
   も前記書込み信号が入力される制御インダクタを有する
   フィードバックＳＱＵＩＤを更に備え、前記メモリ保持
   ライン上にある電圧状態を維持するために、書込み信号
   の存在しない間に、前記メモリ保持ライン上の電圧状態
   とし、前記セル内に保持されているデータ信号は前記ラ
   ッチＳＱＵＩＤの前記制御インダクタに接続されること
   を特徴とする請求項２３の超電導非ヒステリシス性スポ
   ート・ランダム・アクセス・メモリ・セル。 【請求項２５】前記メモリ保持ラインに接続され、前記
   読出しＳＱＵＩＤを超電導とするために一時的読出し信
   号が入力されうる制御インダクタを有する読出しＳＱＵ
   ＩＤを更に備え、前記セルから保持されたデータ信号を
   複写することを特徴とする請求項２４の超電導非ヒステ
   リシス性スポート・ランダム・アクセス・メモリ・セル
   。