JPS63144495A - メモリセル回路 - Google Patents
メモリセル回路Info
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- JPS63144495A JPS63144495A JP61291853A JP29185386A JPS63144495A JP S63144495 A JPS63144495 A JP S63144495A JP 61291853 A JP61291853 A JP 61291853A JP 29185386 A JP29185386 A JP 29185386A JP S63144495 A JPS63144495 A JP S63144495A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明はメモリセル回路に関し、特に連想記憶回路のメ
モリセル回路構成に関するものである。
モリセル回路構成に関するものである。
従来の技術
連想記憶回路（Ｃｏｎｔｅｎｔ Ａｄｄｒｅｓｓａｂｌ
ｅ Ｍｅｍｏｒｙ：ＣＡＭ）とは、通常のメモリとは逆
にデータを与えて同一のデータが記憶されているかどう
かを出力する機能を持ったメモリで、データの検索やリ
ーテイングを行なう場合、ＣＡＭを使うと直接ハードウ
ェアで非常に高速に実行でき有効である。
ｅ Ｍｅｍｏｒｙ：ＣＡＭ）とは、通常のメモリとは逆
にデータを与えて同一のデータが記憶されているかどう
かを出力する機能を持ったメモリで、データの検索やリ
ーテイングを行なう場合、ＣＡＭを使うと直接ハードウ
ェアで非常に高速に実行でき有効である。
従来ＣＡＭの例を第６図に示す。第５図人はこの例の基
本メモリセルの回路を示し、同Ｂは人のセルを用いたメ
モリアレイの構成を示す。第６図人の内Ｍ１で示された
セルの上半分は通常のスタティックＲＡＭのメモリセル
と同一であり、ｃ（Ｃ１゜Ｃ２・・・・・・Ｏ’ｎ ）
はアドレス信号を印加するワード線、＆（ａｌ・・・・
・・ａｎ ） 、 ｂ （ｂｌ・・・・・・ｂｎ ）は
データの入出力を行なうビット線対である。通常のスタ
ティックＲＡＭと同一の動作で情報を記憶し、次に連想
メモリとして使用する場合は、ａ、ｂに相補的な電位で
参照データ信号を印加すると、節点Ｎ１で記憶されてい
るデータとの排他的論理和の否定出力ＤＮ、、＝ＭφＢ
＋Ｍ・Ｂ（ＤＩ、：Ｎ、の状態、Ｍ：記憶状態、Ｂ：ビ
ット線の状態、各−はその否定）が得られる。つまり一
致すればＮ１はｕ １ｎ、一致しなければＮ１ はゝ
０”となる。
本メモリセルの回路を示し、同Ｂは人のセルを用いたメ
モリアレイの構成を示す。第６図人の内Ｍ１で示された
セルの上半分は通常のスタティックＲＡＭのメモリセル
と同一であり、ｃ（Ｃ１゜Ｃ２・・・・・・Ｏ’ｎ ）
はアドレス信号を印加するワード線、＆（ａｌ・・・・
・・ａｎ ） 、 ｂ （ｂｌ・・・・・・ｂｎ ）は
データの入出力を行なうビット線対である。通常のスタ
ティックＲＡＭと同一の動作で情報を記憶し、次に連想
メモリとして使用する場合は、ａ、ｂに相補的な電位で
参照データ信号を印加すると、節点Ｎ１で記憶されてい
るデータとの排他的論理和の否定出力ＤＮ、、＝ＭφＢ
＋Ｍ・Ｂ（ＤＩ、：Ｎ、の状態、Ｍ：記憶状態、Ｂ：ビ
ット線の状態、各−はその否定）が得られる。つまり一
致すればＮ１はｕ １ｎ、一致しなければＮ１ はゝ
０”となる。
次にｎビットからなる１ワ一ド全体での一致。
不一致を検出するために、各ピットの否定排他的論理和
出力を順次論理積をとりながら伝搬させ、最終的に左端
で全ビットの論理積が得られるようにする。右にあるセ
ルで１つでも不一致ビットがあれば、第６図人の節点Ｎ
２ の状態が１゛０”となり、論理積出力ＮＳ も
Ｑ″となる。通常の集積回路で一輪理積を１段のゲート
で構成するのは困難であるので、否定論理積（ＮＡＲＤ
）と反転回路（インバータ）の直列接続でこれを実現す
る。
出力を順次論理積をとりながら伝搬させ、最終的に左端
で全ビットの論理積が得られるようにする。右にあるセ
ルで１つでも不一致ビットがあれば、第６図人の節点Ｎ
２ の状態が１゛０”となり、論理積出力ＮＳ も
Ｑ″となる。通常の集積回路で一輪理積を１段のゲート
で構成するのは困難であるので、否定論理積（ＮＡＲＤ
）と反転回路（インバータ）の直列接続でこれを実現す
る。
発明が解決しようとする問題点
前記従来の技術による連想メモリの問題点は、（１）基
本セルを構成する回路素子がかなり多くなる。例えば、
ＣＭｏ５型のＬＳＩでは、通常のＲＡＭ部（Ｍｌ）が６
素子の上に追加部（Ｍ２）で１４素子必要であり、単純
に見積っても、単位面積当りの記憶容量が１／３〜１／
４に劣化する。
本セルを構成する回路素子がかなり多くなる。例えば、
ＣＭｏ５型のＬＳＩでは、通常のＲＡＭ部（Ｍｌ）が６
素子の上に追加部（Ｍ２）で１４素子必要であり、単純
に見積っても、単位面積当りの記憶容量が１／３〜１／
４に劣化する。
（２）かなり多い素子を必要とするメモリセル構成であ
りながら、一致、不一致の検出という１つの機能しか持
たない。
りながら、一致、不一致の検出という１つの機能しか持
たない。
このように、従来の技術による連想メモリでは、ＬＳＩ
として製作した場合記憶容量が小さく、その割には単一
の機能しか持たない連想メモリしか得られなかった。
として製作した場合記憶容量が小さく、その割には単一
の機能しか持たない連想メモリしか得られなかった。
本発明では、かかる点に鑑みてなされたもので、比較的
少い素子数で、より高機能な機能を持つ連想メモリを構
成するメモリセルを提供するものである。
少い素子数で、より高機能な機能を持つ連想メモリを構
成するメモリセルを提供するものである。
問題点を解決するための手段
本発明のかかるメモリセル回路は、相補的な電位を有す
る第１及び第２の節点を持つ双安定回路と、前記二節点
の各々と第１及び第２のビット線との電気的接続を制御
する１閏の第１．第２のスイッチ素子と、これらスイッ
チ素子を制御する一本のワード線からなるメモリ要素に
対して、前記ワード線と同一方向にセンス入力部とセン
ス出力部と動作制御線を設け、前記第１の節点の電位に
よって制御される第３のスイッチ素子と前記第１のビッ
ト線の電位によって制（財）される第４のスイッチ素子
と前記動作制御線の電位によって制御される第５のスイ
ッチ素子を直列に接続した第１の回路要素を前記センス
出力部と電源との間に接続し、前記第２の節点の電位に
よって制御される第６のスイッチ素子と前記第２のビッ
ト線の電位によって制御される第７のスイッチ素子とを
直列に接続した第２の回路要素を前記センス出力部と上
記電源との間に接続し、前記第２のビット線の電位によ
−って制御される第８のスイッチ素子と前記第２の節点
の電位によって制御される第９のスイッチ素子と前記動
作制御線の電位によって制御される第１０のスイッチ素
子を並列に接続した第３の回路要素を前記センス入力部
と前記センス出力部との間に接続することを特徴とする
ものである。
る第１及び第２の節点を持つ双安定回路と、前記二節点
の各々と第１及び第２のビット線との電気的接続を制御
する１閏の第１．第２のスイッチ素子と、これらスイッ
チ素子を制御する一本のワード線からなるメモリ要素に
対して、前記ワード線と同一方向にセンス入力部とセン
ス出力部と動作制御線を設け、前記第１の節点の電位に
よって制御される第３のスイッチ素子と前記第１のビッ
ト線の電位によって制（財）される第４のスイッチ素子
と前記動作制御線の電位によって制御される第５のスイ
ッチ素子を直列に接続した第１の回路要素を前記センス
出力部と電源との間に接続し、前記第２の節点の電位に
よって制御される第６のスイッチ素子と前記第２のビッ
ト線の電位によって制御される第７のスイッチ素子とを
直列に接続した第２の回路要素を前記センス出力部と上
記電源との間に接続し、前記第２のビット線の電位によ
−って制御される第８のスイッチ素子と前記第２の節点
の電位によって制御される第９のスイッチ素子と前記動
作制御線の電位によって制御される第１０のスイッチ素
子を並列に接続した第３の回路要素を前記センス入力部
と前記センス出力部との間に接続することを特徴とする
ものである。
作用
本発明は、上述の構成によって、従来の技術によりメモ
リセルより少ない素子数で、一致検索及び大小比較の機
能を持った連想メモリセルを実現することが可能となる
。
リセルより少ない素子数で、一致検索及び大小比較の機
能を持った連想メモリセルを実現することが可能となる
。
実施例
第１図に本発明の各実施例にかかるＣＡＭのメモリセル
構造を示す。図中点線で囲んだ部分ＭＯは従来のスタテ
ィックＲＡＭと同一のセル構造でビット線ａ、ｂでデー
タの読み書きが行われ、ワード線Ｃでアクセスするセル
の行が選択される。インバーター”１ｒ 工２によって
双安定回路を構成し、相補的な電位を持つＸ、Ｙとビッ
ト線ａ、ｂの各々間の電気的接線は絶縁ゲート型電界効
果トランジスタ（ＭＩＳＦＥＴ ）Ｑａ、Ｑ２ によ
って制御される。これがＮチャンネル型ＭＩＳＦＥＴで
あればワード線Ｃを高電位にすることで（ｈ 、 Ｑ２
は導通状態になり、そのワード線上に並んだメモリセル
に対してデータの書き込みや読み出しが行なわれる。さ
て本発明のメモリセルは、ＭＯにスイッチ素子Ｑｓ、’
Ｑａ、 Ｑｓ、 Ｑ６． Ｑｙ、 Ｑａ、 Ｑ９．
Ｑａｏとセンス線ｄ、動作制御線ｅ２節点２が追加され
ている。
構造を示す。図中点線で囲んだ部分ＭＯは従来のスタテ
ィックＲＡＭと同一のセル構造でビット線ａ、ｂでデー
タの読み書きが行われ、ワード線Ｃでアクセスするセル
の行が選択される。インバーター”１ｒ 工２によって
双安定回路を構成し、相補的な電位を持つＸ、Ｙとビッ
ト線ａ、ｂの各々間の電気的接線は絶縁ゲート型電界効
果トランジスタ（ＭＩＳＦＥＴ ）Ｑａ、Ｑ２ によ
って制御される。これがＮチャンネル型ＭＩＳＦＥＴで
あればワード線Ｃを高電位にすることで（ｈ 、 Ｑ２
は導通状態になり、そのワード線上に並んだメモリセル
に対してデータの書き込みや読み出しが行なわれる。さ
て本発明のメモリセルは、ＭＯにスイッチ素子Ｑｓ、’
Ｑａ、 Ｑｓ、 Ｑ６． Ｑｙ、 Ｑａ、 Ｑ９．
Ｑａｏとセンス線ｄ、動作制御線ｅ２節点２が追加され
ている。
回路構成は、メモリセルの一部であるＭＯの相補的な節
点Ｘ、Ｙの電位によって制御されるスイッチ素子Ｑｂ
、 Ｑａと、相補的なビット線ａ、ｂの電位によって制
御されるスイッチ素子Ｑｓ 、 Ｑ７を各々直列に接続
し、かつＱａ 、 Ｑｓの直列接続に、動作制御線６の
電位によって制御されるスイッチ素子Ｑ５を直列接続し
、かつ、ＱＳ Ｑａ −Ｑｓ、 Ｑｂ−Ｑ７ の両
回路を並列にしてセンス出力部ｄｎ と電源（第５図の
例では低電位電源）間に接続し、かつビット線すの電位
によって制■されるスイッチング素子Ｑ８と、Ｍｏの相
補的な節点Ｙの電位によって制御されるスイッチ素子Ｑ
１ｏと、動作制御線ｅの電位によって側副されるスイッ
チ素子Ｑ９をセンス入力部ａｎ−１とセンス出力部４１
０間に並列に接続する。
点Ｘ、Ｙの電位によって制御されるスイッチ素子Ｑｂ
、 Ｑａと、相補的なビット線ａ、ｂの電位によって制
御されるスイッチ素子Ｑｓ 、 Ｑ７を各々直列に接続
し、かつＱａ 、 Ｑｓの直列接続に、動作制御線６の
電位によって制御されるスイッチ素子Ｑ５を直列接続し
、かつ、ＱＳ Ｑａ −Ｑｓ、 Ｑｂ−Ｑ７ の両
回路を並列にしてセンス出力部ｄｎ と電源（第５図の
例では低電位電源）間に接続し、かつビット線すの電位
によって制■されるスイッチング素子Ｑ８と、Ｍｏの相
補的な節点Ｙの電位によって制御されるスイッチ素子Ｑ
１ｏと、動作制御線ｅの電位によって側副されるスイッ
チ素子Ｑ９をセンス入力部ａｎ−１とセンス出力部４１
０間に並列に接続する。
以下の動作を説明する。説明を簡単にするため、Ｑｓ、
Ｑａ・Ｑｓ、 Ｑｂ・Ｑ７・ＱＢ、Ｑ９・ＱａｏをＮ
チャンネル型ＭＩＳＦｍ！：Ｔと仮定するが、Ｐチャン
ネル型ＭＩＳＦＩＣＴやその他のスイッチング素子であ
っても、信号の極性を考慮する等すれば全て同等の機能
を持たせることができる。
Ｑａ・Ｑｓ、 Ｑｂ・Ｑ７・ＱＢ、Ｑ９・ＱａｏをＮ
チャンネル型ＭＩＳＦｍ！：Ｔと仮定するが、Ｐチャン
ネル型ＭＩＳＦＩＣＴやその他のスイッチング素子であ
っても、信号の極性を考慮する等すれば全て同等の機能
を持たせることができる。
このメモリセルＭは、動作制量信号ｅの電位によって２
つの動作モードを持つので、その２つの動作モードにつ
いてそれぞれ説明する。
つの動作モードを持つので、その２つの動作モードにつ
いてそれぞれ説明する。
動作制御線ｅを高電位にして、Ｑ５．Ｑ９をＯＮ状態に
すると、このメモリセルＭは一致検出機能を持つ。以下
、一致検出機能について説明するが、Ｑｓ 、 Ｑｑが
ＯＮ状態の場合、メモリセルＭは第２図のメモリセルＭ
１ に等価であるから、Ｍｌについて動作を説明する。
すると、このメモリセルＭは一致検出機能を持つ。以下
、一致検出機能について説明するが、Ｑｓ 、 Ｑｑが
ＯＮ状態の場合、メモリセルＭは第２図のメモリセルＭ
１ に等価であるから、Ｍｌについて動作を説明する。
あるワードのデータが比較用参照データと一致している
か不一致かはセンス出力部ｄｎが高電位か低電位かによ
って判別する。
か不一致かはセンス出力部ｄｎが高電位か低電位かによ
って判別する。
まず、一致検出動作開始前にセンス出力部ｄｎ及びセン
ス入力部ｄｎ−１の電位を高電位に設定しておく。第４
図に示したようにメモリセルを前段のセンス出力部と後
段のセンス入力部が接続されるように並置してセンス出
力部ｄｎに電位検出用のセンス７７１８人と負荷要素Ｒ
Ｌ を接続し、ＲＬの他端を高電位電源ＶＤ に接続
し、更に全ビット線の初期状態を低電位に保持し、かつ
動作制御線ｅの初期状態を高電位に保持しておけばセン
ス線はＲＬ を介して高電位に充電され、初期設定が完
了する。ただしワード線Ｃは一致検出動作時には常に低
電位とし、Ｑａ 、 Ｑ２ばＯＦＦ状態にしておく。動
作制御線ｅを高電位に保持すれば、一致検出動作を行う
ことになる。
ス入力部ｄｎ−１の電位を高電位に設定しておく。第４
図に示したようにメモリセルを前段のセンス出力部と後
段のセンス入力部が接続されるように並置してセンス出
力部ｄｎに電位検出用のセンス７７１８人と負荷要素Ｒ
Ｌ を接続し、ＲＬの他端を高電位電源ＶＤ に接続
し、更に全ビット線の初期状態を低電位に保持し、かつ
動作制御線ｅの初期状態を高電位に保持しておけばセン
ス線はＲＬ を介して高電位に充電され、初期設定が完
了する。ただしワード線Ｃは一致検出動作時には常に低
電位とし、Ｑａ 、 Ｑ２ばＯＦＦ状態にしておく。動
作制御線ｅを高電位に保持すれば、一致検出動作を行う
ことになる。
次に、比較参照用データを電位情報としてビット線に相
補的に供給する。これはスタテ（ツクＲＡＭにおけるデ
ータ書き込み動作と同一動作である。例えば第２図に示
すメモリセルの記憶されている情報がＸ：高電位、Ｙ：
低電位（これを′１“２状態と定義する）でちり、一方
ビット線に供給される電位をビット線ａ：高電位、ビッ
ト線り＝低電位（これを参照データとして°゛１″が供
給されていると定義する）とするとＱａ、 Ｑ５． Ｑ
６゜Ｑ７ の各々状態はＱａ： ＯＦ Ｆ ＋ Ｑｓ
： ＯＮ ＊ Ｑ６：０ＮＩＱ、： ＯＦ Ｆとなり直
列接続されたＱａ −Ｑｓ、 Ｑ６−Ｑ７ のいずれ
の回路もＯＦＦ状態となる。メモリセル回路構成はビッ
ト線ａ、ｂに対して対称的になっているので、記憶デー
タがＸ：低電位、Ｙ：高電位（即ち’Ｏ”）、参照デー
タがビア）線ａ：低電位、ビット線ｂり高電位（即ち参
照データゞ＋Ｏ＋１ ）の場合もＱａ−Ｑｓ、Ｑｂ
Ｑｙの両回路がＯＦＦ状態になる。以上まとめると記
憶データと参照データが同一の場合、Ｑ４ Ｑ５．Ｑ
６−Ｑ７の両回路はいずれもＯＦＦである。他方、参照
データと記憶データが異なる場合例えば参照データ“○
” 、記憶データ゛ｔ１″のとき、Ｑ４：ＯＦＦ。
補的に供給する。これはスタテ（ツクＲＡＭにおけるデ
ータ書き込み動作と同一動作である。例えば第２図に示
すメモリセルの記憶されている情報がＸ：高電位、Ｙ：
低電位（これを′１“２状態と定義する）でちり、一方
ビット線に供給される電位をビット線ａ：高電位、ビッ
ト線り＝低電位（これを参照データとして°゛１″が供
給されていると定義する）とするとＱａ、 Ｑ５． Ｑ
６゜Ｑ７ の各々状態はＱａ： ＯＦ Ｆ ＋ Ｑｓ
： ＯＮ ＊ Ｑ６：０ＮＩＱ、： ＯＦ Ｆとなり直
列接続されたＱａ −Ｑｓ、 Ｑ６−Ｑ７ のいずれ
の回路もＯＦＦ状態となる。メモリセル回路構成はビッ
ト線ａ、ｂに対して対称的になっているので、記憶デー
タがＸ：低電位、Ｙ：高電位（即ち’Ｏ”）、参照デー
タがビア）線ａ：低電位、ビット線ｂり高電位（即ち参
照データゞ＋Ｏ＋１ ）の場合もＱａ−Ｑｓ、Ｑｂ
Ｑｙの両回路がＯＦＦ状態になる。以上まとめると記
憶データと参照データが同一の場合、Ｑ４ Ｑ５．Ｑ
６−Ｑ７の両回路はいずれもＯＦＦである。他方、参照
データと記憶データが異なる場合例えば参照データ“○
” 、記憶データ゛ｔ１″のとき、Ｑ４：ＯＦＦ。
Ｑｓ： ＯＦＦ、 Ｑ６： ＯＮ 、 Ｑ７： ＯＮニ
ナりＱ６Ｑｙノ回路はＯＮになる。
ナりＱ６Ｑｙノ回路はＯＮになる。
従ってセンス出力部ｄｎ から低電位電源（この場合ア
ース）に電流が流れ、負荷要素の抵抗をある程度以上高
く選んでおけばセンス出力部ｄｎ の電位が低くなる。
ース）に電流が流れ、負荷要素の抵抗をある程度以上高
く選んでおけばセンス出力部ｄｎ の電位が低くなる。
一つのワード中に１ビツトでも参照データと記憶データ
との間に相違があればＯＮの回路が存在するので、セン
ス出力部ｄｎの電位が低下し、不一致の検出が可能であ
る。
との間に相違があればＯＮの回路が存在するので、セン
ス出力部ｄｎの電位が低下し、不一致の検出が可能であ
る。
動作制御線θの電位を低電位にすると、Ｑ５．Ｑｑ［Ｏ
ＦＦ状態になり、このメモリセルは大小比較機能を持つ
。以下、大小比較機能について説明するが、Ｑｓ ＋
Ｑ９がＯＦＦ状態の場合、メモリセルＭは第３図のメモ
リセルＭ２ と等価であるから、Ｍ２ について動作
を説明する。
ＦＦ状態になり、このメモリセルは大小比較機能を持つ
。以下、大小比較機能について説明するが、Ｑｓ ＋
Ｑ９がＯＦＦ状態の場合、メモリセルＭは第３図のメモ
リセルＭ２ と等価であるから、Ｍ２ について動作
を説明する。
あるワードのデータと比較用参照データとの大小比較の
結果は、センス出力部ｄｎが高電位か低電位かによって
判別する。まず、大小比較動作前に一致検索動作の場合
と同様にセンス線Ｃの電位を高電位に設定しておく。初
期設定後、制御線ｅの電位を低電位にすれば、大小比較
動作を行うことになる。
結果は、センス出力部ｄｎが高電位か低電位かによって
判別する。まず、大小比較動作前に一致検索動作の場合
と同様にセンス線Ｃの電位を高電位に設定しておく。初
期設定後、制御線ｅの電位を低電位にすれば、大小比較
動作を行うことになる。
第４図のように連想メモリセルを接続し、ビット線＆ｎ
、ｂｎ比較参照データの最上位ビットを相補的に供給し
、同時に最下位ビットまで記憶データに対応する参照デ
ータをビットごとに相補的に供給する。最上位ビットの
メモリセルについて、比較参照データと記憶データ最上
位ビットＲｎ＋”ｎの状態及び回路Ｑａ Ｑｌｏ
と回路Ｑ６ Ｑ７の状態及びセンス出力部ｄｎの状態
を下に示す。
、ｂｎ比較参照データの最上位ビットを相補的に供給し
、同時に最下位ビットまで記憶データに対応する参照デ
ータをビットごとに相補的に供給する。最上位ビットの
メモリセルについて、比較参照データと記憶データ最上
位ビットＲｎ＋”ｎの状態及び回路Ｑａ Ｑｌｏ
と回路Ｑ６ Ｑ７の状態及びセンス出力部ｄｎの状態
を下に示す。
表中にｄｎ−１で示したのは、下位ビットからのセンス
入力部（ｉｎ−＋ によってセンス出力部ｄｎが決定
されるということを示している。
入力部（ｉｎ−＋ によってセンス出力部ｄｎが決定
されるということを示している。
以上の表から明らかなように、このメモリセルは、最上
位ビットのデータがＲｎ ＞ Ｄｎの場合、センス出力
部ｄｎは高電位を示し、Ｒｎ＜Ｄｎの場合センス出力部
ｄｎ は低電位を示し、Ｒｎ＝Ｄｎの場合は下位ビット
からのセンス入力部ａｎ−＋ の電位によってセンス
出力部ｄｎの電位が決定されるという機能を持っている
。したがって、第４図のようにメモリセルを接続するこ
とで、ｎビットのデータに対して、最上位ビットから頃
に大小比較を行なっていき、大小関係が初めて現れたビ
ットの大小関係により、センス出力部ｄｎ の電位が決
定されるという＊ 能を持つことになる。最下位ビット
のメモリセルについて、比較参照データと記憶データの
最下位ビットＲ１，Ｄｌの状態及び回路Ｑ８Ｑ＋ｏと回
路Ｑ６ Ｑ７の状態及びセンス出力部ｄ１の状態を示
す。この場合、上位ビットがすべて一致しているものと
仮定する。
位ビットのデータがＲｎ ＞ Ｄｎの場合、センス出力
部ｄｎは高電位を示し、Ｒｎ＜Ｄｎの場合センス出力部
ｄｎ は低電位を示し、Ｒｎ＝Ｄｎの場合は下位ビット
からのセンス入力部ａｎ−＋ の電位によってセンス
出力部ｄｎの電位が決定されるという機能を持っている
。したがって、第４図のようにメモリセルを接続するこ
とで、ｎビットのデータに対して、最上位ビットから頃
に大小比較を行なっていき、大小関係が初めて現れたビ
ットの大小関係により、センス出力部ｄｎ の電位が決
定されるという＊ 能を持つことになる。最下位ビット
のメモリセルについて、比較参照データと記憶データの
最下位ビットＲ１，Ｄｌの状態及び回路Ｑ８Ｑ＋ｏと回
路Ｑ６ Ｑ７の状態及びセンス出力部ｄ１の状態を示
す。この場合、上位ビットがすべて一致しているものと
仮定する。
以上明らかなように、大小比較動作モードにおいて、−
ｎビットの比較参照デｉりＲ＝（Ｒｎ Ｒｎ−＋・・・
・・・Ｒ＋）と、記憶データＤ＝（Ｄｎ Ｄｎ−＋ ・
” Ｉｈ ） （！： ヲ、最上位ビットより順に大小
比較していき、センス出力部ｄｎがＲ）Ｄの場合に高電
位を保持し、Ｒ≦Ｄの場合に低電位を示すという大小比
較機能を持つことがわかる。
ｎビットの比較参照デｉりＲ＝（Ｒｎ Ｒｎ−＋・・・
・・・Ｒ＋）と、記憶データＤ＝（Ｄｎ Ｄｎ−＋ ・
” Ｉｈ ） （！： ヲ、最上位ビットより順に大小
比較していき、センス出力部ｄｎがＲ）Ｄの場合に高電
位を保持し、Ｒ≦Ｄの場合に低電位を示すという大小比
較機能を持つことがわかる。
発明の効果
以上の説明から明らかなように、本発明のメモリセル回
路では、一致検出を行う連想メモリ用のセルとして正し
く動作するだけでなく、構成トランジスタ数が従来の技
術によるメモリセルより少ないにもかかわらず、一致検
出機能に加えて、大小比較機能という機能も付加するこ
とができ、構族トランジスタ数を増加させることなく、
より高機能な連想メモリが実現できる。また、製造プロ
セスの容易さや集積度が極めて高くなるという点からス
イッチ素子Ｑ５． Ｑ４． Ｑ５． Ｑ６． Ｑｙ、Ｑ
８． Ｑ９゜Ｑ、。を全てｎｘｓＦＩＴ（絶縁ゲート型
電界効果トランジスタ）にするのは極めて有効である。
路では、一致検出を行う連想メモリ用のセルとして正し
く動作するだけでなく、構成トランジスタ数が従来の技
術によるメモリセルより少ないにもかかわらず、一致検
出機能に加えて、大小比較機能という機能も付加するこ
とができ、構族トランジスタ数を増加させることなく、
より高機能な連想メモリが実現できる。また、製造プロ
セスの容易さや集積度が極めて高くなるという点からス
イッチ素子Ｑ５． Ｑ４． Ｑ５． Ｑ６． Ｑｙ、Ｑ
８． Ｑ９゜Ｑ、。を全てｎｘｓＦＩＴ（絶縁ゲート型
電界効果トランジスタ）にするのは極めて有効である。
第１図は本発明の一実施例におけるメモリセル回路の回
路図、第２図は同メモリセル回路の一致検出動ＦＩｒ８
−を行う場合の等価回路図、第３図は同大小比較動作を
行う場合の等価回路図、第４図は同メモリセル回路を並
置して連想メモリの１ワ一ド分を構成した場合の構成図
、第６図人は従来のメモリセル回路の回路図、第６図Ｂ
ｉ同メモリセル回路の接続例を示す構成図である。 ａ、ｂ・・・・・・ピットＬ ａ−・−・ワードｍ、
”・・””センス入出力部、ｅ・・・・・・動作別−線
、Ｘ、Ｙ・・・・・・接点、Ｑ１〜Ｑ＋ａ・・・・・・
スイッチ素子。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名０、
ｂ−ピッ）様 Ｃ−ｍ−ワード線 ｄ −一−でンス入已刀七ト ｅ−一 會かう１製り Ｉｆ 奪鼠 Ｘ、Ｙ−−−棲 烈 Ｑｔ−Ｑｒｏ・−スイッ壬隼士 第１図
路図、第２図は同メモリセル回路の一致検出動ＦＩｒ８
−を行う場合の等価回路図、第３図は同大小比較動作を
行う場合の等価回路図、第４図は同メモリセル回路を並
置して連想メモリの１ワ一ド分を構成した場合の構成図
、第６図人は従来のメモリセル回路の回路図、第６図Ｂ
ｉ同メモリセル回路の接続例を示す構成図である。 ａ、ｂ・・・・・・ピットＬ ａ−・−・ワードｍ、
”・・””センス入出力部、ｅ・・・・・・動作別−線
、Ｘ、Ｙ・・・・・・接点、Ｑ１〜Ｑ＋ａ・・・・・・
スイッチ素子。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名０、
ｂ−ピッ）様 Ｃ−ｍ−ワード線 ｄ −一−でンス入已刀七ト ｅ−一 會かう１製り Ｉｆ 奪鼠 Ｘ、Ｙ−−−棲 烈 Ｑｔ−Ｑｒｏ・−スイッ壬隼士 第１図
Claims (2)
- （１）相補的な電位を有する第１及び第２の節点を持つ
双安定回路と、前記二節点の各々と第１および第２のビ
ット線との電気的接続を制御する二個の第１、第２のス
イッチ素子と、これらスイッチ素子を制御する一本のワ
ード線から成るメモリ要素に対して、前記ワード線と同
一方向にセンス入力部とセンス出力部と、動作制御線を
設け、前記第１の節点の電位によって制御される第３の
スイッチ素子と前記第１のビット線の電位によって制御
される第４のスイッチ素子と前記動作制御線の電位によ
って制御される第５のスイッチ素子を直列に接続した第
１の回路要素を前記センス出力部と電源との間に接続し
、前記第２の節点の電位によって制御される第６のスイ
ッチ素子と前記第２のビット線の電位によって制御され
る第７のスイッチ素子とを直列に接続した第２の回路要
素を前記センス出力部と上記電源との間に接続し、前記
第２のビット線の電位によって制御される第８のスイッ
チ素子と前記第２の節点の電位によって制御される第９
のスイッチ素子と前記動作制御線の電位によって制御さ
れる第１０のスイッチ素子を並列に接続した第３の回路
要素を前記センス入力部とセンス出力部間に接続してな
るメモリセル回路。 - （２）第３、第４、第５、第６、第７、第８、第９、第
１０のスイッチ素子として絶縁ゲート型電界効果トラン
ジスタを用いる特許請求の範囲第１項に記載のメモリセ
ル回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61291853A JPS63144495A (ja) | 1986-12-08 | 1986-12-08 | メモリセル回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61291853A JPS63144495A (ja) | 1986-12-08 | 1986-12-08 | メモリセル回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63144495A true JPS63144495A (ja) | 1988-06-16 |
Family
ID=17774266
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61291853A Pending JPS63144495A (ja) | 1986-12-08 | 1986-12-08 | メモリセル回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63144495A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012256407A (ja) * | 2011-04-15 | 2012-12-27 | Semiconductor Energy Lab Co Ltd | 記憶装置 |
-
1986
- 1986-12-08 JP JP61291853A patent/JPS63144495A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012256407A (ja) * | 2011-04-15 | 2012-12-27 | Semiconductor Energy Lab Co Ltd | 記憶装置 |
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