KR101954502B1 - 메모리 셀들의 어레이에 저장된 극치 값을 식별하기 위한 장치들 및 방법들 - Google Patents

메모리 셀들의 어레이에 저장된 극치 값을 식별하기 위한 장치들 및 방법들 Download PDF

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Abstract

본 개시는 감지 회로부를 사용하여 극치 값을 식별하는 것에 관련된 장치들 및 방법들을 포함한다. 예제 방법은 메모리 어레이내 벡터들로서 저장된 일련의 N 데이터 값들의 극치 값의 위치를 결정하는 단계를 포함할 수 있다. 극치 값의 위치를 결정하기 위한 다수의 연산들은 N의 값에 대하여 일정하게 유지될 수 있다. 방법은 결정된 극치 값의 위치에 기초하여 감지 라인에 결합된 메모리 셀들을 판독함으로써 극치 값을 결정하는 단계를 포함할 수 있다.

Description

메모리 셀들의 어레이에 저장된 극치 값을 식별하기 위한 장치들 및 방법들 {APPARATUSES AND METHODS FOR IDENTIFYING AN EXTREMUM VALUE STORED IN AN ARRAY OF MEMORY CELLS}
본 개시는 전반적으로 반도체 메모리 및 방법들에 관한 것이며, 보다 상세하게는, 메모리 셀들의 어레이에 저장된 극치 값들을 식별하는 것에 관련된 장치들 및 방법들에 관한 것이다.
메모리 디바이스들은 통상적으로, 컴퓨터들 또는 다른 전자 시스템들에서 내부, 반도체, 집적 회로들로서 제공된다. 휘발성 및 비-휘발성 메모리를 포함한 다수의 상이한 유형들의 메모리가 있다. 휘발성 메모리는 그것의 데이터(예로서, 호스트 데이터, 에러 데이터 등)를 유지하기 위해 전력을 요구하며 특히, 랜덤 액세스 메모리(RAM), 동적 랜덤 액세스 메모리(DRAM), 정적 랜덤 액세스 메모리(SRAM), 동기식 동적 랜덤 액세스 메모리(SDRAM) 및 사이리스터 랜덤 액세스 메모리(TRAM)를 포함할 수 있다. 비-휘발성 메모리는 동력을 공급받지 않을 때 저장된 데이터를 유지함으로써 영구 데이터를 제공할 수 있으며 그 중에서도 NAND 플래시 메모리, NOR 플래시 메모리, 및 상 변화 랜덤 액세스 메모리(PCRAM), 저항성 랜덤 액세스 메모리(RRAM), 및 스핀 토크 전달 랜덤 액세스 메모리(STT RAM)와 같은 자기 저항성 랜덤 액세스 메모리(MRAM)와 같은 저항성 가변 메모리를 포함할 수 있다.
전자 시스템들은 종종 다수의 프로세싱 자원들(예로서, 하나 이상의 프로세서들)을 포함하며, 이것은 지시들을 검색 및 실행하며 실행된 지시들의 결과들을 적절한 위치에 저장한다. 프로세서는 예를 들면, 데이터(예로서, 하나 이상의 피연산자들)에 대해 AND, OR, NOT, NAND, NOR, 및 XOR 로직 연산들과 같은 로직 연산들을 수행함으로써 지시들을 실행하기 위해 사용될 수 있는, 산술 로직 유닛(ALU : arithmetic logic unit) 회로부, 부동 소수점 유닛(FPU : floating point unit) 회로부, 및/또는 조합 로직 블록(본 출원에서 기능 유닛 회로부(FUC : functional unit circuitry)과 같은 다수의 기능 유닛들을 포함할 수 있다. 예를 들면, FUC는 피연산자들에 대한 덧셈, 뺄셈, 곱셈, 및/또는 나눗셈과 같은 산술 연산들을 수행하기 위해 사용될 수 있다.
전자 시스템에서 다수의 컴포넌트들은 실행을 위해 지시들을 FUC에 제공하는 것에 수반될 수 있다. 지시들은 예를 들면, 제어기 및/또는 호스트 프로세서와 같은 프로세싱 자원에 의해 생성될 수 있다. 데이터(예로서, 지시들이 실행될 연산자들)는 FUC에 의해 액세스 가능한 메모리 어레이에 저장될 수 있다. 지시들 및/또는 데이터는 메모리 어레이로부터 검색될 수 있으며 FUC가 데이터에 대한 지시들을 실행하기 시작하기 전에 시퀀싱되고 및/또는 버퍼링 될 수 있다. 더욱이, 상이한 유형들의 연산들이 FUC를 통해 하나 또는 다수의 클록 사이클들에서 실행될 수 있으므로, 지시들 및/또는 데이터의 중간 결과들이 또한 시퀀싱되고 및/또는 버퍼링될 수 있다.
지시들을 실행하는 것은(예로서, 프로그램 실행의 부분으로서) 비교 연산들과 같은 연산들을 수행하는 것을 수반할 수 있으며 결과들은 예를 들면, 알고리즘의 실행 흐름의 부분으로서 프로세싱 리소스들에 제공(예로서, 보고)될 수 있다. 비교 연산(compare operation)들은 일련의 N 데이터 값들 중 극치 값 (예를 들어, 최대값 및/또는 최소값)을 식별하는 단계를 포함할 수 있다. 비교 연산들의 수는 어느 것이 더 큰지 및/또는 더 작은지를 결정하기 위해서 적어도 하나의 다른 값 대 각각의 요소의 비교에 기인한 O(N) 연산들일 수 있다.
도 1은 본 개시의 다수의 실시예들에 따른 메모리 디바이스를 포함한 컴퓨팅 시스템의 형태에서의 장치의 블록도이다.
도 2는 본 개시의 다수의 실시예들에 따른 감지 회로에 결합된 메모리 어레이의 일 부분의 개략도를 예시한다.
도 3은 본 개시의 다수의 실시예들에 따른 감지 회로에 결합된 메모리 어레이의 일 부분의 개략도를 예시한다.
도 4는 본 개시의 다수의 실시예들에 따른 극치를 식별하기 위한 방법의 일 예를 예시한다.
도 5는 본 개시의 다수의 실시예들에 따른 극치를 식별하기 위한 방법의 일 예를 예시한다.
본 발명은 메모리 셀들의 어레이에 저장된 극치 (예를 들어, 최대 또는 최소) 값을 식별하는 것에 관련된 장치들 및 방법들을 포함한다. 예제 방법은 메모리 어레이내 벡터들 (예를 들어, 비트 벡터(bit vector)들)로서 저장된 일련의 N 데이터 값들의 극치 값의 위치를 결정하는 단계를 포함할 수 있다. 극치 값의 위치의 결정은 N의 값에 대하여 일정하게 유지하는 많은 연산들을 포함할 수 있다. 예를 들어, 극치 값을 결정하기 위한 연산들의 수는 데이터 값들 메모리 어레이내 벡터들로서 저장된 백개의 데이터 값들에 대한 극치 값을 결정하기 위해 사용되는 연산들의 수와 메모리 어레이내 벡터들로서 저장된 열개의 데이터 값에 대하여 동일 할 수 있다. 방법은 극치 값을 저장하는 감지 라인에 결합된 메모리 셀들을 판독함으로써 극치의 값 결정하는 단계를 포함할 수 있다.
본 발명의 많은 실시예들은 장점들 예컨대 극치 값의 위치 (예를 들어, 최대값 및/또는 최소값)를 결정하는 단계 및 극치의 값을 결정하는 단계를 제공할 수 있다. 예를 들어, 많은 실시예들은 메모리 어레이내 어느 감지 라인이 극치 값을 저장하는 메모리 셀들에 결합된 지를 결정하는 것을 허용할 수 있고, 각각의 감지 라인은 기저 십(10)인 수치 값을 나타내는 비트 벡터를 저장하는 개별 복수개의 메모리 셀들에 결합된다. 최상위(most-significant) 데이터 (예를 들어, 비트 데이터)를 저장하는 메모리 셀들에 결합된 액세스 라인은 비트 벡터들의 가장 높은 인덱스에 대한 데이터 값들을 저장하는 메모리 셀들에 결합된 액세스 라인을 지칭한다. 예를 들어, 비트 벡터 01는 수치 기저 십(10)인 값“1”을 나타낼 수 있지만 비트 벡터 11는 수치 기저 십(10)인 값 3을 나타낼 수 있다. 둘 모두의 경우들에서 (즉, 비트 벡터들 01 및 11), “1”의 바이너리 데이터 값은 비트 벡터들의 가장 높은 인덱스에 대응하는 메모리 셀들에 저장된다. 극치 값 (예를 들어, 최대값) 위치를 찾을 때에, 타겟 데이터 값을 저장하는 메모리 셀에 결합된 가장 높은 인덱스 액세스 라인이 결정될 수 있다. 이런 최대 및/또는 최소 값의 식별은 다수의 로직 연산들(예로서, AND, NOT, NOR, NAND, XOR 등)을 수행하는 것과 연관될 수 있다. 그러나, 실시예들은 이들 예들에 제한되지 않는다.
로직 연산들의 수는 많은 액세스 라인들에 관한 데이터의 축적에 의해 수행될 수 있다 (예를 들어, 누산기의 논의를 위한 도 3 참조). 예를 들어, 타겟 데이터 값 (예를 들어, 최대값을 결정할 때 바이너리 1 및/또는 최소값을 결정할 때 바이너리 0)이 액세스 라인에 결합된 메모리 셀에 저장된 여부의 결정이 수행될 수 있다. 예를 들어, 만약 기저 십(10)인 수치 값이 도 2에 감지 라인(205-2) 에 결합된 메모리 셀들에 저장된 비트 벡터 0011에 의해 표시된다면, 타겟 데이터 값은 “1”이고, 타겟 데이터 값을 저장하는 메모리 셀에 결합된 해당 비트 벡터에 대응하는 가장 높은 인덱스 액세스 라인은 액세스 라인 (204-3)일 것이다 (그것이 메모리 셀(203-10)에 결합된 때, 이는 비트 벡터에 첫번째 “1”을 저장한다).
본 개시에 대한 다음의 상세한 설명에서, 도면번호가 그것의 일부를 형성하며 개시의 하나 이상의 실시예들에서가 어떻게 실시될 수 있는지가 예시로서 도시되는 첨부한 도면들에 대해 제공된다. 이들 실시예들은 이 기술분야의 숙련자들이 본 개시의 실시예들을 실시할 수 있게 하기 위해 충분히 상세히 설명되며, 다른 실시예들이 이용될 수 있으며 프로세스, 전기적, 및/또는 구조적 변화들이 본 개시의 범위로부터 벗어나지 않고 이루어질 수 있다는 것이 이해될 것이다. 여기에서 사용된 바와 같이, 특히 도면들에서의 참조 번호들에 대하여, 지정자들(“N,” “P,” “R,” 등)은 그렇게 지정된 다수의 특정 피처들이 포함될 수 있다는 것을 표시할 수 있다. 본 출원에서 사용된, “다수의(a number of)”특정한 것은 이러한 것들 중 하나 이상을 나타낼 수 있다(예로서, 다수의 메모리 어레이들은 하나 이상의 메모리 어레이들을 나타낼 수 있다).
본 출원에서의 도면들은 제 1 자리수 또는 자리수들이 도면 번호에 대응하며 나머지 숫자들이 도면에서 요소 또는 컴포넌트를 식별하는 넘버링 관계에 따른다. 상이한 도면들 사이에서의 유사한 요소들 또는 컴포넌트들은 유사한 숫자들의 사용으로 식별될 수 있다. 예를 들면, (130)은 도 1에서 요소(“30”)를 나타낼 수 있으며, 유사한 요소는 도 2에서 (230)으로서 나타내어질 수 있다. 이해될 바와 같이, 본 출원에서의 다양한 실시예들에 도시된 요소들은 본 개시의 다수의 부가적인 실시예들을 제공하기 위해 부가되고, 교환되며, 및/또는 제거될 수 있다. 또한, 이해될 바와 같이, 도면들에 제공된 요소들의 비율 및 상대적인 스케일은 본 발명의 특정 실시예들을 예시하도록 의도되며, 제한적 의미로 취해져서는 안 된다.
도 1은 본 개시의 다수의 실시예들에 따른 메모리 디바이스(120)를 포함한 컴퓨팅 시스템(100)의 형태에서의 장치의 블록도이다. 본 출원에 사용된, 메모리 디바이스(120), 메모리 어레이(130), 및/또는 감지 회로(150)는 또한 별도로 “장치(apparatus)”로 고려될 수 있다.
시스템(100)은 메모리 어레이(130)를 포함하는, 메모리 디바이스(120)에 결합된 호스트(110)를 포함한다. 호스트(110)는 다양한 다른 유형들의 호스트들 중에서, 개인용 랩탑 컴퓨터, 데스크탑 컴퓨터, 디지털 카메라, 이동 전화, 또는 메모리 카드 판독기와 같은 호스트 시스템일 수 있다. 호스트(110)는 시스템 마더보드 및/또는 백플레인을 포함할 수 있으며, 다수의 프로세싱 자원들(예로서, 하나 이상의 프로세서들, 마이크로프로세서들, 또는 몇몇 다른 유형의 제어 회로부)를 포함할 수 있다. 시스템(100)은 별개의 집적 회로들을 포함할 수 있거나 또는 호스트(110) 및 메모리 디바이스(120) 양쪽 모두는 동일한 집적 회로 상에 있을 수 있다. 시스템(100)은, 예를 들면, 서버 시스템 및/또는 고 성능 컴퓨팅(HPC) 시스템 및/또는 그것의 일 부분일 수 있다. 도 1에 도시된 예는 폰 노이만(Von Neumann) 아키텍처를 가진 시스템을 예시하지만, 본 개시의 실시예들은 종종 폰 노이만 아키텍처와 연관된 하나 이상의 구성요소들(예로서, CPU, ALU 등)을 포함하지 않을 수 있는, 비-폰 노이만 아키텍처들(예로서, 튜링 기계(Turing machine))에서 구현될 수 있다.
명료함을 위해, 시스템(100)은 본 개시와 특별한 관련성을 가진 특징들에 초점을 맞추기 위해 간략화 되었다. 메모리 어레이(130)는 예를 들면, DRAM 어레이, SRAM 어레이, STT RAM 어레이, PCRAM 어레이, TRAM 어레이, RRAM 어레이, NAND 플래시 어레이, 및/또는 NOR 플래시 어레이일 수 있다. 어레이(130)는 액세스 라인들(여기에서 로우 라인들, 워드 라인들 또는 선택 라인들로서 불리울 수 있는)에 의해 결합된 로우들 및 감지 라인들(본 출원에서 비트 라인들, 디지트 라인들 또는 데이터 라인들로서 불리울 수 있는)에 의해 결합된 컬럼들로 배열된 메모리 셀들을 포함할 수 있다. 단일 어레이(130)가 도 1에 도시되지만, 실시예들은 거기에 제한되지 않는다. 예를 들면, 메모리 디바이스(120)는 다수의 어레이들(130)(예로서, DRAM 셀들의 다수의 뱅크(bank)들)을 포함할 수 있다. 예시적인 DRAM 어레이는 도 2 및 도 3에 관련하여 설명된다.
메모리 디바이스(120)는 I/O 회로(144)를 통해 I/O 버스(156)(예로서, 데이터 버스)를 통해 제공된 어드레스 신호들을 래치하기 위해 어드레스 회로(142)를 포함한다. 어드레스 신호들은 메모리 어레이(130)를 액세스하기 위해 로우 디코더(146) 및 컬럼 디코더(152)에 의해 수신되고 디코딩된다. 데이터는 감지 회로(150)를 사용하여 감지 라인들 상에서의 전압 및/또는 전류 변화들을 감지함으로써 메모리 어레이(130)로부터 판독될 수 있다. 감지 회로(150)는 메모리 어레이(130)로부터 데이터의 페이지(예로서, 로우)를 판독하며 래치(latch)할 수 있다. I/O 회로(144)는 I/O 버스(156)를 통해 호스트(110)와의 양방향 데이터 통신을 위해 사용될 수 있다. 기록 회로(148)는 메모리 어레이(130)로 데이터를 기록하기 위해 사용된다.
제어 회로부(140)는 호스트(110)로부터 제어 버스(154)에 의해 제공된 신호들을 디코딩한다. 이들 신호들은 데이터 판독, 데이터 기록, 및 데이터 소거 동작들을 포함하여, 메모리 어레이(130) 상에서 수행된 연산들을 제어하기 위해 사용되는 칩 인에이블(enable) 신호들, 기록 인에이블 신호들, 및 어드레스 래치 신호들을 포함할 수 있다. 다양한 실시예들에서, 제어 회로부(140)는 호스트(110)로부터의 지시들을 실행할 책임이 있다. 제어 회로(140)는 상태 기계, 시퀀서, 또는 몇몇 다른 유형의 제어기(예로서, 온-다이 제어기(on-die controller))일 수 있다.
감지 회로(150)의 예는 도 2, 3 및 4에 관련하여 이하에서 추가로 설명된다. 예를 들어, 많은 실시예들에서, 감지 회로부 (150)는 많은 감지 증폭기들 (예를 들어, 도 2 에 도시된 감지 증폭기들 (206-1,…, 206-P) 또는 도 3 에 도시된 감지 증폭기 (306)) 및 많은 누산기들 (예를 들어, 도 2 에 도시된 누산기들 (231-1) 내지 (231-X) 및 도 3 에 도시된 누산기 (331))을 포함할 수 있다. 도 3에 예시된 바와 같이, 누산기들은 데이터 래치(data latch)들로서 역할을 할 수 있는 교차-결합된(cross-coupled) 트랜지스터들을 포함할 수 있고 많은 로직 연산들 (예를 들어, AND, NOT, NOR, NAND, XOR, 등.)을 수행하기 위해 다른 감지 회로부에 결합될 수 있다. 다수의 실시예들에서, 감지 회로(예로서, 150)는 입력들로서 어레이(130)에 저장된 데이터를 사용하여 AND 연산을 수행하며 감지 라인 어드레스 액세스를 통해 전달하지 않고(예로서, 컬럼 디코더 신호를 파이어링(firing)하지 않고) 로직 연산들의 결과들을 다시 어레이(130)에 저장하기 위해 사용될 수 있다. 이와 같이, 다양한 계산 기능들은 감지 회로의 외부에 있는 프로세싱 리소스들에 의해(예로서, 디바이스(120) 상에(예로서, 제어 회로(140) 상에 또는 다른 곳에) 위치된, ALU 회로와 같은, 호스트(110) 및/또는 다른 프로세싱 회로와 연관된 프로세서에 의해) 수행되기보다는, 감지 회로(150)를 사용하여 어레이(130) 내에서 수행될 수 있다. 다양한 이전 접근법들에서, 예를 들면, 피연산자와 연관된 데이터는 감지 회로를 통해 메모리로부터 판독되며 로컬 I/O 라인들을 통해 외부 ALU 회로로 제공될 것이다. 외부 ALU 회로는 피연산자들을 사용하여 계산 기능들을 수행할 것이며 결과는 로컬 I/O 라인들을 통해 어레이로 다시 전달될 것이다. 반대로, 본 개시의 다수의 실시예들에서, 감지 회로(예로서, 150)는 메모리(예로서, 어레이(130))에 저장된 데이터에 대해 로직 연산들을 수행하며 감지 회로에 결합된 별도의 로컬 I/O 라인을 인에이블(enable) 하지 않고 결과를 메모리에 저장하도록 구성될 수 있다. 예를 들어, 로컬 I/O은 어레이 (130) 칩 경계를 벗어나 칩의 다른 파트들로 또는 집적 회로내 어레이 외에 컴포넌트들로 이동할 수 있다.
도 2는 본 개시의 다수의 실시예들에 따른 감지 회로에 결합된 메모리 어레이(201)의 일 부분의 개략도를 예시한다. 메모리 어레이 (201)의 메모리 셀들 (일반적으로 메모리 셀들 (203)로서 지칭되는)은 액세스 라인 (예를 들어, 워드 라인들) (204-1, 204-2, 204-3, 204-4, 및 204-5)에 결합된 로우(row)들 및 감지 라인들 (예를 들어, 디지트 라인들)(205-1, 205-2, 205-3, 205-4, 205-S)에 결합된 컬럼(column)들로 배열된다. 예를 들어, 액세스 라인 (204-1)은 셀들 (203-1, 203-2, 203-3, 203-4,…, 203-T)를 포함한다. 메모리 어레이 (201)는 특정 수의 액세스 라인들 및/또는 감지 라인들에 제한되지 않는다. 비록 도시되지 않았지만, 메모리 셀들의 각각의 컬럼은 상보적인 감지 라인들의 대응하는 쌍과 관련될 수 있다.
메모리 셀들의 각각의 컬럼은 감지 증폭기 (206-1, 206-2, 206-3, 206-4,…, 206-U)에 결합될 수 있다. 감지 증폭기들 (206-1) 내지 (206-U)은 트랜지스터들 (208-1, 208-2, 208-3, 208-4,…, 208-V)를 통하여 입력/출력 라인 (266) (I/O, 예를 들어, 로컬 I/O) 에 결합된다. 메모리 셀들의 각각의 컬럼은 누산기 (231-1, 231-2, 231-3, 231-4, …, 231-X)에 결합될 수 있다. 컬럼 디코드 라인들 (210-1 내지 210-W)은 트랜지스터들 (208-1, 208-2, 208-3, 208-4, …, 208-V)의 게이트들에 결합되고 개별 감지 증폭기들(206-1 내지 206-U)에 의해 감지된 데이터를 보조 감지 증폭기 (212)에 전송하기 위해 선택적으로 활성화될 수 있다.
어레이의 각각의 메모리 셀에 저장된 데이터 값들 (예를 들어, 이진수 값들)은 비트 벡터가 어레이내 수직으로 저장되도록 배열될 수 있다. 예를 들어, 만약 감지 라인(205-1)에 결합된 메모리 셀들이 기저 십(10)인 수치 값“1”을 나타내는 비트 벡터를 저장할 거라면, 메모리 셀들 (203-1, 203-5, 203-9, 및 203-13) 에 저장된 바이너리 데이터 값들은 개별적으로 “0,” “0,” “0,” 및 “1,” 일 수 있다(도 2에 일 예로서 도시된 바와 같이). 추가 예로서, 메모리 셀들 (203-2, 203-6, 203-10, 및 203-14)은 기저 십(10)인 수치 값 3 (예를 들어, 기저 십(10)인 값)을 나타내는 비트 벡터를 저장하기 위해 데이터 값들을 저장할 수 있다 (예를 들어, 개별적으로 감지 라인 (205-2)에 결합된 각각의 내림차순의(descending) 메모리 셀에 저장된 바이너리 데이터 값들 “0,” “0,” “1,” 및 “1”). 계속 도 2 에 도시된 예제를 가지고, 감지 라인(205-3)에 결합된 메모리 셀들은 기저 십(10)인 수치 값 2를 나타내는 비트 벡터를 저장할 수 있고 (예를 들어, “0,” “0,” “1,” 및 “0”의 바이너리 데이터 값들은 개별적으로 개별 메모리 셀들 (203-3, 203-7, 203-11, 및 203-15)에 저장될 수 있다) 그리고 감지 라인(205-4)에 결합된 메모리 셀들은 기저 십(10)인 수치 값 1을 나타내는 비트 벡터를 저장할 수 있다(예를 들어, 개별 메모리 셀들 (203-4, 203-8, 203-12, 및 203-16)에 저장된 비트 벡터 0001).
이하에서 추가 설명될 것처럼, 본 발명의 실시예들은 감지 라인들의 그룹 중에 어느 특정 감지 라인(들)이 극치 값을 나타내는 비트 벡터를 저장하는 셀들을 포함하는 지를 결정하기 위해 사용될 수 있다. 예를 들어, 도 2 에 도시된 예제에서, 감지 라인 (205-1, 205-2, 205-3, 및 205-4)에 결합된들 셀들에 저장된 비트 벡터들 중에 최대 기저 십인 값은 개별 셀들 (203-2, 203-6, 203-10, 및 203-14)에 저장된 비트 벡터 0011로 표시된 삼이다. 감지 라인 (205-1)와 관련된 비트 벡터의 기저 십인 값은 일 (예를 들어, 0001)이고, 감지 라인 (205-3)은 이 (예를 들어, 0010)이고, 그리고 감지 라인 (205-4)은 일(예를 들어, 0001)이다. 도 2 에 도시된 예제에서, 액세스 라인 (204-1) (로우4)은 저장된 비트 벡터들과 관련된 가장 높은 인덱스 (예를 들어, 이 예에서 최상위 비트 위치 예컨대 23) 액세스 라인을 나타내고, 및 액세스 라인 (204-4) (로우 1)은 저장된 비트 벡터들과 관련된 최저의 인덱스 (예를 들어, 이 예에서 최하위 비트 위치 예컨대 20) 액세스 라인을 나타낸다. 본 발명의 실시예들은 저장된 극치 값의 위치를 결정하기 위해 사용될 수 있다. 즉, 감지 라인들의 그룹 중에 어느 감지 라인이 최대 데이터 값 (예를 들어, 이 예에서 감지 라인 (205-2)) 뿐만 아니라 실제 극치 값 (예를 들어, 이 예에서 기저 십인 값 3)을 저장하는 셀들을 포함한다.
어레이내 메모리 셀들에 저장된 극치 값을 식별하는 것과 관련된 슈도코드(pseudocode)의 예들이 이하에 도시된다. 예를 들어, 최대값을 식별하는 것과 관련된 슈도코드의 예는 이하를 포함한다:
max:
ClearAccumulator
InvertAccumulator
WriteRow(destination)
Forall bits in length {
ReadRow (src[bit])
if (AccumulatorBlockOr) {
WriteRow (destination)
exit-forall
}
}
Forall remaining bits in length {
AndRow (src[bit])
if (AccumulatorBlockOr) {
WriteRow (destination)
} else {
ReadRow (destination)
}
}
최소값을 식별하는 것과 관련된 예제 슈도코드는 이하를 포함할 수 있다:
Min:
ClearAccumulator
InvertAccumulator
WriteRow (destination)
Forall bits in length {
ReadRow (src[bit])
InvertAccumulator
If (AccumulatorBlockOr) {
WriteRow (destination)
exit-forall
}
}
Forall remaining bits in length {
ReadRow (src[bit])
InvertAccumulator
AndRow (destination)
If (AccumulatorBlockOr) {
WriteRow (destination)
}
}
상기에 제시된 슈도코드에 예시된 바와 같이, 극치 값을 식별하는 것은 감지 라인들 (205-1 내지 205-S)에 결합된 누산기들 (예를 들어, 누산기들 (231-1 내지 231-X))을 소거하는 최초 동작을 포함할 수 있다. 누산기들을 소거하는 단계(소거)는 누산기들내 알려진 데이터 값 (예를 들어, “1” 또는 “0”)을 저장하는 것을 포함할 수 있다. 일부 예제들에서, 누산기들을 소거하는 단계는 누산기들내로 특정 액세스 라인에 결합된 메모리 셀들에 저장된 알려진 데이터 값들을 판독하는 단계를 포함할 수 있다. 예를 들어, 특정 액세스 라인에 결합된 메모리 셀들은 “1”의 이진수 값을 저장할 수 있고 바이너리 “1”은 각각의 누산기내로 판독될 수 있어서 모든 누산기들은 바이너리 “1”을 저장한다. 이런 식으로, 누산기들은 누산기들내 미리 저장될 수 있는 데이터 값들을 제로 아웃(zero out) 하기 위해서 알려진 데이터 값으로 설정될 수 있다. 상기의 예제 슈도코드에 표시된 것처럼, 누산기들은 또한 극치 값을 식별하는 것과 관련하여 그 내부에 저장된 데이터 값들 역전시키도록 동작될 수 있다 (예를 들어, 바이너리 “0”은 바이너리 “1”으로 역전될 수 있고 그리고 반대일 수 있다). 누산기들의 연산은 (예를 들어, (231-1 내지 231-X)) 도 3와 관련하여 추가로 설명될 것이다.
상기 제시된 예제 슈도코드내 “WriteRow(destination)”에 의해 표시된 대로, 누산기들에 저장된 데이터 값들 (예를 들어, 소거 및/또는 역전 후에)은 특정 액세스 라인에 결합된 메모리 셀들에 기록될 수 있다 (예를 들어, 목적지 액세스 라인 예컨대 액세스 라인 (204-5)). 예를 들어, “목적지 로우(destination row)”에 대응하는 액세스 라인 (예를 들어, (204-5))이 활성화될 수 있고, 누산기들 (231-1 내지 231-X)에 저장된 데이터 값들은 대응하는 감지 라인들상에 드라이브(drive)될 수 있고 목적지 로우 (예를 들어, 로우 0)에 결합된 대응하는 메모리 셀들에 기록될 수 있다. 따라서, 목적지 로우에 결합된 셀들은 알려진 데이터 값 (예를 들어, “1” 또는 “0”)을 저장할 수 있어서, 이하에서 추가 설명될 것처럼 극치 값을 식별하는 것과 관련하여 최초 비트-마스크(bit-mask)로서 사용될 수 있다.
많은 실시예들에서, 극치 값을 식별하는 단계는 타겟 데이터 값 (예를 들어, 바이너리 “1”)을 저장하는 하나 이상의 셀들을 갖는 가장 높은 관련 인덱스를 갖는 액세스 라인을 결정하는 단계를 포함할 수 있다. 예를 들어, 가장 높은 관련 인덱스 (예를 들어, 최상위 액세스 라인)를 갖는 액세스 라인 (예를 들어, 204-1)이 타겟 데이터 값을 저장하는 셀을 포함하는지 여부에 관한 결정이 이루어질 수 있다. 예를 들어, 최상위 액세스 라인 (204-1)에 결합된 메모리 셀들에 저장된 데이터 값들을 누산기들 (231-1 내지 231-X)으로 판독함으로써 (예를 들어, 상기 슈도코드에 “ReadRow(src[bit])로 제시된 바와 같이” 상위 액세스 라인이 타겟 데이터 값을 저장하는 셀들을 포함하는지 여부에 관한 결정이 이루어질 수 있다. 하나 이상의 누산기들이 타겟 데이터 값을 저장하는지 여부를 결정하기 위해서 “OR” 연산이 수행될 수 있다 (예를 들어, 상기 슈도코드에 제시된 “if(AccumulatorBlockOr)”로 표시된 바와 같이).
예 “OR” 연산 (“BlackOR” 연산 또는 “AccumulatorBlockOr”로서 본 출원에서 언급될 수 있는)은 타겟 데이터 값 (예를 들어, “1”)이 특정 액세스 라인 (예를 들어, 204-1)에 결합된 하나 이상의 메모리 셀들에 저장된지 여부를 결정하는 단계를 포함할 수 있다. BlockOR 연산을 수행하는 단계는 충전 보조 감지 증폭기 (212)에 결합된 로컬 I/O 라인 (266)을 특정 전압으로 충전하는 단계(예를 들어, 프리차지(precharging)) 를 포함할 수 있다. I/O 라인 (266)은 전압 예컨대 서플라이 전압 (예를 들어, Vcc) 또는 접지 전압 (예를 들어, 0V)으로 프리차지될 수 있다 (예를 들어, 도 1 에 도시된 제어 회로부 예컨대 제어 회로부 (140) 및/또는 도 1 에 도시된 감지 회로부 예컨대 회로부 (150)를 통하여).
BlockOR 연산은 감지 증폭기들 (예를 들어, 206-1 내지 206-U)을 이용하여 선택된 액세스 라인에 결합된 셀들을 감지 (예를 들어, 판독)하는 단계를 포함할 수 있다. 감지 증폭기들은 특정 데이터 값 (예를 들어, “1” 또는 “0”)에 대응하는 차분 전압 신호 (예를 들어, 도 3 에 도시된 상보적인 감지 라인들 예컨대 ((305-1 및 305-2)사이의) 증폭할 수 있다. 예를 들어, 서플라이 전압 (예를 들어, Vcc)은 로직 1에 대응할 수 있고 접지 전압은 로직 0에 대응할 수 있다. 감지된 데이터 값들은 대응하는 누산기들 (예를 들어, (231-1 내지 231-X))에 저장될 수 있다.
BlockOR 연산을 수행하기 위해, 선택된 셀들에 결합된 컬럼 디코드 라인들 (예를 들어, 210-1 내지 210-W)은 대응하는 감지 라인들상의 전압들을 로컬 I/O 라인 (266)로 전송하기 위해서 병렬로 (예를 들어, 개별 트랜지스터들 (208-1 내지 208-V)이 턴 온(turn on)된다) 활성화될 수 있다. 감지 회로부 (예를 들어, SSA (212))은 로컬 I/O 라인 (266)의 프리차지된 전압이 컬럼 디코드 라인들의 활성화에 응답하여 변하는지 (예를 들어, 임계량 그 이상 만큼) 여부를 감지할 수 있다.
예를 들어, 만약 I/O 라인 (266)이 Vcc 로 프리차지되고 선택된 액세스 라인에 결합된 하나 이상의 선택된 셀들이 로직 0 (예를 들어, 0V)를 저장하면, 그러면 SSA (212)는 I/O 라인 (266)상의 전압의 풀 다운(pull down)(예를 들어, 축소)를 감지할 수 있다. 대안적으로, 만약 I/O 라인 (266)이 접지 전압으로 프리차지되고 선택된 액세스 라인에 결합된 하나 이상의 선택된 셀들이 로직 1 (예를 들어, Vcc)를 저장하면, 그러면 SSA (212)는 I/O 라인 (266)상의 전압의 풀 업(pull up)(예를 들어, 증가)을 감지할 수 있다. 선택된 액세스 라인에 결합된 하나 이상의 선택된 셀들이 특정 데이터 값을 저장하는지 여부의 결정은 로직 “OR” 연산을 효율적으로 수행하는 것이다. 이 방식에서, 데이터 감지 증폭기들 (206-1 내지 206-U)에 의해 감지되고 및/또는 누산기들 (231-1 내지 231-X)에 저장된 데이터에 대응하는 전압들은 병렬로, 로컬 I/O 라인 (266)로 전송될 수 있고 BlockOR 연산의 일부로서 SSA (212)에 의해 감지될 수 있다. 본 발명의 실시예들은 로직 1 또는 로직 0에 대응하는 로컬 I/O 라인 (266)의 특정 프리차지 전압들에 및/또는 특정 전압 값들에 제한되지 않는다.
BlockOR 연산은 누산기들에 저장된 데이터 값들에 기초하여 또는 감지 증폭기들에 저장된 데이터 값들에 기초하여 수행될 수 있다는 것에 유의한다. 예를 들어, 도 3 에 도시된 바와 같이, 감지 회로부는 교차-결합된 트랜지스터 쌍들 (308-1/308-2) 및 (309-1/309-2)을 상보적인 감지 라인들 (305-1/305-2)로부터 결합해제(decouple)시키기 위해서 턴 오프될 수 있는 트랜지스터들 (307-1 및 307-2) 통과를 포함한다. 이와 같이, 감지 증폭기들 (206-1 내지 206-U)에 의해 감지된 데이터 값들은 많은 실시예들에서 누산기들 (231-1 내지 231-X)에 먼저 저장되지 않고 SSA (212)로 전송될 수 있다. 실시예들은 상기에서 설명된 특정 BlockOR 연산에 제한되지 않는다.
도 2 에 도시된 예제에서, 최상위 액세스 라인 (204-1)에 결합된 셀들 (203-1, 203-2, 203-3, 및 203-4)에 저장된 데이터에 기초하여 수행되는 BlockOR 연산은 어떤 셀들도 타겟 데이터 값 (예를 들어, “1”)을 저장하는 않는다는 결정으로 귀결될 것이다. 이와 같이, SSA (212)는 BlockOR의 결과를 표시할 수 있는 “0”을 저장할 수 있다. BlockOR의 결과는 SSA (212)로부터 다른 감지 회로부로 및/또는 제어 회로부 (예를 들어, 도 1 에 도시된 제어 회로부 (140))로 전송될 수 있다. 최상위 액세스 라인 (204-1)에 결합된 어떤 셀들도 타겟 데이터 값을 저장하지 않기 때문에, “if (AccumulatorBlockOR)” 루프에 제시된 “WriteRow(destination)”는 일어나지 않고, BlockOR는 다음 최상위 액세스 라인 (204-2)에 결합된 셀들 (203-5, 203-6, 203-7, 및 203-8)에 저장된 데이터를 기초로 수행된다. 예를 들어, 액세스 라인 (204-2)에 결합된 셀들에 의해 저장된 데이터는 누산기들 (231-1 내지 231-4)내로 판독되고 대응하는 전압들이 컬럼 디코드 라인들(210-1 내지 210-4)의 활성화를 통하여 로컬 I/O 라인 (266)로 제공된다. 셀들의 액세스 라인 (204-2)에 결합된 어떤 셀들도 “1”을 저장하지 않기 때문에, SSA (212)는 I/O 라인 (266)상에 전압의 임계량을 감지하지 않을 것이고 SSA (212)는 BlockOR 연산의 결과를 표시하는 “0”을 다시 저장할 수 있다. 액세스 라인(204-2)에 결합된 어떤 셀들도 타겟 데이터 값을 저장하지 않기 때문에, BlockOR은 다음 최상위 액세스 라인 (204-3)에 결합된 셀들 (203-9, 203-10, 203-11, 및 203-12)상에서 수행된다. 이 예에서, 셀들 (203-10 및 203-11)이 타겟 데이터 값 (예를 들어, 로직 “1”)을 저장한다. 이와 같이, SSA는 BlockOR 연산의 일부로서 로컬 I/O 라인 (266)의 프리차지된 전압에서의 변화를 검출할 것이고, 타겟 데이터 값을 저장하는 해당 하나 이상의 셀들을 표시한다. 따라서, SSA (212)는 BlockOR (예를 들어, 해당 하나 이상의 셀들이 로직 “1”을 저장하도록 결정된다)의 결과를 나타낼 수 있는 “1”을 저장할 수 있다. 결과는 해당 액세스 라인 (204-3)가 타겟 데이터 값을 저장하는 거기에 결합된 하나 이상의 셀들을 갖는 가장 높은 인덱스 액세스 라인인 것을 나타낸다.
상기 제시된 예제 슈도코드에 따라, 액세스 라인 (204-3)의 셀들 (203-9, 203-10, 203-11, 및 203-12)에 저장된 데이터 값들은 목적지 로우 (204-5)의 대응하는 셀들에 기록된다 (예를 들어, 처음 “if”절 내 “WriteRow(destination)” 단계의 부분으로서). 이와 같이, 개별 누산기들 (231-1, 231-2, 231-3, 및 231-4)내로 판독되는 셀들 (203-9, 203-10, 203-11, 및 203-12)에 저장된 데이터 값들은 목적지 로우 (204-5)의 셀들 (203-17, 203-18, 203-19, 및 203-20)에 기록된다. 따라서, 상기 슈도코드에 제시된 “forall bits in length” 루프를 빠져나올 때, 셀들 (203-17, 203-18, 203-19, 및 203-20)는 개별적으로 “0,” “1,” “1,” 및 “0”을 저장하고, 이들 데이터 값들은 상기 슈도코드에 표시된 “forall remaining bits in length” 루프에 대한 비트 마스크로서 역할을 할 수 있다.
많은 실시예들에서, 극치 값을 식별하는 단계는 어느 감지 라인이 극치 값을 저장하는 거기에 결합된 셀들을 포함하는지를 결정하는 단계와 관련하여 많은 AND 연산들을 수행하는 단계를 포함할 수 있다. 예를 들어, 상기 슈도코드에 제시된 “forall remaining bits in length” 루프가 사용될 수 있다. 이하에서 설명되고 상기 슈도코드로 표시된, 많은 AND 연산들 및 BlockOR 연산들은 다음-최상위 액세스 라인 베이시스(basis)상에서 수행될 수 있다. 액세스 라인 베이시스에 의해 액세스 라인상에서의 연산들을 수행하는 프로세스 동안에, 목적지 로우의 셀들에 저장된 데이터 값들은 후속 액세스 라인들을 위한 비트 마스크의 역할을 할 수 있다. 하나 이상의 감지 라인들이 극치 값을 저장하는 거기에 결합된 셀들을 포함하는 것을 나타내는 결과는 목적지 로우 (예를 들어, 204-5)의 셀들에 저장될 수 있어서, 상기 프로세스가 최하위 액세스 라인상에서 수행된 후에, 목적지 로우 (예를 들어, 204-5)는 극치 값을 저장하는 (그것들의 개별 셀들내에) 감지 라인(들)을 결정하기 위해서 판독될 수 있다(예를 들어, 상기 슈도코드내 “ReadRow(destination)” ).
일 예로서, AND 연산은 목적지 로우 (204-5) 에 저장된 데이터 값들 (최상위 비트 데이터를 저장하는 액세스 라인에 결합된 메모리 셀 (203-9 내지 203-12)에 저장된 데이터에 대응하는) 및 다음-최상위 비트 데이터 (예를 들어, 액세스 라인(204-4)에 결합된 메모리 셀들)를 저장하는 액세스 라인에 결합된 메모리 셀들에 저장된 데이터 값들에 기초하여 대응하는 누산기들 (231-1 내지 231-4)을 이용함으로써 (예를 들어, 상기 슈도코드에 제시된 “ANDRow(src[bit])”) 수행될 수 있다. AND 연산들의 결과는 대응하는 누산기들에 저장될 수 있다. 추가로 AND 연산을 수행하기 위한 누산기(들)의 연산의 논의가 도 3과 관련하여 이하에서 설명된다.
상기의 예제에서, 비트-마스크로서 역할을 하고, 목적지 로우 (204-5)의 개별 메모리 셀들 (203-17, 203-18, 203-19, 및 203-20)에 저장된 바이너리 데이터 값들 “0,” “1,” “1,” 및 “0”은 액세스 라인(204-4)에 결합된 대응하는 개별 메모리 셀들 (203-13, 203-14, 203-15, 및 203-16)에 저장된 데이터 값들 “1,” “1,” “0,” 및 “1”과 AND-연산될 수 있다. AND 연산들의 결과들은 대응하는 누산기들(231-1 내지 231-4)에 저장될 수 있다. 이 예에서, AND 연산은 “0” (예를 들어, 셀 (203-17)에 저장된 이진수 값 “0” 과 셀 (203-13)에 저장된 이진수 값 “1” AND연산의 결과)을 저장하는 누산기 (231-1)로 귀결된다. AND 연산은 또한 “1” (예를 들어, 셀 (203-18)에 저장된 이진수 값 “1” 과 셀 (203-14)에 저장된 이진수 값 “1” 의 AND 연산의 결과)을 저장하는 누산기 (231-2), “0” (예를 들어, 셀 (203-19)에 저장된 이진수 값 “1”과 셀 (203-15)에 저장된 이진수 값 “0”의 AND연산의 결과)을 저장하는 누산기 (231-3), 및 “0” (예를 들어, 셀 (203-20)에 저장된 이진수 값 “0”과 셀 (203-16)에 저장된 이진수 값 “1” 의 AND연산의 결과)를 저장하는 누산기 (231-4)로 귀결된다. 다시 말해서, AND 연산의 출력은 개별적으로 누산기들 (231-1, 231-2, 231-3, 및 231-4)에 저장될 것인 이진수 값들 “0,” “1,” “0,” 및 “0” 일 수 있다.
상기 슈도코드에 제시된 두번째 “if” 구문 (예를 들어, “if (AccumulatorBlockOR)”)에 의해 표시된, BlockOR 연산은 누산기들에 저장된 “AND연산된(AND연산된)” 데이터에 기초하여 수행될 수 있다. BlockOR 연산은 특정 액세스 라인의 셀들과 비트 마스크의 셀들 (예를 들어, 목적지 로우의 셀들)상에서 수행되는 AND 연산의 하나이상의 출력 값들이 타겟 데이터 값 (예를 들어, “1”)를 포함하는지 여부를 결정하기 위해 사용될 수 있다. 만약 AND연산된 값들의 BlockOR 결과가 바이너리 “1,” (예를 들어, 목적지 로우의 하나 이상의 셀들이 “1”을 저장하고 그것과 AND연산되는 셀들도 또한 “1”을 저장)이면 그러면 AND 연산들의 결과 (대응하는 누산기들에 저장된)는 목적지 로우의 셀들에 기록된다 (예를 들어, “WriteRow(destination)”). 그런 다음 목적지 로우의 셀들에 저장된 데이터 값들은 다음 후속 하위 액세스 라인에 대한 비트 마스크로서 역할을 하거나, 또는 그것들은 (저장된 값 “1”을 통하여) 어느 감지 라인(들)이 대응하는 저장된 비트 벡터들의 극치 값을 저장하는지를 나타낸다. 만약 AND연산된 값들의 BlockOR 결과가 바이너리 “0,” (예를 들어, 목적지 로우의 셀들과 AND연산된 어떤 셀들도 “1”을 저장하지 않고 목적지 로우에 저장된 “1” 과 일치하지 않음)이면, 그러면 AND 연산들의 결과 (대응하는 누산기들에 저장되는)는 목적지 로우의 셀들에 기록되지 않는다 (예를 들어, 목적지 로우의 셀들에 저장된 비트 마스크는 변화되지 않는다). 목적지 로우의 셀들에 저장된 변화되지 않은 데이터 값들은 또한 다음 후속 하위 액세스 라인에 대한 비트 마스크로서 역할을 하거나, 또는 그것들은 (저장된 값 “1”을 통하여) 어느 감지 라인(들)이 개별 감지 라인들의 셀들에 저장된 대응하는 비트 벡터들의 극치 값을 저장하는지를 나타낸다. 상기 프로세스가 다음 후속 액세스 라인 베이시스상에서 계속될 때, 목적지 로우의 셀들에 저장된 바이너리 “1 들”의 수는 프로세스의 끝에 까지 축소되고, 계속 “1”을 저장하는 목적지 로우의 셀들 (예를 들어, 비트 마스크)은 어느 감지 라인(들)이 극치 값을 저장하는지를 나타낸다.
도 2 에 도시된 예제를 참고하여, 선택된 액세스 라인 (204-4)의 셀들 (203-13, 203-14, 203-15, 및 203-15)에 저장된 값들과 AND연산된 누산기들 (231-1, 231-2, 231-3, 및 231-4) 에 저장된 데이터 값들 (예를 들어, 목적지 로우 (204-5)의 셀들 (203-17, 203-18, 203-19, 및 203-20)에 저장된 비트 마스크 값들)에 기초하여 수행되는 BlockOR의 결과는 바이너리 “1”이다. 즉, AND 연산 후에, 누산기들 (231-1, 231-2, 231-3, 및 231-4)은 개별적으로 데이터 값들 “0,” “1,” “0,” 및 “0”을 저장한다. 이와 같이, 하나 이상의 AND연산된 데이터 값들이 “1”이기 때문에 BlockOR의 결과는 “1”이다. BlockOr가 “1”로 귀결되기 때문에, 누산기들에 현재 저장된 데이터 값들은 목적지 로우 (204-5)의 셀들 (203-17, 203-18, 203-19, 및 203-20)이 개별적으로 데이터 값들 “0,” “1,” “0,” 및 “0”을 저장하도록 대응하는 목적지 로우 셀들에 기록된다. 더욱이, 액세스 라인 (204-4)은 최하위 액세스 라인(the least significant access line)이기 때문에, 목적지 로우의 셀들 (204-5)에 저장된 데이터 값들은 이제 극치 값 (예를 들어, 이 예에서 최대값)을 저장하는 셀들을 갖는 감지 라인을 나타낸다.
많은 실시예들에서, 극치 값이 식별될 수 있다. 예를 들어, 상기 프로세스의 완료 후에, 목적지 로우의 셀들에 저장된 데이터 값들 (예를 들어, 비트 마스크)은 판독될 수 있고 제어 회로부 (예를 들어, 도 1 에 도시된 제어 회로부 (140))로 보고될 수 있다. 이 예에서, “1”의 타겟 값은 셀 (203-18)에 저장될 것이나, 셀들 (203-17, 203-19, 및 203-20)의 데이터 값들은 “0”을 저장할 것이다. 이와 같이, 극치 (예를 들어, 이진수 값 “0011” 또는 십진수 값 “3”)에 대응하는 비트 벡터를 저장하는 셀들을 포함하는 감지 라인들 (예를 들어, 105-1 내지 205-4)의 그룹 중에서의 감지 라인이 되도록 감지 라인 (205-2)가 결정된다. 비트 벡터로서 저장된 데이터의 값은 예를 들어, 극치를 저장하는 셀들을 포함하도록 결정된 감지 라인(들)에 결합된 셀들을 판독함으로써 식별될 수 있다. 이 예에서, 셀들 (203-2, 203-6, 203-10, 및 203-14)은 판독될 수 있고 그 안에 저장된 데이터 값들은 또는 즉, 해당 셀들에 저장된 비트 벡터의 값을 식별하기 위해서 제어 회로부에 보고될 수 있다. 상기 언급된 연산들은 최대값을 결정하는 것에 제한되지 않고 많은 극치 값들을 결정할 수 있다. 예를 들어, 최소값을 결정하는 것과 관련된 예제 슈도코드가 상기에 예시된다.
어레이에 벡터들로서 저장된 일련의 데이터 중에 최소값을 결정하는 단계는 최대값을 결정하는 것과 관련하여 상기에서 설명된 것과 유사한 방식으로 수행될 수 있다. 그러나, 최소값을 결정하는데 있어서, 바이너리 “0”이 타겟 값으로 사용될 수 있다. 이와 같이, 상기에서 설명된 것처럼 BlockOR 및/또는 AND 연산들을 수행하는 단계는 하나 이상의 셀들이 “1”에 반대되는 바이너리 “0”을 저장하는지 여부를 결정하느 단계를 포함할 수 있다. 많은 실시예들에서, 누산기들은 그 안에 저장된 데이터 값들을 역전시키도록 연산될 수 있다. 즉, 누산기에 저장된 값 “1”은 “0”으로 역전될 수 있고 누산기에 저장된 값 “0”은 “1”로 역전될 수 있다. 역전 연산(invert operation)은 도 3와 관련하여 이하에서 추가로 설명될 것이다.
일 예로서, 벡터들로서 저장된 많은 데이터 값들 중에서 최소의 데이터 값을 식별하는 부분으로서 간주되고, 특정 액세스 라인에 결합된 네개의 셀들 중 하나 이상이 바이너리 “0”을 저장하는지 여부를 (예를 들어, 상기의 슈도코드에 제시된 “forall bits in length” 루프의 부분으로서) 결정하는 것을 원한다. 또한 제 1 감지 라인에 결합된 셀은 데이터 값 “1”을 저장하고, 제 2 감지 라인에 결합된 셀은 데이터 값 “1”을 저장하고, 제 3 감지 라인에 결합된 셀은 데이터 값 “0”을 저장하고 제 4 감지 라인에 결합된 셀은 데이터 값 “1”을 저장하는 것으로 가정한다. 하나 이상의 셀들이 “1”을 저장하는지 여부를 결정하기 위해서, 데이터는 네개의 대응하는 누산기들내로 판독될 수 있고 BlockOR 연산이 상기에서 설명된 것처럼 수행될 수 있다. 그러나, 하나 이상의 셀들이 “0”을 저장하는지 여부를 결정하기 위해서, 누산기들로 판독된 데이터는 제 1 감지 라인에 결합된 누산기는 “0”을 저장하고, 제 2 감지 라인에 결합된 누산기는 “0”을 저장하고, 제 3 감지 라인에 결합된 누산기는 “1”을 저장하고 및 제 4 감지 라인에 결합된 누산기는 “0”을 저장하도록 역전될 수 있다. 즉, BlockOR 연산은 특정 액세스 라인의 셀들로부터 누산기들로 판독된 데이터 값들의 역전값들을 기초로 수행된다. 본질적으로, 상기 슈도코드의 실행 부분으로서 누산기들에 저장된 데이터 값들의 역전은 하나 이상의 특정 셀들이 바이너리 “1”을 저장하는지 여부를 결정하는 것에 반대되는 하나 이상의 특정 셀들이 바이너리 “0”을 저장하는지 여부를 결정하기 위한 방법을 제공한다. 따라서, 최대 저장된 비트 벡터 값을 결정하기 위해 사용되는 유사 방법은 최소 저장된 비트 벡터 값을 결정하기 위해 사용될 수 있다.
도 3 은 본 발명의 많은 실시예들에 따른 감지 회로부에 결합된 메모리 어레이 (330) 부분의 개략적인 다이어그램을 예시한다. 본 개의 다수의 실시예에 따른 이 예제에서, 메모리 어레이 (330)는 1T1C (하나의 트랜지스터 하나의 커패시터) 메모리 셀들의 DRAM 어레이이고 각각은 액세스 디바이스 (302) (예를 들어, 트랜지스터) 및 스토리지 요소 (303) (예를 들어, 커패시터)로 구성된다. 실시예들은, 그러나, 이 예에 제한되지 않고 다른 스토리지 요소 어레이 유형들은 예를 들어, PCRAM 메모리 소자들, 등을 갖는 교차점(cross point) 어레이들이 포함될 수 있다. 어레이(330)의 셀들은 워드 라인들(304-0(로우0), 304-1(로우1), 304-2(로우2), 304-3(로우3), …, 304-N(로우N))에 결합된 로우들 및 감지 라인들(예로서, 디지트 라인들 (305-1(D) 및 305-2(D_))에 의해 결합된 컬럼들로 배열된다. 이 예에서, 셀들의 각각의 컬럼은 한 쌍의 상보적 감지 라인들(305-1(D) 및 305-2(D_))과 연관된다.
다수의 실시예들에서, 누산기(예로서, (331))는 감지 증폭기(예로서, (306))의 트랜지스터들을 갖고 피치 상에 형성된 다수의 트랜지스터들 및/또는 특정한 피처 크기(예로서, 4F2, 6F2 등)를 따를 수 있는 어레이(예로서, 330)의 메모리 셀들을 포함할 수 있다. 이하에서 추가로 설명되는 바와 같이, 누산기(331)는 감지 증폭기(306)와 함께, 입력으로서 어레이(330)로부터의 데이터를 사용하여 다양한 계산 연산들을 수행하며 감지 라인 어드레스 액세스를 통해 데이터를 전송하지 않고(예로서, 데이터가 로컬 I/O 라인들(예로서, 도 2에서 266-1))을 통해 어레이로부터 외부에 있는 회로 및 감지 회로로 전달되도록 컬럼 디코드 신호를 파이어링하지 않고) 결과를 어레이(330)로 다시 저장하도록 동작할 수 있다.
도 3에 예시된 예에서, 누산기(331)에 대응하는 회로는 감지 라인들(D 및 D_)의 각각에 결합된 5개의 트랜지스터들을 포함하지만; 실시예들은 이 예에 제한되지 않는다. 트랜지스터들(307-1) 및 (307-2)은 각각 감지 라인들(D 및 D_)에 결합된 제 1 소스/드레인 영역, 및 교차 결합 래치(cross coupled latch)에 결합된(예로서, 교차 결합된 NMOS 트랜지스터들(308-1) 및 (308-2) 및 교차 결합 PMOS 트랜지스터들(309-1) 및 (309-2)과 같은, 한 쌍의 교차 결합 트랜지스터들의 게이트들에 결합된) 제 2 소스/드레인 영역을 가진다. 본 출원에서 추가로 설명되는 바와 같이, 트랜지스터들(308-1, 308-2, 309-1, 및 309-2)을 포함한 교차 결합 래치는 2차 래치로서 불리울 수 있다(감지 증폭기(306))에 대응하는 교차 결합 래치는 여기에서 1차 래치로서 불리울 수 있다).
트랜지스터들(307-1) 및 (307-2)은 각각의 감지 라인들(D 및 D_) 상에서의 전압들 또는 전류들을 트랜지스터들(308-1, 308-2, 309-1, 및 309-2)을 포함한 교차 결합 래치의 입력들(예로서, 2차 래치의 입력)에 전달하기 위해 각각의 신호들(311-1)(Passd) 및 (311-2)(Passdb)을 통해 인에이블될 수 있는, 패스 트랜지스터(pass transistor)들로서 불리울 수 있다. 이 예에서, 트랜지스터(307-1)의 제 2 소스/드레인 영역은 트랜지스터들(308-2) 및 (309-2)의 게이트들에뿐만 아니라 트랜지스터들(308-1) 및 (309-1)의 제 1 소스/드레인 영역에 결합된다. 유사하게, 트랜지스터(307-2)의 제 2 소스/드레인 영역은 트랜지스터들(308-1) 및 (309-1)의 게이트들에뿐만 아니라 트랜지스터들(308-2) 및 (309-2)의 제 1 소스/드레인 영역에 결합된다.
트랜지스터(308-1) 및 (308-2)의 제 2 소스/드레인 영역은 일반적으로 음의 제어 신호(312-1)(Accumb)에 결합된다. 트랜지스터들(309-1) 및 (309-2)의 제 2 소스/드레인 영역은 일반적으로 양의 제어 신호(312-2)(Accum)에 결합된다. Accum 신호(312-2)는 공급 전압(예로서, Vcc)일 수 있으며 Accumb 신호는 기준 전압(예로서, 접지)일 수 있다. 신호들(312-1) 및 (312-2)을 인에이블(enable)하는 것은 2차 래치에 대응하는 트랜지스터들(308-1, 308-2, 309-1) 및 (309-2)을 포함한 교차 결합 래치(cross coupled latch)를 활성화시킨다. 활성화된 감지 증폭기 쌍은 노드(317-1)가 Accum 신호 전압 및 Accumb 신호 전압 중 하나로(예로서, Vcc 및 접지 중 하나로) 이끌어지며, 노드(317-2)가 Accum 신호 전압 및 Accumb 신호 전압 중 다른 것으로 이끌어지도록 공통 노드(317-1) 및 공통 노드(317-2) 사이에서의 차동 전압을 증폭시키도록 동작한다. 이하에서 추가로 설명되는 바와 같이, 신호들(312-1) 및 (312-2)은 2차 래치가 로직 연산(예로서, AND 연산)을 수행하기 위해 사용되는 동안 누산기로서 작용할 수 있기 때문에 “Accum” 및 “Accumb”로 라벨링된다. 다수의 실시예들에서, 누산기는 패스 트랜지스터들(307-1) 및 (308-2)뿐만 아니라 2차 래치를 형성한 교차 결합 트랜지스터들(308-1, 308-2, 309-1, 및 309-2)을 포함한다.
이 예제에서, 누산기(331)는 또한 개별 디지트 라인들(D 및 D_)에 결합된 제 1 소스/드레인 영역을 가진 역전 트랜지스터들(314-1 및 314-2)을 포함한다. 트랜지스터들(314-1 및 314-2)의 제 2 소스/드레인 영역은 각각 트랜지스터들(316-1 및 316-2)의 제 1 소스/드레인 영역에 결합된다. 트랜지스터들 (316-1 및 316-2)의 제 2 소스/드레인 영역은 접지(ground)에 결합될 수 있다. 트랜지스터들(314-1) 및 (314-2)의 게이트들은 신호(313)(InvD)에 결합된다. 트랜지스터(316-1)의 게이트는 트랜지스터(308-2)의 게이트, 트랜지스터(309-2)의 게이트, 및 트랜지스터(308-1)의 제 1 소스/드레인 영역이 또한 결합되는 공통 노드(317-1)에 결합된다. 보완적 방식으로, 트랜지스터(316-2)의 게이트는 트랜지스터(308-1)의 게이트, 트랜지스터(309-1)의 게이트, 및 트랜지스터(308-2)의 제 1 소스/들인 영역이 또한 결합되는 공통 노드(317-2)에 결합된다. 이와 같이, 역전 연산은 신호(InvD)를 인에이블함으로써 수행될 수 있고, 이는 2차 래치에 저장된 데이터 값을 역전시키며 역전된 값을 감지 라인들(305-1) 및 (305-2)에 드라이브한다.
많은 실시예들에서, 도 2와 관련하여 상기에서 표시된대로, 누산기는 극치 값을 식별하는 것과 관련하여 AND 연산들을 수행하기 위해 사용될 수 있다. 예를 들어, 특정 셀에 저장된 데이터 값은 대응하는 감지 증폭기 (306)에 의해 감지될 수 있다. 데이터 값은 Passd (311-1) 및 Passdb (311-2) 신호들 뿐만 아니라 Accumb (312-1) 및 Accum 신호들 (312-2)을 활성화시킴으로써 누산기 (331)의 데이터 래치로 전송될 수 있다. 누산기에 저장된 데이터 값을 동일한 감지 라인에 결합된 상이한 특정 셀에 저장된 데이터 값과 AND 연산하기 위해서, 해당 상이한 특정 셀에 결합된 액세스 라인이 활성화될 수 있다. 감지 증폭기 (306)는 활성화될 수 있고(예를 들어, 파이어링되고(fired)), 이는 감지 라인들 (305-1 및 305-2)상의 차동 신호를 증폭한다. 단지 Passd (311-1)만 활성화시키는 것은 (예를 들어, Passdb (311-2)를 비활성화된 상태로 유지하면서) 감지 라인 (305-1) (예를 들어, 로직 “1”에 대응하는 Vcc 또는 로직 “0”에 대응하는 접지)상에 전압 신호에 대응하는 데이터 값을 누적시키는 것으로 귀결된다. Accumb 및 Accum 신호들은 AND 연산 동안에 활성화된 채로 유지된다.
따라서, 만약 상이한 특정 셀에 저장된 (및 감지 증폭기 (306)에 의해 감지된) 데이터 값은 로직 “0”이면, 그러면 누산기의 보조 래치에 저장된 값은 어써트된(asserted) 로(low)(예를 들어, 접지 전압 예컨대 0V)이고, 그것은 로직 “0”을 저장한다. 그러나, 만약 상이한 특정 셀 (및 감지 증폭기 (306)에 의해 감지된) 에 저장된 값은 로직 “0”가 아니면, 그러면 누산기의 보조 래치는 그것의 이전 값을 유지한다. 따라서, 만약 그것이 앞에서 저장된 로직 “1” 이고 상이한 특정 셀이 또한 로직 “1”을 저장하면 누산기는 단지 로직 “1”을 저장할 것이다. 따라서, 누산기 (331)는 로직 AND 연산을 수행하도록 동작된다. 상기에서 언급한 바와 같이, 역전 신호(313)는 예를 들어, 상기에서 설명된 것 처럼 최소 데이터 값을 식별하는데 사용될 수 있는 누산기 (331)에 저장된 데이터 값을 역전시키기 위해서 활성화될 수 있다.
도 4는 본 개시의 다수의 실시예들에 따른 극치 값을 식별하기 위한 방법의 일 예를 예시한다. 블럭 (470)에서, 방법은 어레이에 벡터들로서 저장된 일련의 N 메모리의 극치 값의 위치를 결정하는 단계를 포함한다. 극치 값의 위치를 결정하는 단계는 N의 값에 대하여 일정하게 유지하는 많은 동작들을 포함할 수 있다. 즉, 극치 값의 위치를 결정하기 위한 연산들의 수는 N의 값이 증가 및/또는 축소될 때 일정하게 유지할 수 있다. N의 셋은 메모리 어레이내 비트 벡터들로서 저장될 수 있다. 각 비트 벡터는 수치 기저 십(10) 수치를 나타낼 수 있다. 예를 들어, 네개의 메모리 셀들 (예를 들어, 도 2에 메모리 셀들 (203-2, 203-6, 203-10, 및 203-14)의 비트 벡터는 기저 십(10)인 수치 값 (예를 들어, 수치 값 3)을 나타내는 각각의 네개의 메모리 셀들 (예를 들어, 개별적으로 이진수 값들 “0,” “0,” “1,” 및 “1” )에 이진수 값을 저장할 수 있다.
극치 값을 결정하기 위한 연산들의 수는 수치 값들 (예를 들어, 기저 십(10)인 수치 값들)을 벡터 (예를 들어, 비트 벡터)로 인코딩 하기 위해 사용되는 로우 라인들의 수에 대하여 변화할 수 있다. 예를 들어, 감지 라인에 결합된 10 메모리 셀들에 수직으로 저장된 기저 십(10)인 수치 값(기저 십(10)인 수치 값을 나타내는 10 이진수 값들에 대응하는)은 극치 값을 결정하기 위해서 100 메모리 셀들에 수직으로 저장된 기저 십(10)인 수치 값과 다른 연산들의 수(예를 들어, 더 적은 연산들)를 취할 수 있다. 극치 값을 결정하기 위한 연산들의 수는 타겟 데이터 값이 메모리 셀에 저장되었는지 여부를 결정하는 단계를 포함할 수 있다. 일 예에서, 타겟 데이터 값은 최대값의 위치를 결정할 때 “1”의 이진수 값을 포함할 수 있다. 일 예에서, 타겟 데이터 값은 최소값을 결정할 때 “0”의 이진수 값을 포함할 수 있다. 그러나, 실시예들은 극치 값을 나타낼 때 특정 타겟 이진수 값에 제한되지 않는다.
블럭 (472)에서, 방법은 결정된 극치 값의 위치에 기초하여 감지 라인에 결합된 메모리 셀들을 판독함으로써 극치 값을 결정하는 단계를 포함할 수 있다. 예를 들어, 도 2에서, 메모리 셀 (203-14)은 최대값을 나타내는 AND 연산 (예를 들어, 메모리 셀 (203-10)에 이진수 값 “1”과 메모리 셀 (203-14)에 이진수 값 “1” 의 AND 연산의 수행)으로부터 타겟 데이터 값 (예를 들어, “1”의 이진수 값)을 저장하도록 결정될 수 있다. 표시는 다른 감지 라인들에 결합된 메모리 셀들이 연산을 수행하는 동안 타겟 데이터 값을 포함하지 않는 것을 결정하는 많은 연산들에 기반될 수 있다.
도 5는 본 개시의 다수의 실시예들에 따른 극치 값을 식별하기 위한 방법의 일 예를 예시한다. 극치 값은 최대값 또는 최소값을 포함할 수 있다. 최대값을 결정할 때, 타겟 데이터 값은 바이너리 1를 포함할 수 있다. 최소값을 결정할 때, 타겟 데이터 값은 바이너리 0를 포함할 수 있다. 메모리 셀들의 그룹은 메모리 셀들의 어레이의 특정 액세스 라인 (예를 들어, 로우)에 결합된 많은 셀들을 포함할 수 있다. 벡터는 메모리 셀들의 어레이의 개별 감지 라인 (예를 들어, 컬럼)에 결합된 셀들에 저장될 수 있고 로우에 각각의 메모리 셀은 복수개의 감지 라인들의 개별 감지 라인에 결합될 수 있다. 복수개의 극치들이 결정될 수 있다. 예를 들어, 만약 동일한 극치 비트-벡터 값을 감지 라인들에 결합된 셀들에 저장하는 복수개의 감지 라인들이 있다면, 복수개의 극치들이 결정되고 위치가 찾아낼 수 있다. 타겟 데이터 값을 저장하는 메모리 셀들의 그룹내 메모리 셀들에 결합된 복수개의 감지 라인들의 결정이 수행될 수 있다.
블럭 (574)에서, 방법은 메모리 셀들에 결합된 감지 회로부로, 특정 액세스 라인에 결합된 메모리 셀들의 그룹내 저장된 데이터를 감지하는 단계를 포함할 수 있다. 감지하는 단계는 메모리 셀들의 어레이의 메모리 셀들의 로우(row)를 판독하는 단계를 포함할 수 있다. 방법은 극치 값을 결정하기 위해 감지 라인에 결합된 메모리 셀들에 저장된 데이터를 판독하는 단계를 포함할 수 있다. 메모리 셀들의 그룹 (예를 들어, 도 2 (“로우 2”)에 메모리 셀들 (203-9 내지 203-12))에 저장된 감지된 데이터는 목적지 액세스 라인 (예를 들어, 도 2 (“로우 0”)에 액세스 라인 (204-5))에 결합된 메모리 셀들의 그룹에 저장될 수 있다. 방법은 특정 액세스 라인에 결합된 메모리 셀들의 그룹에 저장된 데이터 감지 단계 전에 목적지 액세스 라인에 결합된 메모리 셀들의 그룹에 비트 마스크(bit mask)를 저장하는 단계를 포함할 수 있다. 비트 마스크는 특정 액세스 라인에 결합된 메모리 셀들의 그룹에 저장된 데이터를 포함할 수 있다.
방법은 특정 액세스 라인에 결합된 메모리 셀들의 그룹에 저장된 데이터 감지 단계 전에 메모리 셀들의 그룹과 관련된 많은 누산기들에 저장된 데이터 값을 역전시키는 단계를 포함할 수 있다. 방법은 다수의 누산기들에 저장된 디폴트 데이터 값들을 역전시키기 전에 디폴트 데이터 값들을 저장함으로써 다수의 누산기들에 미리 저장된 데이터 값들을 소거하는 단계를 포함할 수 있다. 방법은 감지된 데이터가 타겟 데이터 값을 포함하는지를 결정하기 위해서 감지 회로부로 연산을 수행하기 전에 그리고 특정 액세스 라인에 결합된 메모리 셀들의 그룹에 저장된 데이터를 감지한 후에 다수의 누산기들에 저장된 값들, 특정 액세스 라인에 결합된 메모리 셀들의 그룹에 저장된 데이터에 대응하는 다수의 누산기들에 저장된 데이터 값들의 두번째 역전시키는 단계를 포함할 수 있다. 방법은 출력 데이터를 제공하기 위해 목적지 액세스 라인에 결합된 메모리 셀들의 그룹에 저장된 데이터를 다른 액세스 라인에 결합된 메모리 셀들의 그룹에 저장된 데이터에 비교하는 단계전에 벡터의 다음-하위 인덱스에 대응하는 다른 액세스 라인에 저장된 데이터를 역전시키는 단계를 포함할 수 있다.
블럭 (576)에서, 방법은 감지된 데이터가 타겟 데이터 값을 포함하는지를 결정하기 위해서 감지 회로부로 연산을 수행하는 단계를 포함할 수 있다. 감지된 데이터가 타겟 데이터 값을 포함하는지를 결정하기 위해서 감지 회로부로 연산을 수행하는 단계는 상기에서 설명된 감지 회로부의 누산기로 BlockOR 연산을 수행하는 단계를 포함할 수 있다. 감지 회로부의 누산기로 수행되는 BlockOR 연산은 타겟 데이터 값에 대응하는 I/O 라인을 소정 레벨로 차징하는 단계(charging)를 포함할 수 있다. BlockOR 연산은 복수개의 감지 증폭기들로부터 감지된 데이터를 I/O 라인으로 전송하는 단계를 포함할 수 있다. BlockOR 연산은 I/O 라인 변화들의 레벨이 감지된 데이터 전송에 응답하여 변하는지 여부를 결정하는 단계를 포함할 수 있다. I/O 라인의 레벨이 변화하는지 여부를 결정하는 단계는 보조 감지 증폭기로, 적어도 임계량(threshold amount) 만큼 변화하는지 여부를 검출하는 단계를 포함할 수 있다. 임계량만큼 변화하는 레벨은 감지된 데이터는 타겟 데이터 값을 저장하는 것을 나타낼 수 있다.
블럭 (578)에서, 방법은 감지된 데이터가 타겟 데이터 값을 포함하면, 타겟 데이터 값을 저장하는 메모리 셀들의 그룹내 메모리 셀에 결합된 감지 라인의 위치를 결정하는 단계를 포함할 수 있다. 결정은 출력 데이터를 제공하기 위해서 다른 액세스 라인 (예를 들어, 도 2 (“로우 1”)에 액세스 라인 (204-4) )에 결합된 메모리 셀들의 그룹에 저장된 데이터와 목적지 액세스 라인 (예를 들어, 도 2에 액세스 라인 (204-5)에 결합된 메모리 셀들의 그룹에 저장된 데이터의 비교 (예를 들어, AND 연산을 수행하는 단계)를 포함할 수 있다. 다른 액세스 라인은 특정 액세스 라인보다 하위 인덱스의 벡터들에 대응할 수 있다 (예를 들어, 액세스 라인(204-4)에 결합된 메모리 셀들은 메모리 셀들 액세스 라인(204-3)에 결합된 메모리 셀들보다 하위 인덱스 값들을 저장한다).
연산 (예를 들어, BlockOR 연산)은 감지 회로부를 이용하여 출력 데이터가 타겟 데이터 값 (예를 들어, 이진수 값 “1”)을 포함하는지를 결정하기 위한 비교로부터의 출력 데이터에 기초하여 수행될 수 있다. 만약 출력 데이터가 타겟 데이터 값을 포함하면, 타겟 데이터 값을 저장하는 다른 액세스 라인에 결합된 메모리 셀들의 그룹내 메모리 셀에 결합된 감지 라인의 위치를 결정하기 위한 결정이 이루어질 수 있다. 타겟 데이터 값을 저장하는 특정 액세스 라인에 결합된 메모리 셀들의 그룹내 메모리 셀에 결합된 감지 라인의 위치를 결정하는 단계는 추가 출력 데이터를 제공하기 위해 목적지 액세스 라인에 결합된 메모리 셀들의 그룹에 저장된 데이터를 다음-최상위 액세스 라인에 결합된 메모리 셀들의 그룹에 저장된 데이터에 비교하는 단계를 포함할 수 있다. 다음-최상위 액세스 라인은 다른 액세스 라인보다 하위 인덱스 벡터들에 대응할 수 있다. 타겟 데이터 값을 저장하는 감지 라인의 위치를 결정하는 단계는 추가 출력 데이터가 타겟 데이터 값 (예를 들어, 추가의 BlockOR 연산)을 포함하는지를 결정하기 위해 감지 회로부로 연산을 수행하는 단계를 포함할 수 있다. 만약 추가 출력 데이터가 타겟 데이터 값을 포함하면, 타겟 데이터 값을 저장하는 다음-최상위 액세스 라인에 결합된 메모리 셀들의 그룹내 메모리 셀에 결합된 감지 라인의 위치의 결정이 수행될 수 있다.
데이터 값들을 저장하는 다음-최상위 액세스 라인과 데이터 값들을 저장하는 최상위 액세스 라인의 비교는 추가 출력 데이터가 다음-최상위 액세스 라인보다 하위 인덱스 벡터들에 대응하는 각각의 액세스 라인에 대한 타겟 데이터 값을 포함하는지 여부의 결정 및 비교를 반복하는 단계 그리고 만약 개별 출력 데이터가 타겟 데이터 값을 포함하면, 타겟 데이터 값을 저장하는 개별 액세스 라인에 결합된 메모리 셀들의 그룹내 메모리 셀에 결합된 감지 라인의 위치를 결정하는 단계를 포함할 수 있다.
만약 감지 데이터가 타겟 데이터 값을 포함하지 않으면, 방법은 메모리 셀들의 어레이에 결합된 감지 회로부로 다른 액세스 라인에 결합된 메모리 셀들의 그룹에 저장된 데이터를 감지하는 단계를 포함할 수 있다. 다른 액세스 라인은 특정 액세스 라인보다 하위 인덱스 벡터들에 대응할 수 있다. 만약 감지 데이터가 타겟 데이터 값을 포함하지 않으면, 방법은 다른 액세스 라인에 결합된 메모리 셀들의 그룹으로부터 감지된 데이터가 타겟 데이터 값을 포함하는지를 결정하기 위해 감지 회로부로 연산을 수행하는 단계를 포함할 수 있다 (예를 들어, 다음-최상위 액세스 라인에 결합된 메모리 셀들상에서 BlockOR 연산을 수행하는 단계). 만약 다른 액세스 라인에 결합된 메모리 셀들의 그룹으로부터 감지된 데이터가 타겟 데이터 값을 포함하면, 방법은 타겟 데이터 값을 저장하는 다른 액세스 라인에 결합된 메모리 셀들의 그룹내 메모리 셀에 결합된 감지 라인의 위치를 결정하는 단계를 포함할 수 있다.
특정한 실시예들이 본 출원에서 예시되고 설명되었지만, 이 기술분야의 숙련자들은 동일한 결과들을 달성하기 위해 산출된 배열이 도시된 특정 실시예들로 대체될 수 있다는 것을 이해할 것이다. 본 개시는 본 개시의 하나 이상의 실시예들에서의 각색들 또는 변형들을 커버하도록 의도된다. 상기 설명은 제한적인 것이 아닌, 예시적 방식으로 이루어졌다는 것이 이해될 것이다. 상기 실시예들의 조합, 본 출원에서 특히 설명되지 않은 다른 실시예들이 상기 설명을 검토할 때 이 기술분야의 숙련자들에게 명백할 것이다. 본 개시의 하나 이상의 실시예들에서의 범위는 상기 구조들 및 방법들이 사용되는 다른 애플리케이션들을 포함한다. 그러므로, 본 개시의 하나 이상의 실시예들에서의 범위는 이러한 청구항들이 자격을 가진 등가물들의 전체 범위와 함께, 첨부된 청구항들을 참조하여 결정되어야 한다.
앞서 말한 상세한 설명에서, 몇몇 특징들은 개시를 간소화하기 위해 단일 실시예에서 함께 그룹핑된다. 개시의 이러한 방법은 본 개시의 개시된 실시예들이 각각의 청구항에서 명확히 제시된 것보다 다수의 특징들을 사용해야 한다는 의도를 반영한 것으로서 해석되지 않는다. 오히려, 다음의 청구항들이 반영함에 따라, 본 발명의 주제는 단일의 개시된 실시예의 모든 특징들보다 적게 있다. 따라서, 다음의 청구항들은 상세한 설명으로 통합되며, 각각의 청구항은 별개의 실시예로서 자체로 성립된다.

Claims (54)

  1. 극치 값(extremum value)을 식별하기 위한 방법에 있어서,
    메모리 어레이내 벡터들로서 저장된 일련의 N 데이터 값들을 포함하는 복수의 메모리 셀 상에 저장된 데이터 값들의 극치 값의 위치를 결정하는 단계를 포함하며, 상기 일련의 N 데이터 값들은 특정 액세스 라인에 결합된 메모리 셀들의 그룹내에 저장되고(N은 1보다 큰 정수임), 상기 복수의 메모리 셀 상에 저장된 데이터 값들의 극치 값의 위치를 결정하는 단계는:
    상기 일련의 N 데이터 값들이 타겟 데이터 값을 저장하는지 여부를 결정하는 단계; 및
    만약 상기 일련의 N 데이터 값들이 상기 타겟 데이터 값을 포함하면, 상기 일련의 N 데이터 값들을 다른 액세스 라인에 결합된 다른 그룹의 메모리 셀들에 저장된 다른 일련의 N 데이터 값들에 비교하는 단계를 포함하며, 상기 극치 값의 위치를 결정하기 위한 다수의 연산(operation)들은 N의 값에 대하여 일정하게 유지되는, 방법.
  2. 청구항 1에 있어서, 상기 극치 값을 결정하기 위한 상기 연산들의 수는 상기 벡터들의 길이(length)에 대하여 변화하는, 방법.
  3. 청구항 1에 있어서, 상기 메모리 어레이내 상기 벡터들은 비트 벡터(bit vector)들이고, 각각의 비트 벡터는 개별 수치 값을 나타내는, 방법.
  4. 청구항 1에 있어서, 상기 극치 값의 결정된 위치에 기반된 감지 라인을 판독함으로써 상기 극치 값을 식별하는 단계를 포함하는, 방법.
  5. 청구항 1 내지 4 중 어느 하나의 청구항에 있어서, 상기 일련의 N 데이터 값들의 각각의 데이터 값은 일련의 N 감지 라인들의 개별 감지 라인에 결합된 개별 복수개의 메모리 셀들에 저장되는, 방법.
  6. 장치에 있어서,
    메모리 셀들의 어레이;
    상기 어레이에 결합된 제어기로서,
    감지 회로부가 제 1 수의 메모리 셀들 중 하나이상이 타겟 데이터 값을 저장하는지를 결정하기 위해 제 1 액세스 라인에 결합된 상기 제 1 수의 메모리 셀들을 감지하고, 상기 제 1 액세스 라인은 상기 어레이에 저장된 다수의 비트 벡터들 중 가장 높은 인덱스(hightest index)에 대응되고; 상기 다수의 비트 벡터들 중 하위 인덱스(lower index)에 대응하는 제 2 액세스 라인에 결합된 제 2 수의 메모리 셀들을 감지하고;
    상기 타겟 데이터 값이 상기 제 1 수의 메모리 셀들 중 하나 이상의 메모리 셀들에 저장된지의 결정에 응답하여, 상기 제 1 수의 메모리 셀들에 저장된 데이터를 상기 제 2 수의 메모리 셀들에 저장된 데이터에 비교하고; 및
    상기 비교의 결과에 응답하여 상기 제 1 수의 메모리 셀들 중 하나 이상의 메모리 셀이 상기 타겟 데이터 값을 저장하고 그리고 또한 상기 타겟 데이터 값을 저장하는 상기 제 2 수의 메모리 셀들의 메모리 셀과 동일한 감지라인에 결합된지를 표시하고, 상기 메모리 셀들의 어레이에 상기 비교 결과의 저장을 하게금 구성된, 상기 제어기를 포함하는, 장치.
  7. 메모리 셀들의 어레이내 벡터들로서 저장된 일련의 데이터에서 극치(extremum)를 식별하기 위한 방법에 있어서, 상기 방법은
    상기 메모리 셀들의 어레이에 결합된 감지 회로부로, 특정 액세스 라인에 결합된 상기 메모리 셀들의 그룹내 저장된 데이터를 감지하는 단계;
    상기 감지된 데이터가 타겟 데이터 값(target data value)을 포함하는지를 결정하기 위해서 상기 감지 회로부로 연산을 수행하는 단계; 및
    만약 상기 감지된 데이터가 상기 타겟 데이터 값을 포함하면, 상기 타겟 데이터 값을 저장하는 상기 메모리 셀들의 그룹내 메모리 셀에 결합된 감지 라인의 위치를 결정하는 단계를 포함하며, 상기 결정은 상기 특정 액세스 라인에 결합된 상기 메모리 셀들의 상기 그룹내 저장된 상기 데이터의, 다른 액세스 라인에 결합된 메모리 셀들의 그룹내 저장된 데이터에의 비교를 포함하는, 방법.
  8. 청구항 7에 있어서, 상기 감지된 데이터가 타겟 데이터 값을 저장하는지를 결정하기 위해 상기 감지 회로부로 연산을 수행하는 단계는 상기 감지 회로부로 BlackOR 연산을 수행하는 단계를 포함하는, 방법.
  9. 청구항 8에 있어서, 상기 감지 회로부의 누산기(accumulator)로 BlockOR 연산을 수행하는 단계는:
    I/O 라인을 상기 타겟 데이터 값에 대응하는 레벨로 차징하는 단계(charging);
    복수개의 감지 증폭기들로부터 감지된 데이터를 상기 I/O 라인으로 전송하는 단계; 및
    상기 I/O 라인의 레벨이 상기 감지된 데이터 전송에 응답하여 변하는지 여부를 결정하는 단계를 포함하는, 방법.
  10. 청구항 9에 있어서, 상기 I/O 라인의 레벨이 상기 감지된 데이터 전송에 응답하여 변하는지 여부를 결정하는 단계는 보조 감지 증폭기로, 상기 레벨이 적어도 임계량(threshold amount) 만큼 변화하는지를 검출하는 단계를 포함하고, 상기 I/O 라인의 레벨이 상기 임계량 보다 더 변화하는 것은 상기 감지된 데이터가 상기 타겟 데이터 값을 저장한다는 것을 나타내는, 방법.
  11. 청구항 7 내지 10항 중 어느 하나의 청구항에 있어서, 만약 상기 감지된 데이터가 상기 타겟 데이터 값을 포함하지 않는다면,
    상기 메모리 셀들의 어레이에 결합된 상기 감지 회로부로 상기 다른 액세스 라인에 결합된 상기 메모리 셀들의 그룹에 저장된 데이터를 감지하는 단계로서, 상기 다른 액세스 라인은 상기 특정 액세스 라인보다 하위 인덱스의 벡터들에 해당하는, 상기 감지하는 단계;
    상기 다른 액세스 라인에 결합된 상기 메모리 셀들의 그룹으로부터 감지된 데이터가 상기 타겟 데이터 값을 포함하는지를 결정하기 위해 상기 감지 회로부로 연산을 수행하는 단계; 및
    만약 상기 다른 액세스 라인에 결합된 상기 메모리 셀들의 그룹으로부터 감지된 데이터가 상기 타겟 데이터 값을 포함하면, 상기 타겟 데이터 값을 저장하는 상기 다른 액세스 라인에 결합된 상기 메모리 셀들의 그룹내 메모리 셀에 결합된 감지 라인의 위치를 결정하는 단계를 더 포함하는, 방법.
  12. 장치에 있어서,
    감지 라인들을 따라서 수치 값들을 비트-벡터(bit-vector)들로 저장하는 메모리 셀들의 어레이; 및
    상기 어레이에 결합된 제어 회로부로서:
    상기 메모리 셀들의 어레이에 결합된 감지 회로부로, 특정 액세스 라인에 결합된 상기 메모리 셀들의 그룹내 저장된 데이터를 감지하는 단계;
    상기 감지된 데이터가 타겟 데이터 값(target data value)을 포함하는지를 결정하기 위해서 상기 감지 회로부로 연산을 수행하는 단계; 및
    상기 감지된 데이터가 상기 타겟 데이터 값을 포함하는 것에 응답하여, 상기 타겟 데이터 값을 저장하는 상기 메모리 셀들의 그룹내 메모리 셀에 결합된 감지 라인의 위치를 결정하는 단계를 제어하도록 구성된, 상기 제어 회로부를 포함하며, 상기 결정은 상기 특정 액세스 라인에 결합된 상기 메모리 셀들의 상기 그룹내 저장된 상기 데이터의, 다른 액세스 라인에 결합된 메모리 셀들의 그룹내 저장된 데이터에의 비교를 포함하는, 장치.
  13. 청구항 12에 있어서, 상기 제어 회로부는
    상기 감지된 데이터가 상기 타겟 데이터 값을 포함하는지를 결정하기 위해서 상기 감지 회로부로 BlackOR 연산을 수행하는 단계를 제어하도록 더 구성되는, 장치.
  14. 청구항 13에 있어서, 상기 제어 회로부는:
    I/O 라인을 상기 타겟 데이터 값에 대응하는 레벨로 차징하는 단계(charging);
    복수개의 누산기들로부터 상기 감지된 데이터를 상기 I/O 라인으로 전송하는 단계; 및
    상기 I/O 라인의 레벨이 상기 감지된 데이터 전송에 응답하여 변하는지 여부를 결정하는 단계에 의해 상기 감지 회로부의 누산기로 BlockOR 연산을 수행하는 단계를 제어하도록 더 구성되는, 장치.
  15. 청구항 12 내지 14항 중 어느 하나의 청구항에 있어서, 상기 메모리 셀들의 그룹은 상기 메모리 셀들의 어레이의 로우(row)를 포함하고, 각각의 상기 비트-벡터들은 상기 메모리 셀들의 어레이의 개별 컬럼(column)에 저장되고, 상기 로우내 각각의 메모리 셀은 복수개의 감지 라인들의 개별 감지 라인에 결합되는, 장치.
  16. 장치에 있어서,
    감지 라인들을 따라서 수치 값들을 비트-벡터(bit-vector)들로 저장하는 메모리 셀들의 어레이;
    상기 어레이에 결합된 제어 회로부로서:
    제 1 액세스 라인에 결합된 제 1 수의 메모리 셀들이 타겟 데이터 값을 저장하는지 여부의 결정;
    AND 연산을 이용하여, 상기 제 1 액세스 라인에 결합되고 최상위 비트-데이터를 저장하는 상기 제 1 수의 메모리 셀들 각각의 값들의, 제 2 액세스 라인에 결합되고 제2-최상위 비트-데이터를 저장하는 제 2 수의 메모리 셀들 각각의 대응하는 값들에 대한 비교;
    상기 AND 연산으로부터 획득된 값들을 상기 어레이내 비트-마스크로 기록되도록 하고;
    다수의 AND 연산들을 이용하여, 상기 타겟 데이터 값을 저장하는 상기 액세스 라인들의 어느 것에도 결합된 메모리 셀들이 없을 때까지, 제 1 액세스 라인에 결합되고 다음-최상위(next-most-significant) 데이터 값들을 저장하는 다수의 메모리 셀들의, 제 2 액세스 라인에 결합되고 이전-최상위(prior-most-significant) 데이터 값들을 저장하는 메모리 셀들에 대한 다수의 비교들의 반복;
    상기 비교들에 기초하여 상기 어레이내 감지 라인에 결합된 어느 메모리 셀들이 극치값을 저장하는지의 결정; 및
    상기 감지 라인에 결합된 상기 결정된 메모리 셀들을 판독함으로써 상기 어레이의 극치 값의 식별을 하도록 구성되는, 상기 제어 회로부; 및
    상기 어레이에 결합된 감지 회로부로서,
    상기 제 1 액세스 라인에 결합된 최상위 데이터 값들을 저장하는 다수의 메모리 셀들, 상기 제 2 액세스 라인에 결합된 제 2-최상위 데이터 값들을 저장하는 다수의 메모리 셀들, 및 추가의 액세스 라인들에 결합되고 그 다음 순위의(subsequently decreasing significance) 데이터 값을 저장하는 다수의 메모리 셀들을 감지하도록 구성되는, 상기 감지 회로부를 포함하는, 장치.
  17. 청구항 16에 있어서, 상기 제 1 수의 메모리 셀들이 상기 타겟 데이터 값을 포함하는지 여부의 결정은:
    메모리 어레이에 결합되며 전압으로 상기 메모리 어레이의 입력/출력(IO) 라인의 차징을 야기하도록 구성되는 제어 회로부; 및
    상기 메모리 어레이에 결합되는 감지 회로부로서:
    각각의 쌍들의 상보적 감지 라인들에 결합된 다수의 1차 감지 증폭기들;
    상기 다수의 1차 감지 증폭기들에 결합된 다수의 누산기들; 및
    상기 IO 라인에 결합되며 상기 어레이에 저장된 데이터가 상기 데이터 값과 일치하는지를 결정하기 위해 상기 어레이의 선택된 디코드 라인들의 활성화에 응답하여 상기 IO 라인의 전압이 변하는지 여부를 감지하도록 구성된 2차 감지 증폭기를 포함한, 상기 감지 회로부에 의해 수행되는, 장치.
  18. 장치에 있어서,
    감지 라인들을 따라서 수치 값들에 대응하는 N 수의 비트-벡터들을 저장하는 메모리 셀들의 어레이(N은 1보다 큰 정수임);
    상기 어레이에 결합된 감지 회로부로서,
    제 1 수의 메모리 셀들의 메모리 셀들내 극치 값과 관련된 데이터 값이 있는지를 결정하기 위해 최상위 비트 데이터를 저장하는 액세스 라인에 결합된 상기 제 1 수의 메모리 셀들을 감지하고; - 상기 극치 값과 관련된 상기 데이터 값은 타겟 데이터 값임 -
    제 2-최상위 비트 데이터를 저장하는 제 2 액세스 라인에 결합된 제 2 수의 메모리 셀들을 감지하고;
    상기 제 1 수의 메모리 셀들에 저장된 데이터 값들을 대응하는 상기 제 2 수의 메모리 셀들에 저장된 데이터 값들에 비교하도록 구성된, 상기 감지 회로부;
    상기 어레이에 결합된 제어 회로부로서:
    상기 비트-벡터들에 대응하는 최하위(least-significant) 비트 데이터를 저장하는 메모리 셀들에 결합된 특정 액세스 라인이 감지될 때까지 이전-최상위 액세스 라인들에 결합된 메모리 셀들과 다음-최상위 액세스 라인들에 결합된 메모리 셀들의 비교 및 감지를 반복하는 단계;
    목적지 액세스 라인에 결합된 셀들에 저장된 비트-마스크에 기초하여 어느 감지 라인들이 극치 값을 저장하는 메모리 셀들에 결합된지를 결정하는 단계; 및
    상기 목적지 액세스 라인에 결합된 상기 셀들에 저장된 상기 비트-마스크에 기초하여 감지 라인에 결합된 메모리 셀들을 판독함으로써 극치 값들을 식별하는 단계를 제어하도록 구성되는, 상기 제어 회로부를 포함하는, 장치.
  19. 청구항 18에 있어서, 상기 최하위 비트 데이터를 저장하는 상기 메모리 셀들에 결합된 상기 특정 액세스 라인에 도달하기 위한 다수의 반복들은 상기 비트-벡터들의 비트-길이(bit-length)와 관련되는, 장치.
  20. 장치에 있어서,
    N 수의 비트-벡터들을 저장하는 메모리 셀들의 어레이(N은 1보다 큰 정수임);
    상기 어레이에 결합된 제어 회로부로서:
    제 1 수의 메모리 셀들의 메모리 셀들내 극치 값과 관련된 데이터 값이 있는지를 결정하기 위해 최상위 비트 데이터를 저장하는 액세스 라인에 결합된 상기 제 1 수의 메모리 셀들을 감지하는 단계로서, 상기 극치 값과 관련된 상기 데이터 값은 타겟 데이터 값이며, 상기 결정은;
    프리차지 전압으로 상기 어레이의 로컬 입력/출력(LIO) 라인의 프리차지하는 단계; 및
    상기 제 1 수의 메모리 셀들의 선택적 활성화; 및
    상기 선택적으로 활성화된 제 1 수의 메모리 셀들의 활성화에 응답하여 상기 LIO 라인의 프리차지 전압이 변하는지 여부를 결정하는 단계;를 포함하는, 상기 제 1 수의 메모리 셀들을 감지하는 단계;
    제 2-최상위 비트 데이터를 저장하는 제 2 액세스 라인에 결합된 제 2 수의 메모리 셀들을 감지하는 단계;
    상기 제 1 수의 메모리 셀들에 저장된 데이터 값들을 대응하는 상기 제 2 수의 메모리 셀들에 저장된 데이터 값들에 비교하는 단계;
    최하위 비트-벡터들을 저장하는 메모리 셀들에 결합된 액세스 라인이 도달될 때까지 이전-최상위 액세스 라인들에 결합된 메모리 셀들과 다음-최상위 액세스 라인들에 결합된 메모리 셀들의 비교 및 감지를 반복하는 단계;
    목적지 로우에 저장된 비트-마스크에 기초하여 어느 감지 라인들이 극치 값을 저장하는 메모리 셀들에 결합된지를 결정하는 단계;
    상기 목적지 로우에 저장된 상기 비트-마스크에 기초하여 감지 라인에 결합된 메모리 셀들을 판독함으로써 극치 값들을 식별하는 단계를 제어하도록 구성되는, 상기 제어 회로부를 포함하는, 장치.

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