TWI540587B - 用於識別儲存於記憶體單元陣列中的極值之裝置與方法 - Google Patents

用於識別儲存於記憶體單元陣列中的極值之裝置與方法 Download PDF

Info

Publication number
TWI540587B
TWI540587B TW103136908A TW103136908A TWI540587B TW I540587 B TWI540587 B TW I540587B TW 103136908 A TW103136908 A TW 103136908A TW 103136908 A TW103136908 A TW 103136908A TW I540587 B TWI540587 B TW I540587B
Authority
TW
Taiwan
Prior art keywords
coupled
memory cells
access line
line
stored
Prior art date
Application number
TW103136908A
Other languages
English (en)
Other versions
TW201523627A (zh
Inventor
凱爾Ｂ 惠勒
Original Assignee
美光科技公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 美光科技公司 filed Critical 美光科技公司
Publication of TW201523627A publication Critical patent/TW201523627A/zh
Application granted granted Critical
Publication of TWI540587B publication Critical patent/TWI540587B/zh

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4094—Bit-line management or control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/406—Management or control of the refreshing or charge-regeneration cycles
    • G11C11/40622—Partial refresh of memory arrays
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4091—Sense or sense/refresh amplifiers, or associated sense circuitry, e.g. for coupled bit-line precharging, equalising or isolating
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1006—Data managing, e.g. manipulating data before writing or reading out, data bus switches or control circuits therefor
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/12—Bit line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, equalising circuits, for bit lines
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
    • G11C7/065—Differential amplifiers of latching type

Description

用於識別儲存於記憶體單元陣列中的極值之裝置與方法
本發明大體上係關於半導體記憶體及方法，且更特定言之係關於與識別儲存於一記憶體單元陣列中之一極值有關之裝置及方法。
記憶體器件通常經提供為電腦或其他電子系統中之內部、半導體、積體電路。存在不同類型之記憶體，其等包含揮發性記憶體及非揮發性記憶體。揮發性記憶體可需要電力來維持其資料(例如，主機資料、錯誤資料等等)，且尤其包含隨機存取記憶體(RAM)、動態隨機存取記憶體(DRAM)、靜態隨機存取記憶體(SRAM)、同步動態隨機存取記憶體(SDRAM)及閘流體隨機存取記憶體(TRAM)。非揮發性記憶體可藉由在不供電時保留儲存之資料而提供持續資料，且可尤其包含NAND快閃記憶體、NOR快閃記憶體、及電阻可變式記憶體(諸如，相變隨機存取記憶體(PCRAM)、電阻式隨機存取記憶體(RRAM)及磁阻式隨機存取記憶體(MRAM)，諸如自旋扭矩傳遞式隨機存取記憶體(STT RAM))。
電子系統常包含數個處理資源(例如，一或多個處理器)，其等可擷取及執行指令且將所執行之指令之結果儲存至一適當位置。一處理器可包括數個功能單元，諸如算術邏輯單元(ALU)電路、浮點單元 (FPU)電路及/或一組合邏輯塊(在本文中稱為功能單元電路(FUC))，其等可用來藉由執行邏輯運算(諸如，資料之AND、OR、NOT、NAND、NOR及XOR運算(例如，一或多個運算元))執行指令。舉例而言，FUC可用來執行算術運算，諸如運算元之加、減、乘及/或除。
在一電子系統中之數個組件可涉及提供指令至FUC以執行。可(例如)藉由一處理資源(諸如一控制器及/或主機處理器)產生指令。資料(例如，將對其執行指令之運算元)可儲存於FUC可存取之一記憶體陣列中。指令及/或資料可自記憶體陣列擷取且在FUC開始前定序及/或緩衝以對資料執行指令。此外，由於可透過FUC按一或多個時脈循環執行不同類型之操作，故亦可定序及/或緩衝指令及/或資料之中間結果。
執行指令(例如，作為程序執行之部分)可涉及執行操作(諸如比較操作)，且結果可提供(例如，報告)至處理資源(例如，作為一演算法之執行流程)。比較操作可包含識別一組N個資料值之一極值(例如，一最大值及/或最小值)。歸因於各元素與至少另一個值之比較來判定哪個較大及/或較小，比較操作之數目可係O(N)個操作。
100‧‧‧運算系統
110‧‧‧主機
120‧‧‧記憶體器件
130‧‧‧記憶體陣列
140‧‧‧控制電路
142‧‧‧位址電路
144‧‧‧I/O電路
146‧‧‧列解碼器
148‧‧‧寫入電路
150‧‧‧感測電路
152‧‧‧行解碼器
154‧‧‧控制匯流排
156‧‧‧I/O匯流排
201‧‧‧記憶體陣列
203-1‧‧‧記憶體單元
203-2‧‧‧記憶體單元
203-3‧‧‧記憶體單元
203-4‧‧‧記憶體單元
203-5‧‧‧記憶體單元
203-6‧‧‧記憶體單元
203-7‧‧‧記憶體單元
203-8‧‧‧記憶體單元
203-9‧‧‧記憶體單元
203-10‧‧‧記憶體單元
203-11‧‧‧記憶體單元
203-12‧‧‧記憶體單元
203-13‧‧‧記憶體單元
203-14‧‧‧記憶體單元
203-15‧‧‧記憶體單元
203-16‧‧‧記憶體單元
203-17‧‧‧記憶體單元
203-18‧‧‧記憶體單元
203-19‧‧‧記憶體單元
203-20‧‧‧記憶體單元
203-T‧‧‧記憶體單元
204-1‧‧‧存取線
204-2‧‧‧存取線
204-3‧‧‧存取線
204-4‧‧‧存取線
204-5‧‧‧存取線
205-1‧‧‧感測線
205-2‧‧‧感測線
205-3‧‧‧感測線
205-4‧‧‧感測線
205-S‧‧‧感測線
206-1‧‧‧感測放大器
206-2‧‧‧感測放大器
206-3‧‧‧感測放大器
206-4‧‧‧感測放大器
206-U‧‧‧感測放大器
208-1‧‧‧電晶體
208-2‧‧‧電晶體
208-3‧‧‧電晶體
208-4‧‧‧電晶體
208-V‧‧‧電晶體
210-1‧‧‧行解碼線
210-2‧‧‧行解碼線
210-3‧‧‧行解碼線
210-4‧‧‧行解碼線
210-W‧‧‧行解碼線
212‧‧‧副感測放大器
231-1‧‧‧累加器
231-2‧‧‧累加器
231-3‧‧‧累加器
231-4‧‧‧累加器
231-X‧‧‧累加器
266‧‧‧輸入/輸出線/局域I/O線
302‧‧‧存取器件
303‧‧‧儲存元件
304-0‧‧‧字線
304-1‧‧‧字線
304-2‧‧‧字線
304-3‧‧‧字線
304-4‧‧‧字線
304-N‧‧‧字線
305-1‧‧‧互補感測線
305-2‧‧‧互補感測線
306‧‧‧感測放大器
307-1‧‧‧傳送電晶體
307-2‧‧‧傳送電晶體
308-1‧‧‧電晶體
308-2‧‧‧電晶體
309-1‧‧‧電晶體
309-2‧‧‧電晶體
311-1‧‧‧信號
311-2‧‧‧信號
312-1‧‧‧負控制信號
312-2‧‧‧正控制信號
313‧‧‧反轉信號
314-1‧‧‧電晶體
314-2‧‧‧電晶體
316-1‧‧‧電晶體
316-2‧‧‧電晶體
317-1‧‧‧共同節點
317-2‧‧‧共同節點
330‧‧‧記憶體陣列
331‧‧‧累加器
470‧‧‧方塊
472‧‧‧方塊
574‧‧‧方塊
576‧‧‧方塊
578‧‧‧方塊
圖1係根據本發明之數項實施例具有包含一記憶體裝置之一運算系統之形式之一裝置之一方塊圖。
圖2繪示根據本發明之數項實施例耦合至感測電路之一記憶體陣列之一部分之一示意圖。
圖3繪示根據本發明之數項實施例耦合至感測電路之一記憶體陣列之一部分之一示意圖。
圖4繪示根據本發明之數項實施例用於識別一極值之一方法之一實例。
圖5繪示根據本發明之數項實施例用於識別一極值之一方法之一 實例。
本發明包含與識別儲存於一記憶體陣列中之一極值(例如，一最大值或最小值)相關之裝置及方法。一實例方法可包含判定在一記憶體陣列中儲存為向量(例如，位元向量)之一組N個資料值之一極值之一位置。極值之位置之判定可包含相對於N之一值保持恆定之數個操作。舉例而言，用於判定對於在一記憶體陣列中儲存為向量之十個資料值之極值之操作數目可相同於用於判定對於在該記憶體陣列中儲存為向量之一百個資料值之極值之操作數目。方法可包含藉由讀取耦合至一感測線之記憶體單元(其等儲存極值)而判定極值。
本發明之數項實施例可提供益處，諸如判定一極值(例如，一最大值及/或一最小值)之一位置及判定極值。舉例而言，數項實施例可提供判定一記憶體陣列中哪個感測線經耦合至儲存一極值之記憶體單元，其中各感測線耦合至儲存代表一十進制(10)數值之一位元向量之各別複數個記憶體單元。耦合至儲存最高有效資料(例如，位元資料)之記憶體單元之一存取線係指耦合至儲存最高指數之位元向量之資料值之記憶體單元之存取線。舉例而言，位元向量01可代表一數值十進制(10)值「1」，同時位元向量11可代表一數值十進制(10)值「3」。在這兩個情況(即，位元向量01及11)中，一二進制資料值「1」儲存於對應於最高指數之位元向量之記憶體單元中。在定位一極值(例如，一最大值)中，可判定耦合至儲存一目標資料值之一記憶體單元之最高指數存取線。一最大值及/或最小值之此一識別可與執行數個邏輯運算(例如，AND、NOT、NOR、NAND、XOR等等)相關聯。然而，實施例不限於此等實例。
可藉由相對於數個存取線之一資料累加(例如，見圖3所討論之一累加器)執行數個邏輯運算。舉例而言，可執行判定一目標值(例如， 當判定一最大值時，目標值為一二進制1；及/或當判定一最小值時，目標值一二進制0)是否儲存於耦合至一存取線之一記憶體單元中。舉例而言，若由儲存於耦合至圖2中之感測線205-2之記憶體單元中之位元向量0011代表一十進制(10)數值，且目標資料值係「1」，則對應於耦合至儲存目標資料值之一記憶體單元之位元向量之最高指數存取線將係存取線204-3(由於其耦合至記憶體單元203-10，記憶體單元203-10儲存位元向量中第一個「1」)。
在本發明之下列實施方式中，參照形成本發明之一部分之隨附圖式，且其中藉由繪示之方式展示如何實踐本發明之一或多項實施例。足夠充分地描述此等實施例以使一般技術者能夠實踐本發明之實施例，且將理解在不脫離本發明之範疇的情況下，可利用其他實施例及可做出程序、電子及/或結構改變。如在本文中所使用，指定符「N」、「P」、「R」等等(尤其相對於圖式中之元件符號)可指示可包含如此指示之數個特定特徵。如在本文中所使用，「數個」一特定事物可係指一或多個此等事物(例如，數個記憶體陣列可係指一或多個記憶體陣列)。
圖在本文中遵循一編號習慣，其中第一數字(或最前面的數字)對應於圖式編號，且剩餘數字識別圖式中之一元件或組件。可藉由使用相同數字識別不同圖之間的相同元件或組件。舉例而言，130可指圖1中之元件「30」，且一相同元件可在圖2中稱為230。將瞭解在本文之各種實施例中展示之元件可經添加、交換及/或消除以提供本發明之數項額外實施例。另外，將瞭解在圖中所提供之元件之比例及相對尺度意在繪示本發明之特定實施例，且不應呈一限制意義。
圖1係根據本發明之數項實施例具有包含一記憶體器件120之一運算系統100之形式之一裝置之一方塊圖。如在本文中所使用，一記憶體器件120、一記憶體陣列130及/或感測電路150亦可單獨被視為一 「裝置」。
系統100包含耦合至記憶體器件120之一主機110，記憶體器件120包含一記憶體陣列130。主機110可係一主機系統(諸如一個人膝上型電腦、一桌上型電腦、一數位相機、一行動電話或一記憶體讀卡機，此外尚有各種其他類型之主機)。主機110可包含一系統主機板及/或底板，且可包含數個處理資源(例如，一或多個處理器、微處理器或一些其他類型之控制電路)。系統100可包含單獨積體電路或主機110與記憶體器件120兩者可係在相同積體電路上。系統100可係(例如)一伺服器系統及/或一高效能運算(HPC)系統及/或其之一部分。儘管在圖1中展示之實例繪示具有一馮．諾依曼(Von Neumann)架構，但本發明之實施例可在非馮．諾依曼架構中(例如，一杜林(Turing)機)實施，該等架構可不包含經常與一馮．諾依曼架構相關聯之一或多個組件(例如，CPU、ALU等等)。
為清晰起見，系統100已經簡化以主要關注與本發明具有特定關聯之特徵。記憶體陣列130可係(例如)一DRAM陣列、SRAM陣列、STT RAM陣列、PCRAM陣列、TRAM陣列、RRAM陣列、NAND快閃陣列及/或NOR快閃陣列。陣列130可包括配置於由存取線(在本文中稱為列線、字線或選擇線)耦合之列及由感測線(在本文中稱為位元線、數位線或資料線)耦合之行中之記憶體單元。儘管在圖1中展示一單一陣列130，但實施例不如此限制。舉例而言，記憶體器件120可包含數個陣列130(例如，數個DRAM記憶體單元庫(banks of DRAM cells))。結合圖2及圖3描述一實例DRAM陣列。
記憶體器件120包含位址電路142來鎖存在一I/O匯流排156(例如，一資料匯流排)上通過I/O電路144所提供之位址信號。位址信號由一列解碼器146及一行解碼器152接收且解碼以存取記憶體陣列130。可藉由使用感測電路150來感測感測線上之電壓/或電流改變而 自記憶體陣列130讀取資料。感測電路150可讀取且鎖存來自記憶體陣列130之一頁(例如，列)資料。I/O電路144可用來在I/O匯流排156上與主機110雙向資料通信。寫入電路148係用於將資料寫入記憶體陣列130。
控制電路140解碼自主機110藉由控制匯流排154提供之信號。此等信號可包含用來控制對記憶體陣列130執行之操作(包含資料讀取、資料寫入及資料清除操作)之晶片啟用信號、寫入啟用信號及位址鎖存信號。在各種實施例中，控制電路140負責執行來自主機110之指令。控制電路140可係一狀態機、一定序器或某種其他類型之控制器(例如，一晶粒上控制器)。
在下文中結合圖2、圖3及圖4進一步描述感測電路150之一實例。舉例而言，在數項實施例中，感測電路150可包括數個感測放大器(例如，在圖2中展示之感測放大器206-1......206-P或在圖3中展示之感測放大器306)及數個累加器(例如，在圖2中展示之累加器231-1至231-X及在圖3中展示之累加器331)。如在圖3中繪示，累加器可包括交叉耦合之電晶體，該等電晶體可充當一資料鎖存器且可耦合至用於執行若干邏輯運算(例如，AND、NOT、NOR、NAND、XOR等等)之其他感測電路。在數項實施例中，感測電路(例如，150)可用來使用儲存於陣列130中之資料作為輸入而執行一AND運算且將邏輯運算之結果回存至陣列130中，而不經由一感測線位址存取傳送(例如，不發射一行解碼信號)。如此，可在陣列130內使用感測電路150執行各種運算功能，而非藉由處理感測電路外部之資源(例如，藉由與主機110及/或其他處理電路(諸如定位於器件120上(例如，在控制電路140或別處上)之ALU電路)相關聯之一處理器)而執行各種運算功能。在各種先前方法中，與一運算元相關聯之資料(例如)將經由電路自記憶體讀入且經由局域I/O線提供至外部ALU電路。外部ALU電路將使用運算元來執行運算，且經由局域I/O線將結果傳輸回至陣列。相反地，在本 發明之數項實施例中，感測電路(例如，150)可經組態以執行儲存於記憶體(例如，陣列130)中之資料上之邏輯運算，且將結果儲存至記憶體，而不啟用耦合至感測電路之一單獨局域I/O線。舉例而言，局域I/O可行進離開陣列130之晶片邊界至一晶片之其他部分或在一積體電路中至除陣列外之組件。
圖2繪示根據本發明之數項實施例耦合至感測電路之一記憶體陣列201之一部分之一示意圖。記憶體陣列201之記憶體單元(大體稱為記憶體單元203)經配置於耦合至存取線(例如，字線)204-1、204-2、204-3、204-4及204-5之列及耦合至感測線(例如，數位線)205-1、205-2、205-3、205-4、205-S之行中。舉例而言，存取線204-1包含記憶體單元203-1、203-2、203-3、203-4......203-T。記憶體陣列201不限於特定數目個存取線及/或感測線。儘管未繪示，但記憶體單元之各行可與一對應互補感測線對相關聯。
記憶體單元之各行可耦合至一感測放大器206-1、206-2、206-3、206-4、......、206-U。感測放大器206-1至206-U經由電晶體208-1、208-2、208-3、208-4、......、208-V耦合至輸入/輸出線266(I/O，例如，局域I/O)。記憶體單元之各行可耦合至一累加器231-1、231-2、231-3、231-4、......、231-X。行解碼線210-1至210-W耦合至電晶體208-1、208-2、208-3、208-4、......、208-V之閘極，且可經選擇性地啟動以將由各別感測放大器206-1至206-U感測之資料傳輸至副感測放大器212。
儲存於陣列之各記憶體單元中之資料值(例如，二進制值)可經配置使得一位元向量垂直儲存於陣列中。舉例而言，若耦合至感測線205-1之記憶體單元將儲存代表十進制(10)數值「1」之一位元向量，則儲存於記憶體單元203-1、203-5、203-9及203-13中之二進制資料值分別可係「0」、「0」、「0」及「1」(如在圖2中展示為一實例)。作為 進一步實例，記憶體單元203-2、203-6、203-10及203-14可儲存資料值(例如，分別儲存於耦合至感測線205-2之各遞減記憶體單元中之二進制資料值「0」、「0」、「1」及「1」)以儲存代表一十進制(10)數值(例如，十進制(10)值)3。繼續圖2中展示之實例，耦合至感測線205-3之記憶體單元可儲存代表十進制(10)數值2之一位元向量(例如，二進制資料值「0」、「0」、「1」及「0」可分別儲存於記憶體單元203-3、203-7、203-11及203-15中)且耦合至感測線205-4之記憶體單元可儲存代表十進制(10)數值1之一位元向量(例如，儲存於各別記憶體單元203-4、203-8、203-12及203-16中之位元向量0001)。
如在下文進一步描述，本發明之實施例可用於判定一感測線群組中哪個(些)特定感測線包含儲存代表一極值之一位元向量之記憶體單元。舉例而言，在圖2中展示之實例中，如由儲存於各別記憶體單元203-2、203-6、203-10及203-14中之位元向量0011代表，在儲存於耦合至感測線205-1、205-2、205-3及205-4之記憶體單元中之位元向量中之最大十進制值係3。與感測線205-1相關聯之位元向量之十進制值係1(例如，0001)，與感測線205-3相關聯之位元向量之十進制值係2(例如，0010)，且與感測線205-4相關聯之位元向量之十進制值係1(例如，0001)。在圖2中展示之實例中，存取線204-1(列4)代表與儲存之位元向量相關聯之最高指數(例如，最高有效位元位置，諸如在此實例中之23)之存取線，且存取線204-4(列1)代表與儲存之位元向量相關聯之最低指數(例如，最低有效位元位置，諸如在此實例中之20)之存取線。本發明之實施例可用於判定一儲存之極值之位置。即，感測線群組中之感測線包括儲存最大資料值(例如在此實例中之感測線205-2)以及實際極值(例如，在此實例中之一十進制值3)之記憶體單元。
下面展示與識別儲存於一陣列中之記憶體單元中之一極值相關聯之偽碼之實例。舉例而言，與識別一最大值相關聯之偽碼之一實例包含：
與識別一最小值相關聯之實例偽碼包含：
如在上文展示之偽碼中闡釋，識別一極值可包含清除耦合至感 測線205-1至205-S之累加器(例如，累加器231-1至231-X)之一起始操作。清除累加器可包含在累加器中儲存一已知資料值(例如，「1」或「0」)。在一些實施例中，清除累加器可包含將儲存於耦合至一特定存取線之記憶體單元中之已知資料值讀入累加器中。舉例而言，耦合至特定存取線之記憶體單元可儲存一二進制值「1」，且二進制「1」可經讀入至各累加器，使得所有累加器儲存二進制「1」。如此，累加器可經設定至一已知資料值以使先前已儲存於累加器中之資料值零化(zero out)。如在上文之實例偽碼中指示，累加器亦可經操作以與識別一極值相關聯而反轉儲存於其中之資料值(例如，一二進制「0」可經反轉為一二進制「1」，且反之亦然)。將結合圖3進一步描述累加器(例如，231-1至231-X)之操作。
如由上文展示之實例偽碼中之「WriteRow(目的地)」指示，儲存於累加器中(例如，在清除及/或反轉後)之資料值可經寫入至耦合至一特定存取線(例如，一目的地存取線，諸如存取線204-5)之記憶體單元。舉例而言，可啟動對應於「目的地列」之存取線(例如，204-5)，且儲存於累加器231-1至231-X中之資料值可經驅動至對應感測線且經寫入至耦合至目的地列(例如，列0)之對應記憶體單元。因此，耦合至目的地列之記憶體單元可儲存一已知資料值(例如，「1」或「0」)，其可接著如在下文中進一步描述用作與識別一極值相關聯之一起始位元遮罩。
在數項實施例中，識別一極值可包含具有儲存一目標資料值(例如，二進制「1」)之一或多個記憶體單元之擁有一最高相關指數之存取線。舉例而言，可判定具有最高相關指數(例如，最高有效存取線)之存取線(例如，204-1)是否包含儲存目標資料值之一記憶體單元。(例如)可藉由將儲存於耦合至最高有效存取線204-1之記憶體單元中之資料值讀入至累加器231-1至231-X中(例如，如在上文之偽碼中展示 為「ReadRow(src[bit])」)而判定最高有效存取線是否包含儲存目標資料值之記憶體單元。可執行一「OR」運算來判定一或多個累加器是否儲存目標資料值(例如，如由在上文之偽碼中展示之「if(AccumulatorBlockOr)」指示)。
一實例「OR」運算(其可在本文中稱為一「BlockOR」運算或一「AccumulatorBlockOr」)可包含判定一目標資料值(例如，「1」)是否儲存於耦合至一特定存取線(例如，204-1)之一或多個記憶體單元中。執行一BlockOR運算可包含將耦合至副感測放大器212之局域I/O線266充電(例如，預充)至一特定電壓。I/O線266可經預充(例如，經由控制電路(諸如在圖1中展示之控制電路140)及/或感測電路(諸如在圖1中展示之電路150))至一電壓，諸如一供應電壓(例如，Vcc)或一接地電壓(例如，0V)。
一BlockOR運算可包含使用感測放大器(例如，206-1至206-U)來感測(例如，讀取)耦合至一選定存取線之記憶體單元。感測放大器可放大對應於一特定資料值(例如，「1」或「0」)之一差分電壓信號(例如，在圖3中展示之互補感測線(諸如305-1及305-2)之間)。舉例而言，一供應電壓(例如，Vcc)可對應於一邏輯1且一接地電壓可對應於一邏輯0。經感測之資料值可儲存於對應累加器中(例如，231-1至231-X)。
為執行一BlockOR運算，耦合至選定記憶體單元之行解碼線(例如，210-1至210-W)可並聯啟動(例如，使得各別電晶體208-1至208-V開啟)以將對應感測線上之電壓傳輸至局域I/O線266。感測電路(例如，SSA 212)可感測局域I/O線266之預充電壓是否回應於行解碼線之啟動而改變(例如，改變超過一臨限量)。
舉例而言，若I/O線266經預充至Vcc且耦合至選定存取線之一或多個選定記憶體單元儲存一邏輯0(例如，0V)，則SSA 212可感測在 I/O線266上之電壓之一下降(例如，降低)。替代地，若I/O線266經預充至一接地電壓且耦合至選定存取線之一或多個選定記憶體單元儲存一邏輯1(例如，Vcc)，則SSA 212可感測在I/O線266上之電壓之一上升(例如，增大)。判定耦合至一選定存取線之一或多個選定記憶體單元是否儲存一特定資料值係有效地執行一邏輯「OR」運算。如此，對應於由感測放大器206-1至206-U感測及/或儲存於累加器231-1至231-X中之資料之電壓可經並列傳輸至局域I/O線266且由SSA 212感測作為一BlockOR運算之部分。本發明之實施例不限於局域I/O線266之特定預充電壓及/或不限於對應於邏輯1或邏輯0之特定電壓值。
應注意，可對儲存於累加器中之資料值上或在儲存於感測放大器中之資料值執行BlockOR運算。舉例而言，如在圖3中展示，感測電路包含傳送電晶體307-1及307-2，該等電晶體可經關閉以將交叉耦合之電晶體對308-1/308-2及309-1/309-2與互補感測線305-1/305-2解耦。如此，在數項實施例中，由感測放大器206-1至206-U感測之資料值可經傳輸至SSA 212，而不必首先儲存於累加器231-1至231-X中。實施例不限於上文所描述之特定BlockOR運算。
在圖2中展示之實例中，對儲存於耦合之最高有效存取線204-1之記憶體單元203-1、203-2、203-3及203-4中之資料執行之一BlockOR運算將導致任何記憶體單元均未儲存目標資料值(例如，「1」)之一判定。如此，SSA 212可儲存一「0」，其可指示BlockOR之結果。BlockOR之結果可自SSA 212傳輸至其他感測電路及/或至控制電路(例如，在圖1中展示之控制電路140)。由於耦合之最高有效存取線204-1之任何記憶體單元均未儲存目標資料值，故在「if(AccumulatorBlockOR)」迴圈中展示之「WriteRow(destination)」未出現，且對儲存於耦合至下一個最高有效存取線204-2之記憶體單元203-5、203-6、203-7及203-8中之資料執行一BlockOR。舉例而言， 由耦合至存取線204-2之記憶體單元儲存之資料經讀入至累加器231-1至231-4，且經由啟動行解碼線210-1至210-4將對應電壓提供至局域I/O線266。由於耦合至存取線204-2之任何記憶體單元均未儲存一「1」，故SSA 212不會感測在I/O線266上之電壓改變之一臨限量，且SSA 212可再次儲存一「0」，而指示BlockOR運算之結果。由於耦合至存取線204-2之任何記憶體單元均未儲存目標資料值，故對耦合至下一個最高有效存取線204-3之記憶體單元203-9、203-10、203-11及203-12執行一BlockOR。在此實例中，記憶體單元203-10及203-11儲存目標資料值(例如，邏輯「1」)。如此，SSA將偵測局域I/O線266之預充電壓之一改變作為BlockOR運算之部分，而指示一或多個記憶體單元儲存目標資料值。因此，SSA 212可儲存一「1」，其可指示BlockOR之結果(例如，一或多個記憶體單元經判定儲存一邏輯「1」)。結果指示存取線204-3係具有一或多個記憶體單元耦合至其以儲存目標資料值之最高指數存取線。
根據上文展示之實例偽碼，儲存於存取線204-3之記憶體單元203-9、203-10、203-11及203-12中之資料值經寫入至目的地列204-5之對應記憶體單元(例如，作為在第一「if」子句中之「WriteRow(destination)」步驟)。如此，儲存於記憶體單元203-9、203-10、203-11及203-12中之資料值(其等經讀入至各別累加器231-1、231-2、231-3及231-4中)經寫入至目的地列204-5之記憶體單元203-17、203-18、203-19及203-20。因此，在退出在上文之偽碼中展示之「forall bits in length」迴圈後，記憶體單元203-17、203-18、203-19及203-20分別儲存「0」、「1」、「1」及「0」，且該等資料值可充當在上文之偽碼中指示之「forall remaining bits in length」迴圈之一位元遮罩。
在數項實施例中，識別一極值可包含執行與判定自數個感測線 中之哪個感測線包括耦合至其以儲存極值之記憶體單元相關聯之數個AND運算。舉例而言，可使用在上文之偽碼中展示之「forall remaining bits in length」迴圈。如在下文描述，且如在上文之偽碼中所指示，可在一下一個最高有效存取線之基礎上執行數個AND運算及BlockOR運算。在藉由存取線基礎對存取線執行操作之程序期間，儲存於目的地列之記憶體單元中之資料值可充當後續存取線之一位元遮罩。指示感測線之哪一者或多者包含耦合至其以儲存極值之記憶體單元之一結果可儲存於目的地列(例如，204-5)之記憶體單元中，使得對最低有效存取線執行上述程序後，可讀取目的地列(例如，204-5)(例如，見上文之偽碼中之「ReadRow(destination)」)以判定(在其等之各別記憶體單元中)儲存極值之(若干)感測線。
作為一實例，可藉由使用對應累加器231-1至231-4而對儲存於目的地列204-5中之資料值(對應於儲存於耦合至儲存最高有效位元資料之存取線之記憶體單元203-9至203-12中之資料)及儲存於耦合至儲存下一個最高有效位元資料之存取線之記憶體單元(例如，耦合至存取線204-4之記憶體單元)中之資料值執行一AND運算(例如，在上文之偽碼中展示之「ANDRow(src[bit])」)。AND運算之結果可儲存於對應累加器中。將在下文中結合圖3描述執行一AND運算之(若干)累加器之操作之進一步討論。
在上述實例中，儲存於目的地列204-5之各別記憶體單元203-17、203-18、203-19及203-20中且充當一位元遮罩之二進制資料值「0」、「1」、「1」及「0」可與儲存於耦合至存取線204-4之對應各別記憶體單元203-13、203-14、203-15及203-16中之資料值「1」、「1」、「0」及「1」進行AND運算。AND運算之結果可儲存於對應累加器231-1至231-4中。在此實例中，一AND運算導致累加器231-1儲存一「0」(例如，對儲存於記憶體單元203-17中之二進制值「0」與儲存 於記憶體單元203-13中之二進制值「1」進行AND運算之結果)。AND運算亦導致累加器231-2儲存一「1」(例如，對儲存於記憶體單元203-18中之二進制值「1」與儲存於記憶體單元203-14中之二進制值「1」進行AND運算之結果)，累加器231-3儲存一「0」(例如，對儲存於記憶體單元203-19中之二進制值「1」與儲存於記憶體單元203-15中之二進制值「0」進行AND運算之結果)及累加器231-4儲存一「0」(例如，對儲存於記憶體單元203-20中之二進制值「0」與儲存於記憶體單元203-16中之二進制值「1」進行AND運算之結果)。換言之，AND運算之輸出可係二進制值「0」、「1」、「0」及「0」，該等二進制值可分別儲存於累加器231-1、231-2、231-3及231-4中。
如在上文之偽碼中展示之第二「if」敘述(例如，「if(AccumulatorBlockOr)」)指示，可對儲存於累加器中之經「AND運算」之資料執行一BlockOR運算。BlockOR運算可用於判定在一特定存取線之記憶體單元及位元遮罩之記憶體單元(例如，目的地列之記憶體單元)所執行之AND運算之一或多個輸出值是否包含目標值(例如，「1」)。若經AND運算之值之BlockOR結果係一二進制「1」(例如，目的地列之一或多個記憶體單元儲存一「1」且其與之AND運算之記憶體單元亦儲存一「1」)，則AND運算之結果(其等儲存於對應累加器中)經寫入至目的地列之記憶體單元(例如，「WriteRow(destination)」)。儲存於目的地列之記憶體單元中之資料值接著充當下一個後續較低有效存取線之一位元遮罩，或其等指示(經由一儲存之值「1」)哪個(若干)感測線儲存對應儲存之位元向量之極值。若經AND運算之值之BlockOR結果係一二進制「0」(例如，與目的地列之記憶體單元AND運算之任何記憶體單元均未儲存一「1」且均未匹配儲存於目的地列之記憶體單元中之一「1」)，則AND運算之結果(其等儲存於對應累加器中)不寫入至目的地列之記憶體單元(例 如，儲存於目的地列之記憶體單元中之位元遮罩保持不變)。儲存於目的地列之記憶體單元中之不變資料值仍充當下一個後續較低有效存取線之一位元遮罩，或其等指示(經由一儲存之值「1」)哪個(若干)感測線儲存經儲存於各別感測線之記憶體單元中之對應位元向量之極值。如上述程序繼續一下一個較低有效存取線之基礎，儲存於目的地列之記憶體單元中之二進制「1」之數目減少直至在程序之結尾處，仍儲存一「1」之目的地列之記憶體單元(例如，位元遮罩)指示哪個(若干)感測線儲存極值。
參照圖2中展示之實例，對與選定之存取線204-4之記憶體單元203-13、203-14、203-15及203-15中儲存之值進行AND運算之儲存於累加器231-1、231-2、231-3及231-4中之資料值(例如，儲存於目的地列204-5之記憶體單元203-17、203-18、203-19及203-20中之位元遮罩值)執行之一BlockOr之結果係一二進制「1」。即，在AND運算後，累加器231-1、231-2、231-3及231-4分別儲存資料值「0」、「1」、「0」及「0」。如此，由於一或多個經AND運算之資料值係一「1」，故BlockOr之結果係「1」。由於BlockOr導致一「1」，故當前儲存於累加器中之資料值經寫入至對應目的地列記憶體單元，使得目的地列204-5之記憶體單元203-17、203-18、203-19及203-20分別儲存資料值「0」、「1」、「0」及「0」。此外，由於存取線204-4係最低有效存取線，故儲存於目的地列204-5之記憶體單元中之資料值現指示具有儲存極值(例如，在此實例中之一最大值)之記憶體單元之感測線。
在數項實施例中，可識別極值。舉例而言，在上述程序完成後，儲存於目的地列之記憶體單元中之資料值(例如，位元遮罩)可經讀取且可經報告至控制電路(例如，在圖1中展示之控制電路140)。在此實例中，目標值「1」將儲存於記憶體單元203-18中，同時記憶體單元203-17、203-19及203-20之資料值將儲存一「0」。如此，判定感 測線205-2係自感測線群組(例如，105-1至205-4)中包含儲存對應於極值(例如，二進制值「0011」或十進制值「3」)之位元向量之記憶體單元之感測線。可(例如)藉由讀取耦合至經判定以包含儲存極值之記憶體單元之(若干)感測線之記憶體單元而識別儲存為一位元向量之資料值。在此實例中，記憶體單元203-2、203-6、203-10及203-14可經讀取且儲存於其中之資料值可經報告至控制電路(例如)以識別儲存於該等記憶體單元中之位元向量之值。上述參考操作不限於判定一最大值，且可判定數個極值。舉例而言，與判定一最小值相關聯之實例偽碼係在上文中繪示。
判定在一陣列中儲存為向量之一組資料中之一最小值可以與在上文中結合判定一最大值所描述相似之一方式完成。然而，在判定一最小值中，一二進制「0」可用作目標值。如此，相對於一二進制「1」，執行如上文所描述之BlockOr及/或AND運算可包含判定一或多個記憶體單元儲存一二進制「0」。在數項實施例中，累加器可經操作以反轉儲存於其中之資料值。即，在一累加器中之一儲存之值「1」可經反轉為一「0」且在一累加器中之一儲存之值「0」可經反轉為一「1」。下文將結合圖3進一步描述一反轉操作。
作為一項實例，假定作為識別儲存為向量之數個資料值中之一最小資料值之部分，希望判定耦合至一特定存取線之四個記憶體單元之一或多者是否儲存二進制「0」(例如，作為在上文之偽碼中展示「forall bits in length」之迴圈之部分)。亦假定耦合至一第一感測線之記憶體單元儲存資料值「1」，耦合至一第二感測線之記憶體單元儲存資料值「1」，耦合至一第三感測線之記憶體單元儲存資料值「0」，且耦合至一第四感測線之記憶體單元儲存資料值「1」。為判定該等記憶體單元之一或多者是否儲存一「1」，資料可經讀取至四個對應累加器中且如上文描述可執行一BlockOR運算。然而，為判定該等記憶體 單元之一或多者是否儲存一「1」，讀入累加器中之資料可經反轉使得耦合至第一感測線之累加器儲存一「0」，耦合至第二感測線之累加器儲存一「0」，耦合至第三感測線之累加器儲存一「1」，且耦合至第四感測線之累加器儲存一「0」。即，對自特定存取線之記憶體單元讀入至累加器之資料值之反轉執行BlockOR運算。本質上，相對於判定一或多個特定儲存是否儲存一二進制「1」，反轉儲存於累加器中之資料值作為執行上述偽碼之部分提供用於判定一或多個特定儲存是否儲存一二進制「0」之一方式。因此，用於判定一最大儲存位元向量值之一類似方法可用於判定一最小儲存位元向量值。
圖3繪示根據本發明之數項實施例耦合至感測電路之一記憶體陣列330之一部分之一示意圖。在此實例中，記憶體陣列330係1T1C(一個電晶體一個電容器)記憶體單元之一DRAM陣列，該等記憶體單元之各者係由一存取器件302(例如，電晶體)及一儲存元件303(例如，一電容器)組成。然而，實施例不限於此實例且可包含其他儲存元件陣列類型，例如，具有PCRAM記憶體單元之交叉點陣列，等等。陣列330之記憶體單元經配置於由字線304-0(Row0)、304-1(Row1)、304-2(Row2)、304-3(Row3)......304-N(RowN)耦合之列及由感測線(例如，數位線)305-1(D)及305-2(D_)耦合之行中。在此實例中，記憶體單元之各行係與一對互補感測線305-1(D)及305-2(D_)相關聯。
在數項實施例中，一累加器(例如，331)可包括形成於與一感測放大器(例如，306)之電晶體及/或陣列(例如，330)之記憶體單元之間距上之數個電晶體，其等可與一特定特徵大小(例如，4F2、6F2等等)相符。如在下文中進一步描述，結合感測放大器306，累加器331可操作以使用來自陣列330輸入之資料執行各種運算操作且將結果回存至陣列330，而不必經由一感測線位址存取傳輸資料(例如，不必發射一行解碼信號)使得資料自陣列及感測電路經由局域I/O線(例如，圖2之 266-1)傳輸至外部電路。
在圖3中繪示之實例中，對應於累加器331之電路包括耦合至感測線D及D_之各者之五個電晶體；然而，實施例不限於此實例。電晶體307-1及307-2具有分別耦合至感測線D及D_之一第一源極/汲極區域及耦合至一交叉耦合之鎖存器之一第二源極/汲極區域(例如，耦合至一對交叉耦合之電晶體之閘極)(諸如交叉耦合之NMOS電晶體308-1及308-2及交叉耦合之PMOS電晶體309-1及309-2)。如在本文中進一步描述，包括電晶體308-1、308-2、309-1及309-2之交叉耦合之鎖存器可稱為一副鎖存器(對應於感測放大器306之交叉耦合之鎖存器可在本文中稱為一主鎖存器)。
電晶體307-1及307-2可稱為傳送電晶體，其等可經由各別信號311-1(Passd)及311-2(Passdb)啟用以將在各別感測線D及D_上之電壓或電流傳送至包括電晶體308-1、308-2、309-1及309-2之交叉耦合之鎖存器之輸入(例如，副鎖存器之輸入)。在此實例中，電晶體307-1之第二源極/汲極區域耦合至電晶體308-1及309-1之一第一源極/汲極區域以及耦合至電晶體308-2及309-2之閘極。類似地，電晶體307-2之第二源極/汲極區域耦合至電晶體308-2及309-2之一第一源極/汲極區域以及耦合至電晶體308-1及309-1之閘極。
電晶體308-1及308-2之一第二源極/汲極區域經共同耦合至一負控制信號312-1(Accumb)。電晶體309-1及309-2之一第二源極/汲極區域經共同耦合至一正控制信號312-2(Accum)。Accum信號312-2可係一供應電壓(例如，Vcc)且Accumb信號可係一參考電壓(例如，接地)。啟用信號312-1及312-2啟動包括對應於副鎖存器之電晶體308-1、308-2、309-1及309-2之交叉耦合之鎖存器。所啟動之感測放大器對操作以放大共同節點317-1與共同節點317-2之間的一差分電壓，使得節點317-1經驅動至Accum信號電壓及Accumb信號電壓之一者(例 如，Vcc及接地之一者)，且節點317-2經驅動至Accum信號電壓及Accumb信號電壓之另一者。如在下文中進一步描述，信號312-1及312-2標記為「Accum」及「Accumb」，因為副鎖存器可充當一累加器，同時用來執行一邏輯運算(例如，一AND運算)。在數項實施例中，一累加器包括形成副鎖存器之交叉耦合之電晶體308-1、308-2、309-1及309-2以及傳送電晶體307-1及308-2。
在此實例中，累加器331亦包含具有耦合至各別數位線D及D_之一第一源極/汲極區域之反轉電晶體314-1及314-2。電晶體314-1及314-2之一第二源極/汲極區域分別耦合至電晶體316-1及316-2之一第一源極/汲極區域。電晶體316-1及316-2之第二源極/汲極區域可耦合接地。電晶體314-1及314-2之閘極耦合至一信號313(InvD)。電晶體316-1之閘極耦合至共同節點317-1，電晶體308-2之閘極、電晶體309-2之閘極及電晶體308-1之第一源極/汲極區域亦耦合至共同節點317-1。以一互補方式，電晶體316-2之閘極耦合至共同節點317-2，電晶體308-1之閘極、電晶體309-1之閘極及電晶體308-2之第一源極/汲極區域亦耦合至共同節點317-2。如此，可藉由啟用信號InvD而執行一反轉操作，信號InvD反轉儲存於副鎖存器中之資料值且驅動反轉值至感測線305-1及305-2上。
在數項實施例中，且如在上文中結合圖2所指示，累加器可用於執行與識別一極值相關聯之AND運算。舉例而言，可由一對應感測放大器306感測於一特定記憶體單元中儲存之一資料值。可藉由啟動Passd(311-1)及Passdb(311-2)信號以及Accumb(312-1)及Accum(312-2)信號將資料值傳輸至累加器331之資料鎖存器。為對儲存於累加器中之資料值與儲存於耦合至一相同感測線之一不同特定記憶體單元中之一資料值進行AND運算，可啟動耦合該不同特定記憶體單元之存取線。可啟動(例如，發射)感測放大器306，其放大感測線305-1及305-2 上之差分信號。僅啟動Passd(311-1)(例如，同時將Passdb(311-2)維持於一未啟動狀態)導致累加對應於感測線305-1上之電壓信號之資料值(例如，對應於邏輯「1」之Vcc及對應於邏輯「0」之接地)。Accumb及Accum信號在AND運算期間保持啟動。
因此，若儲存於不同特定記憶體單元中(且由感測放大器306感測)之資料值係一邏輯「0」，則儲存於累加器之副鎖存器中之值確證為低(例如，接地電壓，諸如0V)，使得其儲存一邏輯「0」。然而，若儲存於不同特定記憶體單元中(且由感測放大器306感測)之值並非一邏輯「0」，則累加器之副鎖存器保留其先前值。因此，累加器僅將在其先前儲存一邏輯「1」且不同特定記憶體單元亦儲存一邏輯「1」時才儲存一邏輯「1」。因此，累加器331經操作以執行一邏輯AND運算。如上文提及，反轉信號313可經啟動以反轉由累加器331所儲存之資料值，該資料值可用於(例如)識別一最小資料值，如上文所描述。
圖4繪示根據本發明之數項實施例用於識別一極值之一方法之一實例。在方塊470，方法包含判定在一記憶體陣列中儲存為向量之一組N之一極值之一位置。判定極值之一位置可包含相對於一值N保持恆定之數個操作。即，判定一極值之一位置之操作之數目可因值N增大及/或減小而保持恆定。該組N可在記憶體陣列中儲存為位元向量。各位元向量可代表一十進制(10)數。舉例而言，四個記憶體單元(例如，圖2中之記憶體單元203-2、203-6、203-10及203-14)之一位元向量可在四個記憶體單元之各者中儲存代表一十進制(10)數值(例如，數值3)之一二進制值(例如，分別為二進制值「0」、「0」、「1」及「1」)。
判定極值之操作之數目可相對於用於在一向量(例如，一位元向量)中編碼數值(例如，十進制(10)數值)之列線之數目而改變。舉例而言，垂直儲存於耦合至一感測線之10個記憶體單元(對應於代表十進 制(10)數值之10個二進制值)之一十進制(10)數值可採取與垂直儲存於110個記憶體單元中之一十進制(10)數值不同數目之操作(例如，較少操作)來判定一極值。判定極值之操作之數目可包含判定一目標資料值是否儲存於一記憶體單元中。在一項實例中，當判定一最大值之一位置時目標資料值可包含一二進制值「1」。在一項實例中，當判定一最小值時目標資料值可包含一二進制值「0」。然而，當代表一極值時實施例不限於一特定目標二進制值。
在方塊472，方法可包含基於極值之所判定之位置藉由讀取耦合至一感測線之記憶體單元來判定極值。舉例而言，在圖2中，可判定記憶體單元203-14以自一AND運算(例如，執行記憶體單元203-14中之二進制值「1」與記憶體單元230-10中之二進制值「1」之一AND運算)指示一最大值之一目標資料值(例如，二進制值「1」)。該指示可係基於執行一操作時判定耦合至其他感測線之記憶體單元不包含目標資料值之數個操作。
圖5繪示根據本發明之數項實施例用於識別一極值之一方法之一實例。極值可包含一最大值或一最小值。當判定一最大值時，一目標資料值可包含一二進制1。當判定一最小值時，一目標資料值可包含一二進制0。一記憶體單元群組可包含耦合至一記憶體單元陣列之一特定存取線(例如，列)之數個記憶體單元。一向量可儲存於耦合至記憶體單元陣列之一各別感測線(例如，行)之記憶體單元中，及在列中之各記憶體單元可耦合至複數個感測線之一各別感測線。可判定複數個極值。舉例而言，若存在在耦合至其之記憶體單元中儲存一相同極值位元向量值之複數個感測線，則可判定及定位複數個極值。可執行判定耦合至儲存目標資料值之記憶體單元群組中之記憶體單元之複數個感測線之一判定。
在方塊574，方法可包含使用耦合至記憶體單元之感測電路感測 儲存於耦合至一特定存取線之一記憶體單元群組中之資料。感測可包含讀取一記憶體單元陣列之一記憶體單元列。方法可包含讀取儲存於耦合至感測線之記憶體單元中之資料以判定一極值。儲存於一記憶體單元群組(例如，圖2中之記憶體單元203-9至203-12(「Row 2」))中之經感測之資料可儲存於耦合至一目的地存取線(例如，在圖2中之存取線204-5(「Row 0」))之一記憶體單元群組中。方法可包含在感測儲存於耦合至特定存取線之記憶體單元群組中之資料前，在耦合至目的地存取線之記憶體單元群組中儲存一位元遮罩。位元遮罩可包含儲存於耦合至特定存取線之記憶體單元群組中之資料。
方法可包含在感測儲存於耦合至特定存取線之記憶體單元群組中之資料前，反轉在儲存於與記憶體單元群組相關聯之數個累加器中之資料值。方法可包含反轉儲存於數個累加器中之預設資料值前，藉由儲存預設資料值來清除先前儲存於數個累加器中之資料值。方法可包含在感測儲存於耦合至特定存取線之記憶體單元群組中之資料後及在使用感測電路執行操作以判定經感測之資料是否包含目標資料值前，執行儲存於數個累加器中之資料值(對應於儲存於耦合至其值儲存於數個累加器中之特定存取線之記憶體單元群組中之資料)之一第二反轉。方法可包含在比較儲存於耦合至目的地存取線之記憶體單元群組中之資料與儲存於耦合至另一存取線之記憶體單元群組中之資料以提供輸出資料前，反轉儲存於對應於向量之一下一個較低指數之另一存取線中之資料。
在方塊576，方法可包含使用感測電路來執行一操作以判定經感測之資料是否包含一目標資料值。使用感測電路來執行一操作以判定經感測之資料是否包含一目標資料值可包含：使用如上文描述之感測電路之一累加器執行一BlockOR運算。使用感測電路之一累加器執行一BlockOR運算可包含：將一I/O線充電至對應於目標資料值之一位 準。BlockOR運算可包含將自複數個感測放大器將經感測之資料傳輸至I/O線。BlockOR運算可包含：判定I/O線之位準是否回應於傳輸經感測之資料而改變。判定I/O線之位準是否改變可包含：使用一副感測放大器偵測位準是否改變至少一臨限量。改變一臨限量之位準可指示經感測之資料儲存目標資料值。
在方塊578，方法可包含若經感測之資料包含目標資料值，則判定耦合至儲存一目標資料值之一記憶體單元群組中之一記憶體單元之一感測線之一位置。判定可包含：比較儲存於耦合至目的地存取線(例如，圖2中之存取線204-5)之一記憶體單元群組中之資料與儲存於耦合至另一存取線(例如，圖2之存取線204-4(「Row 1」))之一記憶體單元群組中之資料(例如，執行一AND運算)以提供輸出資料。另一存取線可對應於比特定存取線較低之向量之一指數(例如，耦合至存取線204-4之記憶體單元儲存比耦合至存取線204-3之記憶體單元較低之向量之一指數)。
可自比較使用感測電路來對輸出資料執行一操作(例如，一BlockOR運算)，以判定輸出資料是否包含一目標資料值(例如，一二進制值「1」)。若輸出資料包含一目標資料值，則可做出一判定以判定耦合至經耦合至儲存目標資料值之另一存取線之記憶體單元群組中之一記憶體單元之一感測線之一位置。判定耦合至經耦合至儲存目標資料值之一特定存取線之記憶體單元群組中之記憶體單元之感測線之一位置可包含：比較儲存於耦合至目的地存取線之記憶體單元群組中之資料與儲存於耦合至一下一個最高有效存取線之一記憶體單元群組中之資料以提供額外輸出資料。下一個最高有效存取線可對應於比另一存取線較低之向量之一指數。判定儲存目標資料值之感測線之一位置可包含：使用感測電路來執行一操作以判定額外輸出資料是否包含目標資料值(例如，一額外BlockOR運算)。若額外輸出資料包含目標 資料值，則可執行耦合至經耦合至儲存目標資料值之下一個最高有效存取線之記憶體單元群組中之一記憶體單元之一感測線之一位置之一判定。
比較一最高有效存取線儲存資料值與一下一個最高有效存取線儲存資料值可包含：對於對應於低於最高有效存取線之向量之一指數之各存取線，重複比較及額外輸出資料是否包含目標資料值之判定；及若各別輸出資料包含目標資料值，則判定耦合至經耦合至儲存目標資料值之各別存取線之記憶體單元群組中之一記憶體單元之一感測線之一位置。
若感測資料不包含一目標資料值，則方法可包含使用耦合之記憶體單元陣列之感測電路來感測儲存於耦合至另一存取線之一記憶體單元群組中之資料。另一存取線可對應於比特定存取線較低之向量之一指數。若感測資料不包含一目標資料值，則方法可包含使用感測電路執行一操作以判定自耦合至另一存取線之記憶體單元群組感測之資料是否包含目標資料值(例如，對耦合至下一個最高有效存取線之記憶體單元執行一BlockOR運算)。若自耦合至另一存取線之記憶體單元群組感測之資料包含目標資料值，則方法可包含判定耦合至經耦合至儲存目標資料值之另一存取線之記憶體單元群組中之一記憶體單元之一感測線之一位置。
儘管本文已繪示及描述特定實施例，但一般技術者將瞭解經計算來實現相同結果之一配置可替換所展示之特定實施例。此揭示內容意在涵蓋本發明之一或多項實施例之調適或變體。將理解以上描述具有一繪示性方式且非一限制性方式。在檢視以上描述後，熟習此項技術者將瞭解上述實施例之組合及本文並未特別描述之其他實施例。本發明之一或多項實施例之範疇包含使用上述結構及方法之其他應用。因此，應參照隨附申請專利範圍以及此等申請專利範圍所授權之全範 圍等效物來判定本發明之一或多項實施例之範疇。
在前述實施方式中，為簡化本揭示內容之目的，在一單一實施例中將一些特徵組合在一起。此揭示內容之方法不被視為反映本發明之所揭示實施例必須使用比各請求項中所清晰敘述更多之特徵之一意圖。實情係，如下列申請專利範圍所反映，本發明標的在於少於一單一揭示之實施例之所有特徵。因此，下列申請專利範圍經併入至實施方式中，其中各請求項獨立作為一單獨實施例。
201‧‧‧記憶體陣列
203-1‧‧‧記憶體單元
203-2‧‧‧記憶體單元
203-3‧‧‧記憶體單元
203-4‧‧‧記憶體單元
203-5‧‧‧記憶體單元
203-6‧‧‧記憶體單元
203-7‧‧‧記憶體單元
203-8‧‧‧記憶體單元
203-9‧‧‧記憶體單元
203-10‧‧‧記憶體單元
203-11‧‧‧記憶體單元
203-12‧‧‧記憶體單元
203-13‧‧‧記憶體單元
203-14‧‧‧記憶體單元
203-15‧‧‧記憶體單元
203-16‧‧‧記憶體單元
203-17‧‧‧記憶體單元
203-18‧‧‧記憶體單元
203-19‧‧‧記憶體單元
203-20‧‧‧記憶體單元
203-T‧‧‧記憶體單元
204-1‧‧‧存取線
204-2‧‧‧存取線
204-3‧‧‧存取線
204-4‧‧‧存取線
204-5‧‧‧存取線
205-1‧‧‧感測線
205-2‧‧‧感測線
205-3‧‧‧感測線
205-4‧‧‧感測線
205-S‧‧‧感測線
206-1‧‧‧感測放大器
206-2‧‧‧感測放大器
206-3‧‧‧感測放大器
206-4‧‧‧感測放大器
206-U‧‧‧感測放大器
208-1‧‧‧電晶體
208-2‧‧‧電晶體
208-3‧‧‧電晶體
208-4‧‧‧電晶體
208-V‧‧‧電晶體
210-1‧‧‧行解碼線
210-2‧‧‧行解碼線
210-3‧‧‧行解碼線
210-4‧‧‧行解碼線
210-W‧‧‧行解碼線
212‧‧‧副感測放大器
231-1‧‧‧累加器
231-2‧‧‧累加器
231-3‧‧‧累加器
231-4‧‧‧累加器
231-X‧‧‧累加器

Claims (26)

  1. 一種記憶體裝置，其包括：一記憶體單元陣列；及感測電路，其耦合至該陣列且經組態以：感測耦合至一第一存取線之第一數目個記憶體單元以判定該第一數目個記憶體單元之一或多個是否儲存一目標資料值，其中該第一存取線對應於儲存於該陣列中數個位元向量之一最高指數；感測耦合至對應於該數個存取線之一較低指數之一第二存取線之第二數目個記憶體單元；回應於該目標資料值經儲存於該第一數目個記憶體單元之一或多個記憶體單元中之一判定，比較儲存於該第一數目個記憶體單元中之該資料與儲存於該第二數目個記憶體單元中之該資料；及回應於指示該第一數目個記憶體單元之一或多個記憶體單元儲存該目標資料值且耦合至與亦儲存該目標資料值之該第二數目個記憶體單元之一記憶體單元相同之一感測線之該比較之一結果，將該比較之該結果儲存於該記憶體單元陣列中。
  2. 一種用於識別在一記憶體單元陣列中儲存為向量之一資料組中之一極值之方法，該方法包括：使用耦合至該記憶體單元陣列之感測電路來感測儲存於耦合至一特定存取線之該等記憶體單元之一群組中之資料；使用該感測電路執行一操作以判定該經感測之資料是否包含一目標資料值；及若該經感測之資料包含該目標資料值，則判定耦合至儲存該 目標資料值之該記憶體單元群組中之一記憶體單元之一感測線之一位置。
  3. 如請求項2之方法，其中判定耦合至儲存該目標資料值之該記憶體單元群組中之一記憶體單元之一感測線之一位置包括：將該經感測之資料儲存於耦合至一目的地存取線之該等記憶體單元之一群組中。
  4. 如請求項3之方法，其中判定耦合至儲存該目標資料值之該記憶體單元群組中之一記憶體單元之一感測線之一位置進一步包括：比較儲存於耦合至該目的地存取線之該記憶體單元群組中之該資料與儲存於耦合至另一存取線之該等記憶體單元之一群組中之資料，以提供輸出資料，其中該另一存取線對應於低於該特定存取線之該等向量之一指數。
  5. 如請求項3及4中之一項之方法，其中判定耦合至儲存該目標資料值之該記憶體單元群組中之一記憶體單元之一感測線之一位置進一步包括：使用該感測電路執行一操作以判定該輸出資料是否包含該目標資料值；及若該輸出資料包含該目標資料值，則判定耦合至經耦合至儲存該目標資料值之該另一存取線之該記憶體單元群組中之一記憶體單元之一感測線之一位置。
  6. 如請求項5之方法，其中判定耦合至經耦合至儲存該目標資料值之該特定存取線之該記憶體單元群組中之一記憶體單元之一感測線之一位置進一步包括：比較儲存於耦合至該目的地存取線之該記憶體單元群組中之該資料與儲存於耦合至一下一個最高有效存取線之該等記憶體 單元之一群組中之資料，以提供額外之輸出資料，其中該下一個最高有效存取線對應於低於該另一存取線之該等向量之一指數；使用該感測電路執行一操作以判定該額外輸出資料是否包含該目標資料值；及若該額外輸出資料包含該目標資料值，則判定耦合至經耦合至儲存該目標資料值之該下一個最高有效存取線之該記憶體單元群組中之一記憶體單元之一感測線之一位置。
  7. 如請求項6之方法，其進一步包括對於對應於低於該下一個最高有效存取線之該等向量之一指數之各存取線，重複該比較及該額外輸出資料是否包含該目標資料值之該判定，且若該各別輸出資料包含該目標資料值，則判定耦合至經耦合至儲存該目標資料值之該各別存取線之該記憶體單元群組中之一記憶體單元之一感測線之一位置。
  8. 如請求項3之方法，其進一步包括在感測儲存於耦合至該特定存取線之該記憶體單元群組中之該資料前，將一位元遮罩儲存於耦合至該目的地存取線之該記憶體單元群組中。
  9. 如請求項8之方法，其中該位元遮罩包括儲存於耦合至該特定存取線之該記憶體單元群組中之該資料。
  10. 如請求項4之方法，其進一步包括在感測儲存於耦合至該特定存取線之該記憶體單元群組中之該資料前，反轉儲存於與該記憶體單元群組相關聯之數個累加器中之資料值。
  11. 如請求項10之方法，其進一步包括在反轉儲存於該數個累加器中之預設資料值前，藉由儲存該預設資料值而清除先前儲存於該數個累加器中之資料值。
  12. 如請求項10之方法，其進一步包括在感測儲存於耦合至該特定 存取線之該記憶體單元群組中之該資料後及在使用該感測電路執行該操作以判定該經感測之資料是否包含該目標資料值前，對應於儲存於耦合至其值儲存於該數個累加器中之該特定存取線之該記憶體單元群組中之資料之儲存於該數個累加器中之該等資料值之一第二反轉。
  13. 如請求項12之方法，其進一步包括在比較儲存於耦合至該目的地存取線之該記憶體單元群組中之該資料與儲存於耦合至該另一存取線之該記憶體單元群組中之該資料以提供該輸出資料前，反轉儲存於對應於該向量之一下一個較低指數之該另一存取線中之資料。
  14. 如請求項2之方法，其中使用該感測電路執行一操作以判定該經感測之資料是否包含一目標資料值包括使用該感測電路執行一BlockOR運算。
  15. 如請求項14之方法，其中使用該感測電路之一累加器執行一BlockOR運算包括：將一I/O線充電至對應於該目標資料值之一位準；將該經感測之資料自複數個感測放大器傳輸至該I/O線；及判定該I/O線之該位準是否回應於傳輸該經感測之資料而改變。
  16. 如請求項15之方法，其中判定該I/O線之該位準是否回應於傳輸該經感測之資料而改變包括：使用一副感測放大器偵測該位準是否改變至少一臨限量，其中改變超過該臨限量之該I/O線之該位準指示該經感測之資料儲存該目標資料值。
  17. 如請求項2之方法，其中該極值包括複數個極值，且其中判定耦合至儲存該目標資料值之該記憶體單元群組中之一記憶體單元之一感測線之一位置包括：判定耦合至儲存目標資料值之該記 憶體單元群組中記憶體單元之複數個感測線之位置。
  18. 如請求項2之方法，其中該記憶體單元群組包括該記憶體單元陣列之一列，其中該等向量之各者儲存於該記憶體單元陣列之一各別行中，且其中該列中之各記憶體單元耦合至複數個感測線之一各別感測線。
  19. 如請求項2之方法，其進一步包括，若該經感測之資料不包含該目標資料值，則：使用耦合至該記憶體單元陣列之該感測電路感測儲存於耦合至另一存取線之該等記憶體單元之一群組中之資料，其中該另一存取線對應於低於該特定存取線之該等向量之一指數；使用該感測電路執行一操作以判定自耦合至該另一存取線之該記憶體單元群組感測之該資料是否包含該目標資料值；及若自耦合至該另一存取線之該記憶體單元群組感測之該資料包含該目標資料值，則判定耦合至經耦合至儲存該目標資料線之該另一存取線之該記憶體單元群組中之一記憶體單元之一感測線之一位置。
  20. 如請求項2之方法，其進一步包括讀取儲存於耦合至該感測線之記憶體單元中之資料以判定一極值。
  21. 一種記憶體裝置，其包括：一記憶體單元陣列，其將數值儲存為沿感測線之位元向量；及控制電路，其耦合至該陣列且經組態以控制：使用耦合至該記憶體單元陣列之感測電路感測儲存於耦合至一特定存取線之該等記憶體單元之一群組中之資料；使用該感測電路執行一操作以判定該經感測之資料是否包含一目標資料值；及回應於包含該目標資料值之該經感測之資料，判定耦合至 儲存該目標資料值之該記憶體單元群組中之一記憶體單元之一感測線之一位置。
  22. 如請求項21之裝置，其中該控制電路經進一步組態以控制：將該經感測之資料儲存於耦合至一目的地存取線之該等記憶體單元之一群組中；及比較儲存於耦合至該目的地存取線之該記憶體單元群組中之該資料與儲存於耦合至另一存取線之該等記憶體單元之一群組中之資料以提供輸出資料，其中該另一存取線對應於低於該特定存取線之該等位元向量之一指數。
  23. 如請求項22之裝置，其中該控制電路經進一步組態以控制：在感測儲存於耦合至該特定存取線之該記憶體單元群組中之該資料前，耦合至該目的地存取線之該記憶體單元群組中之一位元遮罩之儲存。
  24. 如請求項21之裝置，其中該控制電路經進一步組態以控制使用該感測電路執行一BlockOR運算以判定該經感測之資料是否包含該目標資料值。
  25. 如請求項22之裝置，其中該控制電路經進一步組態以控制使用該感測電路之一累加器執行一BlockOR運算，其藉由：將一I/O線充電至對應於該目標資料值之一位準；將該經感測之資料自複數個感測放大器傳輸至該I/O線；及判定該I/O線之該位準是否回應於傳輸該經感測之資料而改變。
  26. 如請求項22之裝置，其中若該經感測之資料不包含該目標資料值，則該控制電路經進一步組態以控制：使用耦合至該記憶體單元陣列之該感測電路感測儲存於耦合至另一存取線之該等記憶體單元之一群組中之資料，其中該另 一存取線對應於低於該特定存取線之該等向量之一指數；使用該感測電路執行一操作以判定自耦合至該另一存取線之該記憶體單元群組感測之該資料是否包含該目標資料值；及若自耦合至該另一存取線之該記憶體單元群組感測之該資料包含該目標資料值，則判定耦合至經耦合至儲存該目標資料值之該另一存取線之該記憶體單元群組中之一記憶體單元之一感測線之一位置。
TW103136908A 2013-10-31 2014-10-24 用於識別儲存於記憶體單元陣列中的極值之裝置與方法 TWI540587B (zh)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
US14/068,973 US9449675B2 (en) 2013-10-31 2013-10-31 Apparatuses and methods for identifying an extremum value stored in an array of memory cells

Publications (2)

Publication Number Publication Date
TW201523627A TW201523627A (zh) 2015-06-16
TWI540587B true TWI540587B (zh) 2016-07-01

Family

ID=52996782

Family Applications (1)

Application Number Title Priority Date Filing Date
TW103136908A TWI540587B (zh) 2013-10-31 2014-10-24 用於識別儲存於記憶體單元陣列中的極值之裝置與方法

Country Status (7)

Country Link
US (1) US9449675B2 (zh)
EP (1) EP3063765B1 (zh)
JP (1) JP6316952B2 (zh)
KR (1) KR101954502B1 (zh)
CN (1) CN105814636B (zh)
TW (1) TWI540587B (zh)
WO (1) WO2015065663A1 (zh)

Families Citing this family (113)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9711206B2 (en) * 2014-06-05 2017-07-18 Micron Technology, Inc. Performing logical operations using sensing circuitry
US9496023B2 (en) * 2014-06-05 2016-11-15 Micron Technology, Inc. Comparison operations on logical representations of values in memory
US9898252B2 (en) 2014-09-03 2018-02-20 Micron Technology, Inc. Multiplication operations in memory
US9836277B2 (en) * 2014-10-01 2017-12-05 Samsung Electronics Co., Ltd. In-memory popcount support for real time analytics
US9940026B2 (en) 2014-10-03 2018-04-10 Micron Technology, Inc. Multidimensional contiguous memory allocation
US10147480B2 (en) 2014-10-24 2018-12-04 Micron Technology, Inc. Sort operation in memory
US9747960B2 (en) 2014-12-01 2017-08-29 Micron Technology, Inc. Apparatuses and methods for converting a mask to an index
US10073635B2 (en) 2014-12-01 2018-09-11 Micron Technology, Inc. Multiple endianness compatibility
US10061590B2 (en) 2015-01-07 2018-08-28 Micron Technology, Inc. Generating and executing a control flow
US10032493B2 (en) 2015-01-07 2018-07-24 Micron Technology, Inc. Longest element length determination in memory
CN107430874B (zh) 2015-03-12 2021-02-02 美光科技公司 用于数据移动的设备及方法
US10140104B2 (en) 2015-04-14 2018-11-27 Micron Technology, Inc. Target architecture determination
US9959923B2 (en) 2015-04-16 2018-05-01 Micron Technology, Inc. Apparatuses and methods to reverse data stored in memory
US10073786B2 (en) 2015-05-28 2018-09-11 Micron Technology, Inc. Apparatuses and methods for compute enabled cache
US11164033B2 (en) 2015-05-29 2021-11-02 Micron Technology, Inc. Histogram creation process for memory devices
US9704541B2 (en) 2015-06-12 2017-07-11 Micron Technology, Inc. Simulating access lines
US9921777B2 (en) 2015-06-22 2018-03-20 Micron Technology, Inc. Apparatuses and methods for data transfer from sensing circuitry to a controller
US9996479B2 (en) 2015-08-17 2018-06-12 Micron Technology, Inc. Encryption of executables in computational memory
US9905276B2 (en) 2015-12-21 2018-02-27 Micron Technology, Inc. Control of sensing components in association with performing operations
US9952925B2 (en) * 2016-01-06 2018-04-24 Micron Technology, Inc. Error code calculation on sensing circuitry
US10048888B2 (en) 2016-02-10 2018-08-14 Micron Technology, Inc. Apparatuses and methods for partitioned parallel data movement
US9892767B2 (en) 2016-02-12 2018-02-13 Micron Technology, Inc. Data gathering in memory
US9971541B2 (en) 2016-02-17 2018-05-15 Micron Technology, Inc. Apparatuses and methods for data movement
US9899070B2 (en) 2016-02-19 2018-02-20 Micron Technology, Inc. Modified decode for corner turn
US10956439B2 (en) 2016-02-19 2021-03-23 Micron Technology, Inc. Data transfer with a bit vector operation device
US9697876B1 (en) 2016-03-01 2017-07-04 Micron Technology, Inc. Vertical bit vector shift in memory
US10262721B2 (en) 2016-03-10 2019-04-16 Micron Technology, Inc. Apparatuses and methods for cache invalidate
US9997232B2 (en) 2016-03-10 2018-06-12 Micron Technology, Inc. Processing in memory (PIM) capable memory device having sensing circuitry performing logic operations
US10379772B2 (en) 2016-03-16 2019-08-13 Micron Technology, Inc. Apparatuses and methods for operations using compressed and decompressed data
US9910637B2 (en) 2016-03-17 2018-03-06 Micron Technology, Inc. Signed division in memory
US10120740B2 (en) 2016-03-22 2018-11-06 Micron Technology, Inc. Apparatus and methods for debugging on a memory device
US10388393B2 (en) 2016-03-22 2019-08-20 Micron Technology, Inc. Apparatus and methods for debugging on a host and memory device
US11074988B2 (en) 2016-03-22 2021-07-27 Micron Technology, Inc. Apparatus and methods for debugging on a host and memory device
US10977033B2 (en) 2016-03-25 2021-04-13 Micron Technology, Inc. Mask patterns generated in memory from seed vectors
US10474581B2 (en) 2016-03-25 2019-11-12 Micron Technology, Inc. Apparatuses and methods for cache operations
US10074416B2 (en) 2016-03-28 2018-09-11 Micron Technology, Inc. Apparatuses and methods for data movement
US10430244B2 (en) 2016-03-28 2019-10-01 Micron Technology, Inc. Apparatuses and methods to determine timing of operations
US10453502B2 (en) 2016-04-04 2019-10-22 Micron Technology, Inc. Memory bank power coordination including concurrently performing a memory operation in a selected number of memory regions
US10607665B2 (en) 2016-04-07 2020-03-31 Micron Technology, Inc. Span mask generation
FR3050347B1 (fr) * 2016-04-18 2019-03-22 Continental Automotive France Decodeur rds
US9818459B2 (en) 2016-04-19 2017-11-14 Micron Technology, Inc. Invert operations using sensing circuitry
US10153008B2 (en) 2016-04-20 2018-12-11 Micron Technology, Inc. Apparatuses and methods for performing corner turn operations using sensing circuitry
US9659605B1 (en) 2016-04-20 2017-05-23 Micron Technology, Inc. Apparatuses and methods for performing corner turn operations using sensing circuitry
US10042608B2 (en) 2016-05-11 2018-08-07 Micron Technology, Inc. Signed division in memory
US9659610B1 (en) 2016-05-18 2017-05-23 Micron Technology, Inc. Apparatuses and methods for shifting data
US10049707B2 (en) 2016-06-03 2018-08-14 Micron Technology, Inc. Shifting data
US10387046B2 (en) 2016-06-22 2019-08-20 Micron Technology, Inc. Bank to bank data transfer
US10037785B2 (en) 2016-07-08 2018-07-31 Micron Technology, Inc. Scan chain operation in sensing circuitry
CN108351974A (zh) * 2016-07-17 2018-07-31 Gsi 科技公司 在恒定的处理时间内查找k个极值
US10388360B2 (en) 2016-07-19 2019-08-20 Micron Technology, Inc. Utilization of data stored in an edge section of an array
US10733089B2 (en) 2016-07-20 2020-08-04 Micron Technology, Inc. Apparatuses and methods for write address tracking
US10387299B2 (en) 2016-07-20 2019-08-20 Micron Technology, Inc. Apparatuses and methods for transferring data
US9972367B2 (en) 2016-07-21 2018-05-15 Micron Technology, Inc. Shifting data in sensing circuitry
US9767864B1 (en) 2016-07-21 2017-09-19 Micron Technology, Inc. Apparatuses and methods for storing a data value in a sensing circuitry element
US10303632B2 (en) 2016-07-26 2019-05-28 Micron Technology, Inc. Accessing status information
US10468087B2 (en) 2016-07-28 2019-11-05 Micron Technology, Inc. Apparatuses and methods for operations in a self-refresh state
US9990181B2 (en) 2016-08-03 2018-06-05 Micron Technology, Inc. Apparatuses and methods for random number generation
US11029951B2 (en) 2016-08-15 2021-06-08 Micron Technology, Inc. Smallest or largest value element determination
US10606587B2 (en) 2016-08-24 2020-03-31 Micron Technology, Inc. Apparatus and methods related to microcode instructions indicating instruction types
US10466928B2 (en) 2016-09-15 2019-11-05 Micron Technology, Inc. Updating a register in memory
US10387058B2 (en) 2016-09-29 2019-08-20 Micron Technology, Inc. Apparatuses and methods to change data category values
US10014034B2 (en) 2016-10-06 2018-07-03 Micron Technology, Inc. Shifting data in sensing circuitry
US10529409B2 (en) 2016-10-13 2020-01-07 Micron Technology, Inc. Apparatuses and methods to perform logical operations using sensing circuitry
US9805772B1 (en) 2016-10-20 2017-10-31 Micron Technology, Inc. Apparatuses and methods to selectively perform logical operations
CN109656867B (zh) * 2016-11-03 2023-05-16 中科寒武纪科技股份有限公司 Slam运算装置和方法
US10373666B2 (en) 2016-11-08 2019-08-06 Micron Technology, Inc. Apparatuses and methods for compute components formed over an array of memory cells
US10423353B2 (en) 2016-11-11 2019-09-24 Micron Technology, Inc. Apparatuses and methods for memory alignment
US9761300B1 (en) 2016-11-22 2017-09-12 Micron Technology, Inc. Data shift apparatuses and methods
US10402340B2 (en) 2017-02-21 2019-09-03 Micron Technology, Inc. Memory array page table walk
US10403352B2 (en) 2017-02-22 2019-09-03 Micron Technology, Inc. Apparatuses and methods for compute in data path
US10268389B2 (en) 2017-02-22 2019-04-23 Micron Technology, Inc. Apparatuses and methods for in-memory operations
US10838899B2 (en) 2017-03-21 2020-11-17 Micron Technology, Inc. Apparatuses and methods for in-memory data switching networks
US10185674B2 (en) 2017-03-22 2019-01-22 Micron Technology, Inc. Apparatus and methods for in data path compute operations
US11222260B2 (en) 2017-03-22 2022-01-11 Micron Technology, Inc. Apparatuses and methods for operating neural networks
US10049721B1 (en) 2017-03-27 2018-08-14 Micron Technology, Inc. Apparatuses and methods for in-memory operations
JP6854686B2 (ja) * 2017-04-04 2021-04-07 株式会社半導体エネルギー研究所 半導体装置、及び電子機器
US10043570B1 (en) 2017-04-17 2018-08-07 Micron Technology, Inc. Signed element compare in memory
US10147467B2 (en) * 2017-04-17 2018-12-04 Micron Technology, Inc. Element value comparison in memory
US9997212B1 (en) 2017-04-24 2018-06-12 Micron Technology, Inc. Accessing data in memory
US10942843B2 (en) 2017-04-25 2021-03-09 Micron Technology, Inc. Storing data elements of different lengths in respective adjacent rows or columns according to memory shapes
US10236038B2 (en) 2017-05-15 2019-03-19 Micron Technology, Inc. Bank to bank data transfer
US10068664B1 (en) 2017-05-19 2018-09-04 Micron Technology, Inc. Column repair in memory
US10013197B1 (en) 2017-06-01 2018-07-03 Micron Technology, Inc. Shift skip
US10262701B2 (en) 2017-06-07 2019-04-16 Micron Technology, Inc. Data transfer between subarrays in memory
US10152271B1 (en) 2017-06-07 2018-12-11 Micron Technology, Inc. Data replication
US10318168B2 (en) 2017-06-19 2019-06-11 Micron Technology, Inc. Apparatuses and methods for simultaneous in data path compute operations
US10162005B1 (en) 2017-08-09 2018-12-25 Micron Technology, Inc. Scan chain operations
US10514914B2 (en) * 2017-08-29 2019-12-24 Gsi Technology Inc. Method for min-max computation in associative memory
US10534553B2 (en) 2017-08-30 2020-01-14 Micron Technology, Inc. Memory array accessibility
US10346092B2 (en) 2017-08-31 2019-07-09 Micron Technology, Inc. Apparatuses and methods for in-memory operations using timing circuitry
US10741239B2 (en) 2017-08-31 2020-08-11 Micron Technology, Inc. Processing in memory device including a row address strobe manager
US10416927B2 (en) 2017-08-31 2019-09-17 Micron Technology, Inc. Processing in memory
US10409739B2 (en) 2017-10-24 2019-09-10 Micron Technology, Inc. Command selection policy
CN109920461B (zh) * 2017-12-12 2021-02-02 杭州潮盛科技有限公司 一种基于薄膜晶体管的阻变存储器
US10522210B2 (en) 2017-12-14 2019-12-31 Micron Technology, Inc. Apparatuses and methods for subarray addressing
US10332586B1 (en) 2017-12-19 2019-06-25 Micron Technology, Inc. Apparatuses and methods for subrow addressing
US10614875B2 (en) 2018-01-30 2020-04-07 Micron Technology, Inc. Logical operations using memory cells
US10437557B2 (en) 2018-01-31 2019-10-08 Micron Technology, Inc. Determination of a match between data values stored by several arrays
US11194477B2 (en) 2018-01-31 2021-12-07 Micron Technology, Inc. Determination of a match between data values stored by three or more arrays
CN108446097B (zh) * 2018-03-09 2021-06-25 恒烁半导体(合肥)股份有限公司 一种基于NOR Flash模块的数据运算方法
US10725696B2 (en) 2018-04-12 2020-07-28 Micron Technology, Inc. Command selection policy with read priority
US10440341B1 (en) 2018-06-07 2019-10-08 Micron Technology, Inc. Image processor formed in an array of memory cells
US10622065B2 (en) * 2018-09-12 2020-04-14 Micron Technology, Inc. Dedicated commands for memory operations
US11175915B2 (en) 2018-10-10 2021-11-16 Micron Technology, Inc. Vector registers implemented in memory
US10769071B2 (en) 2018-10-10 2020-09-08 Micron Technology, Inc. Coherent memory access
US10483978B1 (en) 2018-10-16 2019-11-19 Micron Technology, Inc. Memory device processing
US11184446B2 (en) 2018-12-05 2021-11-23 Micron Technology, Inc. Methods and apparatus for incentivizing participation in fog networks
US11158373B2 (en) * 2019-06-11 2021-10-26 Micron Technology, Inc. Apparatuses, systems, and methods for determining extremum numerical values
US10867655B1 (en) 2019-07-08 2020-12-15 Micron Technology, Inc. Methods and apparatus for dynamically adjusting performance of partitioned memory
US11360768B2 (en) 2019-08-14 2022-06-14 Micron Technolgy, Inc. Bit string operations in memory
US11449577B2 (en) 2019-11-20 2022-09-20 Micron Technology, Inc. Methods and apparatus for performing video processing matrix operations within a memory array
US11853385B2 (en) 2019-12-05 2023-12-26 Micron Technology, Inc. Methods and apparatus for performing diversity matrix operations within a memory array
US11227641B1 (en) 2020-07-21 2022-01-18 Micron Technology, Inc. Arithmetic operations in memory

Family Cites Families (270)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3332069A (en) * 1964-07-09 1967-07-18 Sperry Rand Corp Search memory
US3863233A (en) 1969-12-29 1975-01-28 Goodyear Aerospace Corp Magnetic memory array
US4380046A (en) 1979-05-21 1983-04-12 Nasa Massively parallel processor computer
JPS6032911B2 (ja) 1979-07-26 1985-07-31 株式会社東芝 半導体記憶装置
JPS5852745A (ja) * 1981-09-25 1983-03-29 Nippon Telegr & Teleph Corp <Ntt> 最大値・最小値検索メモリ装置
US4435792A (en) 1982-06-30 1984-03-06 Sun Microsystems, Inc. Raster memory manipulation apparatus
US4727474A (en) 1983-02-18 1988-02-23 Loral Corporation Staging memory for massively parallel processor
JPS6051941A (ja) * 1983-08-31 1985-03-23 Nec Corp 多変数比較回路
EP0214718A3 (en) 1985-07-22 1990-04-04 Alliant Computer Systems Corporation Digital computer
US5201039A (en) 1987-09-30 1993-04-06 Mitsubishi Denki Kabushiki Kaisha Multiple address-space data processor with addressable register and context switching
JPH0831168B2 (ja) 1987-11-06 1996-03-27 沖電気工業株式会社 窓口用自動取引装置
US4843264A (en) 1987-11-25 1989-06-27 Visic, Inc. Dynamic sense amplifier for CMOS static RAM
EP0354265B1 (de) * 1988-08-11 1993-12-29 Siemens Aktiengesellschaft Integrierte Halbleiterschaltung mit einem Speicherbereich
JPH0713858B2 (ja) 1988-08-30 1995-02-15 三菱電機株式会社 半導体記憶装置
JPH02150920A (ja) * 1988-12-01 1990-06-11 Mitsubishi Electric Corp 最大値データ検索方式
US5023838A (en) 1988-12-02 1991-06-11 Ncr Corporation Random access memory device with integral logic capability
US4958378A (en) 1989-04-26 1990-09-18 Sun Microsystems, Inc. Method and apparatus for detecting changes in raster data
US5253308A (en) 1989-06-21 1993-10-12 Amber Engineering, Inc. Massively parallel digital image data processor using pixel-mapped input/output and relative indexed addressing
DE69132495T2 (de) 1990-03-16 2001-06-13 Texas Instruments Inc Verteilter Verarbeitungsspeicher
US5034636A (en) 1990-06-04 1991-07-23 Motorola, Inc. Sense amplifier with an integral logic function
US5210850A (en) 1990-06-15 1993-05-11 Compaq Computer Corporation Memory address space determination using programmable limit registers with single-ended comparators
JPH0458323A (ja) * 1990-06-27 1992-02-25 Mitsubishi Electric Corp 最小値データ検索回路
JP3361825B2 (ja) 1990-08-22 2003-01-07 テキサス インスツルメンツ インコーポレイテツド メモリ・アレイ・アーキテクチャ
JPH06103599B2 (ja) 1990-11-16 1994-12-14 三菱電機株式会社 半導体集積回路装置
JPH04239910A (ja) * 1991-01-23 1992-08-27 Nec Corp 多入力最大値演算方法及びその装置
JPH05100824A (ja) * 1991-10-04 1993-04-23 Sony Corp 直列２進データの比較装置
US5325519A (en) 1991-10-18 1994-06-28 Texas Microsystems, Inc. Fault tolerant computer with archival rollback capabilities
FR2685973B1 (fr) 1992-01-03 1994-02-25 France Telecom Point memoire pour memoire associative.
KR950005095Y1 (ko) 1992-03-18 1995-06-22 문정환 양방향성 그로벌 비트 라인을 갖는 dram
JPH06215160A (ja) 1992-08-25 1994-08-05 Texas Instr Inc <Ti> データ処理方法および装置
KR950004854B1 (ko) 1992-10-08 1995-05-15 삼성전자 주식회사 반도체 메모리 장치
US5440482A (en) 1993-03-25 1995-08-08 Taligent, Inc. Forward and reverse Boyer-Moore string searching of multilingual text having a defined collation order
US5485373A (en) 1993-03-25 1996-01-16 Taligent, Inc. Language-sensitive text searching system with modified Boyer-Moore process
US5369622A (en) 1993-04-20 1994-11-29 Micron Semiconductor, Inc. Memory with isolated digit lines
US5754478A (en) 1993-04-20 1998-05-19 Micron Technology, Inc. Fast, low power, write scheme for memory circuits using pulsed off isolation device
US5444649A (en) * 1993-06-10 1995-08-22 Apple Computer, Inc. Associative memory system having configurable means for comparing fields in an array of stored data words with corresponding one or more fields in a supplied argument word
JP2663838B2 (ja) 1993-07-27 1997-10-15 日本電気株式会社 半導体集積回路装置
JP3252306B2 (ja) 1993-08-10 2002-02-04 株式会社日立製作所 半導体不揮発性記憶装置
JP3904244B2 (ja) 1993-09-17 2007-04-11 株式会社ルネサステクノロジ シングル・チップ・データ処理装置
JP3251421B2 (ja) 1994-04-11 2002-01-28 株式会社日立製作所 半導体集積回路
US5655113A (en) 1994-07-05 1997-08-05 Monolithic System Technology, Inc. Resynchronization circuit for a memory system and method of operating same
US5481500A (en) 1994-07-22 1996-01-02 International Business Machines Corporation Precharged bit decoder and sense amplifier with integrated latch usable in pipelined memories
US5615404A (en) 1994-10-31 1997-03-25 Intel Corporation System having independently addressable bus interfaces coupled to serially connected multi-ported signal distributors generating and maintaining frame based polling schedule favoring isochronous peripherals
US5638128A (en) 1994-11-08 1997-06-10 General Instrument Corporation Of Delaware Pixel interpolation filters for video decompression processor
US5724366A (en) 1995-05-16 1998-03-03 Mitsubishi Denki Kabushiki Kaisha Semiconductor memory device
KR0146530B1 (ko) 1995-05-25 1998-09-15 김광호 단속제어회로를 구비한 반도체 메모리 장치와 제어방법
US7301541B2 (en) 1995-08-16 2007-11-27 Microunity Systems Engineering, Inc. Programmable processor and method with wide operations
US6385634B1 (en) 1995-08-31 2002-05-07 Intel Corporation Method for performing multiply-add operations on packed data
JP2812262B2 (ja) 1995-08-31 1998-10-22 日本電気株式会社 連想記憶装置
JP2817836B2 (ja) 1995-11-30 1998-10-30 日本電気株式会社 半導体メモリ装置
JP3356612B2 (ja) 1996-02-29 2002-12-16 インターナショナル・ビジネス・マシーンズ・コーポレーション 高速な輪郭スムージング方法及び装置
US6092186A (en) 1996-05-07 2000-07-18 Lucent Technologies Inc. Apparatus and method for aborting un-needed instruction fetches in a digital microprocessor device
US5915084A (en) 1996-09-30 1999-06-22 Advanced Micro Devices, Inc. Scannable sense amplifier circuit
US5991209A (en) 1997-04-11 1999-11-23 Raytheon Company Split sense amplifier and staging buffer for wide memory architecture
JP3592887B2 (ja) 1997-04-30 2004-11-24 株式会社東芝 不揮発性半導体記憶装置
US6510098B1 (en) 1997-05-28 2003-01-21 Cirrus Logic, Inc. Method and apparatus for transferring data in a dual port memory
JPH1115773A (ja) 1997-06-24 1999-01-22 Matsushita Electron Corp 半導体集積回路、コンピュータシステム、データ処理装置及びデータ処理方法
US5935263A (en) 1997-07-01 1999-08-10 Micron Technology, Inc. Method and apparatus for memory array compressed data testing
US6195734B1 (en) 1997-07-02 2001-02-27 Micron Technology, Inc. System for implementing a graphic address remapping table as a virtual register file in system memory
US6181698B1 (en) 1997-07-09 2001-01-30 Yoichi Hariguchi Network routing table using content addressable memory
US6025221A (en) 1997-08-22 2000-02-15 Micron Technology, Inc. Processing methods of forming integrated circuitry memory devices, methods of forming DRAM arrays, and related semiconductor masks
US5991785A (en) * 1997-11-13 1999-11-23 Lucent Technologies Inc. Determining an extremum value and its index in an array using a dual-accumulation processor
US5867429A (en) 1997-11-19 1999-02-02 Sandisk Corporation High density non-volatile flash memory without adverse effects of electric field coupling between adjacent floating gates
US6163862A (en) 1997-12-01 2000-12-19 International Business Machines Corporation On-chip test circuit for evaluating an on-chip signal using an external test signal
JP3488612B2 (ja) 1997-12-11 2004-01-19 株式会社東芝 センス増幅回路
US5986942A (en) 1998-01-20 1999-11-16 Nec Corporation Semiconductor memory device
JPH11260057A (ja) 1998-03-13 1999-09-24 Nec Corp 半導体記憶装置
JPH11265995A (ja) 1998-03-17 1999-09-28 Mitsubishi Electric Corp 半導体記憶装置
JPH11306751A (ja) 1998-04-22 1999-11-05 Toshiba Corp 半導体記憶装置
US6005799A (en) 1998-08-06 1999-12-21 Silicon Aquarius Methods and circuits for single-memory dynamic cell multivalue data storage
US6141286A (en) 1998-08-21 2000-10-31 Micron Technology, Inc. Embedded DRAM architecture with local data drivers and programmable number of data read and data write lines
US7409694B2 (en) 1998-09-09 2008-08-05 Microsoft Corporation Highly componentized system architecture with loadable virtual memory manager
JP2000173269A (ja) 1998-12-08 2000-06-23 Mitsubishi Electric Corp 半導体記憶装置
KR100381968B1 (ko) 1998-12-30 2004-03-24 주식회사 하이닉스반도체 고속동작용디램
US5999435A (en) 1999-01-15 1999-12-07 Fast-Chip, Inc. Content addressable memory device
US6389507B1 (en) 1999-01-15 2002-05-14 Gigabus, Inc. Memory device search system and method
US6134164A (en) 1999-04-22 2000-10-17 International Business Machines Corp. Sensing circuit for a memory cell array
US6741104B2 (en) 1999-05-26 2004-05-25 Micron Technology, Inc. DRAM sense amplifier for low voltages
US6157578A (en) 1999-07-15 2000-12-05 Stmicroelectronics, Inc. Method and apparatus for accessing a memory device
US6208544B1 (en) 1999-09-09 2001-03-27 Harris Corporation Content addressable memory cell providing simultaneous read and compare capability
US6578058B1 (en) 1999-10-06 2003-06-10 Agilent Technologies, Inc. System and method for comparing values from target systems
US7124221B1 (en) 1999-10-19 2006-10-17 Rambus Inc. Low latency multi-level communication interface
US6418498B1 (en) 1999-12-30 2002-07-09 Intel Corporation Integrated system management memory for system management interrupt handler independent of BIOS and operating system
JP4627103B2 (ja) 2000-01-18 2011-02-09 富士通セミコンダクター株式会社 半導体記憶装置及びその制御方法
WO2001057875A1 (fr) 2000-02-04 2001-08-09 Hitachi, Ltd. Dispositif semi-conducteur
AU2001239907A1 (en) 2000-02-29 2001-09-12 Stephen J. Guerreri Method and apparatus for building a memory image
US7028170B2 (en) 2000-03-08 2006-04-11 Sun Microsystems, Inc. Processing architecture having a compare capability
JP3983969B2 (ja) 2000-03-08 2007-09-26 株式会社東芝 不揮発性半導体記憶装置
US6678678B2 (en) 2000-03-09 2004-01-13 Braodcom Corporation Method and apparatus for high speed table search
JP3822412B2 (ja) 2000-03-28 2006-09-20 株式会社東芝 半導体記憶装置
US6965648B1 (en) 2000-05-04 2005-11-15 Sun Microsystems, Inc. Source synchronous link integrity validation
FR2809504B1 (fr) * 2000-05-29 2002-12-06 Cit Alcatel Dispositif de selection par valeur numerique d'au moins un element parmi des elements candidats a la selection
CN1307647C (zh) 2000-07-07 2007-03-28 睦塞德技术公司 动态随机存取存储器、存储器器件及其执行读命令的方法
US6466499B1 (en) 2000-07-11 2002-10-15 Micron Technology, Inc. DRAM sense amplifier having pre-charged transistor body nodes
WO2002017262A2 (en) 2000-08-21 2002-02-28 United States Postal Services Delivery point validation system
US6301164B1 (en) 2000-08-25 2001-10-09 Micron Technology, Inc. Antifuse method to repair columns in a prefetched output memory architecture
US6704828B1 (en) 2000-08-31 2004-03-09 Micron Technology, Inc. System and method for implementing data pre-fetch having reduced data lines and/or higher data rates
US6948056B1 (en) * 2000-09-28 2005-09-20 Intel Corporation Maintaining even and odd array pointers to extreme values by searching and comparing multiple elements concurrently where a pointer is adjusted after processing to account for a number of pipeline stages
US6304477B1 (en) * 2001-01-31 2001-10-16 Motorola, Inc. Content addressable magnetic random access memory
US6563754B1 (en) 2001-02-08 2003-05-13 Integrated Device Technology, Inc. DRAM circuit with separate refresh memory
US6769005B1 (en) * 2001-02-13 2004-07-27 Silicon Access Networks Method and apparatus for priority resolution
US6650158B2 (en) 2001-02-21 2003-11-18 Ramtron International Corporation Ferroelectric non-volatile logic elements
US6807614B2 (en) 2001-07-19 2004-10-19 Shine C. Chung Method and apparatus for using smart memories in computing
US7546438B2 (en) 2001-07-19 2009-06-09 Chung Shine C Algorithm mapping, specialized instructions and architecture features for smart memory computing
ITRM20010531A1 (it) 2001-08-31 2003-02-28 Micron Technology Inc Dispositivo rilevatore a bassa potenza e alta tensione per memorie ditipo flash.
US7260672B2 (en) 2001-09-07 2007-08-21 Intel Corporation Using data stored in a destructive-read memory
US7062689B2 (en) 2001-12-20 2006-06-13 Arm Limited Method and apparatus for memory self testing
US20040073773A1 (en) 2002-02-06 2004-04-15 Victor Demjanenko Vector processor architecture and methods performed therein
US6707729B2 (en) 2002-02-15 2004-03-16 Micron Technology, Inc. Physically alternating sense amplifier activation
WO2003088033A1 (en) 2002-04-09 2003-10-23 University Of Rochester Multiplier-based processor-in-memory architectures for image and graphics processing
JP2003331598A (ja) 2002-05-13 2003-11-21 Mitsubishi Electric Corp 半導体記憶装置
US7406494B2 (en) 2002-05-14 2008-07-29 Texas Instruments Incorporated Method of generating a cycle-efficient bit-reverse index array for a wireless communication system
JP2003346484A (ja) 2002-05-23 2003-12-05 Mitsubishi Electric Corp 不揮発性半導体記憶装置
US6789099B2 (en) 2002-06-10 2004-09-07 International Business Machines Corporation Sense-amp based adder with source follower evaluation tree
US7054178B1 (en) 2002-09-06 2006-05-30 Etron Technology, Inc. Datapath architecture for high area efficiency
US6987693B2 (en) 2002-09-24 2006-01-17 Sandisk Corporation Non-volatile memory and method with reduced neighboring field errors
US7079407B1 (en) 2002-10-18 2006-07-18 Netlogic Microsystems, Inc. Content addressable memory (CAM) device including match line sensing
US6765834B2 (en) 2002-11-19 2004-07-20 Hewlett-Packard Development Company, L.P. System and method for sensing memory cells of an array of memory cells
KR100546307B1 (ko) 2002-12-05 2006-01-26 삼성전자주식회사 글로벌 입출력라인을 프리차지 및/또는 이퀄라이징하기위한 프리차지 회로를 구비하는 반도체 장치 및프리차지 및/또는 이퀄라이즈하는 트랜지스터의 레이아웃
US6731542B1 (en) 2002-12-05 2004-05-04 Advanced Micro Devices, Inc. Circuit for accurate memory read operations
US6888372B1 (en) 2002-12-20 2005-05-03 Altera Corporation Programmable logic device with soft multiplier
WO2004059651A2 (en) 2002-12-27 2004-07-15 Solid State System Co., Ltd. Nonvolatile memory unit with specific cache
US7346903B2 (en) 2003-02-04 2008-03-18 Sun Microsystems, Inc. Compiling and linking modules of a cycle-based logic design
US6768679B1 (en) 2003-02-10 2004-07-27 Advanced Micro Devices, Inc. Selection circuit for accurate memory read operations
US6819612B1 (en) 2003-03-13 2004-11-16 Advanced Micro Devices, Inc. Apparatus and method for a sense amplifier circuit that samples and holds a reference voltage
US6865122B2 (en) 2003-04-11 2005-03-08 Intel Corporation Reclaiming blocks in a block-alterable memory
US7574466B2 (en) * 2003-04-23 2009-08-11 Micron Technology, Inc. Method for finding global extrema of a set of shorts distributed across an array of parallel processing elements
US7447720B2 (en) * 2003-04-23 2008-11-04 Micron Technology, Inc. Method for finding global extrema of a set of bytes distributed across an array of parallel processing elements
US7454451B2 (en) * 2003-04-23 2008-11-18 Micron Technology, Inc. Method for finding local extrema of a set of values for a parallel processing element
US9015390B2 (en) 2003-04-25 2015-04-21 Micron Technology, Inc. Active memory data compression system and method
DE10319271A1 (de) 2003-04-29 2004-11-25 Infineon Technologies Ag Speicher-Schaltungsanordnung und Verfahren zur Herstellung
JP3898152B2 (ja) 2003-05-27 2007-03-28 ローム株式会社 演算機能付き記憶装置および演算記憶方法
EP1665286B8 (en) 2003-09-04 2007-09-12 Nxp B.V. Integrated circuit and a method of cache remapping
US6956770B2 (en) 2003-09-17 2005-10-18 Sandisk Corporation Non-volatile memory and method with bit line compensation dependent on neighboring operating modes
US7177183B2 (en) 2003-09-30 2007-02-13 Sandisk 3D Llc Multiple twin cell non-volatile memory array and logic block structure and method therefor
US7913125B2 (en) 2003-11-04 2011-03-22 Lsi Corporation BISR mode to test the redundant elements and regular functional memory to avoid test escapes
US6950771B1 (en) 2003-12-09 2005-09-27 Xilinx, Inc. Correlation of electrical test data with physical defect data
US7401281B2 (en) 2004-01-29 2008-07-15 International Business Machines Corporation Remote BIST high speed test and redundancy calculation
US7631236B2 (en) 2004-01-29 2009-12-08 International Business Machines Corporation Hybrid built-in self test (BIST) architecture for embedded memory arrays and an associated method
JP4819316B2 (ja) 2004-02-23 2011-11-24 ルネサスエレクトロニクス株式会社 半導体装置
US7088606B2 (en) 2004-03-10 2006-08-08 Altera Corporation Dynamic RAM storage techniques
US7020017B2 (en) 2004-04-06 2006-03-28 Sandisk Corporation Variable programming of non-volatile memory
US7120063B1 (en) 2004-05-07 2006-10-10 Spansion Llc Flash memory cell and methods for programming and erasing
US8522205B2 (en) 2004-05-18 2013-08-27 Oracle International Corporation Packaging multiple groups of read-only files of an application's components into multiple shared libraries
JP2006127460A (ja) 2004-06-09 2006-05-18 Renesas Technology Corp 半導体装置、半導体信号処理装置、およびクロスバースイッチ
US7061817B2 (en) 2004-06-30 2006-06-13 Micron Technology, Inc. Data path having grounded precharge operation and test compression capability
US7116602B2 (en) 2004-07-15 2006-10-03 Micron Technology, Inc. Method and system for controlling refresh to avoid memory cell data losses
US7434024B2 (en) 2004-08-30 2008-10-07 Ati Technologies, Inc. SIMD processor with register addressing, buffer stall and methods
US7685365B2 (en) 2004-09-30 2010-03-23 Intel Corporation Transactional memory execution utilizing virtual memory
US20060069849A1 (en) 2004-09-30 2006-03-30 Rudelic John C Methods and apparatus to update information in a memory
US20060149804A1 (en) 2004-11-30 2006-07-06 International Business Machines Corporation Multiply-sum dot product instruction with mask and splat
US7230851B2 (en) 2004-12-23 2007-06-12 Sandisk Corporation Reducing floating gate to floating gate coupling effect
KR100673901B1 (ko) 2005-01-28 2007-01-25 주식회사 하이닉스반도체 저전압용 반도체 메모리 장치
US7543119B2 (en) 2005-02-10 2009-06-02 Richard Edward Hessel Vector processor
US7624313B2 (en) 2005-03-28 2009-11-24 Hewlett-Packard Development Company, L.P. TCAM BIST with redundancy
US7196928B2 (en) 2005-04-05 2007-03-27 Sandisk Corporation Compensating for coupling during read operations of non-volatile memory
US7187585B2 (en) 2005-04-05 2007-03-06 Sandisk Corporation Read operation for non-volatile storage that includes compensation for coupling
US7193898B2 (en) 2005-06-20 2007-03-20 Sandisk Corporation Compensation currents in non-volatile memory read operations
KR100720644B1 (ko) 2005-11-17 2007-05-21 삼성전자주식회사 메모리 장치 및 메모리 그 동작 방법
JP4804479B2 (ja) 2005-12-13 2011-11-02 スパンション エルエルシー 半導体装置およびその制御方法
JP5129450B2 (ja) 2006-01-16 2013-01-30 ルネサスエレクトロニクス株式会社 情報処理装置
US8077533B2 (en) 2006-01-23 2011-12-13 Freescale Semiconductor, Inc. Memory and method for sensing data in a memory using complementary sensing scheme
JP4989900B2 (ja) 2006-01-31 2012-08-01 ルネサスエレクトロニクス株式会社 並列演算処理装置
US7400532B2 (en) 2006-02-16 2008-07-15 Micron Technology, Inc. Programming method to reduce gate coupling interference for non-volatile memory
KR100755370B1 (ko) 2006-04-17 2007-09-04 삼성전자주식회사 반도체 메모리 장치
TW200828333A (en) 2006-04-28 2008-07-01 Samsung Electronics Co Ltd Sense amplifier circuit and sense amplifier-based flip-flop having the same
US7752417B2 (en) 2006-06-05 2010-07-06 Oracle America, Inc. Dynamic selection of memory virtualization techniques
US7372715B2 (en) 2006-06-14 2008-05-13 Micron Technology, Inc. Architecture and method for NAND flash memory
US8069377B2 (en) 2006-06-26 2011-11-29 Micron Technology, Inc. Integrated circuit having memory array including ECC and column redundancy and method of operating the same
US7724559B2 (en) 2006-07-14 2010-05-25 International Business Machines Corporation Self-referenced match-line sense amplifier for content addressable memories
US7885119B2 (en) 2006-07-20 2011-02-08 Sandisk Corporation Compensating for coupling during programming
US7443729B2 (en) 2006-07-20 2008-10-28 Sandisk Corporation System that compensates for coupling based on sensing a neighbor using coupling
US7692466B2 (en) 2006-08-18 2010-04-06 Ati Technologies Ulc Sense amplifier based flip-flop
US7805587B1 (en) 2006-11-01 2010-09-28 Nvidia Corporation Memory addressing controlled by PTE fields
US8151082B2 (en) 2007-12-06 2012-04-03 Fusion-Io, Inc. Apparatus, system, and method for converting a storage request into an append data storage command
US7471536B2 (en) 2006-12-08 2008-12-30 Texas Instruments Incorporated Match mismatch emulation scheme for an addressed location in a CAM
US7460387B2 (en) 2007-01-05 2008-12-02 International Business Machines Corporation eDRAM hierarchical differential sense amp
US7743303B2 (en) 2007-01-22 2010-06-22 Micron Technology, Inc. Defective memory block remapping method and system, and memory device and processor-based system using same
US7937535B2 (en) 2007-02-22 2011-05-03 Arm Limited Managing cache coherency in a data processing apparatus
US7804718B2 (en) 2007-03-07 2010-09-28 Mosaid Technologies Incorporated Partial block erase architecture for flash memory
US7492640B2 (en) 2007-06-07 2009-02-17 Sandisk Corporation Sensing with bit-line lockout control in non-volatile memory
JP2009009665A (ja) 2007-06-29 2009-01-15 Elpida Memory Inc 半導体記憶装置
US7996749B2 (en) 2007-07-03 2011-08-09 Altera Corporation Signal loss detector for high-speed serial interface of a programmable logic device
US7489543B1 (en) 2007-07-25 2009-02-10 Micron Technology, Inc. Programming multilevel cell memory arrays
US7694195B2 (en) 2007-08-14 2010-04-06 Dell Products L.P. System and method for using a memory mapping function to map memory defects
US7869273B2 (en) 2007-09-04 2011-01-11 Sandisk Corporation Reducing the impact of interference during programming
US7787319B2 (en) 2007-09-06 2010-08-31 Innovative Silicon Isi Sa Sense amplifier circuitry for integrated circuit having memory cell array, and method of operating same
US8042082B2 (en) 2007-09-12 2011-10-18 Neal Solomon Three dimensional memory in a system on a chip
US7965564B2 (en) 2007-09-18 2011-06-21 Zikbit Ltd. Processor arrays made of standard memory cells
US7663928B2 (en) 2007-10-09 2010-02-16 Ememory Technology Inc. Sense amplifier circuit having current mirror architecture
US8156299B2 (en) 2007-10-19 2012-04-10 Virident Systems Inc. Managing memory systems containing components with asymmetric characteristics
US7924628B2 (en) 2007-11-14 2011-04-12 Spansion Israel Ltd Operation of a non-volatile memory array
US7979667B2 (en) 2007-12-10 2011-07-12 Spansion Llc Memory array search engine
US7755960B2 (en) 2007-12-17 2010-07-13 Stmicroelectronics Sa Memory including a performance test circuit
US8495438B2 (en) 2007-12-28 2013-07-23 Texas Instruments Incorporated Technique for memory imprint reliability improvement
US7808854B2 (en) 2008-02-19 2010-10-05 Kabushiki Kaisha Toshiba Systems and methods for data transfers between memory cells
JP5194302B2 (ja) 2008-02-20 2013-05-08 ルネサスエレクトロニクス株式会社 半導体信号処理装置
US8332580B2 (en) 2008-04-02 2012-12-11 Zikbit Ltd. System, method and apparatus for memory with embedded associative section for computations
US20090254694A1 (en) * 2008-04-02 2009-10-08 Zikbit Ltd. Memory device with integrated parallel processing
US7957206B2 (en) 2008-04-04 2011-06-07 Micron Technology, Inc. Read circuitry for an integrated circuit having memory cells and/or a memory cell array, and method of operating same
US8339824B2 (en) 2008-07-02 2012-12-25 Cooke Laurence H Nearest neighbor serial content addressable memory
US8417921B2 (en) * 2008-08-15 2013-04-09 Apple Inc. Running-min and running-max instructions for processing vectors using a base value from a key element of an input vector
US8555037B2 (en) * 2008-08-15 2013-10-08 Apple Inc. Processing vectors using wrapping minima and maxima instructions in the macroscalar architecture
US8259509B2 (en) 2008-08-18 2012-09-04 Elpida Memory, Inc. Semiconductor memory device and method with auxiliary I/O line assist circuit and functionality
ITRM20080543A1 (it) 2008-10-09 2010-04-10 Micron Technology Inc Architettura e metodo per la programmazione di memorie.
KR101596283B1 (ko) 2008-12-19 2016-02-23 삼성전자 주식회사 개선된 로컬 입출력라인 프리차아지 스킴을 갖는 반도체 메모리 장치
KR101622922B1 (ko) 2009-03-06 2016-05-20 삼성전자 주식회사 개선된 로컬 입출력라인 프리차아지 스킴을 갖는 반도체 메모리 장치
US8484276B2 (en) 2009-03-18 2013-07-09 International Business Machines Corporation Processing array data on SIMD multi-core processor architectures
KR20100134235A (ko) 2009-06-15 2010-12-23 삼성전자주식회사 반도체 메모리 장치
US7898864B2 (en) 2009-06-24 2011-03-01 Sandisk Corporation Read operation for memory with compensation for coupling based on write-erase cycles
US8412985B1 (en) 2009-06-30 2013-04-02 Micron Technology, Inc. Hardwired remapped memory
US8412987B2 (en) 2009-06-30 2013-04-02 Micron Technology, Inc. Non-volatile memory to store memory remap information
US8238173B2 (en) 2009-07-16 2012-08-07 Zikbit Ltd Using storage cells to perform computation
JP4951041B2 (ja) 2009-08-06 2012-06-13 株式会社東芝 半導体記憶装置
US8059438B2 (en) 2009-08-28 2011-11-15 International Business Machines Corporation Content addressable memory array programmed to perform logic operations
US8077532B2 (en) 2009-09-02 2011-12-13 Micron Technology, Inc. Small unit internal verify read in a memory device
US8482975B2 (en) 2009-09-14 2013-07-09 Micron Technology, Inc. Memory kink checking
US8495465B1 (en) 2009-10-15 2013-07-23 Apple Inc. Error correction coding over multiple memory pages
US9477636B2 (en) 2009-10-21 2016-10-25 Micron Technology, Inc. Memory having internal processors and data communication methods in memory
WO2011048522A2 (en) 2009-10-21 2011-04-28 Zikbit Ltd. Neighborhood operations for parallel processing
US8650232B2 (en) * 2009-10-26 2014-02-11 Via Technologies, Inc. System and method for determination of a horizontal minimum of digital values
KR101634340B1 (ko) 2009-11-03 2016-06-28 삼성전자주식회사 반도체 메모리 장치의 프로그램 방법
US8583896B2 (en) 2009-11-13 2013-11-12 Nec Laboratories America, Inc. Massively parallel processing core with plural chains of processing elements and respective smart memory storing select data received from each chain
KR20110054773A (ko) 2009-11-18 2011-05-25 삼성전자주식회사 비트라인 디스털번스를 개선하는 반도체 메모리 장치
US8089815B2 (en) 2009-11-24 2012-01-03 Sandisk Technologies Inc. Programming memory with bit line floating to reduce channel-to-floating gate coupling
US8605015B2 (en) 2009-12-23 2013-12-10 Syndiant, Inc. Spatial light modulator with masking-comparators
JP2011146102A (ja) 2010-01-15 2011-07-28 Elpida Memory Inc 半導体装置及びデータ処理システム
CN102141905B (zh) 2010-01-29 2015-02-25 上海芯豪微电子有限公司 一种处理器体系结构
US8164942B2 (en) 2010-02-01 2012-04-24 International Business Machines Corporation High performance eDRAM sense amplifier
US8533245B1 (en) 2010-03-03 2013-09-10 Altera Corporation Multipliers with a reduced number of memory blocks
EP2564306A4 (en) 2010-04-27 2017-04-26 Cornell University System and methods for mapping and searching objects in multidimensional space
KR101119371B1 (ko) 2010-04-29 2012-03-06 주식회사 하이닉스반도체 반도체 메모리 장치 및 이의 동작 방법
US8559232B2 (en) 2010-05-03 2013-10-15 Aplus Flash Technology, Inc. DRAM-like NVM memory array and sense amplifier design for high temperature and high endurance operation
US8351278B2 (en) 2010-06-23 2013-01-08 International Business Machines Corporation Jam latch for latching memory array output data
KR101143471B1 (ko) 2010-07-02 2012-05-11 에스케이하이닉스 주식회사 센스앰프 및 이를 포함하는 반도체 장치
US20120017039A1 (en) 2010-07-16 2012-01-19 Plx Technology, Inc. Caching using virtual memory
US8462532B1 (en) 2010-08-31 2013-06-11 Netlogic Microsystems, Inc. Fast quaternary content addressable memory cell
US8347154B2 (en) 2010-09-21 2013-01-01 International Business Machines Corporation Use of hashing function to distinguish random and repeat errors in a memory system
US8904115B2 (en) 2010-09-28 2014-12-02 Texas Instruments Incorporated Cache with multiple access pipelines
US8332367B2 (en) 2010-10-20 2012-12-11 International Business Machines Corporation Parallel data redundancy removal
KR101148352B1 (ko) 2010-11-02 2012-05-21 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그의 동작 방법
JP5528987B2 (ja) 2010-11-11 2014-06-25 ピーエスフォー ルクスコ エスエイアールエル 半導体装置
US8553482B2 (en) 2010-11-29 2013-10-08 Apple Inc. Sense amplifier and sense amplifier latch having common control
WO2012104674A1 (en) * 2011-01-31 2012-08-09 Freescale Semiconductor, Inc. Integrated circuit device and method for determining an index of an extreme value within an array of values
KR20120088973A (ko) 2011-02-01 2012-08-09 삼성전자주식회사 로컬 센스앰프 회로 및 이를 포함하는 반도체 메모리 장치
JP2012174016A (ja) 2011-02-22 2012-09-10 Renesas Electronics Corp データ処理装置およびそのデータ処理方法
JP5259765B2 (ja) 2011-03-29 2013-08-07 株式会社東芝 不揮発性半導体メモリ
US8725730B2 (en) 2011-05-23 2014-05-13 Hewlett-Packard Development Company, L.P. Responding to a query in a data processing system
US8706958B2 (en) 2011-09-01 2014-04-22 Thomas Hein Data mask encoding in data bit inversion scheme
US20140247673A1 (en) 2011-10-28 2014-09-04 Naveen Muralimanohar Row shifting shiftable memory
US8891297B2 (en) 2011-11-01 2014-11-18 Micron Technology, Inc. Memory cell sensing
US9830158B2 (en) 2011-11-04 2017-11-28 Nvidia Corporation Speculative execution and rollback
KR101321481B1 (ko) 2011-11-04 2013-10-28 에스케이하이닉스 주식회사 반도체 메모리 장치 및 이를 위한 테스트 회로
KR20130052971A (ko) 2011-11-14 2013-05-23 삼성전자주식회사 비휘발성 메모리 장치의 동작 방법
WO2013078085A1 (en) 2011-11-22 2013-05-30 Mips Technologies, Inc. Processor with kernel mode access to user space virtual addresses
CN105955704B (zh) 2011-11-30 2018-12-04 英特尔公司 用于提供向量横向比较功能的指令和逻辑
US20140108480A1 (en) 2011-12-22 2014-04-17 Elmoustapha Ould-Ahmed-Vall Apparatus and method for vector compute and accumulate
KR20130072869A (ko) 2011-12-22 2013-07-02 에스케이하이닉스 주식회사 프리차지 회로 및 비휘발성 메모리 장치
US20130286705A1 (en) 2012-04-26 2013-10-31 David B. Grover Low power content addressable memory hitline precharge and sensing circuit
US8938603B2 (en) 2012-05-31 2015-01-20 Samsung Electronics Co., Ltd. Cache system optimized for cache miss detection
US20130332707A1 (en) 2012-06-07 2013-12-12 Intel Corporation Speed up big-number multiplication using single instruction multiple data (simd) architectures
KR102062301B1 (ko) 2013-01-03 2020-01-03 삼성전자주식회사 메모리 장치의 페이지 복사 방법 및 메모리 시스템의 페이지 관리 방법
US20140215185A1 (en) 2013-01-29 2014-07-31 Atmel Norway Fetching instructions of a loop routine
US9158667B2 (en) 2013-03-04 2015-10-13 Micron Technology, Inc. Apparatuses and methods for performing logical operations using sensing circuitry
US9171153B2 (en) 2013-05-17 2015-10-27 Hewlett-Packard Development Company, L.P. Bloom filter with memory element
US8964496B2 (en) 2013-07-26 2015-02-24 Micron Technology, Inc. Apparatuses and methods for performing compare operations using sensing circuitry
US8971124B1 (en) 2013-08-08 2015-03-03 Micron Technology, Inc. Apparatuses and methods for performing logical operations using sensing circuitry
US9430191B2 (en) 2013-11-08 2016-08-30 Micron Technology, Inc. Division operations for memory
CN106415522B (zh) 2014-05-08 2020-07-21 美光科技公司 存储器内轻量一致性
EP3140743B1 (en) 2014-05-08 2021-11-24 Micron Technology, INC. Hybrid memory cube system interconnect directory-based cache coherence methodology

Also Published As

Publication number Publication date
EP3063765A4 (en) 2018-01-17
CN105814636A (zh) 2016-07-27
WO2015065663A1 (en) 2015-05-07
JP2017500682A (ja) 2017-01-05
KR20160072230A (ko) 2016-06-22
TW201523627A (zh) 2015-06-16
US9449675B2 (en) 2016-09-20
US20150120987A1 (en) 2015-04-30
EP3063765B1 (en) 2021-05-05
CN105814636B (zh) 2018-10-30
JP6316952B2 (ja) 2018-04-25
EP3063765A1 (en) 2016-09-07
KR101954502B1 (ko) 2019-03-05

Similar Documents

Publication Publication Date Title
TWI540587B (zh) 用於識別儲存於記憶體單元陣列中的極值之裝置與方法
US10878884B2 (en) Apparatuses and methods to reverse data stored in memory
TWI603340B (zh) 用於使用感測電路執行比較運算之裝置與方法
TWI557740B (zh) 用以比較記憶體中資料圖案之裝置及方法
TWI539469B (zh) 可獨立定址的記憶體陣列位址空間
TWI545498B (zh) 用於判定總數計數之裝置及方法
KR101689110B1 (ko) 데이터 시프팅
CN112639976B (zh) 使用逻辑运算组件的逻辑运算
US20200075080A1 (en) Non-linear activation for sensing circuitry
US20230305804A1 (en) In-memory bit-serial addition system
US20220343969A1 (en) Logical operations using memory cells