FR3095547A1 - Bus de données de mémoire non-volatile - Google Patents

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Abstract

Le circuit intégré de mémoire non-volatile (NVM), comporte un plan mémoire (PM) organisé en rangées (RG) et en colonnes (COL) comportant des lignes de bit (BL), chaque ligne de bit (BL) comportant des amplificateurs de lecture (SA) chacun configuré pour générer un signal de sortie (SAOUT/SAOUTN) sur une voie de données de lecture (SABUS/SABUSN). Les voies de données de lectures (SABUS/SABUSN) parcourent respectivement le plan-mémoire (PM) le long de chaque ligne de bit (BL), et chaque voie de donnée de lecture (SABUS/SABUSN) est connectée à tous les amplificateurs de lecture (SA) de la ligne de bit (BL) respective. Figure pour l’abrégé : Fig 1

Description

Bus de données de mémoire non-volatile
Des modes de réalisation concernent les circuits intégrés de mémoires non-volatiles, en particulier les bus de données dans les mémoires non-volatiles.
Les mémoires non volatiles comprennent classiquement un plan mémoire muni de cellules mémoires, chaque cellule mémoire étant capable de sauvegarder un bit. Le plan mémoire est typiquement organisé en rangées et en colonnes comportant des lignes de bit.
Les lignes de bit permettent notamment d’accéder à une cellule-mémoire en pour lire la donnée sauvegardée, et comporte à cet égard un amplificateur de lecture dédié. Les lignes de bits parcourent classiquement le plan mémoire dans toute sa longueur (dans le sens des colonnes). On entend le terme de « ligne de bit » en tant qu’élément conceptuel de l’organisation du plan mémoire, et non-pas seulement la ligne de métal matérielle pour acheminer des signaux.
En périphérie du plan mémoire, notamment des décodeurs de rangées et de colonnes sont prévus pour accéder matriciellement aux cellules-mémoires.
Il a été proposé des architectures de segmentation du plan mémoire, de façon à former des plus petits segments de plan mémoire afin de réduire des effets parasites dans les lignes métallique matérialisant les lignes de bits. Les segments de plan mémoire peuvent partager des amplificateurs de lecture.
Chaque amplificateur de lecture est classiquement configuré pour générer un signal de sortie sur une voie de données de lecture. Les voies de données de lecture d’un segment de plan mémoire sont regroupées sur un bus de donnée de lecture respectif, par exemple au nombre de 138 voies par bus. Les voies des bus de données de lecture de chaque segment de plan mémoire sont multiplexées vers un bus de sortie de la mémoire.
Ainsi, d’une part il existe, en périphérie du plan mémoire, un circuit de multiplexeur par segment de plan mémoire et un bus de sortie de la mémoire, et augmenter le nombre de segments de plan mémoire augmente la complexité du multiplexage des données sur le bus de sortie.
D’autre part, au moins une ligne de bit supplémentaire, appelée ligne de bit redondante, est classiquement prévue pour pouvoir remplacer une cellule-mémoire éventuellement déficiente dans chaque rangée du segment de plan mémoire. La déficience d’une cellule mémoire peut statistiquement apparaitre dans la fabrication et les cellules-mémoires à remplacer par une cellule mémoire de la ligne de bit redondante sont identifiées en usine lors d’une phase de test.
L’adressage du plan mémoire pour mettre en œuvre le remplacement via la redondance est codé en usine au moyen notamment d’un circuit de multiplexage supplémentaire, typiquement située dans la périphérie du plan mémoire lui aussi.
Ainsi il existe au moins deux niveaux de multiplexage pour atteindre le bus de sorties avec au moins N+1 blocs multiplexeurs, N étant le nombre de segments de plan mémoire. Les blocs multiplexeurs sont situés en périphérie du plan mémoire, ainsi que les bus de voies de données qu’ils régissent.
Un grand nombre de lignes métal, pour les voies de données des bus, parcourent ainsi la périphérie du plan-mémoire. D’une part, cela crée un encombrement à la fois complexe et étendu. D’autre part, l’espace occupé par les lignes de métal sortant des banques d’amplificateurs de lecture limitent la possibilité de réduire la taille des amplificateurs de lecture. En outre, les voies de donnée de lecture sont réalisées par de lignes de métal fines, qui présentent un retard de propagation intrinsèque significatif.
Des lignes de métal plus épaisses ne sont actuellement pas utilisées pour les voies de donnée de lecture sur la périphérie, d’une part en raison de leur épaisseur importante multipliée par le nombre de voies important, et d’autre part car les lignes de métal plus épaisses en périphérie sont généralement destinées à fournir une alimentation solide aux circuits de la périphérie.
Selon des modes de réalisation il est proposé de faire passer les voies de données de lecture au-dessus du plan mémoire, afin de désencombrer la périphérie, libérer de l’espace notamment en regard des banques d’amplificateurs de lecture, tout en utilisant des lignes de métal plus épaisse qui introduisent moins de retard de propagation.
Selon un aspect, il est proposé à cet égard un circuit intégré de mémoire non-volatile, comportant un plan mémoire organisé en rangées et en colonnes comportant des lignes de bit, chaque ligne de bit comportant des amplificateurs de lecture chacun configuré pour générer un signal de sortie sur une voie de données de lecture, dans lequel les voies de données de lectures parcourent respectivement le plan-mémoire le long de chaque ligne de bit, et chaque voie de donnée de lecture est connectée à tous les amplificateurs de lecture de la ligne de bit respective.
Ainsi, tous les problèmes liés aux bus de voies de données de lecture situés dans la périphérie du plan mémoire, mentionnés ci-avant, sont évités.
Selon un mode de réalisation, chaque ligne de bit comporte en outre un élément de multiplexage configuré pour fournir un signal de données sur un bus de sortie de la mémoire non-volatile, à partir des signaux de sortie délivrés par les amplificateurs de lecture de la ligne de bit.
Ainsi, ne comportant ni les bus de voies de données de lecture, ni les éléments de multiplexages des segments de plan mémoire, la périphérie du plan mémoire est désencombré.
Selon un mode de réalisation, les éléments de multiplexage peuvent être localisés dans une région s’étendant dans le sens des rangées située au milieu des rangées du plan mémoire.
Cela est avantageux en matière d’architecture, notamment une structure symétrique et compacte.
Selon un mode de réalisation, les éléments de multiplexage sont configurés pour recevoir en outre au moins un signal de paramètre de décodage transmis via respectivement au moins une voie de paramètre de décodage commune aux éléments de multiplexage.
Selon un mode de réalisation, le circuit intégré comprend au moins une ligne de bit redondante, dans lequel l’élément de multiplexage de la ligne de bit redondante est configuré pour fournir un signal de données de redondance sur une voie de donnée de redondance, à partir des signaux de sortie délivrés par les amplificateurs de lecture de la ligne de bit redondante, la voie de données de redondance étant connectée sur des entrées de donnée de redondance des éléments de multiplexage des autres lignes de bit.
La ligne de bit redondante a sensiblement la même structure que les autres lignes de bit, c’est-à-dire que les cellules mémoire, les amplificateurs de lecture et les voies de données de lectures associées sont les mêmes, seul l’élément de multiplexage de la ligne de bit redondante étant différemment configuré, par exemple en réponse aux paramètres de décodage.
Selon un mode de réalisation, lesdits éléments de multiplexage des autres lignes de bit (c’est-à-dire les lignes de bits qui ne sont pas la ligne de bit redondante) sont configurés pour recevoir une commande de sélection de donnée de redondance sur un bus de sélection de donnée de redondance, et en fonction de la commande de sélection, pour fournir ledit signal de données à partir des signaux de sortie délivrés par les amplificateurs de lecture correspondants, ou à partir d’un signal de données de redondance délivré sur les entrées de données de redondance.
Par exemple, la voie de données de redondance comprend deux lignes différentielles, l’élément de multiplexage de la ligne de bit redondante étant configuré pour fournir un signal de donnée de redondance comprenant deux signaux numériques inverses.
Selon un mode de réalisation, les voies de données de lecture comprennent chacune deux lignes différentielles, chaque amplificateur de lecture étant configuré pour fournir un signal de sortie comprenant deux signaux numériques inverses.
Ces utilisations de signaux numériques inverses sur deux lignes différentielles est avantageux en matière transmission de données, car peuvent contenir à la fois l’information de la valeur de la donnée, et l’information de la disponibilité (d’un état prêt) en lecture de la donnée.
Selon un mode de réalisation, le circuit intégré comporte une partie d’interconnexions comprenant une superposition de niveaux de métal, dans lequel les voies de données de lecture appartiennent à un niveau de métal comprenant des pistes métalliques de largeur minimale supérieure à 0,5µm.
Cela est permis grâce à la disposition des voies de données de lectures selon cet aspect, et permet de réduire le temps de propagation des données de lecture.
Selon un mode de réalisation, les voies de données de lecture comprennent au moins une voie de blindage électromagnétique et une voie d’un bus de programmation à accès direct entre elles.
La voie de programmation à accès direct peut faire office de voie de blindage lors de la lecture d’une donnée par les amplificateurs de lecture. Ce mode de réalisation simple et avantageux est permis grâce à la répartition des voies de données de lecture au-dessus du plan-mémoire, qui de ce fait ne sont pas encombrées en regard des amplificateurs de lecture.
Selon un mode de réalisation, le plan-mémoire est segmenté en segments de plan-mémoire, chaque ligne de bit de chaque segment de plan-mémoire comportant un amplificateur de lecture.
En effet, l’encombrement de la périphérie du plan mémoire mentionné précédemment est particulièrement problématique dans une architecture segmentée du plan-mémoire, et le circuit intégré tel que défini ci-avant est ainsi particulièrement avantageux dans ce type d’architecture.
D’autres avantages et caractéristiques de l’invention apparaîtront à l’examen de la description détaillée de mode de réalisation, nullement limitatifs, et des dessins annexés sur lesquels :
illustre un exemple de réalisation de l’invention ;
illustre un exemple de réalisation de l’invention ;
illustre un exemple de réalisation de l’invention ;
illustre un exemple de réalisation de l’invention ;
illustre un exemple de réalisation de l’invention.
La figure 1 représente un circuit intégré de mémoire non volatile NVM comportant un plan mémoire PM.
Le plan mémoire PM est organisé en rangées RG et en colonnes COL, chaque colonne COL comportant plusieurs lignes de bit BL.
Dans cette organisation, l’intersection d’une colonne et d’une rangée comprend un mot-mémoire, par exemple de 128 bits, soit 128 cellules mémoires. Optionnellement peuvent être prévus 8 bits supplémentaires pour un mécanisme de code correcteur d’erreur (« ECC » pour « Error Correction Code » selon le terme anglais usuel), 1 bit de parité, et 1 bit de redondance, formant un total de 138 cellules mémoires par mot-mémoire.
Dans cet exemple, le plan-mémoire PM est segmenté en segments de plan-mémoire BK<i>, i=0 à 3, et chaque ligne de bit BL de chaque segment de plan-mémoire BK<i> comporte un amplificateur de lecture SA. Les amplificateurs de lecture SA sont localisés au milieu des rangées des segments BK<i>.
Chaque ligne de bit BL comporte des amplificateurs de lecture SA chacun configuré pour générer un signal de sortie (SAOUT/SAOUTN – figure 3) sur une voie de données de lecture SABUS/SABUSN.
Bien entendu, le terme « ligne de bit » est considéré en tant qu’élément conceptuel de l’organisation du plan mémoire, et non-pas seulement la ligne de métal matérielle pour acheminer des signaux.
Les voies de données de lectures SABUS/SABUSN parcourent respectivement le plan-mémoire PM le long de chaque ligne de bit BL. Chaque voie de donnée de lecture SABUS/SABUSN est connectée à tous les amplificateurs de lecture SA de la ligne de bit BL respective.
Dans chaque ligne de bit BL, les signaux de sorties des amplificateurs de lecture SA sont ainsi acheminée, via les voies de données de lectures SABUS/SABUSN, vers un élément de multiplexage respectif A, avantageusement localisé dans une région située au milieu des rangées RG du plan mémoire PM et s’étendant dans le sens des rangées RG.
Chaque élément de multiplexage A est configuré pour fournir un signal de données OUT<n> sur un bus de sortie BUS137 de la mémoire non-volatile NVM, à partir des signaux de sortie SAOUT/SAOUTN délivrés par les amplificateurs de lecture de la ligne de bit BL.
Le bus de sortie BUS137 de la mémoire non-volatile NVM est située sur une extrémité de la région située au milieu des rangées RG, et peut être directement connecté vers sa destination, sans élément intermédiaire (en particulier sans multiplexeur supplémentaire dans la périphérie du plan mémoire PM).
Cela est également compatible avec une conception prévoyant au moins une ligne de bit redondante BLRED.
On se réfère désormais à la figure 2, représentant en particulier les différentes voies en relation avec les amplificateurs de lecture SA et les éléments de multiplexage A, B.
Le plan mémoire PM comprend une ligne de bit redondante BLRED ayant un élément de multiplexage spécifique B.
En effet, l’élément de multiplexage B de la ligne de bit redondante BLRED est, dans cet exemple, configuré pour fournir un signal de données de redondance RD/RDN sur une voie de donnée de redondance RD, RDN, à partir des signaux de sortie (SAOUT_RED/SAOUTN_RED – figure 3) délivrés par les amplificateurs de lecture SA de la ligne de bit redondante BLRED.
Bien entendu, les signaux de sortie des amplificateurs de lecture SA de la ligne de bit redondante BLRED sont également transmis via des voies de données de lecture SABUS/SABUSN qui parcourent le plan-mémoire PM le long de la ligne de bit redondante BLRED et qui est connectée à tous les amplificateurs de lecture SA de la ligne de bit redondante BLRED.
La voie de données de redondance RD/RDN est connectée sur des entrées de donnée de redondance des éléments de multiplexage A des autres lignes de bit BL, dites lignes de bit régulières.
En outre, les éléments de multiplexage A des lignes de bit régulières BL peuvent dans ce cas être configurés pour recevoir une commande de sélection de donnée de redondance sur un bus de sélection de donnée de redondance REDBUS.
Et, en fonction de la commande de sélection, les éléments de multiplexage A fournissent le signal de données OUT<n> soit à partir des signaux de sortie (SAOUT/SAOUTN) délivrés par les amplificateurs de lecture SA correspondants, soit à partir du signal de données de redondance délivré sur les entrées de données de redondance RD, RDN par l’élément de multiplexage B spécifique à la ligne de bit redondante BLRED.
Les éléments de multiplexage A, B peuvent aussi être configurés pour recevoir en outre au moins un signal de paramètre de décodage transmis via respectivement au moins une voie de paramètre de décodage VALD, POL/POLN, commune aux éléments de multiplexage A, B.
En effet, par exemple les signaux de paramètres de décodage peuvent comprendre un signal de validité VALD indiquant que les amplificateurs de lecture ont terminé un processus de lecture de données, ou encore un signal de polarité POL/POLN, dans le cadre de communication sur des lignes différentielles.
En effet, la voie de données de redondance RD/RDN et/ou les voies de données de lecture SABUS/SABUSN peuvent comprendre deux lignes différentielles, transmettant chacune un signal numérique inverse de l’autre.
Cela permet d’éviter des erreurs de communication dues à transitions parasites pouvant apparaître sur l’une des deux voies, avant que l’amplificateur de lecture n’ait effectivement délivré sa sortie. En effet, les lignes différentielles peuvent transmettre à la fois des informations de valeur de validité d’une donnée.
En outre, les amplificateurs de lecture SA, étant chacun partagé entre deux moitiés des segments BK<i> de plan mémoire (voir figure 1), sont avantageusement configurés pour effectuer une mesure différentielle entre les cellules de l’une et l’autre des deux moitiés, sur la ligne de bit BL respective. Ainsi, selon que la mesure doit être faite sur l’une ou l’autre des deux moitiés, la polarité du signal différentiel mesuré et inversée ou non, et cela est contrôlé par le signal de polarité POL/POLN.
En d’autres termes, le signal de polarité permet de définir une convention de lecture d’un 0 ou d’un 1 sur un le signal différentiel issu d’un tel amplificateur de lecture différentiel SA.
En résumé, dans l’exemple de la figure 2, les voies de données de lecture SABUS/SABUSN permettent d’acheminer les signaux de sortie des amplificateurs de lecture SA à l’élément de multiplexage respectif A.
Le signal de polarité transmis sur une voie POL/POLN permet de définir une convention de lecture différentielle.
Le signal de validité transmis sur une voie respective VALD permet de fournir une information de fin de lecture pour la récupération des données. L’information de fin de lecture est obtenue lorsqu’un amplificateur de lecture SA de l’une des banques BK<i> transmet un signal de validité respectif VALD<i> (0≤i≤3).
Un signal de sélection de donnée de redondance est transmis sur un bus de sélection de donnée de redondance REDBUS afin d’identifier une lecture requérant la récupération d’un bit de redondance dans la ligne de bit redondante BLRED. Le signal de sélection de donnée de redondance peut par exemple comprendre un code sur plusieurs bits pour identifier la ligne de bit BL à transférer sur la ligne de bit redondante BLRED pour la lecture.
Les données lues, le cas échéant, dans la ligne de bit redondante BLRED sont transmises à l’élément de multiplexage A identifié, via les voies de donnée de redondance RD/RDN, à partir de l’élément de multiplexage B de la ligne de bit redondante BLRED.
Les données de lecture finales OUT<n>, OUT<n+1> sont transmises par les éléments de multiplexage A, en fonction des signaux de sortie (SAOUT/SAOUTN) des amplificateurs de lectures SA avec la convention de polarité définie par le signal de polarité POL/POLN (ou bien en fonction des signaux de la voie de donnée de redondance RD/RDN si identification par le signal de sélection de donnée de redondance), accompagné du signal de validité VALD autorisant la récupération des données.
Ces nombreuses fonctions des éléments de multiplexage A peuvent être mises en œuvre par l’exemple de réalisation décrit en relation avec les figures 3 et 4.
On se réfère à cet égard à la figure 3.
La figure 3 représente un exemple de réalisation d’un élément de multiplexage A avantageux.
Conformément à l’exemple de la figure 2, l’élément de multiplexage A comporte des entrées pour recevoir les signaux qui le commande, tels que les paramètres de décodage, et des signaux de données.
Ainsi, l’élément de multiplexage A comprend des entrées de données de lecture SAOUT et SAOUTN, des entrées de données de redondance RD et RDN, une entrée de signal de validité VALD, des entrée de polarité POL et POLN, une entrée de bus de sélection de donnée de redondance sur 8 bits REDBUS<7:0>, ainsi que des entrées d’alimentation Vdd et Gnd et une sortie de donnée OUT<n>.
Un montage logique d’identification REDID permet d’effectuer un test logique propre chaque élément de multiplexage A, sur les 8 bits du signal de sélection de donnée de redondance REDBUS<7:0>. Le montage logique d’identification REDID délivre un signal d’identification RED/REDN représentatif d’un état sélectionné ou non de l’élément de multiplexage A pour récupérer les données de redondance.
L’élément de multiplexage A comporte deux portes logiques complexes AA permettant chacune de vérifier toutes les conditions des décrites précédemment en relation avec la figure 2, excepté les conditions du signal de validité VALD, pour délivrer sur une sortie OUT la donnée correspondante.
La sortie OUT de la première porte logique complexe AA est connectée sur une entrée d’initialisation SET d’un verrou RS, tandis que la sortie OUT de la deuxième porte logique complexe AA est connectée sur une entrée de réinitialisation RESET du verrou RS.
La deuxième porte logique complexe reçoit la polarité inverse POLN/POL par rapport à la première porte logique complexe POL/POLN.
Les données de lectures SAOUT/SAOUTN sont transmises aux portes logiques complexes AA par l’intermédiaire d’un dispositif de précharge B, configuré pour transmettre les signaux de donnée SAOUT/SAOUTN si la condition de validité est remplie par le signal de validité VALD=1.
L’élément de multiplexage B spécifique à la ligne de bit redondante BLRED mentionné précédemment peut par exemple simplement comprendre un tel dispositif de précharge relié à la voie de donnée de redondance RD/RDN. Ainsi, ledit élément de multiplexage B spécifique transfert toujours les données issues des amplificateurs de lecture de la ligne de bit redondante BLRED à tous les éléments de multiplexage A des lignes de bits régulières, ces derniers étant en charge de les sélectionner ou non en fonction du code de sélection de donnée de redondance transmis sur le bus REDBUS.
Le verrou RS délivre ainsi la donnée réelle OUT<n>, toutes conditions vérifiées.
On se réfère désormais à la figure 4 qui représente un exemple de réalisation d’une telle porte logique complexe AA.
La porte logique complexe AA reçoit les signaux de données SAOUT, SAOUTN issus du dispositif de précharge B, et les inverse pour former des signaux de donnée internes, respectivement Dint, DNint.
Les signaux de donnée de redondance RD, RDN sont également reçu et inversé pour former des signaux de donnée de redondance interne, respectivement RDint, RDNint.
Les signaux d’identification RED, REDN provenant du montage logique d’identification, et les signaux de polarité POL, POLN sont aussi reçus.
Sur la figure 4, la porte logique complexe AA est séparée en deux partie par un trait interrompu, l’une correspondant à une première polarité telle que POL=1 et POLN=0, l’autre à la polarité inverse, c’est-à-dire POL=0 et POLN=1.
Dans le cas de la première polarité POL=1 et POLN=0, un transistor de type N est commandé passant par le signal POL et relie la masse Gnd (Gnd=0 logique) à deux branches parallèles ayant chacune une paire de transistors de type N en série. Lesdites branches sont reliées d’autre part à la sortie OUT de la porte logique complexe AA.
La première branche transmet Gnd sur la sortie OUT, si le signal RED=1 et si RDint=1 (soit RD=0). En d’autres termes, si l’identification de redondance est validée (RED=1, REDN=0) et si la donnée de redondance reçue est 0 (RD=0), la sortie OUT est mise à 0.
La deuxième branche transmet Gnd sur la sortie OUT, si le signal REDN=1 et si Dint=1 (soit SAOUT=0). En d’autres termes, si l’identification de redondance n’est pas validée (RED=0, REDN=1) et si la donnée de lecture reçue est 0 (SAOUT=0), la sortie OUT est mise à 0.
En outre, toujours dans le cas de la première polarité POL=1 et POLN=0, un transistor de type P est commandé passant par le signal POLN et relie à l’alimentation Vdd (Vdd=1 logique) deux branches croisées ayant chacune une paire de transistors de type P en série. Lesdites branches sont reliées d’autre part à la sortie OUT de la porte logique complexe AA.
La première branche transmet Vdd sur la sortie OUT, si le signal RED=0 et si Dint=0 (soit SAOUT=1). En d’autres termes, si l’identification de redondance n’est pas validée (RED=0, REDN=1) et si la donnée de lecture (SAOUT=1) reçue est 1, la sortie OUT est mise à 1.
La deuxième branche transmet Vdd sur la sortie OUT, si le signal REDN=0 et si RDint=0 (soit RD=1). En d’autres termes, si l’identification de redondance est validée (RED=1, REDN=0) et si la donnée de redondance (RD=1) reçue est 1, la sortie OUT est mise à 1.
Dans la partie correspondant à la polarité inverse POL=0 et POLN=1, le circuit est le même mais les transistors qui sont commandé par les signaux de données (Dint, RDint) sont commandés par les signaux de données inverses DNint, RDNint, de façon à conférer la polarisation inverse sur la sortie OUT dans chacun des cas détaillés ci-dessus.
La figure 5 représente une vue du dessus d’un niveau de métal MET7 d’une partie d’interconnexions BEOL du circuit intégré de mémoire non volatile (NVM).
La partie d’interconnexion BEOL comprend une superposition de niveaux de métal, dans l’un desquels les voies de données de lecture SAOUT/SAOUTN sont formées.
Les voies de données de lecture SAOUT/SAOUTN peuvent comprendre au moins une voie de blindage électromagnétique GND et une voie d’un bus de programmation à accès direct PRGDAMBUS entre elles.
La voie de bus de programmation à accès direct PRGDAMBUS est polarisée à la masse GND pendant la lecture, et fait ainsi office de blindage électromagnétique.
En particulier, le circuit intégré décrit précédemment en relation avec les figures 1 et 2 permet de former les voies de données de lecture SAOUT/SAOUTN dans un niveau de métal comprenant des pistes métalliques de largeur minimale supérieure à 0,5µm, par exemple le septième niveau de métal MET7.
En effet, la référence 1xSAPTCH désigne la largeur dédiée à un amplificateur de lectures dans une ligne de bit BL. Ainsi, étant donné que seulement quatre voies par largeur 1xSAPTCH sont nécessaires ici (car comprenant optionnellement dans cet exemple des voies de blindage, et ayant en outre une configuration différentielle à deux voies par signal), les niveaux de métaux ayant des pistes épaisses peuvent être utilisés.
Cela donne un avantage majeur en matière de temps de propagation des signaux, notamment dans les voies de donnée de lecture.
Des modes de réalisation particuliers ont été décrits, cela étant, l’invention n’est pas limitée à ces modes de réalisation mais en embrasse toutes les variantes, par exemple, les circuits d’éléments de multiplexages décrits en relation avec les figures 3 et 4 sont de simples exemples de conception, et toute autre architecture présentant une fonction analogue est bien entendu envisageable dans le cadre de l’invention.

Claims (11)

  1. Circuit intégré de mémoire non-volatile (NVM), comportant un plan mémoire (PM) organisé en rangées (RG) et en colonnes (COL) comportant des lignes de bit (BL), chaque ligne de bit (BL) comportant des amplificateurs de lecture (SA) chacun configuré pour générer un signal de sortie (SAOUT/SAOUTN) sur une voie de données de lecture (SABUS/SABUSN), dans lequel les voies de données de lectures (SABUS/SABUSN) parcourent respectivement le plan-mémoire (PM) le long de chaque ligne de bit (BL), et chaque voie de donnée de lecture (SABUS/SABUSN) est connectée à tous les amplificateurs de lecture (SA) de la ligne de bit (BL) respective.
  2. Circuit intégré selon la revendication 1, dans lequel chaque ligne de bit (BL) comporte en outre un élément de multiplexage (A) configuré pour fournir un signal de données (OUT<n>) sur un bus de sortie (BUS137) de la mémoire non-volatile (NVM), à partir des signaux de sortie (SAOUT/SAOUTN) délivrés par les amplificateurs de lecture de la ligne de bit (BL).
  3. Circuit intégré selon la revendication 2, dans lequel les éléments de multiplexage (A, B) sont localisés dans une région s’étendant dans le sens des rangées (RG) située au milieu des rangées (RG) du plan mémoire (PM).
  4. Circuit intégré selon l’une des revendications 2 ou 3, dans lequel les éléments de multiplexage (A, B) sont configurés pour recevoir en outre au moins un signal de paramètre de décodage transmis via respectivement au moins une voie de paramètre de décodage (VALID, POL/POLN) commune aux éléments de multiplexage (A, B).
  5. Circuit intégré selon l’une des revendications 2 à 4, comprenant au moins une ligne de bit redondante (BLRED), dans lequel l’élément de multiplexage (B) de la ligne de bit redondante (BLRED) est configuré pour fournir un signal de données de redondance (RD/RDN) sur une voie de donnée de redondance (RD, RDN), à partir des signaux de sortie (SAOUT_RED/SAOUTN_RED) délivrés par les amplificateurs de lecture (SA) de la ligne de bit redondante (BLRED), la voie de données de redondance (RD, RDN) étant connectée sur des entrées de donnée de redondance des éléments de multiplexage (A) des autres lignes de bit (BL).
  6. Circuit intégré selon la revendication 5, dans lequel lesdits éléments de multiplexage (A) des autres lignes de bit (BL) sont configurés pour recevoir une commande de sélection de donnée de redondance sur un bus de sélection de donnée de redondance (REDBUS), et en fonction de la commande de sélection, pour fournir ledit signal de données (OUT<n>) à partir des signaux de sortie (SAOUT/SAOUTN) délivrés par les amplificateurs de lecture (SA) correspondants, ou à partir d’un signal de données de redondance (RD/RDN) délivré sur les entrées de données de redondance (RD, RDN).
  7. Circuit intégré selon l’une des revendications 5 ou 6, dans lequel la voie de données de redondance (RD/RDN) comprend deux lignes différentielles (SABUS, SABUSN), l’élément de multiplexage (B) de la ligne de bit redondante (BLRED) étant configuré pour fournir un signal de donnée de redondance comprenant deux signaux numériques inverses (RD, RDN).
  8. Circuit intégré selon l’une des revendications précédentes, dans lequel les voies de données de lecture (SABUS/SABUSN) comprennent chacune deux lignes différentielles (SABUS, SABUSN), chaque amplificateur de lecture (SA) étant configuré pour fournir un signal de sortie comprenant deux signaux numériques inverses (SAOUT, SAOUTN).
  9. Circuit intégré selon l’une des revendications précédentes, comportant une partie d’interconnexions (BEOL) comprenant une superposition de niveaux de métal, dans lequel les voies de données de lecture (SAOUT/SAOUTN) appartiennent à un niveau de métal (MET7) comprenant des pistes métalliques de largeur minimale supérieure à 0,5µm.
  10. Circuit intégré selon la revendication 9, dans lequel les voies de données de lecture (SAOUT/SAOUTN) comprennent au moins une voie de blindage électromagnétique (GND) et une voie d’un bus de programmation à accès direct (PRGDAMBUS) entre elles.
  11. Circuit intégré selon l’une des revendications précédentes, dans lequel le plan-mémoire (PM) est segmenté en segments de plan-mémoire (BK<i>), chaque ligne de bit (BL) de chaque segment de plan-mémoire (BK<i>) comportant un amplificateur de lecture (SA).
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