FR2996950A1 - Réseau de mémoire base sur des bascules - Google Patents

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Abstract

L'invention concerne un réseau de mémoire comprenant des cellules mémoires agencées en une pluralité de colonnes (COL0-COL3) et en une pluralité de rangées (ROW0-R0W1), les cellules mémoires de chaque colonne étant couplées à au moins une ligne d'écriture commune (WRO, WR1) de leur colonne, les cellules mémoires de chaque rangée étant couplées à une ligne de sélection commune (SEL0-SEL1) de leur rangée, chacune des cellules mémoires comprenant une sortie de données (DOUT), chacune des sorties de données étant connectée indépendamment à un port de sortie (105A, 105B) du réseau de mémoire.

Description

RÉSEAU DE MÉMOIRE BASÉ SUR DES BASCULES DOMAINE La présente invention concerne le domaine des dispositifs mémoires, et en particulier un réseau de mémoire et un procédé pour actionner un réseau de mémoire basé sur des 5 bascules. ARRIÈRE-PLAN Les dispositifs mémoires comprennent en général un réseau de cellules mémoires, chaque cellule mémoire mémorisant un bit de données. La mémoire statique à accès aléatoires (SRAM) 10 est un exemple de type de réseau de mémoire volatile qui procure un moyen relativement compact pour mémoriser des données. Il y a un certain nombre d'inconvénients dans les réseaux de mémoire tels que les réseaux SRAM. En particulier, les opérations de lecture ont tendance à être relativement 15 lentes en raison de l'utilisation de lignes de bit communes pour écrire dans les cellules mémoires et lire les données stockées par les cellules mémoires, qui doivent être chargées et déchargées. En outre, il n'est pas possible de lire plus d'une seule cellule mémoire à la fois dans une colonne donnée du 20 réseau de mémoire. Un autre inconvénient est que pour réaliser une réinitialisation globale du dispositif mémoire, il est nécessaire d'adresser chaque ligne de mot de la cellule mémoire tour à tour et d'écrire la valeur de réinitialisation (par exemple un 0 logique), ce qui est un processus consommateur de de temps. De façon similaire, le test de tels réseaux de mémoire 5 est relativement lent et complexe, puisqu'il implique la réalisation d'une opération d'écriture et de lecture dans chaque cellule mémoire tour à tour. Ainsi, on a besoin dans la technique d'un réseau de mémoire amélioré résolvant un ou plusieurs de ces inconvénients. 10 RÉSUMÉ Des modes de réalisation de la présente invention ont pour but de résoudre au moins partiellement un ou plusieurs besoins de l'art antérieur. Selon un aspect, on prévoit un réseau de mémoire 15 comprenant des cellules mémoires agencées en une pluralité de colonnes et une pluralité de rangées, les cellules mémoires de chaque colonne étant couplées à au moins une ligne d'écriture commune de leur colonne, les cellules mémoires de chaque rangée étant couplées à une ligne de sélection commune de leur rangée, 20 chacune des cellules mémoires comprenant une sortie de données. Dans certains modes de réalisation, chacune des sorties de données est connectée de façon indépendante à un port de sortie du réseau de mémoire. Selon un autre mode de réalisation, chacune des 25 cellules mémoires comprend un tampon de sortie fournissant la sortie de comprend 30 cellules données. Selon un autre mode de réalisation, chaque colonne des première et deuxième lignes d'écriture communes. Selon un autre mode de réalisation, chacune des mémoires comprend une bascule constituée de deux inverseurs couplés de façon croisée entre des premier et deuxième noeuds de mémorisation. Selon un autre mode de réalisation, chacune des cellulés mémoires comprend en outre un premier transistor couplé 35 entre le premier noeud de mémorisation et une première tension d'alimentation, et un deuxième transistor couplé entre le deuxième noeud de mémorisation et la première tension d'alimentation, le noeud de commande du premier transistor étant couplé à la première ligne d'écriture commune, et le noeud de commande du deuxième transistor étant couplé à la deuxième ligne d'écriture commune. Selon un autre mode de réalisation, chaque cellule mémoire comprend en outre un troisième transistor couplé entre le premier noeud de mémorisation et la première tension d'alimentation en série avec le premier transistor, et un quatrième transistor couplé entre le deuxième noeud de mémorisation et la première tension d'alimentation en série avec le deuxième transistor, les noeuds de commande des troisième et quatrième transistors étant couplés à la ligne de sélection commune de la rangée. Selon un autre mode de réalisation, chaque cellule mémoire comprend en outre un cinquième transistor couplé entre le premier noeud de mémorisation et une première entrée de données de test et un sixième transistor couplé entre le deuxième noeud de mémorisation et une deuxième entrée de données de test. Selon un autre mode de réalisation, une première des cellules mémoires a ses première et deuxième entrées de données de test couplées à un circuit d'entrée de séquence de test, et une deuxième des cellules mémoires a sa premièreentrée de données de test couplée au premier noeud de mémorisation de la première cellule mémoire par l'intermédiaire d'un premier tampon de sortie de la première cellule mémoire et sa deuxième entrée de données de test couplée au deuxième noeud de mémorisation de la deuxième cellule mémoire par l'intermédiaire d'un deuxième tampon de sortie de la première cellule mémoire. Selon un autre mode de réalisation, les cinquième et sixième transistors de la première cellule mémoire sont agencés pour recevoir un signal d'horloge, et les Cinquième et sixième transistors de la deuxième cellule mémoire sont agencés pour recevoir l'inverse du signal d'horloge. Selon un autre mode de réalisation, les première et deuxième cellules mémoires sont agencées en une première colonne 5 du réseau de mémoire, et les première et deuxième entrées de données de test d'une cellule mémoire finale dans une deuxième colonne du réseau de mémoire sont couplées respectivement, par l'intermédiaire de tampons de sortie correspondants, aux premier et deuxième noeuds de mémorisation d'une cellule mémoire finale 10 dans la première colonne. Selon un autre mode de réalisation, les cellules mémoires du réseau sont couplées en série par leurs entrées de données de test et leurs sorties de données pour former une chaîne de test, et une sur deux des cellules mémoires de la 15 chaîne de test reçoit le signal d'horloge sur une première ligne d'horloge, et les autres cellules mémoires de la chaîne de test reçoivent l'inverse du signal d'horloge sur une deuxième ligne d'horloge. Selon un autre mode de réalisation, chacun des premier 20 et deuxième inverseurs comprend des premier et deuxième transistors NOS à canal P couplés en série avec un transistor NOS à canal N entre des première et deuxième tensions d'alimentation. Selon un autre aspect, on prévoit un dispositif 25 logique configurable comprenant au moins une interconnexion ou une fonction logique programmable par un bit de configuration mémorisé dans une mémoire de configuration, la mémoire de configuration comprenant le réseau de mémoire susmentionné. Selon un autre aspect, on prévoit un procédé de 30 lecture d'au moins un bit de données dans un réseau de mémoire comprenant des cellules mémoires agencées en une pluralité de colonnes et une pluralité de rangées, les cellules mémoires de chaque colonne étant couplées à au moins une ligne d'écriture commune de leur colonne, les cellules mémoires de chaque rangée 35 étant couplées à une ligne de sélection commun è de leur rangée, dans lequel chacune des cellules mémoires comprend une sortie de données. Dans certains modes de réalisation, chacune des sorties de données est connectée de façon indépendante à un port de sortie du réseau de mémoire, et le procédé comprend de fournir un signal d'adresse au port de sortie pour sélectionner une ou plusieurs des sorties de données des cellules mémoires. Selon un mode de réalisation, le procédé comprend en outre la fourniture d'un signal d'adresse à un autre port de sortie du réseau de mémoire pour sélectionner une ou plusieurs 10 sorties de données des cellules mémoires. BRÈVE DESCRIPTION DES DESSINS Les objets, caractéristiques, aspects et avantages susmentionnés de l'invention, et d'autres, apparaîtront clairement à la lecture de la description détaillée suivante de 15 modes de réalisation, donnés à titre d'illustration et non de limitation, en référence aux dessins joints dans lesquels : la figure 1 illustre schématiquement un réseau de mémoire selon un exemple de réalisation ; la figure 2 illustre schématiquement plus en détail 20 une cellule mémoire du réseau de mémoire de la figure 1 selon un exemple de réalisation ; la figure 3 illustre schématiquement un réseau de mémoire selon un autre exemple de réalisation ; et la figure 4 illustre schématiquement plus en détail 25 une cellule mémoire du réseau de mémoire de la figure 3 selon un exemple de réalisation. DESCRIPTION DETAILLEE La figure 1 illustre un réseau de mémoire 100 selon un exemple de réalisation de la présente invention. 30 Le réseau de mémoire 100 comprend une pluralité de cellules mémoires 102 agencées en rangées et en colonnes. Dans l'exemple de la figure 1, il y a quatre colonnes COLO à COL3 et deux rangées ROWO et ROW1 de cellules mémoires 102, bien que dans des variantes de réalisation le réseau 100 puisse comprendre moins de cellules mémoires ou beaucoup plus de cellules mémoires. Chacune des cellules mémoires 102 mémorise un bit de données, et ainsi le réseau de mémoire 100 de la figure 1 5 mémorise 8 bits de données. Bien sûr, le réseau de mémoire pourrait être beaucoup plus grand, par exemple pourrait mémoriser jusqu'à 1 kilobit de données ou plus. Comme cela va être décrit plus en détail ci-après, chacune des cellules mémoires 102 est basée sur une bascule, et 10 comprend par exemple des entrées d'écriture complémentaires WRO et WR1 et une entrée de sélection SEL. Les signaux d'écriture sur les lignes d'écriture communes sont par exemple générés par un circuit de commande d'écriture 103. En outre, les cellules mémoires de la rangée ROWO reçoivent par exemple un signal de 15 sélection SELO sur une ligne de sélection commune de la rangée ROWO, et celles de la rangée ROW1 reçoivent par exemple un signal de sélection SEL1 sur une ligne de sélection commune de la rangée ROWl. Les signaux de sélection sont par exemple générés par un circuit de commande de sélection 104. 20 En outre, chacune des cellules mémoires 102 comprend par exemple une sortie de données Dow. Comme cela va être expliqué plus en détail ci-après, les signaux de sortie au niveau des sorties de données BOUT sont générés par un tampon de sortie de chaque cellule mémoire. En outre, la sortie de données 25 BOUT de chaque cellule mémoire est par exemple couplée de façon permanente et indépendante à un ou plusieurs ports de sorties. Dans l'exemple de la figure 1, la sortie de données DouT de chacune des cellules mémoires 102 est connectée à un port de sortie 105A et à un port de sortie 105B. 30 Le port de sortie 105A comprend par exemple quatre multiplexeurs 106A, 108A, 110A et 112A, chacun d'eux recevant au niveau de ses deux entrées de données les signaux de sortie respectifs provenant des cellules mémoires 102 des colonnes COLO à COL3 respectivement. Par exemple, le multiplexeur 106A a ses 35 entrées de données couplées respectivement aux sorties de données des deux cellules mémoires de la colonne COLO. Les multiplexeurs 106A à 112A fournissent respectivement des signaux de sortie OUTO à OUT3 correspondant aux données sélectionnées pour être lue dans les cellules mémoires des colonnes COLO à COL3, respectivement. Le port de sortie 105A reçoit un signal d'adresse ADDR A sur une ligne d'entrée 114 sélectionnant la rangée du réseau de mémoire 100 qui doit être lue. Cette adresse est par exemple utilisée pour commander chacun des multiplexeurs 106A à 112A pour sélectionner la sortie de données de la rangée correspondante. Le port de sortie 105E est par exemple identique au port de sortie 105A, et comprend quatre multiplexeurs 106B à 112E ayant des entrées connectées aux mêmes lignes que les multiplexeurs respectifs 106A à 112A du port de sortie 105A. Le port de sortie 105B reçoit un signal d'adresse ADDR B, qui indique la rangée à lire, qui pourrait être la même rangée que celle lue par le port 105A, ou qui pourrait être une rangée différente.
En fonctionnement, pendant une phase d'écriture dans le réseau de mémoire 100, chaque rangée de cellules mémoires 102 est par exemple écrite tour à tour, après avoir été sélectionnée par un signal de sélection correspondant. Pendant chaque opération d'écriture, les signaux d'écriture WRO et WR1 25 fournissent les données qui doivent être écrites à la rangée correspondante. Une réinitialisation globale est par exemple effectuée en sélectionnant toutes les rangées du réseau de mémoire, et en affirmant tous les signaux d'écriture WRO avec la valeur de 30 réinitialisation, qui est par exemple une valeur logique "0", et tous les signaux d'écriture WR1 avec la valeur opposée, par exemple une valeur logique "1". La lecture des données mémorisées par les cellules mémoires peut être réalisée avec une très faible latence grâce à 35 l'utilisation d'un tampon de sortie dans chaque cellule mémoire 102. En particulier, suite à un changement dans l'adresse fournie à l'un des ports de sortie 105A, 105B, la donnée produite par le port de sortie va changer très rapidement, puisque toutes les données provenant du réseau de cellules 5 mémoires 102 sont déjà disponibles au niveau de ses entrées. En outre, 'les sorties de données des cellules mémoires sont disponibles en permanence, et ainsi l'opération de lecture peut être réalisée de façon asynchrone. En particulier, même si une opération de lecture adresse une cellule mémoire pendant une 10 opération d'écriture d'une nouvelle donnée dans cette cellule mémoire, la donnée fournie par le port de lecture va simplement changer après un certain délai de propagation. Bien sûr, bien qu'il y ait deux ports de sortie dans l'exemple de la figure 1, dans des variantes de réalisation, il 15 pourrait y avoir un seul port de sortie ou plus de deux. En outre, bien que dans l'exemple de la figure 1, les ports de sortie sélectionnent une seule rangée de données à la fois, il sera clair pour l'homme de l'art qu'on pourrait sélectionner à lire plus qu'une seule rangée ou une sous-rangée de données. 20 Dans certains modes de réalisation, un port de sortie pourrait comprendre un grand multiplexeur recevant les données de sortie provenant de toutes les cellules mémoires du réseau de mémoire 100, et le port de sortie pourrait fournir les données en série sur une seule ligne de sortie. 25 Dans des variantes de réalisation, un port de sortie pourrait comprendre autant de sorties que le nombre de cellules mémoires dans le réseau 100, auquel cas le port de sortie comprendrait par exemple seulement des tampons de sortie, sans aucun multiplexeur de sortie. Dans un tel cas, les données 30 provenant de toutes les cellules mémoires sont disponibles continuellement au niveau du port de sortie sans qu'une adresse ne soit fournie et sans qu'une opération de lecture ne soit réalisée. Par exemple, le réseau de mémoire pourrait constituer 35 une mémoire de configuration d'un dispositif logique confi- gurable, par exemple faisant partie d'un FPGA (réseau de portes programmable sur site). Dans un tel cas, chaque bit de données mémorisé par le réseau de mémoire 100 programme par exemple une interconnexion ou une fonction logique du dispositif logique configurable. La figure 2 illustre schématiquement plus en détail la cellule mémoire 102 de la colonne COLO et de la rangée ROWO du réseau de mémoire 100 selon un exemple de réalisation. Les autres cellules mémoires 102 du réseau de mémoire 100 ont par exemple une structure identique, excepté que les signaux d'entrée et de la rangée corres- seront ceux de la colonne pondante de la cellule. Comme cela est illustré, la cellule mémoire 102 comprend par exemple deux inverseurs 202, 204, couplés de façon croisée entre des noeuds de mémorisation 206 et 208. Les noeuds de mémorisation 206, 208 mémorisent des niveaux de tension complémentaires représentant un bit de données. Par exemple, un niveau haut sur le noeud 206 et un niveau bas sur le noeud 208 représentent un état logique "1", et un niveau bas sur le noeud 206 et un niveau haut sur le noeud 208 représentent un niveau logique "0". Dans l'exemple de la figure 2, chacun des inverseurs 202 et 204 comprend un transistor MOS à canal P (PMOS) couplé en série avec, un transistor MOS à canal N (NMOS) entre des première 25 et deuxième tensions d'alimentation, dans cet exemple VDD et la masse. Les grilles des transistors PMOS et NMOS de l'inverseur 202 sont couplées au noeud de mémorisation 206, et un noeud situé entre ces transistors NMOS et PMOS est couplé au noeud de mémorisation 208. Les grilles des transistors PMOS et NMOS de 30 l'inverseur 204 sont couplées au noeud de mémorisation 208, et un noeud situé entre ces transistors NMOS et PMOS est couplé au noeud de mémorisation 206. Le noeud de mémorisation 206 est également couplé à la masse par l'intermédiaire de transistors NMOS 210 et 212 couplés 35 en série. De façon similaire, le noeud de mémorisation 208 est couplé à la masse par l'intermédiaire de transistors NMOS 214 et 216 couplés en série. Les grilles des transistors NMOS 210 et 214 sont couplées de façon à recevoir le signal de sélection SELO. La grille du transistor NMOS 212 est couplée de façon à recevoir le signal d'écriture WRO, et la grille du transistor NMOS 216 est couplée de façon à recevoir le signal d'écriture WR1 . Le noeud de mémorisation 208 est en outre couplé par l'intermédiaire d'un tampon de sortie 218 à la sortie de données 10 DOUT de la cellule mémoire 102. Le tampon de données 218 permet à la donnée mémorisée par la cellule mémoire 102 d'être lue sans perturber l'état de la cellule mémoire 102. Le tampon de sortie 218 comprend par exemple un transistor PMOS et un transistor NMOS couplés en série entre des première et deuxième tensions 15 d'alimentation, dans cet exemple VDD et la masse. Les grilles de ces transistors sont couplées au noeud de mémorisation 208, tandis que le noeud situé entre ces transistors fournit la sortie de données DouT. Optionnellement, un autre tampon de sortie 220 est 20 prévu, identique au tampon de sortie 218, et couplé au noeud de mémorisation 206. Le tampon de sortie 220 fournit le signal de sortie inversé DouT de la sortie de données DouT. En fonctionnement, pendant la phase d'écriture de la cellule mémoire 102, le signal de sélection SELO est haut, 25 activant les transistors 210 et 214, et l'un ou l'autre du transistor 212 et du transistor 216 va être activé par les signaux d'écriture WRO et WR1. Ainsi, l'un ou l'autre des noeuds de mémorisation 206 et 208 va être tiré à la masse, forçant un état donné de la bascule formée par les inverseurs 30 202 et 204. Lorsque le signal de sélection passe de nouveau à l'état bas, l'état correspondant est maintenu par la bascule. La figure 3 illustre schématiquement un réseau de mémoire 300 selon un autre exemple de réalisation Dans l'exemple de la figure 3, le réseau de mémoire 300 comprend quatre colonnes COLO à COL3 de cellules mémoires 302, et quatre rangées ROWO à ROW3 des cellules mémoires 302. Chacune des cellules mémoires 302 reçoit par exemple 5 les mêmes signaux d'écriture et de sélection que les cellules mémoires 102 du réseau de mémoire 100, mais dans un but de clarté, ces signaux n'ont pas été représentés de nouveau en figure 3. En outre, chacune des cellules mémoires 302 comprend des entrées supplémentaires de données de test SIN et SIN, une 10 entrée d'horloge de balayage, et une sortie de données inversée DOUT en plus de la sortie de données normale DOUT. Les cellules mémoires 302 du réseau 300 forment une chaîne de test, connue en général dans la technique sous le nom de chaîne de balayage, dans le but de tester le fonctionnement 15 de chacune des cellules mémoires. En particulier, les cellules mémoires sont toutes par exemple couplées en chaîne par leurs entrées de données de test et leurs sorties de données. Bien que cela ne soit pas illustré en figure 3, chacune des sorties de données est par exemple couplée de façon indépendante à un ou 20 plusieurs ports de sortie comme pour le réseau 100 de la figure 1. Cependant, il sera clair pour l'homme de l'art que dans des variantes de réalisation, les sorties de données des cellules mémoires formant chaque colonne du réseau pourraient être couplées à un port de sortie par l'intermédiaire d'une ligne de 25 colonne commune. Dans l'exemple de la figure 3, les sorties de données DOUT et DOUT de la première cellule mémoire de la colonne COLO dans la rangée ROWO sont couplées aux entrées de données de test SIN et SIN respectivement de la deuxième cellule mémoire dans 30 la colonne COLO, qui est la cellule mémoire se trouvant dans la rangée ROWl. De façon similaire, les sorties de données de cette deuxième cellule mémoire sont couplées à des entrées de données de test de la troisième cellule mémoire de COLO, qui est la cellule mémoire se trouvant dans ROW2, et ainsi de suite. La 35 cellule mémoire finale de la colonne COLO a par exemple ses sorties de données DouT et DouT couplées aux entrées de données de test SIN et SIN de la quatrième cellule mémoire se trouvant dans la colonne suivante COL1, et dans la colonne COL1, les cellules mémoires sont par exemple couplées en série de façon similaire à celles de la colonne COLO, mais à partir du bas vers le haut. Les signaux de test sont par exemple transmis aux troisième et quatrième colonnes COL2 et COL3 de façon similaire. Un circuit d'entrée de séquence de test 304 fournit par exemple des données de test SCANIN et des données de test inverse SCANIN à la première cellule mémoire du réseau, qui dans cet exemple est celle de la colonne COLO et de la rangée ROWO. Le circuit d'entrée 304 reçoit un signal de données d'entrée de balayage SCAN_IN, et représente par exemple d'autres éléments de la chaîne de balayage, ou un port d'entrée de données de test. Les signaux SCANIN et SCANIN sont par exemple générés sur la base du signal de données d'entrée de balayage SCAN IN. Une cellule sur deux des cellules mémoires 302 se trouvant dans la chaîne de test formée par les cellules mémoires 302 reçoit par exemple le signal d'horloge CKscAN, et les autres cellules reçoivent l'horloge inverse CKscAN. Ainsi, des cellules mémoires adjacentes dans la chaîne de test sont échantillonnées par des fronts temporels séparés d'une demi-période d'horloge. Les cellules mémoires recevant le signal d'horloge CKscAN correspondent à un motif en damier dans le réseau, en d'autres termes les cellules mémoires des colonnes COLO et COL2 dans la rangée ROWO, les cellules mémoires des colonnes COL1 et COL3 dans la rangée ROW1, les cellules mémoires des colonnes COL1 et COL2 dans la rangée ROW2, et les cellules mémoires des colonnes COL1 et COL3 dans la rangée ROW3. Les cellules mémoires restantes reçoivent par exemple le signal d'horloge inversé CKscAN. Les signaux CKscAN et CKscAN sont par exemple générés par un circuit de génération d'horloge 306. La cellule mémoire finale de la chaîne de test, qui 35 dans l'exemple de la figure 3 est la cellule de la colonne COL3 et de la rangée ROWO, a par exemple l'une ou les deux de ses sorties de données couplées à un étage de sortie de balayage 308 fournissant un signal de sortie SCAN_OUT, qui peut à son tour être couplé à d'autres éléments de la chaîne de balayage, ou à un port de sortie qui fournit les données de test à un circuit de vérification situé par exemple en dehors de la puce. Il sera clair pour l'homme de l'art que les cellules mémoires pourraient être connectées en série pour former une -chaîne de test dans un ordre différent. Par exemple les cellules 10 se trouvant dans chaque rangée du réseau pourraient être couplées en série, chaque rangée étant connectée à la suivante au niveau du bord gauche ou du bord droit du réseau. La figure 4 illustre schématiquement plus en détail un exemple de la cellule mémoire 302 de la colonne COLO et de la 15 rangée ROWO du réseau de mémoire 300 selon un exemple de réalisation. Les autres cellules mémoires 302 du réseau de mémoire 300 ont par exemple une structure identique, excepté que les signaux d'entrée vont être ceux de la colonne et la rangée correspondantes de la cellule. 20 La cellule mémoire 302 a de nombreux éléments identiques à ceux de la cellule mémoire 102 de la figure 2, et de tels éléments ont été notés avec les mêmes références numériques et ne vont pas être décrits de nouveau en détail. Au lieu des inverseurs 202, 204 de la cellule mémoire 25 102, la cellule mémoire 302 comprend par exemple deux inverseurs couplés de façon croisée 402, 403, qui sont identiques aux inverseurs 202 et 204, excepté que chacun d'eux comprend un transistor PMOS supplémentaire ayant sa grille couplée au même noeud de mémorisation que les autres transistors PMOS et NMOS. 30 En particulier, chacun des inverseurs 402 et 403 comprend deux transistors PMOS couplés en série à la place des uniques transistors PMOS des inverseurs 202 et 204. Un avantage de prévoir le transistor PMOS supplémentaire est qu'il augmente la résistivité du transistor de tirage vers le haut grâce à une 35 combinaison de conditions de fonctionnement de transistor et d'un effet de corps, facilitant ainsi le processus d'écriture utilisant les transistors 212 et 216. La cellule mémoire 302 comprend en outre un transistor NMOS 404 couplé entre le noeud de mémorisation 206 et une ligne d'entrée 406, et un transistor NMOS 408 couplé entre le noeud de mémorisation 208 et une ligne 410. Les lignes d'entrée 406 et 410 foiment les entrées de données de test SIN et SIN respectivement. Les noeuds de commande des transistors 404 et 408 reçoivent le signal d'horloge CKscAN.
Dans un fonctionnement normal, les signaux d'horloge CKSCAN et CKscAN sont par exemple maintenus à l'état bas, désactivant la chaîne de balayage. Cependant, pendant une phase de test du réseau de mémoire 300, les signaux d'horloge CKscAN et CKscAN sont activés. Par exemple, la phase de test est activée après la fabrication du réseau de mémoire, pour s'assurer d'un fonctionnement correct, et la phase de test peut aussi être réalisée une ou plusieurs fois pendant la durée de vie du réseau de mémoire. Sur un front montant du signal d'horloge CKSCAN, les noeuds de mémorisation 206 et 208 de la première cellule mémoire de la chaîne de test sont couplés par les transistors 404 et 408 aux entrées de données de test complémentaires, entraînant une écriture des données de test SIN et SIN sur ces noeuds de mémorisation 206, 208. Ensuite, à chaque front montant et front descendant du signal d'horloge CKSCAN, la donnée de test est poussée d'une cellule mémoire vers la suivante dans la chaîne, jusqu'à ce qu'elle arrive au niveau de l'étage de sortie 308. Un avantage des réseaux de mémoire décrits ici est qu'ils permettent d'obtenir des temps de lecture relativement rapides, avec une faible latence. En outre, en prévoyant des transistors de programmation dans chaque cellule mémoire, on peut réaliser une réinitialisation globale du réseau de mémoire facilement et simplement. En outre, la lecture dans la mémoire peut être réalisée de façon asynchrone.
Un autre avantage du mode de réalisation des figures 3 et 4 est que les cellules mémoires du réseau de mémoire peuvent former une unique chaîne de test qui permet dé tester toutes les cellules mémoires de façon simple. En particulier, une telle façon de tester par balayage permet une vérification simple et très complète de la mémoire, qui peut être réalisée conjointement avec un test par balayage d'autres éléments du circuit, et sans utiliser de logique d'autotest intégrée (BIST) dédiée pour la mémoire.
Bien qu'on ait décrit un certain nombre de modes de réalisation, il sera clair pour l'honme de l'art qu'on peut appliquer de nombreuses modifications et variantes. Par exemple, bien que les modes de réalisation aient été décrits ici en faisant référence à une technologie CMOS (NOS 15 complémentaire), il sera clair pour l'homme de l'art que les principes enseignés ici pourraient également être appliqués à d'autres technologies de transistors, comme la technologie bipolaire. En outre, il sera clair pour l'homme de l'art que, 20 bien que les colonnes du réseau de mémoire soient illustrées disposées verticalement et les rangées du réseau de mémoire soient illustrées disposées horizontalement dans les figures, les colonnes et les rangées pourraient être disposées dans une direction ou une autre.
25 En outre, il sera clair pour l'homme de l'art que les tensions d'alimentation et les tensions de masse décrites ici pourraient être inversées, et que la tension de masse pourrait être à 0 V ou à un niveau de tension différent. En outre, il sera clair pour l'homme de l'art que les 30 diverses fonctionnalités décrites en référence aux divers modes de réalisation pourraient être combinées, dans des variantes de réalisation, selon des combinaisons quelconques.

Claims (15)

  1. REVENDICATIONS1. Réseau de mémoire comprenant des cellules mémoires agencées en une pluralité de colonnes (COLO-COL3) et une pluralité de rangées (ROWO-ROW1), les cellules mémoires de chaque colonne étant couplées à au moins une ligne d'écriture 5 commune (WRO, WR1) de leur colonne, les cellules mémoires de chaque rangée étant couplées à une ligne de sélection commune (SELO-SEL1) de leur rangée, chacune des cellules mémoires comprenant une sortie de données (DouT), chacune des sorties de données étant connectée indépendamment à un port de sortie 10 (105A, 105B) du réseau de mémoire.
  2. 2. Réseau de mémoire selon la revendication 1, dans lequel chacune des cellules mémoires comprend un tampon de sortie fournissant la sortie de données.
  3. 3. Réseau de mémoire selon la revendication 1 ou 2, 15 dans lequel chaque colonne comprend des première et deuxième lignes d'écriture communes.
  4. 4. Réseau de mémoire selon la revendication 3, dans lequel chacune des cellules mémoires comprend une bascule constituée de deux inverseurs (202, 204) couplés de façon 20 croisée entre des premier et deuxième noeuds de mémorisation (206, 208).
  5. 5. Réseau de mémoire selon la revendication 4, dans lequel chacune des cellules mémoires comprend en outre un premier transistor (212) couplé entre le premier noeud de 25 mémorisation et une première tension d'alimentation (GND), et un deuxième transistor (216) couplé entre le deuxième noeud de mémorisation et la première tension d'alimentation, le noeud de commande du premier transistor étant couplé à la première ligne d'écriture commune, et le noeud de commande du deuxième 30 transistor étant couplé à la deuxième ligne d'écriture commune.
  6. 6. Réseau de mémoire selon la revendication 5, dans lequel chaque cellule mémoire comprend en outre un troisième transistor (210) couplé entre le premier noeud de mémorisation et la première tension d'alimentation (GND) en série avec lepremier transistor, et un quatrième transistor (214) couplé entre le deuxième noeud de mémorisation et la première tension d'alimentation (GND) en série avec le deuxième transistor, les noeuds de commande des troisième et quatrième transistors étant couplés à la ligne de sélection commune de la rangée.
  7. 7. Réseau de mémoire selon l'une quelconque des revendications 4 à 6, dans lequel chaque cellule mémoire comprend en outre un cinquième transistor (404) couplé entre le premier noeud de mémorisation et une première entrée de données de test (406) et un sixième transistor (408) couplé entre le deuxième noeud de mémorisation et une deuxième entrée de données de test (410).
  8. 8. Réseau de mémoire selon la revendication 7, dans lequel une première des cellules mémoires a ses première et 15 deuxième entrées de données de test couplées à un circuit d'entrée de séquence de test (304) , et dans lequel une deuxième des cellules mémoires a sa premiè re entrée de données de test couplée au premier noeud de mémorisation de la première cellule mémoire par l'intermédiaire d'un premier tampon de sortie (220) 20 de la première cellule mémoire et sa deuxième entrée de données de test couplée au deuxième noeud de mémorisation de la deuxième cellule mémoire par l'intermédiaire d'un deuxième tampon de sortie (218) de la première cellule mémoire.
  9. 9. Réseau de mémoire selon la revendication 8, dans 25 lequel les cinquième et sixième transistors de la première cellule mémoire sont agencés pour recevoir un signal d'horloge (CKSCAN), et dans lequel les cinquième et sixième transistors de la deuxième cellule mémoire sont agencés pour recevoir l'inverse du signal d'horloge (CKscAN) . 30
  10. 10. Réseau de mémoire selon la revendication 9, dans lequel les première et deuxième cellules mémoires sont agencées en une première colonne du réseau de mémoire, et dans lequel les première et deuxième entrées de données de test d'une cellule mémoire finale dans une deuxième colonne du réseau de mémoire 35 sont couplées respectivement, par l'intermédiaire de tampons desortie correspondants, aux premier et deuxième noeuds de mémorisation d'une cellule mémoire finale dans la première colonne.
  11. 11. Réseau de mémoire selon la revendication 9 ou 10, 5 dans lequel les cellules mémoires du réseau sont couplées en série par leurs entrées de données de test et leurs sorties de données pour former une chaîne de test, et dans lequel une cellule mémoire sur deux de la chaîne de test reçoit le signal d'horloge (CKscAN) sur une première ligne d'horloge, et dans 10 lequel les autres cellules mémoires de la chaîne de test reçoivent l'inverse du signal d'horloge (CKscAN) sur une deuxième ligne d'horloge.
  12. 12. Réseau de mémoire selon l'une quelconque des revendications 4 à 11, dans lequel chacun des premier et deu15 xième inverseurs (402, 403) comprend des premier et deuxième transistors NOS à canal P couplés en série avec un transistor MOS à canal N entre des première et deuxième tensions d'alimentation.
  13. 13. Dispositif logique configurable comprenant au 20 moins une interconnexion ou une fonction logique programmable par un bit de configuration mémorisé dans une mémoire de configuration, la mémoire de configuration comprenant le réseau de mémoire de l'une quelconque des revendications 1 à 12.
  14. 14. Procédé de lecture d'au moins un bit de données 25 dans un réseau de mémoire comprenant des cellules mémoires agencées en une pluralité de colonnes (COLO-COL3) et une pluralité de rangées (ROWO-ROW1), les cellules mémoires de chaque colonne étant couplées à au moins commune (WRO, WR1) de leur colonne, les une ligne d'écriture cellules mémoires de de sélection commune chacune des cellules (DOUT), chacune des 30 chaque rangée étant couplées à une ligne (SELO-SEL1) de leur rangée, dans lequel mémoires comprend une sortie de données sorties de données étant connectée indépendamment à un port de sortie (105A, 105E) du réseau de mémoire, le procédé comprenant 35 les étapes suivantes :fournir un signal d'adresse (ADDR_A, ADDR B) au port de sortie pour sélectionner une ou plusieurs des sorties de données des cellules mémoires.
  15. 15. Procédé selon la revendication 14, comprenant en 5 outre la fourniture d'un signal d'adresse (A.DDR. A, ADDR B) à un autre port de sortie du réseau de mémoire pour sélectionner une ou plusieurs sorties de données des cellules mémoires.
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