CN110211613B - 半导体器件 - Google Patents

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Abstract

本申请公开一种半导体器件，包括：存储区域选择电路，适用于基于存储区域地址信号和模式识别信号产生多个存储区域选择信号，并在第一模式期间激活多个存储区域选择信号之中的一个或多个存储区域选择信号，或在第二模式期间激活多个存储区域选择信号之中的两个或更多个存储区域选择信号；列选择电路，适用于基于列地址信号和模式识别信号产生多个列选择信号，并在第一模式期间改变多个列选择信号，或在第二模式期间保持多个列选择信号；以及多个存储区域，基于多个存储区域选择信号和多个列选择信号，在第一模式期间其中的一个或多个存储区域被访问，或者在所述第二模式期间其中的两个或更多个存储区域被访问。

Description

半导体器件
相关申请的交叉引用
本专利申请要求于2018年2月28日提交的申请号为10-2018-0024437的韩国专利申请的优先权，其全部内容通过引用合并于此。
技术领域
本发明的各种示例性实施例总体而言涉及半导体设计技术，并且更具体地涉及半导体器件。
背景技术
当半导体器件针对各种模式以不同的方式来控制数据输入/输出方法时，半导体器件必须具有用于相应模式的不同的控制电路。然而，如果能够将控制电路实施到一个电路中，则将可能保证最佳性能。
发明内容
各种实施例涉及能够通过一个电路灵活地控制针对相应模式的不同的数据输入/输出方法的半导体器件。
在一个实施例中，一种半导体器件可以包括：存储区域选择电路，其适用于基于存储区域地址信号和模式识别信号而产生多个存储区域选择信号，并且在第一模式期间激活所述多个存储区域选择信号之中的一个或多个存储区域选择信号，或者在第二模式期间激活所述多个存储区域选择信号之中的两个或更多个存储区域选择信号；列选择电路，其适用于基于列地址信号和所述模式识别信号而产生多个列选择信号，并且在所述第一模式期间改变所述多个列选择信号，或者在所述第二模式期间保持所述多个列选择信号；以及多个存储区域，基于所述多个存储区域选择信号和所述多个列选择信号在所述第一模式期间所述多个存储区域中的一个或多个存储区域被访问或者在所述第二模式期间所述多个存储区域中的两个或更多个存储区域被访问。
在一个实施例中，一种半导体器件可以包括：多个存储区域；数据路径选择电路，其适用于基于操作模式信号、模式识别信号和多个标志信号而产生用于将所述多个存储区域选择性地耦接到数据路径的多个数据路径选择信号，其中，在第一模式期间，所述数据路径选择电路以当前第一单位操作时间中的当前第二单位操作时间激活所述多个数据路径选择信号之中与要被访问的一个存储区域相对应的数据路径选择信号并且以下一个第一单位操作时间中的下一个第二单位操作时间激活所述数据路径选择信号，或者在第二模式期间，所述数据路径选择电路以所述当前第一单位操作时间顺序激活所述多个数据路径选择信号之中与要被访问的两个存储区域相对应的数据路径选择信号；存储区域选择电路，其适用于基于所述操作模式信号、所述模式识别信号、存储区域地址信号以及锁存器源信号而产生与所述多个存储区域相对应的多个存储区域选择信号，其中，在所述第一模式期间，所述存储区域选择电路以所述当前第一单位操作时间激活所述多个存储区域选择信号之中与要被访问的所述一个存储区域相对应的存储区域选择信号，或者在所述第二模式期间，所述存储区域选择电路以所述当前第二单位操作时间同时激活所述多个存储区域选择信号之中与要被访问的所述两个存储区域相对应的存储区域选择信号；以及列选择电路，其适用于基于所述模式识别信号、列地址信号、反相源信号以及多个锁存器控制信号而产生多个列选择信号，其中，在所述第一模式期间，对于所述列地址信号的每次输入，所述列选择电路以所述当前第一单位操作时间产生并保持所述多个列选择信号之中与要被访问的所述一个存储区域相对应的列选择信号组并且以所述下一个第一单位操作时间改变并保持所述列选择信号组，或者在所述第二模式期间，对于所述列地址信号的每次输入，所述列选择电路以所述当前第二单位操作时间同时产生并保持所述多个列选择信号之中与要被访问的所述两个存储区域相对应的列选择信号组。
在一个实施例中，一种半导体器件可以包括：多个存储区域；数据路径选择电路，其适用于基于操作模式信号、突发长度信息信号和多个标志信号而产生用于将所述多个存储区域选择性地耦接到数据路径的多个数据路径选择信号，其中，所述数据路径选择电路在第一突发操作期间，对于所述列地址信号的每次输入，以当前第一单位操作时间中的当前第二单位操作时间激活所述多个数据路径选择信号之中与要被访问的一个存储区域相对应的数据路径选择信号并且以下一个第一单位操作时间中的下一个第二单位操作时间激活所述数据路径选择信号，或者在第二突发操作期间，对于所述列地址信号的每次输入，以所述当前第二单位操作时间激活所述多个数据路径选择信号之中的所述数据路径选择信号；存储区域选择电路，其适用于基于所述操作模式信号、所述模式识别信号、存储区域地址信号以及锁存器源信号而产生与所述多个存储区域相对应的多个存储区域选择信号，其中，在所述第一突发操作和所述第二突发操作期间，对于所述列地址信号的每次输入，所述存储区域选择电路以所述当前第一单位操作时间激活所述多个存储区域选择信号之中与要被访问的所述一个存储区域相对应的存储区域选择信号；以及列选择电路，其适用于基于所述模式识别信号、所述列地址信号、反相源信号以及多个锁存器控制信号而产生多个列选择信号，其中，所述列选择电路在所述第一突发操作期间，对于所述列选择信号的每次输入，以所述当前第一单位操作时间产生并保持所述多个列选择信号之中与要被访问的所述一个存储区域相对应的列选择信号组并且以所述下一个第一单位操作时间改变并保持所述列选择信号组，或者在所述第二突发操作期间，对于所述列地址信号的每次输入，以所述当前第一单位操作时间产生并保持所述列选择信号组。
附图说明
图1是根据本发明的一个实施例的半导体器件的框图。
图2是根据本发明的一个实施例的数据路径选择电路的框图。
图3是根据本发明的一个实施例的存储体选择电路的框图。
图4是根据本发明的一个实施例的第二选择单元的框图。
图5是根据本发明的一个实施例的第三选择单元的框图。
图6是根据本发明的一个实施例的第四选择单元的框图。
图7是根据本发明的一个实施例的列选择电路的框图。
图8是根据本发明的一个实施例的第一发生单元的框图。
图9是根据本发明的一个实施例的第一管道锁存器组的框图。
图10是根据本发明的一个实施例的第二发生单元的框图。
图11是根据本发明的一个实施例的管道锁存器组的框图。
图12到图14是示出根据本发明的一个实施例的半导体器件的操作的时序图。
具体实施方式
下面参考附图来更详细地描述各种实施例。然而，本发明可以以不同的形式来体现，并且不应被解释为限于本文中所阐述的实施例。相反，提供这些实施例使得本公开将是全面和完整的，并且这些实施例将本发明的范围充分地传达给本领域技术人员。贯穿本公开，在本发明的各个附图和实施例中，相同的附图标记表示相同的部件。要注意的是：提及的“一个实施例”不一定表示仅一个实施例，且不同之处提及的“一个实施例”不一定提及的是(一个或多个)相同的实施例。
还要理解的是，当一个元件被称为“连接到”或者“耦接到”另一个元件时，其可以直接在另一个元件上，连接到或者耦接到另一个元件，或者一个或多个居间元件可能存在。另外，还要理解的是，当一个元件被称为在两个元件“之间”时，其可以是这两个元件之间的唯一元件，或者也可能存在一个或多个居间元件。
本文中所使用的术语仅是出于描述特定的实施例的目的，而非用来限制本发明。
如本文所使用的，单数形式可以同样包括复数形式，并且反之亦然，除非上下文另外明确指出。
还要注意的是，在某些情况下，对相关领域技术人员来说明显的是，结合一个实施例描述的也被称为特征的元件可以单独使用或者与另一个实施例的其他元件结合使用，除非另外特别表示。
还要理解的是，术语“包括”、“包括有”、“包含”和“包含有”在本说明书中被使用时指定所述元件的存在，但不排除存在或添加一个或多个其他元件。如本文中所使用的，术语“和/或”包括一个或更多个有关联的列出项的任意组合和所有组合。
在下面的描述中，为了提供对本发明的透彻理解，阐述了大量的具体细节。可以在没有这些具体细节的部分或全部的情况下实施本发明。在其他情况下，未详细描述公知的工艺结构和/或工艺，以免不必要地混淆本发明。
在下文中，将参考附图来详细地描述本发明的各种实施例。
图1是示出根据一个实施例的半导体器件的框图。
参考图1，半导体器件可以包括时钟输入电路100、选择命令输入电路200、控制命令输入电路300、数据路径选择电路400、存储体选择电路500、列选择电路600和命令解码电路700。
基于第一时钟信号CLK和第二时钟信号CLKB，时钟输入电路100可以产生与第一时钟信号CLK的上升沿同步的第一控制时钟信号ICLKR和与第一时钟信号CLK的下降沿同步的第二控制时钟信号ICLKF。
选择命令输入电路200可以基于第一命令信号CS和第一控制时钟信号ICLKR来产生选择命令信号ICSRR。选择命令信号ICSRR可以与第一控制时钟信号ICLKR(即，第一时钟信号CLK的上升沿)同步。
控制命令输入电路300可以基于第二命令信号CA<0:K>、第一控制时钟信号ICLKR和第二控制时钟信号ICLKF而产生第一控制命令信号ICARR<0:2>、第二控制命令信号ICARF<3:6>和第三控制命令信号ICAFF<0:5>。例如，控制命令输入电路300可以通过使第二命令信号CA<0:A>的部分信号CA<0:2>与第一控制时钟信号ICLKR同步来产生第一控制命令信号ICARR<0:2>。在第一时钟信号CLK的上升沿处输入信号CA<0:2>。控制命令输入电路300可以通过使第二命令信号CA<0:K>的部分信号CA<3:6>与第二控制时钟信号ICLKF同步来产生第二控制命令信号ICARF<3:6>。在第一时钟信号CLK的上升沿处输入信号CA<3:6>。控制命令输入电路300可以通过使第二命令信号CA<0:K>的部分信号CA<0:5>与第二控制时钟信号ICLKF同步来产生第三控制命令信号ICAFF<0:5>。在第一时钟信号CLK的下降沿处输入信号CA<0:5>。在下面的描述中，第三控制命令信号ICAFF<0:5>的部分信号ICAFF<0:3>将被称为存储体地址信号ICAFF<0:3>。第三控制命令信号ICAFF<0:5>的部分信号ICAFF<4:5>和第二控制命令信号ICARF<3:6>将分别被称为列地址信号ICAFF<4:5>和列地址信号ICARF<3:6>。
数据路径选择电路400可以基于操作模式信号WR和RD、模式识别信号16B、突发长度信息信号BL32以及第一标志信号至第四标志信号BG0_FLAG、BG1_FLAG、BG2_FLAG和BG3_FLAG来产生第一数据路径选择信号至第四数据路径选择信号AYP_BG0、AYP_BG1、AYP_BG2和AYP_BG3、锁存器源信号ADD_LATPD以及反相源信号IADD_LATPD。
模式识别信号16B可以包括用于识别第一数据输入/输出模式和第二数据输入/输出模式的信号。例如，具有逻辑电平“1”(或高逻辑电平)的模式识别信号16B可以表示第一数据输入/输出模式，而具有逻辑电平“0”(或低逻辑电平)的模式识别信号16B可以表示第二数据输入/输出模式。模式识别信号16B可以被预置在模式寄存器组中。
第一数据输入/输出模式可以包括四存储体组模式。在四存储体组模式下，对于命令信号CS和命令信号CA<0:K>的每次输入，可以访问第一存储体组BG0至第四存储体组BG3(未示出)中的每个存储体组中所包括的第一存储体BK0至第四存储体BK3(未示出)之中的一个存储体(即，总共16个存储体)。存储体可以包括能够被独立控制的存储区域。四存储体组模式能够支持突发长度16操作和突发长度32操作。基于四存储体组模式的突发长度16操作可以从被访问的一个存储体读取16比特位数据或者将16比特位数据写入被访问的一个存储体，且基于四存储体组模式的突发长度32操作可以从被访问的一个存储体读取32比特位数据或者将32比特位数据写入被访问的一个存储体。
此时，当同一个存储体组被连续访问时，四存储体组模式可以需要与第一单位操作时间tCCD_L相对应的时间间隔。换言之，在四存储体组模式下，第一存储体组BG0可以在第一存储体组BG0被访问之后的第一单位操作时间tCCD_L被再次访问。第一单位操作时间tCCD_L可以表示访问同一个存储体组所需的最小时间间隔或者在其中与同一个存储体组相对应的命令信号CS与CA<0:K>可以被连续输入的时间间隔。第一单位操作时间tCCD_L可以与无间隙地读取或者写入32比特位数据所需的时间间隔相对应。另一方面，当不同存储体组被连续访问时，四存储体组模式可以需要与第二单位操作时间tCCD_S相对应的时间间隔。换言之，在四存储体组模式下，第二存储体组BG1至第四存储体组BG3中的任意一个存储体组可以在第一存储体组BG0被访问之后的第二单位操作时间tCCD_S被访问。第二单位操作时间tCCD_S可以表示访问不同存储体组所需的最小时间间隔或者在其中与不同存储体组相对应的命令信号CS与CA<0:K>可以被连续输入的时间间隔。第二单位操作时间tCCD_S可以与无间隙地读取或者写入16比特位所需的时间间隔相对应。
第二数据输入/输出模式可以包括八存储体模式。例如，在八存储体模式下，对于命令信号CS和命令信号CA<0:K>的每次输入，可以顺序访问16个存储体之中的两个存储体。八存储体模式可以支持突发长度32操作。基于八存储体模式的突发长度32操作可以从被访问的两个存储体读取32比特位数据或者将32比特位数据写入被访问的两个存储体。
此时，当接下来的两个存储体被访问时，八存储体模式可以需要与第一单位操作时间tCCD_L相对应的时间间隔。例如，在八存储体模式下，16个存储体中的任意两个存储体可以在16个存储体中的任意两个存储体被访问之后的第一单位操作时间tCCD_L被访问。
突发长度信息信号BL32可以指示四存储体组模式所支持的突发长度16操作和突发长度32操作中的任意一个。突发长度信息信号BL32可以被预置在模式寄存器组中。
第一数据路径选择信号至第四数据路径选择信号AYP_BG0、AYP_BG1、AYP_BG2和AYP_BG3可以包括用于将第一存储体组至第四存储体组中的一个或多个存储体组选择性地耦接到数据路径(例如，全局输入/输出线)的信号。例如，第一数据路径选择信号AYP_BG0可以包括用于将第一存储体组耦接到数据路径的信号。第二数据路径选择信号AYP_BG1可以包括用于将第二存储体组耦接到数据路径的信号。第三数据路径选择信号AYP_BG2可以包括用于将第三存储体组耦接到数据路径的信号。第四数据路径选择信号AYP_BG3可以包括用于将第四存储体组耦接到数据路径的信号。
稍后将描述操作模式信号RD和WR、锁存器源信号ADD_LATPD以及反相源信号IADD_LATPD。
存储体选择电路(即，存储区域选择电路)500可以基于存储体地址信号ICAFF<0:3>、操作模式信号WR和RD、模式识别信号16B和锁存器源信号ADD_LATPD而产生与第一存储体组至第四存储体组相对应的第一存储体选择信号组至第四存储体选择信号组BA_BG0<0:3>、BA_BG1<0:3>、BA_BG2<0:3>和BA_BG3<0:3>以及与第一存储体组至第四存储体组相对应的第一锁存器控制信号至第四锁存器控制信号ADD_LATPD00、ADD_LATPD01、ADD_LATPD10和ADD_LATPD11。
列选择电路600可以产生与第一存储体组相对应的第一列选择信号组BYAC_BG0<0:5>、与第二存储体组相对应的第二列选择信号组BYAC_BG1<0:5>、与第三存储体组相对应的第三列选择信号组BYAC_BG2<0:5>以及与第四存储体组相对应的第四列选择信号组BYAC_BG3<0:5>。列选择电路600可以基于列地址信号ICAFF<4:5>、列地址信号ICARF<3:6>、多个选通信号AY_STBP<0:N>、多个输出控制信号LCAY_OUTP<0:N>、模式识别信号16B、第一锁存器控制信号至第四锁存器控制信号ADD_LATPD00、ADD_LATPD01、ADD_LATPD10和ADD_LATPD11以及反相源信号IADD_LATPD来产生第一列选择信号组BYAC_BG0<0:5>至第四列选择信号组BYAC_BG3<0:5>。特别地，列选择电路600可以根据四存储体组模式或八存储体模式来改变或保持第一列选择信号组至第四列选择信号组BYAC_BG0<0:5>、BYAC_BG1<0:5>、BYAC_BG2<0:5>和BYAC_BG3<0:5>。例如，在基于四存储体组模式的突发长度32操作期间，对于列地址信号ICAFF<4:5>和列地址信号ICARF<3:6>的每次输入，列选择电路600可以以当前第一单位操作时间tCCD_L产生并保持第一列选择信号组至第四列选择信号组BYAC_BG0<0:5>、BYAC_BG1<0:5>、BYAC_BG2<0:5>和BYAC_BG3<0:5>中的任意一个信号组，并且以下一个第一单位操作时间tCCD_L改变并保持该信号组。可选地，在基于四存储体组模式的突发长度16操作期间，对于列地址信号ICAFF<4:5>和列地址信号ICARF<3:6>的每次输入，列选择电路600可以以第一单位操作时间tCCD_L产生并保持第一列选择信号组至第四列选择信号组BYAC_BG0<0:5>、BYAC_BG1<0:5>、BYAC_BG2<0:5>和BYAC_BG3<0:5>中的任意一个信号组。可选地，在基于八存储体模式的突发长度32操作期间，列选择电路600可以以第一单位操作时间tCCD_L同时产生并保持第一列选择信号组至第四列选择信号组BYAC_BG0<0:5>、BYAC_BG1<0:5>、BYAC_BG2<0:5>和BYAC_BG3<0:5>之中的两个信号组。
第一单位操作时间tCCD_L可以表示顺序访问属于同一个存储体组的存储体所需的最小时间间隔。稍后描述的第二单位操作时间tCCD_S可以表示顺序访问属于不同的存储体组的存储体所需的最小时间间隔。第一单位操作时间tCCD_L可以比第二单位操作时间tCCD_S长。例如，第一单位操作时间tCCD_L可以是第二单位操作时间tCCD_S的两倍长。
命令解码电路700可以基于选择命令信号ICSRR和第一控制命令信号ICARR<0:2>而产生操作模式信号WR和操作模式信号RD。操作模式信号RD和操作模式信号WR可以分别包括与读取模式相关的读取命令信号RD以及与写入模式相关的写入命令信号WR。
图2是根据一个实施例的数据路径选择电路(例如，图1中示出的数据路径选择电路400)的框图。
参考图2，数据路径选择电路400可以包括第一数据路径选择单元410至第三数据路径选择单元430。
第一数据路径选择单元410可以基于操作模式信号WR和RD、模式识别信号16B和突发长度信息信号BL32而产生第一写入控制信号WTT_AYP和第二写入控制信号IWTT_AYP、以及第一读取控制信号RDT_AYP和第二读取控制信号IRDT_AYP。例如，第一数据路径选择单元410可以在写入模式期间顺序产生第一写入控制信号WTT_AYP和第二写入控制信号IWTT_AYP。此时，在基于四存储体组模式的突发长度32操作期间，第一数据路径选择单元410可以激活第一写入控制信号WTT_AYP并且然后在第一单位操作时间tCCD_L之后激活第二写入控制信号IWTT_AYP。另一方面，在基于八存储体模式的突发长度32操作期间，第一数据路径选择单元410可以激活第一写入控制信号WTT_AYP并且然后在第二单位操作时间tCCD_S之后激活第二写入控制信号IWTT_AYP。另外，在基于四存储体组模式的突发长度16操作期间，第一数据路径选择单元410可以激活第一写入控制信号WTT_AYP，并且连续将第二写入控制信号IWTT_AYP去激活。
第二数据路径选择单元420可以基于模式识别信号16B、第一写入控制信号WTT_AYP和第二写入控制信号IWTT_AYP、以及第一读取控制信号RDT_AYP和第二读取控制信号IRDT_AYP来产生锁存器源信号ADD_LATPD和反相源信号IADD_LATPD。例如，在基于四存储体组模式的突发长度32操作期间，第二数据路径选择单元420可以激活与第一写入控制信号WTT_AYP相对应的锁存器源信号ADD_LATPD，并且然后在第一单位操作时间tCCD_L之后激活与第二写入控制信号IWTT_AYP相对应的反相源信号IADD_LATPD。另一方面，在基于八存储体模式的突发长度32操作期间，第二数据路径选择单元420可以激活与第一写入控制信号WTT_AYP相对应的锁存器源信号ADD_LATPD并且连续将反相源信号IADD_LATPD去激活，而不管第二写入控制信号IWTT_AYP如何。另外，在基于四存储体组模式的突发长度16操作期间，第二数据路径选择单元420可以激活与第一写入控制信号WTT_AYP相对应的锁存器源信号ADD_LATPD，并且响应于被去激活的第二写入控制信号IWTT_AYP而连续将反相源信号IADD_LATPD去激活。
第三数据路径选择单元430可以基于第一写入控制信号WTT_AYP和第二写入控制信号IWTT_AYP、第一读取控制信号RDT_AYP和第二读取控制信号IRDT_AYP以及第一标志信号至第四标志信号BG0_FLAG、BG1_FLAG、BG2_FLAG和BG3_FLAG来产生第一数据路径选择信号至第四数据路径选择信号AYP_BG0、AYP_BG1、AYP_BG2和AYP_BG3。
图3是根据一个实施例的存储体选择电路(例如，图1中示出的存储体选择电路500)的框图。
参考图3，存储体选择电路500可以包括第一选择单元510至第四选择单元540。
第一选择单元510可以基于操作模式信号WR和RD以及存储体地址信号ICAFF<0:3>而产生第一选择码信号至第八选择码信号BA0、BAB0、BA1、BAB1、BG0、BGB0、BG1和BGB1。
第二选择单元520可以基于第五选择码信号至第八选择码信号BG0、BGB0、BG1和BGB1以及模式识别信号16B而产生第一标志信号至第四标志信号BG0_FLAG、BG1_FLAG、BG2_FLAG和BG3_FLAG。
第三选择单元530可以基于第一选择码信号至第四选择码信号BA0、BAB0、BA1和BAB1以及第一标志信号至第四标志信号BG0_FLAG、BG1_FLAG、BG2_FLAG和BG3_FLAG而产生第一存储体选择信号组至第四存储体选择信号组BA_BG0<0:3>、BA_BG1<0:3>、BA_BG2<0:3>和BA_BG3<0:3>。
第四选择单元540可以基于第一标志信号至第四标志信号BG0_FLAG、BG1_FLAG、BG2_FLAG和BG3_FLAG以及锁存器源信号ADD_LATPD而产生第一锁存器控制信号至第四锁存器控制信号ADD_LATPD00、ADD_LATPD01、ADD_LATPD10和ADD_LATPD11。
图4是根据一个实施例的第二选择单元(例如，图3中示出的第二选择单元520)的电路图。
参考图4，第二选择单元520可以包括第一解码器至第四解码器521、523、525和527。
第一解码器521可以基于第六选择码信号BGB0、第七选择码信号BG1和模式识别信号16B而产生第一标志信号BG0_FLAG。例如，在四存储体组模式期间，第一解码器521可以根据第六选择码信号BGB0的逻辑电平和第七选择码信号BG1的逻辑电平来确定第一标志信号BG0_FLAG的逻辑电平。另外，在八存储体模式期间，不管第七选择码信号BG1的逻辑电平如何，第一解码器521可以根据第六选择码信号BGB0的逻辑电平来确定第一标志信号BG0_FLAG的逻辑电平。
第二解码器523可以基于第五选择码信号BG0、第七选择码信号BG1和模式识别信号16B而产生第二标志信号BG1_FLAG。例如，在四存储体组模式期间，第二解码器523可以根据第五选择码信号BG0的逻辑电平和第七选择码信号BG1的逻辑电平来确定第二标志信号BG1_FLAG的逻辑电平。另外，在八存储体模式期间，不管第五选择码信号BG0的逻辑电平如何，第二解码器523可以根据第七选择码信号BG1的逻辑电平来确定第二标志信号BG1_FLAG的逻辑电平。
第三解码器525可以基于第六选择码信号BGB0、第八选择码信号BGB1和模式识别信号16B而产生第三标志信号BG2_FLAG。例如，在四存储体组模式期间，第三解码器525可以根据第六选择码信号BGB0的逻辑电平和第八选择码信号BGB1的逻辑电平来确定第三标志信号BG2_FLAG的逻辑电平。另外，在八存储体模式期间，不管第六选择码信号BGB0的逻辑电平如何，第三解码器525可以根据第八选择码信号BGB1的逻辑电平来确定第三标志信号BG2_FLAG的逻辑电平。
第四解码器527可以基于第五选择码信号BG0、第八选择码信号BGB1和模式识别信号16B而产生第四标志信号BG3_FLAG。例如，在四存储体组模式期间，第四解码器527可以根据第五选择码信号BG0的逻辑电平和第八选择码信号BGB1的逻辑电平来确定第四标志信号BG3_FLAG的逻辑电平。另外，在八存储体模式期间，不管第八选择码信号BGB1的逻辑电平如何，第四解码器527可以根据第五选择码信号BG0的逻辑电平来确定第四标志信号BG3_FLAG的逻辑电平。
图5是根据一个实施例的第三选择单元(例如，图3中示出的第三选择单元530)的电路图。
参考图5，第三选择单元530可以包括第一锁存器组至第四锁存器组531、533、535和537。
第一锁存器组531可以基于第一选择码信号至第四选择码信号BA0、BAB0、BA1和BAB1以及第一标志信号BG0_FLAG而产生第一存储体选择信号组BA_BG0<0:3>。
例如，第一锁存器组531可以包括第一与非门至第四与非门、第一异步锁存器(asynclatch)至第四异步锁存器以及第一反相器至第四反相器。
第一与非门可以通过对第一选择码信号BA0和第三选择码信号BA1执行与非运算来产生第一输出信号。第一异步锁存器可以基于第一标志信号BG0_FLAG来将第一输出信号锁存为第一锁存器信号。第一反相器可以通过将被锁存在第一异步锁存器中的第一锁存器信号反相来产生被包括在第一存储体选择信号组BA_BG0<0:3>中的存储体选择信号BA_BG0<0>。
第二与非门可以通过对第二选择码信号BAB0和第三选择码信号BA1执行与非运算来产生第二输出信号。第二异步锁存器可以基于第一标志信号BG0_FLAG来将第二输出信号锁存为第二锁存器信号。第二反相器可以通过将被锁存在第二异步锁存器中的第二锁存器信号反相来产生被包括在第一存储体选择信号组BA_BG0<0:3>中的存储体选择信号BA_BG0<1>。
第三与非门可以通过对第一选择码信号BA0和第四选择码信号BAB1执行与非运算来产生第三输出信号。第三异步锁存器可以基于第一标志信号BG0_FLAG来将第三输出信号锁存为第三锁存器信号。第三反相器可以通过将被锁存在第三异步锁存器中的第三锁存器信号反相来产生被包括在第一存储体选择信号组BA_BG0<0:3>中的存储体选择信号BA_BG0<2>。
第四与非门可以通过对第二选择码信号BAB0和第四选择码信号BAB1执行与非运算来产生第四输出信号。第四异步锁存器可以基于第一标志信号BG0_FLAG来将第四输出信号锁存为第四锁存器信号。第四反相器可以通过将被锁存在第四异步锁存器中的第四锁存器信号反相来产生被包括在第一存储体选择信号组BA_BG0<0:3>中的存储体选择信号BA_BG0<3>。
第二锁存器组533可以基于第一选择码信号至第四选择码信号BA0、BAB0、BA1和BAB1以及第二标志信号BG1_FLAG而产生第二存储体选择信号组BA_BG1<0:3>。
例如，类似于第一锁存器组531，第二锁存器组533可以包括第一与非门至第四与非门、第一异步锁存器至第四异步锁存器以及第一反相器至第四反相器。因此，本文中省略了对它的详细描述。
第三锁存器组535可以基于第一选择码信号至第四选择码信号BA0、BAB0、BA1和BAB1以及第三标志信号BG2_FLAG而产生第三存储体选择信号组BA_BG2<0:3>。
例如，类似于第一锁存器组531，第三锁存器组535可以包括第一与非门至第四与非门、第一异步锁存器至第四异步锁存器以及第一反相器至第四反相器。因此，本文中省略了对它的详细描述。
第四锁存器组537可以基于第一选择码信号至第四选择码信号BA0、BAB0、BA1和BAB1以及第四标志信号BG3_FLAG而产生第四存储体选择信号组BA_BG3<0:3>。
例如，类似于第一锁存器组531，第四锁存器组537可以包括第一与非门至第四与非门、第一异步锁存器至第四异步锁存器以及第一反相器至第四反相器。因此，本文中省略了对它的详细描述。
图6是根据一个实施例的第四选择单元(例如，图3中示出的第四选择单元540)的框图。
参考图6，第四选择单元540可以包括第一异步锁存器至第四异步锁存器541、543、545和547。
第一异步锁存器541可以基于锁存器源信号ADD_LATPD而将第一标志信号BG0_FLAG锁存为第一锁存器控制信号ADD_LATPD00。
第二异步锁存器543可以基于锁存器源信号ADD_LATPD而将第二标志信号BG1_FLAG锁存为第二锁存器控制信号ADD_LATPD01。
第三异步锁存器545可以基于锁存器源信号ADD_LATPD而将第三标志信号BG2_FLAG锁存为第三锁存器控制信号ADD_LATPD10。
第四异步锁存器547可以基于锁存器源信号ADD_LATPD而将第四标志信号BG3_FLAG锁存为第四锁存器控制信号ADD_LATPD11。
图7是根据一个实施例的列选择电路(例如，图1中示出的列选择电路600)的框图。
参考图7，列选择电路600可以包括第一发生单元610和第二发生单元620。
第一发生单元610可以基于列地址信号ICAFF<4:5>与ICARF<3:6>中的部分列地址信号ICAFF<4:5>与ICARF<4:6>、多个选通信号AY_STBP<0:N>、多个输出控制信号LCAY_OUTP<0:N>以及第一锁存器控制信号至第四锁存器控制信号ADD_LATPD00、ADD_LATPD01、ADD_LATPD10和ADD_LATPD11而产生第一列选择信号组至第四列选择信号组BYAC_BG0<0:5>、BYAC_BG1<0:5>、BYAC_BG2<0:5>和BYAC_BG3<0:5>之中的列选择信号BYAC_BG0<1:5>、列选择信号BYAC_BG1<1:5>、列选择信号BYAC_BG2<1:5>和列选择信号BYAC_BG3<1:5>。例如，在四存储体组模式期间，第一发生单元610可以产生列选择信号BYAC_BG0<1:5>、列选择信号BYAC_BG1<1:5>、列选择信号BYAC_BG2<1:5>和列选择信号BYAC_BG3<1:5>之中与要被访问的一个存储体组相对应的列选择信号BYAC_BG#<1:5>，并且可以将所产生的列选择信号BYAC_BG#<1:5>保持第一单位操作时间tCCD_L。可选地，在八存储体模式期间，第一发生单元610可以产生列选择信号BYAC_BG0<1:5>、列选择信号BYAC_BG1<1:5>、列选择信号BYAC_BG2<1:5>和列选择信号BYAC_BG3<1:5>之中与要被访问的两个存储体组相对应的列选择信号BYAC_BG#1<1:5>与BYAC_BG#2<1:5>，并且可以将所产生的列选择信号BYAC_BG#1<1:5>与BYAC_BG#2<1:5>保持第一单位操作时间tCCD_L。
第二发生单元620可以基于列地址信号ICAFF<4:5>与ICARF<3:6>中的其余的列地址信号ICARF<4>、模式识别信号16B、多个选通信号AY_STBP<0:N>、多个输出控制信号LCAY_OUTP<0:N>、第一锁存器控制信号至第四锁存器控制信号ADD_LATPD00、ADD_LATPD01、ADD_LATPD10和ADD_LATPD11以及反相源信号IADD_LATPD而产生第一列选择信号组至第四列选择信号组BYAC_BG0<0:5>、BYAC_BG1<0:5>、BYAC_BG2<0:5>和BYAC_BG3<0:5>之中的列选择信号BYAC_BG0<0>、BYAC_BG1<0>、BYAC_BG2<0>和BYAC_BG3<0>。例如，在4个存储体组模式期间，第二发生单元620可以产生列选择信号BYAC_BG0<0>、BYAC_BG1<0>、BYAC_BG2<0>和BYAC_BG3<0>之中与要被访问的一个存储体组相对应的列选择信号BYAC_BG#<0>，并且以第一单位操作时间tCCD_L将所产生的列选择信号BYAC_BG#<0>改变一次或多次。可选地，在八存储体模式期间，第二发生单元620可以产生列选择信号BYAC_BG0<0>、BYAC_BG1<0>、BYAC_BG2<0>和BYAC_BG3<0>之中与要被访问的两个存储体组相对应的列选择信号BYAC_BG#1<0>与BYAC_BG#2<0>，并且将所产生的列选择信号BYAC_BG#1<0>与BYAC_BG#2<0>保持第一单位操作时间tCCD_L。
图8是根据一个实施例的第一发生单元(例如，图7中示出的第一发生单元610)的框图。
参考图8，第一发生单元610可以包括第一管道锁存器组611至第五管道锁存器组615。
第一管道锁存器组611可以基于部分列地址信号ICAFF<4:5>与ICARF<3:6>中的第一列地址信号ICAFF<4>、多个选通信号AY_STBP<0:N>、多个输出控制信号LCAY_OUTP<0:N>以及第一锁存器控制信号至第四锁存器控制信号ADD_LATPD00、ADD_LATPD01、ADD_LATPD10和ADD_LATPD11而产生列选择信号BYAC_BG0<1>、BYAC_BG1<1>、BYAC_BG2<1>和BYAC_BG3<1>。
第二管道锁存器组612可以基于部分列地址信号ICAFF<4:5>与ICARF<3:6>中的第二列地址信号ICAFF<5>、多个选通信号AY_STBP<0:N>、多个输出控制信号LCAY_OUTP<0:N>以及第一锁存器控制信号至第四锁存器控制信号ADD_LATPD00、ADD_LATPD01、ADD_LATPD10和ADD_LATPD11而产生列选择信号BYAC_BG0<2>、BYAC_BG1<2>、BYAC_BG2<2>和BYAC_BG3<2>。
第三管道锁存器组613可以基于部分列地址信号ICAFF<4:5>与ICARF<3:6>中的第三列地址信号ICARF<4>、多个选通信号AY_STBP<0:N>、多个输出控制信号LCAY_OUTP<0:N>以及第一锁存器控制信号至第四锁存器控制信号ADD_LATPD00、ADD_LATPD01、ADD_LATPD10和ADD_LATPD11而产生列选择信号BYAC_BG0<3>、BYAC_BG1<3>、BYAC_BG2<3>和BYAC_BG3<3>。
第四管道锁存器组614可以基于部分列地址信号ICAFF<4:5>与ICARF<3:6>中的第四列地址信号ICARF<5>、多个选通信号AY_STBP<0:N>、多个输出控制信号LCAY_OUTP<0:N>以及第一锁存器控制信号至第四锁存器控制信号ADD_LATPD00、ADD_LATPD01、ADD_LATPD10和ADD_LATPD11而产生列选择信号BYAC_BG0<4>、BYAC_BG1<4>、BYAC_BG2<4>和BYAC_BG3<4>。
第五管道锁存器组615可以基于部分列地址信号ICAFF<4:5>与ICARF<3:6>中的第五列地址信号ICARF<6>、多个选通信号AY_STBP<0:N>、多个输出控制信号LCAY_OUTP<0:N>以及第一锁存器控制信号至第四锁存器控制信号ADD_LATPD00、ADD_LATPD01、ADD_LATPD10和ADD_LATPD11而产生列选择信号BYAC_BG0<5>、BYAC_BG1<5>、BYAC_BG2<5>和BYAC_BG3<5>。
图9是根据一个实施例的第一管道锁存器组(例如，图8中示出的第一管道锁存器组611)的框图。
参考图9，第一管道锁存器组611可以包括多个管道锁存器、第一异步锁存器至第四异步锁存器以及三态反相器。
多个管道锁存器可以基于多个选通信号AY_STBP<0:N>而顺序锁存第一列地址信号ICAFF<4>，并且基于多个输出控制信号LCAY_OUTP<0:N>而将被锁存的第一列地址信号顺序输出为输出地址信号ADDR_P1。
可以根据写入命令信号WR或掩蔽写入命令MWR被输入的次数而顺序产生多个选通信号AY_STBP<0:N>和多个输出控制信号LCAY_OUTP<0:N>。例如，当第一写入命令信号被输入时，第一选通信号AY_STBP<0>可以被激活，且在预定的时间之后，第一输出控制信号LCAY_OUTP<0>可以被激活。预定的时间可以被设置成‘写入等待时间(WL)+α’。另外，当第(N+1)写入命令信号WR被输入时，第(N+1)选通信号AY_STBP<N>可以被激活，且在预定的时间之后，第(N+1)输出控制信号LCAY_OUTP<N>可以被激活。
第一异步锁存器至第四异步锁存器可以分别基于第一锁存器控制信号至第四锁存器控制信号ADD_LATPD00、ADD_LATPD01、ADD_LATPD10和ADD_LATPD11而锁存输出地址信号ADDR_P1以输出列选择信号BYAC_BG0<1>、BYAC_BG1<1>、BYAC_BG2<1>和BYAC_BG3<1>。
三态反相器可以在读取模式期间被使能。三态反相器可以基于从读取命令信号RD得到的读取控制信号RDTD与RDTB而将第一列地址信号ICAFF<4>输出为输出地址信号ADDR_P1。
由于图8的第二管道锁存器组612至第五管道锁存器组615以与第一管道锁存器组611相似的方式被配置，因此本文中省略了对它们的详细描述。
图10是根据一个实施例的第二发生单元(例如，图7中示出的第二发生单元620)的框图。
参考图10，第二发生单元620可以包括发生器621、锁存器控制器623和管道锁存器组625。
发生器621可以基于反相源信号IADD_LATPD和模式识别信号16B而产生反相预控制信号IADD_LATPD_L。例如，发生器621可以包括与非门和反相器。与非门可以通过对反相源信号IADD_LATPD与模式识别信号16B执行与非运算来产生输出信号。反相器可以通过将与非门的输出信号反相来产生反相预控制信号IADD_LATPD_L。
锁存器控制器623可以基于反相预控制信号IADD_LATPD_L来产生与第一存储体组至第四存储体组相对应的第一反相控制信号至第四反相控制信号IADD_LATPD00、IADD_LATPD01、IADD_LATPD10和IADD_LATPD11。
管道锁存器组625可以基于部分列地址信号ICAFF<4:5>与ICARF<3:6>中的第六列地址信号ICARF<3>、多个选通信号AY_STBP<0:N>、多个输出控制信号LCAY_OUTP<0:N>、第一锁存器控制信号至第四锁存器控制信号ADD_LATPD00、ADD_LATPD01、ADD_LATPD10和ADD_LATPD11以及第一反相控制信号至第四反相控制信号IADD_LATPD00、IADD_LATPD01、IADD_LATPD10和IADD_LATPD11而产生列选择信号BYAC_BG0<0>、BYAC_BG1<0>、BYAC_BG2<0>和BYAC_BG3<0>。
图11是根据一个实施例的管道锁存器组(例如，图10中示出的管道锁存器组625)的框图。
参考图11，管道锁存器组625可以包括多个管道锁存器和第一异步锁存器至第八异步锁存器。
多个管道锁存器可以基于多个选通信号AY_STBP<0:N>而顺序锁存第六列地址信号ICARF<3>，并且基于多个输出控制信号LCAY_OUTP<0:N>而将被锁存的第六列地址信号顺序输出为输出地址信号ADDR_P1。
第一异步锁存器至第四异步锁存器可以分别基于第一反相控制信号至第四反相控制信号IADD_LATPD00、IADD_LATPD01、IADD_LATPD10和IADD_LATPD11而将列选择信号BYAC_BG0<0>、BYAC_BG1<0>、BYAC_BG2<0>和BYAC_BG3<0>锁存为第一控制信号至第四控制信号。
第五异步锁存器至第八异步锁存器可以分别基于第一锁存器控制信号至第四锁存器控制信号ADD_LATPD00、ADD_LATPD01、ADD_LATPD10和ADD_LATPD11而将输出地址信号ADDR_P1锁存为列选择信号BYAC_BG0<0>、BYAC_BG1<0>、BYAC_BG2<0>和BYAC_BG3<0>，并且分别基于来自第一异步锁存器至第四异步锁存器的第一控制信号至第四控制信号而将列选择信号BYAC_BG0<0>、BYAC_BG1<0>、BYAC_BG2<0>和BYAC_BG3<0>反相。
在下文中，将参考图12至图14来描述根据本实施例的具有上述配置的存储器件的操作。
图12是示出基于四存储体组模式的突发长度32操作的时序图。
参考图12，与预定的操作模式相对应的一组第一和第二命令信号CS和CA<0:K>可以被输入。预定的操作模式可以包括写入模式、读取模式等。下面的描述可以基于与写入模式相对应的一组第一和第二命令信号CS和CA<0:K>被输入的假设，但是本实施例不限于此。
作为通过对一组第一和第二命令信号CS和CA<0:K>进行解码而得到的结果，写入命令信号WR、存储体地址信号ICAFF<0:3>以及列地址信号ICAFF<4:5>和ICARF<3:6>可以被产生。例如，操作模式信号RD和操作模式信号WR之间与写入模式相关的写入命令信号WR可以被激活，用于选择第一存储体组BG0至第四存储体组BG3(未示出)中的每个存储体组中所包括的第一存储体BK0至第四存储体BK3(未示出)之中的任意一个存储体的存储体地址信号ICAFF<0:3>可以被产生，且用于被选择的存储体的列访问的列地址信号ICAFF<4:5>与ICARF<3:6>可以被产生。下面的描述可以基于与属于第一存储体组BG0的第四存储体BK3相对应的存储体地址信号ICAFF<0:3>被产生的假设，但是本实施例不限于此。
当存储体地址信号ICAFF<0:3>被产生时，与第一存储体组BG0相对应的第一标志信号BG0_FLAG可以被激活第一单位操作时间tCCD_L，且与属于第一存储体组BG0的第四存储体BK3相对应的第一存储体选择信号组BA_BG0<0:3>可以以第一单位操作时间tCCD_L被产生。
当产生了写入命令信号WR时，可以以与第一单位操作时间tCCD_L相对应的时间间隔来激活锁存器源信号ADD_LATPD和反相源信号IADD_LATPD
当锁存器源信号ADD_LATPD被激活时，第一锁存器控制信号至第四锁存器控制信号ADD_LATPD00、ADD_LATPD01、ADD_LATPD10和ADD_LATPD11之中与第一存储体组BG0相对应的第一锁存器控制信号ADD_LATPD00可以被激活。此外，当反相源信号IADD_LATPD被激活时，第一反相控制信号至第四反相控制信号IADD_LATPD00、IADD_LATPD01、IADD_LATPD10和IADD_LATPD11之中与第一存储体组BG0相对应的第一反相控制信号IADD_LATPD00可以被激活。
因此，与列地址信号ICAFF<4:5>和ICARF<3:6>相对应的第一列选择信号组BYAC_BG0<0:5>可以被产生。此时，第一列选择信号组BYAC_BG0<0:5>中的列选择信号BYAC_BG0<0>可以以第一单位操作时间tCCD_L被产生在预定的逻辑电平，然后转变。因此，第一列选择信号组BYAC_BG0<0:5>可以以当前的第一单位操作时间tCCD_L被产生以访问预定的列，并且以下一个第一单位操作时间tCCD_L被产生以访问另一个列。
当第一标志信号BG0_FLAG被激活时，第一数据路径选择信号至第四数据路径选择信号AYP_BG0、AYP_BG1、AYP_BG2和AYP_BG3之中的第一数据路径选择信号AYP_BG0可以被激活。此时，第一数据路径选择信号AYP_BG0可以响应于锁存器源信号ADD_LATPD被激活的时间点而被激活第二单位操作时间tCCD_S，并且响应于反相源信号IADD_LATPD被激活的时间点而被激活第二单位操作时间tCCD_S。
可以对上述描述作如下总结。当一组第一和第二命令信号CS和CA<0:K>被输入时，根据第一存储体选择信号组BA_BG0<0:3>、第一列选择信号组BYAC_BG0<0:5>以及第一数据路径选择信号AYP_BG0，32比特位数据(即，突发长度为32)中的16比特位数据(即，突发长度为16)可以以当前的第一单位操作时间tCCD_L被写入到属于第一存储体组BG0的第四存储体BK3中，且32比特位数据中的其余的16比特位数据可以以下一个第一单位操作时间tCCD_L被写入到属于第一存储体组BG0的第四存储体BK3中。这可以表示：当32比特位数据被写入到同一个存储体组中时，16比特位数据可以被写入到被访问的存储体组(例如，BG0)中，且在第一单位操作时间tCCD_L之后，其余的16比特位数据可以被写入到同一个存储体组(例如，BG0)中。
虽然未示出，但是在基于四存储体组模式的突发长度32操作期间当同一个存储体组被连续访问时，可以以第一单位操作时间tCCD_L的间隔来输入第一和第二命令信号CS和CA<0:K>。例如，在输入了与第一存储体组BG0相对应的一组第一和第二命令信号CS和CA<0:K>之后的第一单位操作时间tCCD_L处，可以输入与第一存储体组BG0相对应的下一组第一和第二命令信号CS和CA<0:K>。然而，在基于四存储体组模式的突发长度32操作期间，当不同的存储体组被连续地访问时，可以以第二单位操作时间tCCD_S的间隔输入第一和第二命令信号CS和CA<0:K>。例如，在输入了与第一存储体组BG0相对应的一组第一和第二命令信号CS和CA<0:K>之后的第二单位操作时间tCCD_S处，可以输入与第二存储体组BG1至第四存储体组BG3中的任意一个存储体组相对应的下一组第一和第二命令信号CS和CA<0:K>。
图13是示出基于八存储体模式的突发长度32操作的时序图。
参考图13，与预定的操作模式相对应的一组第一和第二命令信号CS和CA<0:K>可以被输入。预定的操作模式可以包括写入模式、读取模式等。下面的描述可以基于与写入模式相对应的一组第一和第二命令信号CS和CA<0:K>被输入的假设，但是本实施例不限于此。
作为通过对一组第一和第二命令信号CS和CA<0:K>进行解码而得到的结果，写入命令信号WR、存储体地址信号ICAFF<0:3>以及列地址信号ICAFF<4:5>和ICARF<3:6>可以被产生。例如，操作模式信号RD与操作模式信号WR之中与写入模式相关的写入命令信号WR可以被激活，用于选择第一存储体BK0至第四存储体BK3中所包括的16个存储体之中的任意两个存储体的存储体地址信号ICAFF<0:2>可以被产生，且用于被选择的存储体的列访问的列地址信号ICAFF<4:5>和ICARF<3:6>可以被产生。供作参考，根据选择八个存储体中的任意一个存储体的想法而使用3比特位存储体地址信号ICAFF<0:2>。然而，实质上，4比特位存储体地址信号ICAFF<0:3>所有都可以用于选择16个存储体中的任意两个存储体。下面的描述可以基于与属于第一存储体组BG0的任意一个存储体和属于第三存储体组BG2的任意一个存储体相对应的存储体地址信号ICAFF<0:3>被产生的假设，但是本实施例不限于此。
当存储体地址信号ICAFF<0:3>被产生时，与第一存储体组BG0相对应的第一标志信号BG0_FLAG和与第三存储体组BG2相对应的第三标志信号BG2_FLAG被激活第一单位操作时间tCCD_L，且与属于第一存储体组BG0的任意一个存储体相对应的第一存储体选择信号组BA_BG0<0:3>和与属于第三存储体组BG2的任意一个存储体相对应的第三存储体选择信号组BA_BG2<0:3>可以以第一单位操作时间tCCD_L被产生。
当产生写入命令信号WR时，可以以与第二单位操作时间tCCD_S相对应的间隔来激活锁存器源信号ADD_LATPD和反相源信号IADD_LATPD。
当锁存器源信号ADD_LATPD被激活时，第一锁存器控制信号至第四锁存器控制信号ADD_LATPD00、ADD_LATPD01、ADD_LATPD10和ADD_LATPD11之中与第一存储体组BG0相对应的第一锁存器控制信号ADD_LATPD00和与第三存储体组BG2相对应的第三锁存器控制信号ADD_LATPD10可以被激活。然而，尽管反相源信号IADD_LATPD被激活了，但第一反相控制信号至第四反相控制信号IADD_LATPD00、IADD_LATPD01、IADD_LATPD10和IADD_LATPD11之中与第一存储体组BG0相对应的第一反相控制信号IADD_LATPD00和与第三存储体组BG2相对应的第三反相控制信号IADD_LATPD10可以被连续地去激活。
因此，与列地址信号ICAFF<4:5>和ICARF<3:6>相对应的第一列选择信号组BYAC_BG0<0:5>和第三列选择信号组BYAC_BG2<0:5>同时可以产生。此时，第一列选择信号组BYAC_BG0<0:5>中的列选择信号BYAC_BG0<0>和第三列选择信号组BYAC_BG2<0:5>中的列选择信号BYAC_BG2<0>可以保持相同的逻辑电平。
当第一标志信号BG0_FLAG和第三标志信号BG3_FLAG被激活时，第一数据路径选择信号至第四数据路径选择信号AYP_BG0、AYP_BG1、AYP_BG2和AYP_BG3之中的第一数据路径选择信号AYP_BG0和第三数据路径选择信号AYP_BG2可以被顺序激活。此时，第一数据路径选择信号AYP_BG0可以响应于锁存器源信号ADD_LATPD被激活的时间点而被激活第二单位操作时间tCCD_S，并且第三数据路径选择信号AYP_BG2可以响应于反相源信号IADD_LATPD被激活的时间点而被激活第二单位操作时间tCCD_S。
可以对上述描述作如下总结。当一组第一和第二命令信号CS和CA<0:K>被输入时，根据第一存储体选择信号组BA_BG0<0:3>、第一列选择信号组BYAC_BG0<0:5>以及第一数据路径选择信号AYP_BG0，32比特位数据(即，突发长度为32)中的16比特位数据(即，突发长度为16)可以以第一单位操作时间tCCD_L中的居前的第二单位操作时间tCCD_S被写入到属于第一存储体组BG0的任意一个存储体中，且32比特位数据中的其余的16比特位数据可以以第一单位操作时间tCCD_L中的下一个第二单位操作时间tCCD_S时间被写入到属于第三存储体组BG2的任意一个存储体中。
图14是示出基于四存储体组模式的突发长度16操作的时序图。
参考图14，在基于四存储体组模式的突发长度16操作期间，可以以第二单位操作时间tCCD_S的间隔来连续地输入与预定的操作模式相对应的多组的第一和第二命令信号CS和CA<0:K>。预定的操作模式可以包括写入模式、读取模式等。下面的描述可以基于与写入模式相对应的第一和第二命令信号CS和CA<0:K>被连续输入的假设，但是本实施例不限于此。
作为通过对相应组的第一和第二命令信号CS和CA<0:K>进行解码而得到的结果，写入命令信号WR、存储体地址信号ICAFF<0:3>以及列地址信号ICAFF<4:5>与ICARF<3:6>可以被产生。例如，操作模式信号RD与操作模式信号WR之间与写入模式相关的写入命令信号WR可以被激活，用于选择第一存储体组BG0至第四存储体组BG3(每个存储体组包括第一存储体BK0至第四存储体BK3)中的任意一个存储体的存储体地址信号ICAFF<0:3>可以被产生，且用于被选择的存储体的列访问的列地址信号ICAFF<4:5>和ICARF<3:6>可以被产生。下面的描述可以基于根据第一组第一和第二命令信号CS和CA<0:K>来产生与属于第一存储体组BG0的第四存储体BK3相对应的存储体地址信号ICAFF<0:3>且然后根据下一组第一和第二命令信号CS和CA<0:K>来产生与属于第四存储体组BG3的第二存储体BK1相对应的存储体地址信号ICAFF<0:3>的假设，但是本实施例不限于此。
当与属于第一存储体组BG0的第四存储体BK3相对应的存储体地址信号ICAFF<0:3>被产生时，与第一存储体组BG0相对应的第一标志信号BG0_FLAG可以被激活第二单位操作时间tCCD_S，且与属于第一存储体组BG0的第四存储体BK3相对应的第一存储体选择信号组BA_BG0<0:3>可以以至少第一单位操作时间tCCD_L被产生。第一存储体选择信号组BA_BG0<0:3>可以根据第一标志信号BG0_FLAG而被锁存，且每当第一标志信号BG0_FLAG被激活时，第一存储体选择信号组BA_BG0<0:3>被更新。
当与属于第四存储体组BG3的第二存储体BK1相对应的存储体地址信号ICAFF<0:3>被产生时，与第四存储体组BG3相对应的第四标志信号BG3_FLAG可以以第二单位操作时间tCCD_S被激活，且与属于第四存储体组BG3的第二存储体BK1相对应的第四存储体选择信号组BA_BG3<0:3>可以以至少第一单位操作时间tCCD_L被产生。第四存储体选择信号组BA_BG3<0:3>可以根据第四标志信号BG3_FLAG而被锁存，且每当第四标志信号BG3_FLAG被激活时，第四存储体选择信号组BA_BG3<0:3>被更新。
当以第二单位操作时间tCCD_S的间隔多次产生写入命令信号WR时，可以以与第二单位操作时间tCCD_S相对应的周期来激活锁存器源信号ADD_LATPD，并且可以连续激活反相源信号IADD_LATPD。
当以与第二单位操作时间tCCD_S相对应的周期激活锁存器源信号ADD_LATPD时，可以激活第一锁存器控制信号至第四锁存器控制信号ADD_LATPD00、ADD_LATPD01、ADD_LATPD10和ADD_LATPD11之中与第一存储体组BG0相对应的第一锁存器控制信号ADD_LATPD00和与第四存储体组BG3相对应的第四锁存器控制信号ADD_LATPD11。第一锁存器控制信号ADD_LATPD00和第四锁存器控制信号ADD_LATPD11中的每一者可以被激活第二单位操作时间tCCD_S。
因此，第一列选择信号组BYAC_BG0<0:5>与第四列选择信号组BYAC_BG3<0:5>可以根据列地址信号ICAFF<4:5>与ICARF<3:6>而被顺序产生。此时，第一列选择信号组BYAC_BG0<0:5>和第四列选择信号组BYAC_BG3<0:5>中的每一者可以以至少第一单位操作时间tCCD_L被产生。
当第一标志信号BG0_FLAG被激活时，第一数据路径选择信号至第四数据路径选择信号AYP_BG0、AYP_BG1、AYP_BG2和AYP_BG3之中的第一数据路径选择信号AYP_BG0可以被激活。此时，第一数据路径选择信号AYP_BG0可以响应于锁存器源信号ADD_LATPD第一次被激活的时间点而被激活第二单位操作时间tCCD_S，且第四数据路径选择信号AYP_BG3可以响应于锁存器源信号ADD_LATPD第二次被激活的时间点而被激活第二单位操作时间tCCD_S。
基于四存储体组模式的突发长度16操作的操作被总结如下。当两个组第一和第二命令信号CS和CA<0:K>以第二单位操作时间tCCD_S的间隔被输入时，16比特位数据(即，突发长度为16)可以根据第一存储体选择信号组BA_BG0<0:3>、第一列选择信号组BYAC_BG0<0:5>以及第一数据路径选择信号AYP_BG0而以第二单位操作时间tCCD_S被写入到属于第一存储体组BG0的第四存储体BK3中，且16比特位数据(即，突发长度为16)可以根据第四存储体选择信号组BA_BG3<0:3>、第四列选择信号组BYAC_BG3<0:5>和第四数据路径选择信号AYP_BG3而以第二单位操作时间tCCD_S被写入到属于第四存储体组BG3的第二存储体BK1中。此时，尽管命令信号CS和CA<0:K>以第二单位操作时间tCCD_S的间隔被连续输入，但第一存储体选择信号组BA_BG0<0:3>、第一列选择信号组BYAC_BG0<0:5>、第四存储体选择信号组BA_BG3<0:3>以及第四列选择信号组BYAC_BG3<0:5>可以以至少第一单位操作时间tCCD_L被产生，这可以确保操作裕度。
根据本实施例，半导体器件能够以兼容的方式同时执行四存储体组模式和八存储体模式，并且能够在基于四存储体组模式的突发长度16操作期间确保内部控制信号的操作裕度。
半导体器件能够通过一个电路在各个模式下灵活地控制不同的数据输入/输出方法，从而在面积和能量消耗方面展现最佳的性能。
另外，半导体器件能够在特定的模式期间确保内部信号的操作裕度，从而在减少电压变化的同时确保稳定操作。
虽然出于说明目的已经描述了各种实施例，但是对于本领域技术人员明显的是，在不偏离如所附权利要求所限定的本发明的精神和范围的情况下，可以进行各种改变和修改。

Claims (18)

1.一种半导体器件，包括：
存储区域选择电路，其适用于基于存储区域地址信号和模式识别信号而产生多个存储区域选择信号，并且在第一模式期间激活所述多个存储区域选择信号之中的一个存储区域选择信号，或者在第二模式期间同时激活所述多个存储区域选择信号之中的两个存储区域选择信号；
列选择电路，其适用于基于列地址信号和所述模式识别信号而产生多个列选择信号，并且在所述第一模式期间改变所述多个列选择信号，或者在所述第二模式期间保持所述多个列选择信号；以及
多个存储区域，基于所述多个存储区域选择信号和所述多个列选择信号，在所述第一模式期间所述多个存储区域中的一个存储区域被访问，或者在所述第二模式期间所述多个存储区域中的两个存储区域同时被访问，
其中，所述两个存储区域分别被包括在不同的存储区域中。
2.根据权利要求1所述的半导体器件，其中，在所述第一模式期间，所述存储区域选择电路以单位操作时间来激活所述一个存储区域选择信号，以及
其中，在所述第二模式期间，所述存储区域选择电路以所述单位操作时间激活所述两个存储区域选择信号。
3.根据权利要求2所述的半导体器件，其中，所述单位操作时间包括连续访问所述多个存储区域之中的同一个存储区域所需的最少时间。
4.根据权利要求1所述的半导体器件，其中，在所述第一模式期间，对于所述列地址信号的每次输入，所述列选择电路以当前单位操作时间产生并保持所述多个列选择信号，并且以下一个单位操作时间改变并保持所述多个列选择信号，
其中，在所述第二模式期间，对于所述列地址信号的每次输入，所述列选择电路在所述当前单位操作时间内产生并保持所述多个列选择信号。
5.根据权利要求4所述的半导体器件，其中，所述当前单位操作时间和所述下一个单位操作时间分别包括连续地访问所述多个存储区域之中的同一个存储区域所需的最少时间。
6.根据权利要求1所述的半导体器件，其中，所述多个存储区域包括16个存储体，
所述第一模式包括四存储体组模式，以及
所述第二模式包括八存储体模式。
7.一种半导体器件，包括：
多个存储区域；
数据路径选择电路，其适用于基于操作模式信号、模式识别信号和多个标志信号而产生用于将所述多个存储区域选择性地耦接到数据路径的多个数据路径选择信号，其中，在第一模式期间，所述数据路径选择电路以当前第一单位操作时间中的当前第二单位操作时间激活所述多个数据路径选择信号之中与要被访问的一个存储区域相对应的数据路径选择信号并且以下一个第一单位操作时间中的下一个第二单位操作时间激活所述数据路径选择信号，或者在第二模式期间，所述数据路径选择电路以所述当前第一单位操作时间顺序激活所述多个数据路径选择信号之中与要被访问的两个存储区域相对应的数据路径选择信号；
存储区域选择电路，其适用于基于所述操作模式信号、所述模式识别信号、存储区域地址信号以及锁存器源信号而产生与所述多个存储区域相对应的多个存储区域选择信号，其中，在所述第一模式期间，所述存储区域选择电路以所述当前第一单位操作时间激活所述多个存储区域选择信号之中与要被访问的所述一个存储区域相对应的存储区域选择信号，或者在所述第二模式期间，所述存储区域选择电路以所述当前第二单位操作时间同时激活所述多个存储区域选择信号之中与要被访问的所述两个存储区域相对应的存储区域选择信号；以及
列选择电路，其适用于基于所述模式识别信号、列地址信号、反相源信号以及多个锁存器控制信号而产生多个列选择信号，其中，在所述第一模式期间，对于所述列地址信号的每次输入，所述列选择电路以所述当前第一单位操作时间产生并保持所述多个列选择信号之中与要被访问的所述一个存储区域相对应的列选择信号组并且以所述下一个第一单位操作时间改变并保持所述列选择信号组，或者在所述第二模式期间，对于所述列地址信号的每次输入，所述列选择电路以所述当前第一单位操作时间同时产生并保持所述多个列选择信号之中与要被访问的所述两个存储区域相对应的列选择信号组。
8.根据权利要求7所述的半导体器件，其中，所述当前第一单位操作时间和所述下一个第一单位操作时间分别包括连续地访问所述多个存储区域之中的同一个存储区域所需的最少时间，以及
所述当前第二单位操作时间和所述下一个第二单位操作时间分别包括连续地访问所述多个存储区域之中的不同的存储区域所需的最少时间。
9.根据权利要求7所述的半导体器件，其中，所述数据路径选择电路包括：
第一数据路径选择单元，其适用于基于所述操作模式信号和所述模式识别信号而产生第一操作控制信号和第二操作控制信号，且在所述第一模式期间，激活所述第一操作控制信号并然后在所述当前第一单位操作时间之后激活所述第二操作控制信号，或者在所述第二模式期间，激活所述第一操作控制信号并然后在所述当前第二单位操作时间之后激活所述第二操作控制信号；
第二数据路径选择单元，其适用于基于所述模式识别信号以及所述第一操作控制信号和所述第二操作控制信号而产生所述锁存器源信号和所述反相源信号，且在所述第一模式期间根据所述第一操作控制信号而激活所述锁存器源信号并然后在所述当前第一单位操作时间之后根据所述第二操作控制信号而激活所述反相源信号，或者在所述第二模式期间根据所述第一操作控制信号而激活所述锁存器源信号且连续地将所述反相源信号去激活，而不管所述第二操作控制信号如何；以及
第三数据路径选择单元，其适用于基于所述第一操作控制信号、所述第二操作控制信号以及所述多个标志信号而产生所述多个数据路径选择信号。
10.根据权利要求7所述的半导体器件，其中，所述存储区域选择电路包括：
第一选择单元，其适用于基于所述操作模式信号和所述存储区域地址信号而产生多个第一选择码信号和多个第二选择码信号；
第二选择单元，其适用于基于所述多个第一选择码信号和所述模式识别信号而产生所述多个标志信号；
第三选择单元，其适用于基于所述多个第二选择码信号和所述多个标志信号而产生所述多个存储区域选择信号；以及
第四选择单元，其适用于基于所述多个标志信号和所述锁存器源信号而产生所述多个锁存器控制信号。
11. 根据权利要求7所述的半导体器件，其中，所述列选择电路包括：
第一发生单元，其适用于基于所述列地址信号中的部分列地址信号和所述多个锁存器控制信号而产生所述多个列选择信号中的部分列选择信号，其中，所述第一发生单元在所述第一模式期间，以所述当前第一单位操作时间和所述下一个第一单位操作时间产生并保持所述部分列选择信号之中与要被访问的所述一个存储区域相对应的列选择信号，或者在所述第二模式期间，以所述当前第一单位操作时间产生并保持所述部分列选择信号之中与要被访问的所述两个存储区域相对应的列选择信号；以及
第二发生单元，其适用于基于所述列地址信号中的其余的列地址信号、所述模式识别信号、所述多个锁存器控制信号和反相源信号而产生所述多个列选择信号中的其余的列选择信号，其中，在所述第一模式期间，所述第二发生单元以所述当前第一单位操作时间产生并保持所述其余的列选择信号之中与要被访问的所述一个存储区域相对应的列选择信号并以所述下一个第一单位操作时间改变并保持所述列选择信号，或者在所述第二模式期间，所述第二发生单元以所述当前第一单位操作时间产生并保持所述其余的列选择信号之中与要被访问的所述两个存储区域相对应的列选择信号。
12. 根据权利要求7所述的半导体器件，其中，所述多个存储区域包括16个存储体，
所述第一模式包括四存储体组模式，以及
所述第二模式包括八存储体模式。
13.根据权利要求7所述的半导体器件，其中，基于突发长度信息信号，所述数据路径选择电路在基于所述第一模式的第一突发操作期间，对于所述列地址信号的每次输入，以所述当前第一单位操作时间中的所述当前第二单位操作时间激活所述数据路径选择信号并且以所述下一个第一单位操作时间中的所述下一个第二单位操作时间激活所述数据路径选择信号，或者在基于所述第一模式的第二突发操作期间，对于所述列地址信号的每次输入，以所述当前第二单位操作时间激活所述数据路径选择信号，以及
其中，在所述第二突发操作期间，所述列地址信号以第二单位操作时间的间隔被连续输入。
14.根据权利要求13所述的半导体器件，其中，在基于所述第一模式的所述第一与第二突发操作期间，对于所述列地址信号的每次输入，所述存储区域选择电路以所述当前第一单位操作时间激活所述存储区域选择信号。
15.根据权利要求13所述的半导体器件，其中，所述列选择电路在基于所述第一模式的第一突发操作期间，对于所述列地址信号的每次输入，以所述当前第一单位操作时间产生并保持所述列选择信号组并且以所述下一个第一单位操作时间改变并保持所述列选择信号组，或者在基于所述第一模式的第二突发操作期间，对于所述列地址信号的每次输入，以所述当前第一单位操作时间产生并保持所述列选择信号组。
16.一种半导体器件，包括：
多个存储区域；
数据路径选择电路，其适用于基于操作模式信号、突发长度信息信号和多个标志信号而产生用于将所述多个存储区域选择性地耦接到数据路径的多个数据路径选择信号，其中，所述数据路径选择电路在第一突发操作期间，对于列地址信号的每次输入，以当前第一单位操作时间中的当前第二单位操作时间激活所述多个数据路径选择信号之中与要被访问的一个存储区域相对应的数据路径选择信号并且以下一个第一单位操作时间中的下一个第二单位操作时间激活所述数据路径选择信号，或者在第二突发操作期间，对于所述列地址信号的每次输入，以所述当前第二单位操作时间激活所述多个数据路径选择信号之中的所述数据路径选择信号；
存储区域选择电路，其适用于基于所述操作模式信号、模式识别信号、存储区域地址信号以及锁存器源信号而产生与所述多个存储区域相对应的多个存储区域选择信号，其中，在所述第一突发操作和所述第二突发操作期间，对于所述列地址信号的每次输入，所述存储区域选择电路以所述当前第一单位操作时间激活所述多个存储区域选择信号之中与要被访问的所述一个存储区域相对应的存储区域选择信号；以及
列选择电路，其适用于基于所述模式识别信号、所述列地址信号、反相源信号以及多个锁存器控制信号而产生多个列选择信号，其中，所述列选择电路在所述第一突发操作期间，对于所述列选择信号的每次输入，以所述当前第一单位操作时间产生并保持所述多个列选择信号之中与要被访问的所述一个存储区域相对应的列选择信号组并且以所述下一个第一单位操作时间改变并保持所述列选择信号组，或者在所述第二突发操作期间，对于所述列地址信号的每次输入，以所述当前第一单位操作时间产生并保持所述列选择信号组。
17.根据权利要求16所述的半导体器件，其中，在所述第一突发操作期间，所述列地址信号以第一单位操作时间或第二单位操作时间的间隔被连续输入，以及
在所述第二突发操作期间，所述列地址信号以第二单位操作时间的间隔被连续输入。
18.根据权利要求16所述的半导体器件，其中，所述当前第一单位操作时间和所述下一个第一单位操作时间分别包括连续地访问所述多个存储区域之中的同一个存储区域所需的最少时间，以及
所述当前第二单位操作时间和所述下一个第二单位操作时间分别包括连续地访问所述多个存储区域之中的不同的存储区域所需的最少时间。
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