KR20190030578A - 고대역 메모리 시스템을 위한 준-동기식 프로토콜 - Google Patents

고대역 메모리 시스템을 위한 준-동기식 프로토콜 Download PDF

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Abstract

고대역 메모리(HBM) 장치와 논리 회로를 갖는 고대역 메모리(HBM) 시스템이 제공된다. 논리 회로는 상기 호스트 장치로부터 제 1 명령어를 수신하고, 수신된 상기 제 1 명령어를 PIM(Processing-In-Memory) 명령어로 변환하고, 상기 PIM(Processing-In-Memory) 명령어는 상기 제 2 인터페이스를 통해 상기 HBM 장치로 전송된다. 상기 제 1 명령어가 상기 호스트 장치로부터 수신되는 시점과 상기 HBM 시스템이 상기 호스트 장치로부터 다른 명령어를 수신할 준비가 된 시점 사이의 시간은 결정론적이다. 상기 논리 회로는 상기 호스트 장치로부터 제 4 명령어와 제 5 명령어를 더 수신한다. 제 5 명령어는 상기 제 5 명령어가 상기 호스트 장치로부터 수신될 때와 상기 HBM 시스템이 상기 호스트 장치로부터 다른 명령어를 수신할 준비가 될 때 사이의 시간에 관한 시간-추정 정보를 요구한다. 시간-추정 정보는 결정론적 기간 및 비결정론적 기간을 위한 예상 기간을 포함한다.

Description

고대역 메모리 시스템을 위한 준-동기식 프로토콜{A QUASI-SYNCHRONOUS PROTOCOL FOR LARGE BANDWIDTH MEMORY SYSTEMS}
본 발명은 고대역 메모리(HBM) 시스템에 관한 것으로, 보다 구체적으로는 호스트 장치와 인터페이스하기 위해 메모리 동작에서 결정적 및 비-결정적 처리를 가능하게 하는 시스템 및 프로토콜에 관한 것이다.
딥 신경망(Deep Neural Net)과 같은 새로운 응용 프로그램은 방대한 계산 및 메모리 기능을 사용하여 다른 데이터 세트를 학습하고 높은 정확도로 학습한다. 또한, 고성능 컴퓨팅(HPC), 그래픽 알고리즘 등과 같은 응용 프로그램이 데이터 및 연산 집약적으로 변함에 따라 에너지 효율성과 저 지연이 중요한 특성이 된다. 메모리 내 프로세싱(Processing In Memory: PIM)는 DRAM 로직 다이의 복잡한 작업을 스케줄링하여 저전력 기술 프로세스에서 추가 컴퓨팅 기능을 제공하고 데이터가 있는 곳과 더 가깝게 배치함으로써 이러한 문제를 해결할 수 있다.
본 발명의 목적은 호스트 장치와 인터페이스하기 위해 메모리 동작에서 결정적 및 비-결정적 처리를 가능하게 하는 시스템 및 프로토콜을 제공하는데 있다.
예시적인 일 실시 예는 HBM 장치 및 논리 회로를 포함할 수 있는 고대역 메모리(HBM) 시스템을 제공한다. 논리 회로는 호스트 장치에 연결되는 제 1 인터페이스 및 상기 HBM 장치에 연결된 제 2 인터페이스를 포함할 수 있으며, 상기 논리 회로는 제 1 인터페이스를 통해 호스트 장치로부터 제 1 명령어를 수신할 수 있고, 상기 수신된 제 1 명령어를 상기 제 2 인터페이스를 통해 상기 HBM 장치로 전송되는 제 1 PIM 명령어로 변환하고, 상기 제 1 PIM 명령어는 완료를 위한 결정론적 지연을 가질 수 있다. 상기 논리 회로는 또한 상기 제 1 인터페이스를 통해 상기 호스트 장치로부터 제 2 명령어를 수신하고, 수신된 상기 제 2 명령어를 제 2 인터페이스를 사용하여 상기 HBM 장치로 전송될 제 2 PIM 명령어로 변환하고, 상기 제 2 PIM 명령어는 완료를 위한 비-결정적 지연을 갖는다. 호스트 장치로부터 수신된 제 1 명령어에 응답하여, 상기 논리 회로는 상기 HBM 장치를 제어하여 상기 HBM 장치의 채널에서 적어도 하나의 선택된 뱅크를 프리-차지할 수 있다. 제 1 명령어가 상기 호스트 장치로부터 논리 회로에 의해 수신되는 시간과 상기 HBM 시스템이 상기 호스트 장치로부터 다른 명령어를 수신할 준비가 된 시점 사이의 시간은 결정적이다.
다른 예시적인 실시 예는, HBM 장치 및 논리 회로를 포함하는 고대역 메모리(HBM) 시스템을 제공한다. 논리 회로는 호스트 장치에 연결되는 명령어/어드레스 버스 및 호스트 장치에 연결되는 데이터 버스를 포함하는 제 1 인터페이스와, HBM 장치에 연결된 제 2 인터페이스 그리고 호스트 장치에 연결되는 트랜잭션 버스를 포함한다. 논리 회로는 제 1 인터페이스를 통해 호스트 장치로부터 제 1 명령어를 수신하고, 수신된 제 1 명령어를 제 2 인터페이스를 통해 HBM 장치로 전송되는 제 1 프로세싱-인-메모리(PIM) 명령어로 변환할 수 있으며, 제 1 PIM 명령어는 완료를 위한 비-결정적 지연을 갖는다. 논리 회로는 제 1 PIM 명령어가 완료될 때 트랜잭션 버스를 통해 호스트 장치에 지시를 전송할 수 있다. 제 1 명령어에 대응하는 제 1 명령어 패킷은 호스트 장치로부터 데이터 버스를 통해 논리 회로에 의해 수신될 수 있고, 제 1 명령어가 호스트 장치로부터 수신되는 시간과 HBM 시스템이 다른 명령어를 수신할 준비가 되는 때 사이의 시간은 비-결정적일 수 있다.
상술한 특징에 따른 본 발명에 따르면, 호스트 장치와 인터페이스하기 위해 메모리 동작에서 결정적 및 비-결정적 처리를 가능하게 하는 시스템 및 프로토콜을 구현할 수 있다.
도 1은 본 발명의 개시된 주제에 따른 HBM+ 시스템의 예시적인 실시 예의 일부의 단면도이다.
도 2는 본 명세서에 개시된 요지에 따른 예시적인 1-단계 HBM+ 프로토콜 명령에 대한 타이밍도를 보여준다.
도 3은 본 명세서에 개시된 주제에 따른 PIM_CMD 명령의 내용의 예시적인 배치를 보여준다.
도 4는 본 명세서에 개시된 요지에 따른 예시적인 1-단계 HBM+ 프로토콜 명령에 대한 개략 타이밍도이다.
도 5는 본 명세서에 개시된 주제에 따른 PIM 동작이 단일 어드레스로 지향되거나 HBM+ 장치에서 동일한 행으로 지향되는 일례의 HBM+ 프로토콜 PIM 명령어 예에 대한 타이밍도이다.
도 6은 PIM 동작이 본 명세서에 개시된 요지에 따라 동일한 채널의 뱅크 내에 있는 HBM+ 프로토콜 PIM 명령의 일례를 나타내는 타이밍도이다.
도 7은 PIM 동작이 본 명세서에 개시된 요지에 따라 상이한 채널을 횡단하는 일례의 HBM+ 프로토콜 PIM 명령의 일례를 나타내는 타이밍이다.
도 8은 본 명세서에 개시된 주제에 따라 PIM 명령어가 완료될 때까지 HBM+ 스택이 시간의 추정치를 제공하는 예시적인 2-단계 HBM+ 프로토콜 PIM 명령어에 대한 타이밍이다.
도 9는 HBM+ 스택이 본 명세서에 개시된 주제에 따라 PIM 명령어가 완료될 때를 위한 신용 기반 지시를 제공하는 예시적인 2-단계 HBM+ 프로토콜 PIM 명령어에 대한 타이밍도이다.
도 10은 HBM+ 스택이 본 명세서에 개시된 주제에 따라 PIM 명령어가 완료될 때를위한 피드백-기반 지시를 제공하는 예시적인 2-단계 HBM+ 프로토콜 PIM 명령어에 대한 타이밍이다.
이하의 상세한 설명에서, 본 발명의 완전한 이해를 제공하기 위해 다수의 특정 세부 사항이 설명된다. 그러나 당업자는 개시된 양상들이 이러한 특정 세부 사항들 없이 실시될 수 있음을 이해할 것이다. 다른 예들에서, 공지된 방법들, 절차들, 구성 요소들 및 회로들은 여기에 개시된 주제를 모호하게 하지 않기 위해 상세히 설명되지 않았다.
본 명세서 전체에 걸쳐 "일 실시 예" 또는 "실시 예"는 본 실시 예와 관련하여 설명된 특정 특징, 구조 또는 특성이 본 명세서에 개시된 적어도 하나의 실시 예에 포함될 수 있다는 것을 의미한다. 따라서, 본 명세서 전체에 걸쳐 "일 실시 예에서" 또는 "실시 예에서" 또는 "일 실시 예에 따라"(또는 유사한 다른 구들)의 표현은 모두 반드시 동일한 실시 예를 지칭하지는 않는다. 또한, 특정 피처, 구조 또는 특성은 하나 이상의 실시 예에서 임의의 적합한 방식으로 연결된다. 이와 관련하여, 본 명세서에 사용된 바와 같이, "예시적인"이라는 단어는 "예시, 실례 또는 예시를 제공함"을 의미한다. "예시적인" 것으로 본 명세서에 기재된 임의의 실시 예는 반드시 다른 실시 예보다 반드시 바람직하거나 유리한 것으로 해석되어서는 안된다. 또한, 여기에서 논의의 문맥에 따라, 단수는 대응하는 복수의 형태를 포함할 수 있고, 복수의 용어는 상응하는 단수 형태를 포함할 수 있다. 본 명세서에 도시되고 논의된 다양한 도면 (구성 요소도 포함)은 단지 예시적인 목적을 위한 것이며, 일정한 비율로 그려지는 것은 아니다. 마찬가지로, 다양한 파형 및 타이밍도가 단지 예시적인 목적을 위해 도시된다. 예를 들어, 일부 요소의 치수는 명확성을 위해 다른 요소에 비해 과장 될 수 있다. 또한, 적절한 것으로 고려되는 경우, 참조 부호는 상응하는 및/또는 유사한 요소를 나타내기 위해 도면들 사이에서 반복되었다.
본 명세서에서 사용된 용어는 단지 특정의 예시적인 실시 예를 설명하기 위한 것이지 청구된 요지를 한정하려는 것은 아니다. 본원에서 사용된 단수 형태 "a", "an" 및 "the"는 문맥상 다르게 지시하지 않는 한 복수 형태를 포함하고자 한다. 본 명세서에서 사용되는 "포함하는" 및/또는 "포함하는"이라는 용어는 명시된 특징, 정수, 단계, 동작, 구성 요소 및/또는 구성 요소의 존재를 나타내지만, 존재를 배제하지 않는다는 것이 더 이해될 것이다. 또는 하나 이상의 다른 특징, 정수, 단계, 동작, 요소, 구성 요소 및/또는 그룹의 추가를 포함할 수 있다. 여기에 사용된 "첫 번째", "두 번째" 등의 용어는 앞에 명시된 명사의 레이블로 사용되며 명시적으로 정의되지 않은 한 모든 유형의 순서(예: 공간적, 시간적, 논리적 등)를 암시하지 않는다. 또한, 동일하거나 유사한 기능을 갖는 부품, 부품, 블록, 회로, 유닛 또는 모듈을 지칭하기 위해 둘 이상의 도면에 걸쳐 동일한 참조 번호가 사용될 수 있다. 그러나 이러한 사용법은 설명의 간소화 및 논의의 용이함을 위해서만 사용된다. 그러한 구성 요소 또는 유닛의 구성 또는 구조적 세부 사항이 모든 실시 예에 걸쳐 동일하다는 것을 의미하지 않거나 공통으로 참조된 부품/모듈이 본 명세서에 개시된 특정 실시 예의 교시를 구현하는 유일한 방법이라는 것을 의미하지는 않는다.
달리 정의되지 않는 한, 본 명세서에서 사용된 모든 용어(기술 용어 및 과학 용어 포함)는 이 주제가 속하는 기술 분야의 당업자가 일반적으로 이해하는 것과 동일한 의미를 갖는다. 또한, 일반적으로 사용되는 사전에서 정의된 용어와 같은 용어는 관련 기술의 맥락에서 의미와 일치하는 의미를 갖는 것으로 해석되어야 하며, 이상적인 또는 지나치게 형식적인 의미로 해석되지 않는 한, 명시적으로 여기에서 정의된다.
본 명세서에 개시된 주제는 고대역 PIM (HBM+) 시스템을 위한 준-동기 인터페이스 프로토콜에 관한 것이다. 즉, 본 명세서에 개시된 주제는 HBM+ 시스템과 호스트 장치 사이의 인터페이스로서, 결정론적 지연 및 비-결정적 지연을 모두 포함하므로, 따라서 준-동기식(quasi-synchronous) 인터페이스 프로토콜이다. 본 명세서에 개시된 준-동기 프로토콜을 통한 통신은 하나 이상의 클록 신호와 동기화될 수 있지만, PIM 동작과 같은 특정 동작과 관련된 특정 지연은 완료를 위한 결정론적 지연 또는 비-결정적 지연을 가질 수 있다. 결정적 지연을 제공할 수 있는 PIM 동작은 1-단계 HBM+ 프로토콜을 사용하여 수행할 수 있지만 비-결정적 지연을 제공할 수 있는 PIM 동작은 2-단계 HBM+ 프로토콜을 사용하여 수행할 수 있다.
도 1은 본 명세서에 개시된 주제에 따른 HBM+ 시스템(100)의 예시적인 실시 예의 일부에 대한 단면도를 보여준다. HBM+ 시스템(100)은 호스트 장치(101), 인터 포저(102) 및 HBM+ 스택(103)을 포함할 수 있다. HBM+ 스택(103)은 논리 회로 또는 다이(104) 및 복수의 HBM+ 메모리 장치들(105a-105d)을 포함할 수 있다. 호스트 장치(101) 및 HBM+ 스택(103)은 인터 포저(102)의 상부 표면에 고정될 수 있다.
일 실시 예에서, 호스트 장치(101)는 중앙 처리 장치(CPU), 그래픽 처리 장치(GPU), 그래픽 가속기 또는 FPGA(Field Programmable Gate Array)일 수 있지만, 이에 한정되는 것은 아니다.
HBM+ 메모리 장치(105)는 채널당 16 개의 뱅크가 있을 수 있는 2 개의 채널로 분할될 수 있다. 하나 이상의 HBM+ 메모리 장치들(105a 내지 105d)은 또한 종래의 판독 및 기록 동작들과 같은 PIM 기능 및 규칙적인 데이터 저장 기능을 포함할 수 있다. HBM+ 메모리 디바이스들에 제공되는 PIM 기능은 호스트 장치(101)에 의해 보다 효율적으로 제공될 수 있다. 로직 다이(104)는 HBM+ 메모리 디바이스들(105) 내의 PIM 기능을 제어하기 위한 로직 기능을 포함할 수 있다. HBM+ 내부 버스(111)는 로직 다이(104)를 HBM+ 메모리 장치(105) 각각에 접속시킨다. HBM+ 내부 버스(111)는 복수의 어드레스 라인, 복수의 명령어 라인, 복수의 데이터 라인 및/또는 하나 이상의 다른 신호선을 포함할 수 있다. 비록 4 개의 HBM+ 메모리 장치(105)가 HBM+ 스택(103)에 도시되어 있지만, 임의의 수의 HBM+ 메모리 장치(105)가 HBM+ 스택(103)을 형성할 수 있음은 잘 이해될 것이다. 비록 HBM+ 시스템(100)의 일부만이 도 1에 도시되어 있지만, 인터 포저(102)의 상부 표면에 부착될 수 있는 추가적인 HBM+ 스택(103)이 있을 수 있음을 이해되어야 한다.
인터 포저(102)는 기판(106)의 상부 표면에 고정될 수 있다. 기판(106)은 다른 장치(도시되지 않음)에 전기 접속을 제공하는데 사용될 수 있는 단자(107)를 포함할 수 있다. 인터 포저(102)는 호스트 장치(101) 및 HBM+ 스택(103)에 대한 구조적 기반을 제공하는 것 이외에, 호스트 장치(101)와 HBM+ 스택(103) 사이의 전기적 연결을 제공한다. 일 실시 예에서, 인터 포저(102)는 호스트 장치(101) 및 HBM+ 스택(103) 사이에 전기적으로 연결되는 명령어/어드레스(CA) 버스(108), 데이터 버스(109) 및 트랜잭션 버스(110)를 포함한다. 인터 포저(102)는 도시되지 않은 추가적인 전기적 연결을 포함할 수 있다.
CA 버스(108), 데이터 버스(109) 및 트랜잭션 버스(110) 각각은 복수의 라인들 및/또는 비트들을 포함할 수 있다. 일 실시 예에서, 트랜잭션 버스(110)는 트랜잭션 응답 신호(RSP_R) 및 트랜잭션 에러 신호(RSP_E)를 포함할 수 있다. CA 버스(108), 데이터 버스(109) 및 트랜잭션 버스(119)는 HBM+ 시스템(100) 내에서 동기식 방식으로 동작할 수 있다. 즉, CA 버스(108), 데이터 버스(109) 및 트랜잭션 버스(110)는 하나 이상의 클록 신호와 동기하여 동작한다.
일 실시 예에서, HBM+ 시스템(100)은 명령어 또는 트랜잭션의 발행과 (a) HBM+ 스택(103)의 출력 사이의 타이밍이 요구되는 경우에 대해 호스트 장치(101)와 HBM+ 정규 데이터 저장 기능 및/또는 PIM 기능에 기초하여 또는 HBM+ 스택(103)이 다른 명령어 또는 트랜잭션을 위해 준비될 때, 응답은 결정론적이다. HBM+ 시스템(100)은 또한 명령어 또는 트랜잭션의 발행과 응답의 출력 사이의 타이밍(예를 들어, 호스트 장치(101)와 HBM+ 스택(103) 정규 데이터 저장 기능 및/또는 PIM 기능에 기초하거나, 또는 HBM+ 스택(103)이 다른 명령어 또는 트랜잭션을 준비할 때 비-결정적일 수 있다. 본 명세서에서 사용되는 용어 "준-동기 인터페이스(quasi-synchronous interface)"는 결정론적 통신 및 비-결정적 통신 또는 트랜잭션이 거쳐 지나가는 인터페이스를 의미한다.
1-단계 HBM+ 프로토콜은 일반적으로 호스트 장치(101)가 결과를 기다리지 않는 비교적 규칙적인 데이터 저장 및 간단한 PIM 동작을 위한 것이다. 즉, 명령어의 발행과 응답의 출력 사이의 시간 또는 지연은 결정론 적이기 때문에, 호스트 장치(101)는 명령어의 발행과 응답의 출력 사이에 다른 동작을 수행할 수 있다. 대안적으로, 호스트 장치(101)는 결정론적 지연의 끝에서 정규 트랜잭션을 재개하도록 스케줄링될 수 있다. 일반적으로 간단한 PIM 동작에는 하나 또는 두 개의 소스 및/또는 대상 주소가 포함되며 스트라이드 매개 변수는 포함되지 않는다.
2-단계 HBM+ 프로토콜은 일반적으로 호스트 장치(101)가 결과를 요구하는 다수의 소스 및/또는 목적지 어드레스, 매트릭스 동작, 스트라이드를 포함하는 동작과 같은, 그러나 이에 한정되지 않는 더 복잡한 PIM 동작을 위한 것이다. 명령어의 발행과 응답의 출력 사이의 시간 또는 지연은 비-결정적이어서, 호스트 장치(101)는 명령어의 발행과 응답의 출력 사이 또는 명령어의 발행과 HBM+ 스택(103)이 다른 명령어 또는 트랜잭션을 수신할 준비가 되었을 때 사이에 다른 동작을 수행할 수 있다. 표 2는 HBM+ PIM 명령어 카테고리 및 타이밍 추정의 예를 보여준다.
도 2는 본 명세서에 개시된 주제에 따른 예시적인 1-단계 HBM+ 프로토콜 명령어에 개략적으로 보여주는 타이밍도(200)이다. 타이밍도(200)는 스케일링되지 않으며, 단지 예시적인 PIM 명령어에 대한 1-단계 (one-step) HBM+ 프로토콜의 상대적인 시퀀스를 묘사하기 위한 것임을 이해해야 한다. 타이밍도(200)는 일반적으로 특정 버스의 단방향성 또는 양방향성을 나타내기 위해 상이한 버스와 관련된 화살표를 포함한다. 특히, 좌측에서 우측을 가리키는 화살표는 호스트 장치(101)로부터 HBM+ 스택(103)으로 전송된 통신, 트랜잭션 또는 신호를 나타내는 반면, 우측에서 좌측을 가리키는 화살표는 HBM+ 스택(103)으로부터 호스트 장치(101)로 전송된 통신, 트랜잭션 또는 신호를 나타낸다. 여기에 개시된 모든 타이밍도에서, HBM+ 내부 버스(111)를 통해 발생하는 것으로 나타난 트랜잭션 및 동작은 HBM+ 스택(103) 외부의 장치에서는 볼 수 없다.
도 2의 201에서, 호스트 장치(101)는 CA 버스(108)를 통해 PIM_CHRG 명령어를 발행한다. PIM_CHRG 명령어는 발행될 PIM_CMD에 대한 뱅크 및 채널 식별 정보를 포함한다. 로직 다이(104)는 PIM_CHRG 명령어에 응답하여, 하나 이상의 선택된 채널의 관련 뱅크를 프리-차지하고, 호스트 장치(101)와 후속하는 PIM_CMD 에 대한 관련 뱅크의 소유권을 보장하기 위해 하나 이상의 선택된 채널의 관련 뱅크를 잠근다. PIM_CHRG 명령어 바로 다음에, 호스트 장치(101)는 202에서 CA 버스(108)를 통해 PIM_WR 명령어를 발행한다. 표 1은 PIM_CHRG 명령어 및 PIM_WR 명령어에 대한 예시적인 물리적 신호 파라미터를 나타낸다.
Function CKE_0 R[0] R[1] R[2] R[3] R[4] R[5]
Previous
Cycle		 Current
Cycle
PIM_CHRG H H H L H X X X
PIM_WR H H L L L X X X
표 1에는 현재 JEDEC HBM 표준을 기반으로 한 핀 식별 예가 상단에 지시되어 있다. "H"는 높은 논리 전압 레벨을 나타내고, "L"은 낮은 논리 전압 레벨을 나타낸다. "X"는 "상관 없음(don't care)" 논리 전압 레벨을 나타낸다.
도 3은 본 명세서에 개시된 요지에 따라 PIM_CMD 명령어(300)의 콘텐츠의 예시적인 배치를 나타낸다. PIM_CMD는 실제 PIM 명령어를 포함하고 CA 버스(108)를 통해 전송되는 것과는 대조적으로 데이터 버스(109)를 통해 전송된다. 로직 다이(104)는 PIM_CMD를 디코딩하고 PIM_CMD 명령에 포함된 PIM 동작을 완료하기 위해 HBM+ 스택(103) 내부의 명령어를 발행한다. 일 실시 예에서, 모든 PIM 명령어가 PIM_CMD의 모든 필드를 사용할 수 있는 것은 아니지만, PIM_CMD는 고정된 크기 또는 길이를 갖는다.
도 3에 도시된 바와 같이, PIM_CMD 명령어(300)는 ID 필드(301), 동작 필드(302), 스트라이드 필드(303), 플레그 필드(304), 범위 필드(305), 값 필드(306), 번호 필드(307), 소스 어드레스 1 필드(308), 소스 어드레스 2 필드 (309), 목적지 어드레스 1 필드(310), 목적지 어드레스 2 필드(311)를 포함할 수 있다. 일 실시 예에서, ID 필드(301)는 3-비트를 포함할 수 있고, 동작 필드(302)는 3-비트를 포함할 수 있다. 스트라이드 필드(303)는 16-비트를 포함할 수 있다. 플레그 필드(304)는 2-비트를 포함할 수 있고, 범위 필드(305)는 32-비트를 포함할 수 있다. 값 필드(306)는 64-비트를 포함할 수 있다. 번호 필드(307)는 8-비트를 포함할 수 있다. 소스 어드레스 1 필드(308)는 32-비트를 포함할 수 있고, 소스 어드레스 2 필드(309)는 32-비트를 포함할 수 있다. 목적지 어드레스 1 필드(310)는 32-비트를 포함할 수 있고, 목적지 어드레스 2 필드(311)는 32-비트를 포함할 수 있다. 기타 및/또는 추가 필드, 필드 배열 및/또는 필드 크기가 추가될 수 있다.
다시 도 2를 참조하면, 202에서 CA 버스(108)를 통해 전송된 PIM_WR 명령어는 203에서 데이터 버스(109)를 통해 PIM_CMD를 전송하는데 사용된다. 일 실시 예에서, 데이터 버스(109)에 나타나는 PIM_CMD 명령어는 CA 버스(108) 상에 나타나는 PIM_WR 명령어에 후속한다. 다른 실시 예에서, 데이터 버스(109) 상에 나타나는 PIM_CMD 명령어는 CA 버스(108) 상에 나타나는 PIM_WR 명령과 적어도 부분적으로 동시에 있을 수 있다.
PIM_CMD에 응답하여, 로직 다이(104)는 PIM_CMD에 포함된 PIM 동작에 대한 소스가 될 데이터를 판독하기 위해 HBM+ 내부 버스(111)를 통해 204에서 소스 읽기 명령어 SRC_RD를 전송한다. 이 예에서, PIM 동작(OP)은 205에서 수행된다. PIM 동작의 결과는 206에서 로직 다이(104)에 의해 전송된 DST_WR 명령어를 사용하여 목적지 어드레스에 기록된다. 207에서, PIM 동작은 완료되고, HBM+ 스택(103)은 호스트 장치(101)로부터 추가의 정규 동작, PIM 동작 및/또는 다른 트랜잭션을 수신할 준비가 된다.
도 2에 도시된 1-단계 HBM+ 프로토콜의 타이밍은 결정적이며; 따라서, 202에서 PIM_WR 명령어가 발행된 때와 HBM+ 스택(103)이 호스트 장치(101)로부터 다른 명령어 및/또는 트랜잭션을 수신할 준비가 된(즉, 정규 트랜잭션을 재개하는) 때 사이의 시간이 tPIM_WR로 도 2에 도시되어 있다. 즉, 타이밍 tPIM_WR은 HBM+ 스택(103) 내의 동일한 채널/뱅크에 호스트 장치(101)에 의해 새로운 명령어 또는 트랜잭션이 발행되기 전에 최소 시간으로 간주될 수 있다. 1-단계 HBM+ 프로토콜의 타이밍이 결정적 속성임을 나타내기 위해 도 2에 도시된 다양한 명령어들, 트랜잭션들 및 응답들 사이의 화살표들이 실선 화살표로 지시되어 있다. 또한, 도 5 및 도 7은 각각 서로 다른 결정적 타이밍 시나리오에 대한 타이밍도를 도시한다.
도 4는 본 명세서에 개시된 요지에 따른 예시적인 1-단계 HBM+ 프로토콜 명령어에 대한 개략적 타이밍도(400)를 도시한다. 타이밍도(400)는 스케일링되지 않으며 예시적인 PIM 명령어에 대한 2-단계 HBM+ 프로토콜의 상대적인 시퀀스를 묘사하기 위한 것임을 이해해야 한다. 도 4의 타이밍도(200)와 유사하게, 도 2에 도시된 바와 같이, 타이밍도(400)는 일반적으로 특정 버스의 단방향 또는 양방향 특성을 나타내기 위해 상이한 버스와 관련된 화살표를 포함한다.
공간에 대한 고려 사항이 반영되지 않은 도 4에 도시된 바와 같이, 호스트 장치(101)는 CA 버스(108)를 통해 PIM_CHRG 명령어를 내보낸다. 1-단계 HBM+ 프로토콜과 마찬가지로 PIM_CHRG 명령어는 뱅크를 포함하고 PIM_CMD에 대한 채널 식별 정보가 곧 발행된다. PIM_CHRG 명령어에 응답하여, 로직 다이(104)는 하나 이상의 선택된 채널에서 관련 뱅크를 프리-차지하고, 호스트 장치(101)에 대한 스택(103)의 소유권을 보증하도록 전체 HBM+ 스택(103)을 잠근다. PIM_CHRG 명령어 (미도시) 직후에, 401에서 호스트 장치(101)는 CA 버스(108)를 통해 PIM_WR 명령어를 발행한다. 402에서 호스트 장치(101)는 데이터 버스(109)상에서 PIM_CMD를 발행한다.
PIM_CMD에 응답하여, 로직 다이(104)는 403에서 소스 읽기 명령어(SRC_RD)를 HBM+ 내부 버스(111)를 통해 전송하여 PIM_CMD에 나타난 동작을 위한 소스 데이터를 판독한다. PIM 동작(OP)은 404에서 수행된다. PIM 동작의 결과는 405에서 DST_WR 명령어를 사용하여 목적지 어드레스에 기록된다. 도 4에 도시된 예시적 타이밍에 대해, 406에서 로직 다이(104)는 트랜잭션 버스(110)를 통해 판독 준비 명령어(RD_RDY)를 호스트 장치(101)로 전송한다. 407에서, 호스트 장치(101)는 CA 버스(108)를 통해 읽기 명령어(RD)를 전송한다. 408에서, 로직 다이(104)는 읽기 데이터 RD_DATA를 데이터 버스(109)를 통해 출력하고, 409에서 호스트 장치(101)는 정규 동작 및 트랜잭션을 야기할 수 있다. 일부 2-단계 HBM+ 프로토콜 PIM 명령어에 대해, 판독 준비 명령어(RD_RDY)를 호스트 장치(101)에 전송하는 대신에, 호스트 장치(101)가 중간에 다른 작업을 스케쥴하기 위해 로직 다이(104)는 PIM 동작이 언제 완료될 수 있는지에 대한 암시를 호스트 장치(101)에 전달할 수 있다. 그러한 암시를 전송하는 로직 다이(104)의 몇몇 예시적인 시나리오는 도 8 및 도 10에서 설명될 것이다.
1-단계 HBM+ 프로토콜과는 대조적으로, 2-단계 HBM+ 프로토콜은 PIM 동작(OP)이 일반적으로 2-단계 HBM+ 프로토콜에 대해 더 복잡하고 PIM 동작에 따라 일정하지 않은 시간을 가지기 때문에 비-결정적 타이밍 특성을 가진다. 예를 들어, 100 x 100 행렬에서 수행할 행렬 전치 PIM 연산은 PIM 전치 연산이 두 경우 모두 동일한 연산이지만 10 x10 행렬에 대해 동일한 행렬 전치 PIM 연산보다 오래 걸릴 수 있다. 2-단계 HBM+ 동작과 관련된 타이밍이 일반적으로 비-결정적이라는 것을 나타내기 위해, 도 4의 명령어들과 응답들 사이에 표시된 화살표들 중 일부가 두꺼운 점선 화살표로 도시되어 있다. 예를 들어, 401에서의 PIM_WR 명령어와 406에서의 RD_RDY 응답 사이의 화살표와 406에서의 RD_RDY 응답과 407에서의 RD 명령어 사이의 화살표는 2-단계 HBM+ 프로토콜의 비-결정적 성질을 나타내기 위해 두꺼운 점선 화살표로 도시된다. 비-결정적 특성은 또한 404에서의 PIM OP와 405에서의 DST_WR 응답 사이의 짙은 점선 화살표로 표시된다.
# Category Function Examples Projected tIOP
(cycles)		 Type of Operation
1. Data atomicity Read-modify-write 1 Register copy
Test and set 2 Register compare + copy
Compare and Swap (CAS) 2 Register compare + copy
Increment 1 Register ALU
2. Data copying Mem-copy 1 Register copy
Mem-set 1 Register copy
3. Data reshaping Transpose, Pack/unpack, Swap Protocol specified Multiple copies
4. Data reduction Popcount, accumulation, bitwise operations, sum, min, dot-product Protocol specified Multiple copies, ALU
5. Special functions Map function, hash, pattern match Protocol specified Multiple copies, ALU
호스트 장치(101)의 관점에서, 1-단계 HBM+ 프로토콜의 결정론적 특성은 호스트 기반 명령어 스케줄링 프로토콜을 제공하는 것으로 간주될 수 있다. 예를 들어, 도 5는 본 발명에 개시된 주제에 따라 PIM 동작이 단일 어드레스로 지향되거나 HBM+ 장치에서 동일한 행으로 지향되는 예시적인 1-단계 HBM+ 프로토콜 PIM 명령어에 대한 타이밍도(500)를 도시한다. 타이밍도(500)는 스케일링되지 않으며, 단일 어드레스로 지향되거나 HBM+ 내의 동일한 행으로 지향되는 예시적인 PIM 동작에 대한 1-단계 HBM+ 프로토콜의 상대적인 시퀀스를 묘사하기 위한 것임을 이해해야 한다.
501에서, 호스트 장치(101)는 CA 버스(108)를 통해 PIM_CHRG 명령어를 발행한다. PIM_CHRG 명령어는 곧 발행될 PIM_CMD에 대한 뱅크 및 채널 식별 정보를 포함한다. PIM_CHRG 명령어에 응답하여, 로직 다이(104)는 하나 이상의 선택된 채널에서 관련 뱅크를 프리-차지하고, PIM 동작 동안 호스트 장치(101)에 대한 소유권을 보장하기 위해 하나 이상의 선택된 채널에서 관련 뱅크를 고정한다. PIM_CHRG 명령어 바로 다음에, 호스트 장치(101)는 502에서 CA 버스(108)를 통해 PIM_WR 명령어를 발행한다. 503에서, 호스트 장치(101)는 데이터 버스(109)를 통해 PIM_CMD를 전송한다. 이 실시 예에서, PIM_CMD가 HBM+ 장치(104)에서 메모리 위치의 값을 증가시키는 명령인 것으로 간주한다. PIM_WR 명령어와 PIM_CMD 명령어 사이의 시간 지연은 tWL이며, 이는 PIM_WR 명령어를 송신하고 PIM_CMD 명령어를 송신하는 사이에 대기해야 하는 쓰기 시간의 지연이다. PIM_CMD 명령어는 DDR(Double Data Rate) HBM 메모리 장치에 대해 tBL/2의 버스트 길이 지연을 사용한다.
로직 다이(104)가 PIM_CMD를 디코딩하고 504에서 HBM 내부 버스(111)를 통해 HBM+ 스택(103)에 ACT 커맨드를 발행하는 tPD의 전파 지연이 존재한다. 선택된 행에 대한 활성화 지연은 tRCD이다. 505에서, 로직 다이(104)는 선택된 소스 데이터를 로드하기 위해 읽기 명령어(RD)를 발행한다. 경로(520)를 따라 선택된 데이터를 읽기 위한 지연은 tRL이다. 506에서, 선택된 소스 데이터는 tBL/2의 지연으로 판독된다. 507에서, PIM 동작(OP)은 tIOP의 지연으로 수행된다. 이 예에서, PIM 동작(OP)은 상대적으로 복잡하지 않은 PIM 동작인 HBM+ 장치(104) 내의 메모리 위치의 값을 증가시키는 것이다.
도 5의 530으로 나타낸 병렬 경로에서, 로직 다이(104)는 507에서 PIM 명령어(OP)의 끝에서 데이터가 다시 메모리에 기록되기 때문에 tRTW의 지연 후에 508에서 쓰기 명령어(WR)를 발행한다. 쓰기 명령어(WR)와 관련된 지연은 TWT 이다. 일 실시 예에서, 로직 다이(104)는 단계(509)에서 결과 데이터를 기록하기 위해 타이밍이 정확하도록 쓰기 명령어(WR)을 전송하기위한 적절한 시간을 결정한다(508).
509에서, 쓰기 명령어(WR)에 응답하여, PIM 동작(OP)의 결과는 tBL/2의 버스트 길이 지연으로 메모리에 다시 기록된다. 다시 메모리에 기록한 결과의 복구 시간 지연은 tWR이다. 510에서, 로직 다이(104)는 결과가 기록된 행에 대한 프리-차지 명령어(PRE)를 발행하고, 511에서 호스트 장치(101)가 추가 트랜잭션 및/또는 명령어를 HBM+ 스택(103)에 발행하기 전에 tRP의 프리-차지 지연이 뒤 따른다.
따라서, PIM 동작이 단일 어드레스로 지향되거나 HBM+ 장치에서 동일한 행으로 향하는 이 시나리오에서, 502에서 PIM_WR 명령어가 발행될 때와, 511에서 호스트 장치(101)로부터 HBM+ 스택(103)이 다른 명령어 및/또는 트랜잭션을 수신할 준비가 될 때 사이의 시간(tPIM_WR)은 아래 수학식 1과 같이 결정된다.
Figure pat00001
여기서, 도 5에 도시된 경로들 (520, 530) 사이의 최대 지연은 tPIM_WR을 정의하는 데 사용된다. 경로(520)의 지연은 (t RL + t BL/2 + t IOP )인 반면, 경로(530)의 지연은 (t RTW+ t WL )이다.
호스트 기반 명령어 스케줄링 프로토콜을 제공하는 것으로 간주될 수 있는 또 다른 1-단계 HBM+ 프로토콜 시나리오는 도 6에 도시되어 있다. 특히, 도 6은 본 발명에 개시된 주제에 따라 PIM 동작이 동일한 채널의 뱅크 내에 있는 예시적인 1-단계 HBM+ 프로토콜 PIM 명령어에 대한 타이밍도(600)를 나타낸다. 타이밍도(600)는 동일하게 스케일링된 것이 아니며 단지 동일한 채널의 뱅크들로 향하는 예시적인 PIM 동작에 대한 1-단계 HBM+ 프로토콜의 상대적인 시퀀스를 나타내기 위한 것임을 이해해야 한다.
601에서, 호스트 장치(101)는 CA 버스(108)를 통해 PIM_CHRG 명령어를 발행한다. PIM_CHRG 명령어는 곧 발행될 PIM_CMD에 대한 뱅크 및 채널 식별 정보를 포함한다. PIM_CHRG 명령어에 응답하여, 로직 다이(104)는 하나 이상의 선택된 채널에서 관련 뱅크를 프리-차지하고, PIM 동작 동안 호스트 장치(101)에 대한 소유권을 보장하기 위해 하나 이상의 선택된 채널에서 관련 뱅크를 고정한다. PIM_CHRG 명령어 바로 다음에, 호스트 장치(101)는 602에서 CA 버스(108)를 통해 PIM_WR 명령어를 발행한다. 603에서, 호스트 장치(101)는 데이터 버스(109)를 통해 PIM_CMD를 전송한다. 이 실시 예에서, PIM_CMD는 메모리 위치 B를 위치 A와 B가 HBM+ 장치(104) 내의 동일한 채널 내의 뱅크들 내에 있는 메모리 위치 A와 동일하게 설정하는 명령어라 간주한다. PIM_WR 명령어와 PIM_CMD 명령어 사이의 쓰기 시간 지연은 tWL이다. PIM_CMD 명령어는 DDR HBM 메모리 장치에 대해 tBL/2의 버스트 지연을 사용한다.
603에서의 PIM_CMD에 응답하여, 로직 다이(104)는 604에서 HBM 내부 버스(111)를 통해 HBM+ 스택(103)에 활성화 명령어(ACT1)를 전송하여 제 1 소스 데이터 어드레스(즉, 위치 A)를 활성화시킨다. 로직 다이(104)가 PIM_CMD를 디코딩하고 604에서 ACT1 명령어를 발행하기 위한 전파 지연은 tPD이다.
제 1 병렬 경로(620)에서, 로직 다이(104)는 605에서 제 2 소스 데이터 어드레스(즉, 위치 B)를 활성화하기 위해 활성화 명령어(ACT2)를 발행한다. ACT1 명령어 발행과 ACT2 명령어 발행 사이의 지연은 tRRD 또는 tRC이다. PIM 동작이 두 개의 서로 다른 뱅크 간에 진행되는 경우, 지연은 (일반적으로) tRRD가 된다. (소스와 목적지 어드레스가 동일한 뱅크 그룹 내에 있는 두 개의 서로 다른 뱅크 사이에 있다면 지연은 tRRDL이 될 것이지만, 소스와 목적지 어드레스가 다른 뱅크에 있는 두 개의 다른 뱅크에 있다면, 지연은 tRRDF이다.) PIM 동작이 동일한 뱅크 내에 있으면 지연은 tRC가 된다. 이 병렬 경로(620)에서, 로직 다이(104)가 606에서 쓰기 명령어(WR2)를 발행하기 전에 tRCD의 지연이 존재하고, tWL의 쓰기 명령어(WR2)에 후속하는 지연이 또한 존재할 것이다.
제 2 병렬 경로(630)에서, 로직 다이(104)는 활성화 명령어(ACT1)에 응답하여 607에서 읽기 명령어(RD1)를 발행한다. 활성화 명령어(ACT1) 이후 및 읽기 명령어(RD1) 이전에 tRCD의 지연이 있다. 읽기 명령어(RD1)가 발행된 시간과 608에서 읽기 데이터(RD_DATA) 동작사이에는 tRL의 지연이 있다. 데이터는 608에서 tBL/2의 버스트 길이 지연으로 독출된다. 609에서, PIM 동작(OP)은 tIOP의 지연으로 수행된다.
PIM 동작(OP)으로부터 생성된 데이터를 기록하기 위해, 610에서 로직 다이(104)가 프리-차지 명령어(PRE1)를 발행하기 위한 읽기 명령어(RD1) 이후에 tRTW-tRCD의 지연이 존재한다. 611에서, 쓰기 명령어(WR2)에 응답하여, PIM 동작 (OP)의 결과는 tBL/2의 지연으로 메모리에 다시 기록된다. 다시 메모리에 기록한 결과의 복구 시간 지연은 tWR이다. 612에서, 로직 다이(104)는 결과를 복구하기 위해 기록된 행에 대한 프리-차지 명령어(PRE2)를 발행하고, 613에서 호스트 장치(101)가 HBM+ 스택(103)에 추가 트랜잭션 및/또는 명령어를 발행하기 전에 tRP의 지연이 뒤따른다.
따라서, PIM 동작이 동일한 채널 내의 뱅크들로 지향되는 이러한 시나리오에 있어서, 602에서 PIM_WR 명령어가 발행될 때와 HBM+ 스택(103)이 613에서 호스트 장치(101)로부터 다른 명령어를 수신할 준비가 될 때 사이의 시간(tPIM_WR)은 아래의 수학식 2와 같이 결정된다.
Figure pat00002
여기서, 도 6에 도시된 경로들 (620, 630) 사이의 최대 지연은 tPIM_WR을 정의하는 데 사용된다. 경로(620)의 지연은 (t RCD + t BL/2 + t IOP )인 반면, 경로(630)의 지연은 (t RRD+ t RCD + t WL )이다.
호스트-기반 명령어 스케줄링 프로토콜을 제공하는 것으로 간주될 수 있는 또 다른 1-단계 HBM+ 프로토콜 시나리오는 도 7에 도시되어 있다. 특히, 도 7은 본 명세서에 개시된 주제에 따라 PIM 동작이 상이한 채널을 통해 이루어지는 예시적인 1-단계 HBM+ 프로토콜 PIM 명령어에 대한 타이밍도(700)를 나타낸다. 타이밍도(700)는 스케일링되지 않으며, 상이한 채널들에 걸친 예시적인 PIM 동작에 대한 1-단계 HBM+ 프로토콜의 상대적인 시퀀스를 나타내기 위한 것임을 이해해야 한다.
701에서, 호스트 장치(101)는 CA 버스(108)를 통해 PIM_CHRG 명령어를 발행한다. PIM_CHRG 명령어는 곧 발행될 PIM_CMD에 대한 뱅크 및 채널 식별 정보를 포함한다. PIM_CHRG 명령어에 응답하여, 로직 다이(104)는 하나 이상의 선택된 채널에서 관련 뱅크를 프리-차지하고, 하나 이상의 선택된 채널에서 관련 뱅크를 고정하여, PIM 동작 동안 호스트 장치(101)에 대한 관련 뱅크의 소유권을 보증한다. PIM_CHRG 명령어 바로 다음에, 호스트 장치(101)는 702에서 CA 버스(108)를 통해 PIM_WR 명령어를 발행한다. 703에서, 호스트 장치(101)는 데이터 버스(109)를 통해 PIM_CMD를 전송한다. PIM_WR 명령어와 PIM_CMD 명령어 사이의 시간 지연은 tWL이며, 이는 PIM_WR 명령어를 보내고 PIM_CMD 명령어를 보내는 사이에 대기해야 하는 시간이다. PIM_CMD 명령어는 DDR HBM 메모리 장치에 대해 tBL/2의 버스트 길이 지연을 갖는다.
703에서의 PIM_CMD에 응답하여, 로직 다이(104)는 704에서 HBM 내부 버스(111)를 통해 HBM+ 스택(103)에 액티브 명령어(ACT1)를 전송한다. 704에서 로직 다이(104)가 PIM_CMD를 디코딩하고 ACT1 명령어를 발행하는 시간 지연은 tPD이다. 지연 tRCD 후에, 로직 다이(104)는 705에서 읽기 명령어(RD1)를 발행한다. 제 1 병렬 경로(720)에서, tBL/2의 버스트 길이 지연으로 706에서 데이터가 판독되기 전에 tRL의 지연이 존재한다. 707에서, PIM 동작(OP)은 tIOP의 지연으로 수행된다. PIM 동작(OP)으로부터 생성된 데이터를 기록하기 위해, 로직 다이(104)가 708에서 프리-차지 명령어(PRE1)를 발행하기 위해 705에서 읽기 명령어(RD1) 이후에 지연(tRTW-tRCD)이 존재한다.
제 2 병렬 경로(730)에서, 로직 다이(104)는 709에서 액티브 명령어(ACT2)를 발행한다. PIM 동작이 상이한 채널들을 걸쳐서 수행되는 상황에서, 로직 다이(104)가 활성화 명령어(ACT2)를 발행할 때 제약은 없다. 로직 다이(104)가 710에서 쓰기 명령어(WR2)를 발행하기 전에 tRCD의 지연이 존재한다. 711에서, 데이터가 기록될 때까지(WR_Data) 쓰기 명령어(WR2)가 발행되는 시간 사이에 tWL의 지연이 존재한다. 711에서 데이터는 tBL/2의 버스트 길이 지연으로 기록된다. 로직 다이(104)가 712에서 복구를 위해 결과를 기록한 행에 대해 프리-차지 명령어(PRE2)를 발행하기 전에 tWR의 지연이 있고, 713에서 호스트 장치(101)가 추가 트랜잭션 및/또는 명령어를HBM+ 스택(103)에 발행하기 전에 tRP의 지연이 뒤따른다.
따라서, PIM 동작이 다른 채널들에 걸쳐있는 이러한 시나리오에 있어서, PIM_WR 명령어가 702에서 발행될 때와 HBM+ 스택(103)이 호스트 장치(101)로부터 다른 커맨드를 수신할 준비가 된 때 사이의 시간(tPIM_WR)은 아래 수학식 3으로 나타낼 수 있다.
Figure pat00003
또한, 도 8 내지 도 10은 PIM 동작이 도 5 내지 도 7에서 고려된 1-단계 HBM+ 프로토콜 명령어보다 더 복잡한 2-단계 HBM+ 프로토콜 PIM 명령어에 대한 타이밍도를 도시하며, 결과적으로 완료를 위한 전체 비-결정적 타이밍을 갖게 된다. 따라서, 일부 2-단계 HBM+ 프로토콜 PIM 명령어는 클라이언트 기반 명령어 스케줄링 프로토콜을 제공하는 것으로 간주될 수 있으며, HBM+ 스택은 PIM 명령어가 2-단계 HBM+ 프로토콜 PIM 명령어들 중 일부의 비-결정적 특징을 설명하기 위해 완료할 수 있는 시점을 알려줄 수 있다. 이와 관련하여, 로직 다이(104)는 복잡한 PIM 명령어가 완료될 시간을 호스트 장치(101)에 알려줄 수 있다.
일 실시 예에서, 유효 시간의 표시는 시간의 추정을 포함할 수 있다. 다른 실시 예에서, 유효 시간의 표시는 신용-기반 값을 포함할 수 있다. 또 다른 실시 예에서, 유효 시간의 표시는 호스트 장치에 PIM 동작이 완료되었는지 여부를 알기 위해 HBM+ 스택을 언제 폴링하는지에 대한 표시가 주어지는 재시도 기반 피드백을 포함할 수 있다. 호스트 장치(101)에 제공되는 PIM 명령어가 완료되는 시간에 대한 표시는 자동 로그의 내용, 기록 통계 정보, 계산된 평가, 진행중인 트래픽 및/또는 최대 PIM 작업 범위 등에 근거하거나 이로부터 예측될 수 있으나, 본 발명은 여기에만 국한되는 것은 아니다.
후속되는 도 8 내지 도 10의 타이밍도들에 도시된 2-단계 HBM+ 프로토콜 PIM 명령어는, 도 1에 도시된 트랜잭션 버스(111)를 사용하지 않는다. 그 대신에, 도 8 내지 도 10에 도시된 2-단계 HBM+ 프로토콜 PIM 명령어는, CA 버스(108), 데이터 버스(109) 및 HBM+ 내부 버스(111)를 이용하여 PIM 명령어가 완료될 유효 시간의 표시를 호스트 장치(101)에 제공한다.
도 8은 HBM+ 스택(103)이 본 명세서에 개시된 주제에 따라 PIM 명령어가 완료될 때를 위한 추정치를 제공하는 예시적인 2-단계 HBM+ 프로토콜 PIM 명령어에 대한 타이밍도(800)를 나타낸다. 타이밍도(800)는 스케일링되지 않으며 단지 예시적인 PIM 동작이 완료될 때를 위한 추정치를 HBM+ 스택이 제공하는 경우에 대한 2-단계 HBM+ 프로토콜의 상대적인 시퀀스를 묘사하기 위한 것임을 이해해야 한다.
801에서, 호스트 장치(101)는 CA 버스(108)를 통해 PIM_CHRG 명령어를 발행한다. PIM_CHRG 명령어는 곧 발행될 PIM_CMD에 대한 뱅크 및 채널 식별 정보를 포함한다. PIM_CHRG 명령어에 응답하여, 로직 다이(104)는 하나 이상의 선택된 채널들 내의 관련 뱅크들을 프리-차지하고, PIM 동작 동안 호스트 장치(101)에 HBM+ 스택의 소유권을 보장하도록 HBM+ 스택(103)을 고정한다. PIM_CHRG 명령어 바로 다음에, 호스트 장치(101)는 802에서 CA 버스(108)를 통해 PIM_WR 명령어를 발행한다. 호스트 장치(101)는 803에서 데이터 버스(109)를 통해 PIM_CMD를 전송한다. PIM_WR 명령어와 PIM_CMD 명령어 간의 지연은 tWL이다. PIM_CMD 명령어는 DDR HBM 메모리 장치에 대해 tBL/2의 버스트 길이 지연을 사용한다.
803에서 PIM_CMD에 응답하여, 로직 다이(104)는 804에서 HBM+ 스택(103)에 HBM+ 내부 버스(111)를 통해 활성화 명령어(ACT1)를 전송한다. 804에서 로직 다이(104)가 PIM_CMD를 디코딩하고 ACT1 명령어를 발행하는 시간 지연은 tPD이다. 지연 tRCD 후에, 로직 다이(104)는 805에서 읽기 명령어(RD1)를 발행한다. tBL/2의 버스트 길이 지연으로 806에서 데이터가 판독되기 전에 tRL의 지연이 존재한다. PIM 동작(OP)은 tIOP의 지연으로 807에서 수행된다; 하지만, PIM 연산(OP)이 복잡하기 때문에 PIM 연산(OP)와 관련된 지연은 비-결정적이다.
로직 다이(104)는 또한 읽기 명령어(RD)가 805에서 발행된 후, PIM 동작(OP)이 807에서 완료되기 전에 tRTW의 지연으로 808에서 쓰기 명령어(WR)를 발행한다. PIM 동작(OP)의 결과는 809에서 tWL의 지연을 갖는 쓰기 명령어(WR)의 발행 후 메모리에 기록된다. 810에서 로직 다이(104)는 tWL의 지연을 갖는 프리차지 명령어(PRE)를 발행한다. 호스트 장치(101)가 811에서 HBM+ 스택(103)에 추가 트랜잭션 및/또는 명령어을 발행하기 전에 tRP의 지연이 뒤따른다.
타이밍도(800)에 도시된 많은 트랜잭션이 결정론적 측면일 수 있지만, 전체 트랜잭션의 전체 타이밍은 비-결정적이다. 807에서 PIM 동작(OP)의 비-결정적 지연을 설명하기 위해, 호스트 장치(101)는 812에서 CA 버스(108)를 통해 PIM_RD 명령어를 발행한다. 로직 다이(104)가 PIM_EST 반응으로 813에서 응답하기 전에 tRL의 지연이 있을 것이다. 이 실시 예에서, PIM_EST 응답은 807에서의 PIM 동작(OP)이 완료되는 시간을 나타내는 시간 추정을 포함할 수 있다. 일 실시 예에서, 시간의 추정은 시간의 단위일 수 있다. 다른 실시 예에서, 시간의 추정은 클럭 사이클의 단위로 이루어질 수 있다.
따라서, 802에서 PIM_WR 명령어가 발행될 때와 HBM+ 스택 (103)이 812에서 호스트 장치(101)로부터 다른 커맨드를 수신할 준비가 된 때 사이의 유효 시간 tPIM_WR (유효)은 아래 수학식 4로 나타낼 수 있다.
Figure pat00004
tPIM _WR은 PIM 연산이 완료되는 데 걸리는 시간의 결정적 부분을 나타내며, t PIM _EST는 PIM 연산이 완료될 때까지 시간의 비-결정적 부분의 시간 추정을 나타낸다. 도 9는 HBM+ 스택(103)이 본 명세서에 개시된 주제에 따라 PIM 명령어가 완료될 때를 위한 신용 기반 표시를 제공하는 예시적인 2-단계 HBM+ 프로토콜 PIM 명령어에 대한 타이밍도(900)를 나타낸다. 타이밍도(900)는 스케일링되지 않으며 단지 HBM+ 스택이 예시적인 PIM 동작이 완료될 때를 위한 신용 기반 표시를 제공할 때의 2-단계 HBM+ 프로토콜의 상대적인 시퀀스를 묘사하기 위한 것임을 이해해야 한다.
901에서, 호스트 장치(101)는 CA 버스(108)를 통해 PIM_CHRG 명령어를 발행한다. PIM_CHRG 명령어는 곧 발행될 PIM_CMD에 대한 뱅크 및 채널 식별 정보를 포함한다. PIM_CHRG 명령어에 응답하여, 로직 다이(104)는 하나 이상의 선택된 채널들 내의 관련 뱅크들을 프리-차지하고, PIM 동작 동안 호스트 장치(101)에 HBM+ 스택의 소유권을 보장하도록 HBM+ 스택(103)을 고정한다. PIM_CHR 명령어 바로 다음에, 902에서 호스트 장치(101)는 CA 버스(108)를 통해 PIM_WR 명령어를 발행한다. 호스트 장치(101)는 903에서 데이터 버스(109)를 통해 PIM_CMD를 전송한다. PIM_WR 명령어와 PIM_CMD 명령어 사이의 지연은 tWL이다. PIM_CMD 명령어는 DDR HBM 메모리 장치에 대해 tBL/2의 버스트 길이 지연을 사용한다.
903에서의 PIM_CMD에 응답하여, 로직 다이(104)는 904에서 HBM+ 내부 버스(111)를 통해 HBM+ 스택(103)에 활성화 명령어(ACT1)를 전송한다. 904에서 로직 다이(104)가 PIM_CMD를 디코딩하고 ACT1 명령어를 발행하는 시간 지연은 tPD이다. 지연 tRCD 후에, 로직 다이(104)는 905에서 읽기 명령어(RD1)를 발행한다. tBL/2의 버스트 길이 지연으로 906에서 데이터가 판독되기 전에 tRL의 지연이 존재한다. PIM 동작(OP)은 tIOP의 지연으로 907에서 수행된다; 하지만, PIM 연산(OP)이 복잡하기 때문에 PIM 연산(OP)와 관련된 지연은 비-결정적이다.
로직 다이(104)는 또한, 읽기 명령어(RD)가 905에서 발행된 후, PIM 동작(OP)이 907에서 완료되기 전에 tRTW의 지연으로 908에서 쓰기 명령어(WR)를 발행한다. PIM 동작(OP)의 결과는 909에서 tWL의 지연을 갖는 쓰기 명령어(WR)의 발행 후 메모리에 기록된다. 910에서, 로직 다이(104)는 tWR의 지연을 갖는 프리-차지 명령어(PRE)를 발행한다. 호스트 장치(101)가 911에서 HBM+ 스택(103)에 추가 트랜잭션 및/또는 명령어를 발행하기 전에 tRP의 지연이 뒤따른다.
비록 타이밍도(900)에 묘사된 많은 트랜잭션이 결정론적 측면일 수 있지만, 전체 트랜잭션의 전체 타이밍은 비-결정적이다. 907에서 PIM 동작(OP)의 비-결정적 지연을 설명하기 위해, 호스트 장치(101)는 912에서 CA 버스(108)를 통해 PIM_RD 명령어를 발행한다. 로직 다이(104)가 PIM_CREDO 응답으로 913에서 응답하기 전에 tRL의 지연이 있을 것이다. 이 실시 예에서, PIM_CRED 응답은 호스트 장치(101)가 스로틀링 메커니즘으로서 사용할 수 있는 다수의 크레딧들에 관한 정보를 포함할 수 있다. 예를 들어, PIM_CRED 응답이 호스트 장치(101)가 0보다 큰 정수의 크레딧을 갖는 것으로 나타내면, 호스트 장치(101)는 크레딧이 남아 있지 않을 때까지 HBM+ 스택(103)에 명령어 및/또는 트랜잭션을 계속 발행할 수 있다.
따라서, 902에서 PIM_WR 명령어가 발행될 때와 912에서 HBM+ 스택(103)이 호스트 장치(101)로부터 다른 명령어를 수신할 준비가 될 때 사이의 유효 시간 tPIM_WR(effective)은 아래 수학식 5로 나타낼 수 있다.
Figure pat00005
여기서, t PIM_WR 은 PIM 동작이 완료될 시간의 결정적 부분을 나타내며, t PIM_CRED 는 0보다 큰 정수의 크레딧을 나타내고, 호스트 장치(101)가 더 이상 남은 크레딧이 없을 때까지, 호스트 장치(101)는 HBM+ 스택(103)에 명령어 및/또는 트랜잭션을 계속 발행할 것이다.
도 10은 HBM+ 스택(103)이 본 명세서에 개시된 주제에 따라 PIM 명령어가 완료될 때를 위한 피드백-기반 표시를 제공하는 예시적인 2-단계 HBM+ 프로토콜 PIM 명령어에 대한 타이밍도(1000)를 나타낸다. 타이밍도(1000)는 스케일링되지 않으며 단지 HBM+ 스택이 예시적인 PIM 동작이 완료될 때를 위한 피드백-기반 표시를 제공하는 경우에 대한 2-단계 HBM+ 프로토콜의 상대적인 시퀀스를 묘사하기 위한 것임을 이해해야 한다.
1001에서, 호스트 장치(101)는 CA 버스(108)를 통해 PIM_CHRG 명령어를 발행한다. PIM_CHRG 명령어는 곧 발행될 PIM_CMD에 대한 뱅크 및 채널 식별 정보를 포함한다. PIM_CHRG 명령어에 응답하여, 로직 다이(104)는 하나 이상의 선택된 채널들 내의 관련 뱅크들을 프리-차지하고, PIM 동작 동안 호스트 장치(101)에 HBM+ 스택의 소유권을 보장하도록 HBM+ 스택(103)을 고정한다. 호스트 장치(101)는 1003에서 데이터 버스(109)를 통해 PIM_CMD를 전송한다. PIM_WR 명령어와 PIM_CMD 명령어 간의 시간 지연은 tWL이다. PIM_CMD 명령어는 DDR HBM 메모리 장치에 대해 tBL/2의 버스트 길이 지연을 사용한다.
1003에서 PIM_CMD에 응답하여, 로직 다이(104)는 1004에서 HBM+ 스택(103)으로 활성화 명령어(ACT1)를 전송한다. 1004에서, 로직 다이(104)가 PIM_CMD를 디코딩하고 ACT1 명령어를 발행하는 시간 지연은 tPD이다. 지연 tRCD 후에, 로직 다이(104)는 1005에서 읽기 명령어(RD1)를 발행한다. 1006에서, tBL/2의 버스트 길이 지연으로 데이터가 읽혀지기 전에 tRL의 지연이 존재한다. PIM 동작(OP)은 1007에서 tIOP의 지연으로 수행된다; 하지만, PIM 연산(OP)이 복잡하기 때문에 PIM 연산(OP)과 관련된 지연은 비-결정적이다.
로직 다이(104)는 또한 읽기 명령어(RD)가 1005에서 발행된 후, PIM 동작(OP)이 1007에서 완료되기 전에, 1008에서 tRTW의 지연으로 쓰기 명령어(WR)를 발행한다. 1009에서, PIM 동작(OP)의 결과는 tWL의 지연으로 쓰기 명령어(WR)를 발행한 후에 메모리에 기록된다. 1010에서, 로직 다이(104)는 tWR의 지연을 갖는 프리-차지 명령어(PRE)를 발행한다. 1011에서, 호스트 장치(101)가 HBM+ 스택(103)에 추가 트랜잭션 및/또는 명령어을 발행하기 전에 tRP의 지연이 뒤따른다.
타이밍도(1000)에 도시된 많은 트랜잭션은 결정론적 측면일 수 있지만, 전체 트랜잭션의 전체 타이밍은 비-결정적이다. 1007에서의 PIM 동작(OP)의 비-결정적 지연을 설명하기 위해, 호스트 장치(101)는 1012에서 CA 버스(108)를 통해 PIM_RD 명령어를 발행한다. 로직 다이(104)가 PIM_FDBS 응답으로 1013에서 응답하기 전에 tRL의 지연이 있게 될 것이다. 이 실시 예에서, PIM_FDBK 응답은 PIM 동작이 완료되었는지 여부를 판별하기 위해 호스트 장치(101)가 HBM+ 스택(103)을 폴링하기 전의 시간 주기에 관한 정보를 포함할 수 있다. 호스트 장치(101)는 피드백 정보를 사용하여 HBM+ 스택(103)을 폴링하기 위해 돌아오기 전에 다른 동작들을 스케줄링하고 수행할 수 있다.
따라서, 1002에서 PIM_WR 명령어가 발행되고 1012에서 HBM+ 스택(103)이 호스트 장치(101)로부터 다른 명령어를 수신할 준비가 될 때까지의 유효 시간 tPIM_WR(effective)은 아래 수학식 6으로 나타낼 수 있다.
Figure pat00006
여기서, tPIM _WR은 PIM 동작이 완료되는 시간의 결정적 부분을 나타내며, tPIM _FBDBK 는 PIM 동작이 완료되었는지를 결정하기 위해 호스트 장치(101)가 HBM+ 스택(103)을 폴링하기 전의 시간 주기에 관한 정보를 나타낸다.
당업자가 인식할 수 있는 바와 같이, 여기서 설명된 혁신적인 개념은 광범위한 응용 분야에 걸쳐 수정되고 변화될 수 있다. 따라서, 청구된 주제의 범위는 전술 한 임의의 특정 예시적인 교시에 제한되어서는 안되며, 다음의 청구 범위에 의해 정의된다.

Claims (19)

  1. 고대역 메모리(HBM) 시스템에 있어서:
    고대역 메모리(HBM) 장치; 그리고
    호스트 장치에 연결되는 제 1 인터페이스 및 상기 HBM 장치에 연결되는 제 2 인터페이스를 포함하는 논리 회로를 포함하되,
    상기 논리 회로는 상기 호스트 장치로부터 제 1 명령어를 수신하고, 수신된 상기 제 1 명령어를 PIM(Processing-In-Memory) 명령어로 변환하고,
    상기 PIM(Processing-In-Memory) 명령어는 상기 제 2 인터페이스를 통해 상기 HBM 장치로 전송되며,
    상기 제 1 명령어가 상기 호스트 장치로부터 수신되는 시점과 상기 HBM 시스템이 상기 호스트 장치로부터 다른 명령어를 수신할 준비가 된 시점 사이의 시간은 결정론적인 고대역 메모리(HBM) 시스템.
  2. 제 1 항에 있어서,
    상기 제 1 명령어는 상기 HBM 장치 내의 단일 어드레스에 대한 PIM 동작 또는 상기 HBM 장치 내의 동일 행에 있는 복수의 어드레스에 대한 PIM 동작을 위한 명령어인 고대역 메모리 시스템.
  3. 제 2 항에 있어서,
    상기 논리 회로는 상기 HBM 장치 내의 동일한 채널 내의 하나 이상의 뱅크 내의 PIM 동작을 위한 제 2 명령어를 상기 호스트 장치로부터 더 수신하고, 상기 제 2 명령어가 상기 호스트 장치로부터 수신되는 시점과 상기 HBM 시스템이 상기 호스트 장치로부터 다른 명령어를 수신할 준비가 되는 시점 사이의 시간은 결정적인 고대역 메모리 시스템.
  4. 제 3 항에 있어서,
    상기 논리 회로는 상기 HBM 장치 내의 상이한 뱅크들에 걸쳐 PIM 동작을 위해 상기 호스트 장치로부터 제 3 명령어를 더 수신하고, 상기 제 3 명령어가 상기 호스트 장치로부터 수신되는 시점과 상기 HBM 시스템이 상기 호스트 장치로부터 다른 명령어를 수신할 준비가 되는 시점 사이의 시간은 결정적인 고대역 메모리 시스템.
  5. 제 4 항에 있어서,
    상기 논리 회로는 상기 HBM 장치 내에서의 PIM 동작을 위해 상기 호스트 장치로부터 제 4 명령어를 더 수신하고, 상기 제 4 명령어에 후속하여 상기 호스트 장치로부터 제 5 명령어를 더 수신하고,
    상기 제 5 명령어는 상기 제 5 명령어가 상기 호스트 장치로부터 수신될 때와 상기 HBM 시스템이 상기 호스트 장치로부터 다른 명령어를 수신할 준비가 될 때 사이의 시간에 관한 제 1 시간-추정 정보를 요구하며, 상기 제 1 시간-추정 정보는 결정론적 기간 및 예상 기간을 포함하는 고대역 메모리 시스템.
  6. 제 5 항에 있어서,
    상기 논리 회로는 상기 HBM 장치 내에서의 PIM 동작을 위해 상기 호스트 장치로부터 제 6 명령어를 더 수신하고, 상기 제 6 명령어에 후속하여 상기 호스트 장치로부터 제 7 명령어를 더 수신하고,
    상기 제 7 명령어는 상기 제 6 명령어가 상기 호스트 장치로부터 수신될 때와 상기 HBM 시스템이 상기 호스트 장치로부터 다른 명령어를 수신할 준비가 될 때 사이의 시간에 관한 제 2 시간-추정 정보를 요구하며, 상기 제 2 시간-추정 정보는 결정론적 기간 및 크레딧-기반 기간을 포함하는 고대역 메모리 시스템.
  7. 제 6 항에 있어서,
    상기 논리 회로는 상기 HBM 장치 내에서의 PIM 동작을 위해 상기 호스트 장치로부터 제 8 명령어를 더 수신하고, 상기 제 8 명령어에 후속하여 상기 호스트 장치로부터 제 9 명령어를 더 수신하고,
    상기 제 9 명령어는 상기 제 6 명령어가 상기 호스트 장치로부터 수신될 때와 상기 HBM 시스템이 상기 호스트 장치로부터 다른 명령어를 수신할 준비가 될 때 사이의 시간에 관한 제 3 시간-추정 정보를 요구하며, 상기 제 3 시간-추정 정보는 결정론적 기간 및 재시도 기간을 포함하는 고대역 메모리 시스템.
  8. 제 1 항에 있어서,
    상기 제 1 명령어는 상기 HBM의 동일한 채널 내의 하나 이상의 뱅크들 내의 PIM 동작을 위한 것인 고대역 메모리 시스템.
  9. 제 1 항에 있어서,
    상기 제 1 명령어는 상기 HBM의 상이한 뱅크들에 걸쳐서 수행되는 PIM 동작을 위한 것인 고대역 메모리 시스템.
  10. 고대역 메모리(HBM) 시스템에 있어서:
    고대역 메모리(HBM) 장치; 그리고
    호스트 장치에 연결되는 제 1 인터페이스 및 상기 HBM 장치에 연결되는 제 2 인터페이스를 포함하는 논리 회로를 포함하되,
    상기 논리 회로는 상기 호스트 장치로부터 하나 이상의 명령어를 수신할 수 있고 수신된 각각의 명령어를 적어도 하나의 대응하는 PIM(Processing-In-Memory) 명령어로 변환할 수 있으며, 각각의 PIM 명령어는 상기 제 2 인터페이스를 통해 상기 HBM 장치로 전송되며,
    상기 논리 회로는 상기 HBM 장치에서 PIM 동작을 위해 상기 호스트 장치로부터 제 1 명령어와, 그리고 상기 제 1 명령어에 후속하여 상기 호스트 장치로부터 제 2 명령어를 더 수신하며,
    상기 제 2 명령어는 상기 제 2 명령어가 상기 호스트 장치로부터 수신될 때와 상기 HBM 시스템이 상기 호스트 장치로부터 다른 명령어를 수신할 준비가 될 때 사이의 시간에 관련된 제 1 시간-추정 정보를 요구하며, 상기 제 1 시간-추정 정보는 결정론적 기간 및 비-결정론적 기간을 포함하는 고대역 메모리 시스템.
  11. 제 10 항에 있어서,
    상기 비-결정론적 기간은 추정된 기간을 포함하는 고대역 메모리 시스템.
  12. 제 10 항에 있어서,
    상기 논리 회로는 상기 HBM 장치 내에서의 PIM 동작을 위해 상기 호스트 장치로부터 제 3 명령어와, 그리고 상기 제 3 명령어에 후속하여 상기 호스트 장치로부터 제 4 명령어를 더 수신하되,
    상기 제 4 명령어는 상기 제 3 명령어가 상기 호스트 장치로부터 수신될 때와 상기 HBM 시스템이 상기 호스트 장치로부터 다른 명령어를 수신할 준비가 될 때 사이의 시간에 관한 제 2 시간-추정 정보를 요구하며,
    상기 제 2 시간-추정 정보는 결정론적 기간 및 크레딧-기반 기간을 포함하는 고대역 메모리 시스템.
  13. 제 12 항에 있어서,
    상기 논리 회로는 상기 HBM 장치 내에서의 PIM 동작을 위해 상기 호스트 장치로부터 제 5 명령어와, 그리고 상기 제 5 명령어에 후속하여 상기 호스트 장치로부터 제 6 명령어를 더 수신하되,
    상기 제 6 명령어는 상기 제 6 명령어가 상기 호스트 장치로부터 수신될 때와 상기 HBM 시스템이 상기 호스트 장치로부터 다른 명령어를 수신할 준비가 될 때 사이의 시간에 관한 제 3 시간-추정 정보를 요구하며,
    상기 제 3 시간-추정 정보는 결정론적 기간 및 재시도 기간을 포함하는 고대역 메모리 시스템.
  14. 제 13 항에 있어서,
    상기 논리 회로는 상기 HBM 장치 내에서의 PIM 동작을 위해 상기 호스트 장치로부터 제 7 명령어를 더 수신하되,
    상기 제 7 명령어가 상기 호스트 장치로부터 수신될 때와 상기 HBM 시스템이 상기 호스트 장치로부터 다른 명령어를 수신할 준비가 될 때 사이의 시간은 결정론적인 고대역 메모리 시스템.
  15. 제 14 항에 있어서,
    상기 제 7 명령어는 상기 HBM 장치 내에서의 단일 어드레스에 대한 PIM 동작 또는 상기 HBM 장치 내의 동일한 행의 복수 어드레스에 대한 PIM 동작을 위한 것인 고대역 메모리 시스템.
  16. 제 15 항에 있어서,
    상기 논리 회로는 상기 HBM 장치 내의 동일한 채널 내의 하나 이상의 뱅크들 내의 PIM 동작을 위해 상기 호스트 장치로부터 제 8 명령어를 더 수신하고, 상기 제 8 명령어가 상기 호스트 장치로부터 수신되는 시점과 상기 HBM 시스템이 상기 호스트 장치로부터 다른 명령어들을 수신할 준비가 되는 시점 사이의 시간은 결정론적인 고대역 메모리 시스템.
  17. 제 15 항에 있어서,
    상기 논리 회로는 상기 HBM 장치 내의 서로 다른 뱅크들에 걸친 PIM 동작을 위해 상기 호스트 장치로부터 상기 제 9 명령어를 더 수신하고,
    상기 제 9 명령어가 상기 호스트 장치로부터 수신되는 시점과 상기 HBM 시스템이 상기 호스트 장치로부터 다른 명령어들을 수신할 준비가 되는 시점 사이의 시간은 결정론적인 고대역 메모리 시스템.
  18. 제 10 항에 있어서,
    상기 비-결정론적 기간은 크레딧-기반의 기간을 포함하는 고대역 메모리 시스템.
  19. 제 10 항에 있어서,
    상기 비-결정론적 기간은 재시도 기간을 포함하는 고대역 메모리 시스템.
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