JP2022153654A - パーシステントメモリシステム等のデータ完全性 - Google Patents
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Abstract
Description
0x33=x6+x5+x2+x+1 [1]
他の多項式も可能であることは明らかであろう。さらに、NVDIMM-P規格(又は、他の類似規格)の異なるバージョンが将来開発され、関連パケットによりさらに多くのUSERビットが利用可能になれば、追加のビットを利用する異なるCRCコードをサポートすることができる。
Claims (20)
- 所定の基準に従ってメモリコマンドをメモリチャネルに提供するデータプロセッサであって、
書き込み要求のデータに応じて、第1のタイプのエラーコードを生成するための第1のエラーコード生成回路と、
前記書き込み要求に対して、前記第1のタイプのエラーコードとは異なる第2のタイプのエラーコードを生成するための第2のエラーコード生成回路と、
前記第1のエラーコード生成回路と、前記第2のエラーコード生成回路と、に接続され、書き込みコマンドをインターフェースに提供するためのキューであって、前記書き込みコマンドは、前記データと、前記第1のタイプのエラーコードと、前記第2のタイプのエラーコードと、を含む、キューと、を備える、
データプロセッサ。 - 前記第1のタイプのエラーコードを書き込みデータパケットの所定のエラー訂正コード(ECC)フィールドに提供し、前記第2のタイプのエラーコードのビットを前記書き込みデータパケットの所定のユーザデータフィールドの対応するビットに提供するためのパケタイザ及びドライバを備える、
請求項1のデータプロセッサ。 - 読み出し応答パケットの所定のデータ部分から読み出しデータを抽出し、前記書き込みデータパケットの前記所定のユーザデータフィールド内の前記第2のタイプのエラーコードを抽出するためのレシーバ及びデパケタイザを備える、
請求項2のデータプロセッサ。 - 前記第2のエラーコード生成回路は、前記書き込み要求の前記データ及びアドレスを使用して、前記第2のタイプのエラーコードを生成する、
請求項1のデータプロセッサ。 - 前記第2のエラーコード生成回路は、前記書き込み要求のメタデータを使用して、前記第2のタイプのエラーコードを生成する、
請求項1のデータプロセッサ。 - 前記第2のエラーコード生成回路は、前記メタデータのポイズンビットに応じて、前記第2のタイプのエラーコードを生成する、
請求項5のデータプロセッサ。 - 前記第2のタイプのエラーコードは、巡回冗長検査(CRC)コードを含む、
請求項1のデータプロセッサ。 - 前記第1のタイプのエラーコードは、シングルエラー訂正及びマルチエラー検出を有するエラー訂正コード(ECC)を含む、
請求項7のデータプロセッサ。 - 読み出し応答パケットの読み出しデータに応じて前記第1のタイプのエラーコードを生成し、前記第1のタイプのエラーコードと、前記メモリチャネルから受信した第1のエラーコードとを比較し、前記比較に応じて第1のタイプのエラー信号を選択的に生成するための第1のエラーコードチェック回路と、
前記読み出し応答パケットの前記読み出しデータ及びアドレスに応じて前記第2のタイプのエラーコードを生成し、前記第2のタイプのエラーコードと、前記メモリチャネルから受信した前記読み出し応答パケット内の第2のエラーコードとを比較して、前記比較に応じて第2のタイプのエラー信号を選択的に生成するための第2のエラーコードチェック回路と、をさらに備える、
請求項8のデータプロセッサ。 - メモリチャネルと、
前記メモリチャネルに接続されたメモリと、
前記メモリチャネルに接続され、パケット構造を使用して前記メモリにアクセスするデータプロセッサであって、前記パケット構造は、複数のコマンドを定義し、対応するアドレスビットと、データビットと、ユーザビットと、を有し、前記データプロセッサは、第1のタイプのエラーコードを使用して前記メモリチャネルを介して前記メモリと通信し、前記第1のタイプのエラーコードとは異なる第2のタイプのエラーコードを計算し、前記第2のタイプのエラーコードの各ビットを前記ユーザビットの対応するビットとして加える、データプロセッサと、
を備えるデータ処理システムであって、
前記メモリは、書き込みコマンドに応じて前記ユーザビットを格納し、読み出しコマンドに応じて、前記ユーザビットを読み出し応答パケットで前記データプロセッサに転送する、
データ処理システム。 - 前記データプロセッサは、読み出しアクセス要求に応じて送信パケットを前記メモリに送信し、対応する読み出し応答パケットの受信したデータに応じてマルチビット巡回冗長検査(CRC)コードを計算し、前記対応する読み出し応答パケットの対応するユーザビットと、前記マルチビットCRCコードとを比較して、前記対応するユーザビットと前記マルチビットCRCコードとの差異に応じてエラー信号をアクティベートする、
請求項10のデータ処理システム。 - 前記第1のタイプのエラーコードは、巡回冗長検査(CRC)コードを含み、前記第2のタイプのエラーコードは、エラー訂正コード(ECC)を含む、
請求項10のデータ処理システム。 - 前記メモリは、パーシステントストレージを有する不揮発性デュアルインラインメモリモジュール(NVDIMM-P)を備える、
請求項10のデータ処理システム。 - データプロセッサからメモリチャネル上のメモリデバイスにデータを書き込む方法であって、
書き込み要求を受信することと、
前記書き込み要求に従って、第1のタイプのエラーコードを生成することと、
前記書き込み要求に従って、前記第1のタイプのエラーコードとは異なる第2のタイプのエラーコードを生成することと、
対応するアドレスビットと、対応するデータビットと、所定のエラー訂正コード(ECC)フィールド内の前記第1のタイプのエラーコードの対応する第1のエラーコードビットと、所定のユーザビットフィールド内の前記第2のタイプのエラーコードの対応する第2のエラーコードビットと、を有する書き込みパケットを形成することと、
前記書き込みパケットを、前記メモリチャネルを介して前記メモリデバイスに転送することと、を含む、
方法。 - 前記書き込みパケットが前記メモリチャネルを介して正しく受信されたか否かを、前記第1のタイプのエラーコードを使用して判別し、前記書き込みパケットが前記メモリチャネルを介して正しく受信されなかった場合にエラー応答を提供することと、
前記第2のタイプのエラーコードを前記メモリデバイスに格納することと、をさらに含む、
請求項14の方法。 - 前記第1のタイプのエラーコードを生成することは、シングルエラー訂正及びマルチエラー検出を有するECCを生成することを含み、
前記第2のタイプのエラーコードを生成することは、巡回冗長検査(CRC)コードを生成することを含む、
請求項14の方法。 - 前記書き込み要求に従って、前記第1のタイプのエラーコードを生成することは、前記書き込み要求の書き込みアドレスと、書き込みデータと、所定のメタデータビットと、に従って前記第1のタイプのエラーコードを生成することを含む、
請求項14の方法。 - 前記書き込みパケットを形成することは、
前記メモリデバイスがパーシステントストレージを備える不揮発性デュアルインラインメモリモジュール(NVDIMM-P)である場合に、前記対応するアドレスビットと、前記対応するデータビットと、前記所定のエラー訂正コードフィールド内の前記対応する第1のエラーコードビットと、前記所定のユーザビットフィールド内の前記対応する第2のエラーコードビットと、を有する前記書き込みパケットを選択的に形成することを含む、
請求項14の方法。 - 前記メモリデバイスから読み出し応答パケットを受信することと、
前記読み出し応答パケットの読み出しデータに応じて前記第1のタイプのエラーコードを生成し、前記第1のタイプのエラーコードと、前記読み出し応答パケット内の第1のエラーコードとを比較し、前記比較に応じて第1のタイプのエラー信号を選択的に生成することと、
前記読み出し応答パケットの前記読み出しデータ及びアドレスに応じて前記第2のタイプのエラーコードを生成し、前記第2のタイプのエラーコードと、前記読み出し応答パケット内の第2のエラーコードとを比較し、前記比較に応じて第2のタイプのエラー信号を選択的に生成することと、をさらに含む、
請求項18の方法。 - 読み出し要求を受信することと、
前記読み出し要求に応じて、読み出しパケットを前記メモリデバイスに送信することと、
前記メモリデバイスから応答準備完了パケットを受信することと、
前記応答準備完了パケットに応じて、送信コマンドを前記メモリデバイスに送信することと、
前記送信コマンドを送信した後に前記読み出し応答パケットを受信することと、をさらに含む、
請求項19の方法。
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