JP7121875B1 - パーシステントメモリシステム等のデータ完全性 - Google Patents

Abstract

データ処理システムは、メモリチャネルと、メモリチャネルに接続されたメモリと、データプロセッサと、を含む。データプロセッサは、メモリチャネルに接続され、パケット構造を使用してメモリチャネルを介してメモリにアクセスし、パケット構造は、複数のコマンドを定義し、対応するアドレスビット、データビット及びユーザビットを有する。データプロセッサは、第１のタイプのエラーコードを使用してメモリチャネルを介してメモリと通信する。データプロセッサは、書き込みアクセス要求に応じて、異なる第２のタイプのエラーコードを計算し、第２のタイプのエラーコードの各ビットを、ユーザビットの対応するビットとして加える。メモリは、書き込みコマンドに応じて、ユーザビットをメモリに格納し、読み出しコマンドに応じて、ユーザビットを読み出し応答パケットでデータプロセッサに転送する。【選択図】図３

Description

コンピュータシステムは、通常、安価で高密度のダイナミックランダムアクセスメモリ（ＤＲＡＭ）チップをメインメモリに使用する。今日販売されている殆どのＤＲＡＭチップは、ＪＥＤＥＣ（Joint Electron Devices Engineering Council）によって公布された様々なダブルデータレート（ＤＤＲ）ＤＲＡＭ規格と互換性がある。公開されたＤＤＲ規格に従って、様々なメモリアクセスエージェントとＤＤＲ ＤＲＡＭとの間のインターフェースを管理するために、ＤＤＲメモリコントローラが使用される。

パーシステントストレージを備えた不揮発性デュアルインラインメモリモジュール（ＮＶＤＩＭＭ－Ｐ）は、標準的なＤＤＲ ＤＩＭＭに代わるストレージクラスのメモリであるが、電力の切断又は損失時に重要なデータを保持するためにパーシステントメモリを含む。しかし、これらのメモリには、非決定論的（non-deterministic）なアクセスレイテンシがあり、不揮発性メモリへのアクセスを一時的に遅らせる可能性のあるオンボードメディア管理アクティビティがあることから、これらのメモリには、ＮＶＤＩＭＭ－Ｐからのデータの可用性をホストコントローラに通知するためのハンドシェイクプロトコルが必要である。ＪＥＤＥＣは、この非決定論的なパフォーマンスへの影響を軽減し、アウトオブオーダのトランザクションとコマンドをスタックする機能とを実現するための、ＮＶＤＩＭＭ－Ｐトランザクションプロトコルの規格を策定している。この規格の現在の草案では、「リンクＥＣＣ」（リンクエラー訂正コード）として知られるデータ完全性機能を規定しており、誤動作又はプログラム障害の原因となり得るリンク上のエラーを検出して、潜在的に訂正する。

従来技術で知られている、データ処理システムのブロック図である。 いくつかの実施形態による、データ処理システムのブロック図である。 図２のデータプロセッサで使用され得るメモリコントローラのブロック図である。 いくつかの実施形態による、メモリコントローラ及びパーシステントメモリのさらなる詳細を示す図２のデータ処理システムの一部のブロック図である。 従来技術で知られているリンク完全性チェックをサポートするＮＶＤＩＭＭ－Ｐ規格案のデータパケットフォーマットを示す図である。 いくつかの実施形態による、エンドツーエンドのデータ完全性チェックをサポートするＮＶＤＩＭＭ－Ｐメモリのデータパケットフォーマットを示す図である。 いくつかの実施形態による、メモリコントローラ及びパーシステントメモリのさらなる詳細を示す図２のデータ処理システムの一部のブロック図である。

以下の説明において、異なる図面における同じ符号の使用は、類似又は同一のアイテムを示す。特に断りのない限り、「接続される／結合される（coupled）」という単語及びその関連する動詞形は、当該技術分野で知られている手段による直接的接続及び間接的電気接続の両方を含み、特に断りのない限り、直接的接続に関する如何なる記述も、適切な形態の間接的電気接続を使用する代替的な実施形態を同様に意味する。

データプロセッサは、メモリコントローラを含み、メモリコントローラは、コマンドキューと、アービタと、第１のエラーコード生成回路と、第２のエラーコード生成回路と、キューと、を含む。コマンドキューは、復号化されたコマンドを、メモリチャネルにディスパッチするために記憶する。アービタは、所定の基準に従って、コマンドキューからコマンドを選択する。第１のエラーコード生成回路は、書き込み要求のデータに応じて、第１のタイプのエラーコードを生成する。第２のエラーコード生成回路は、書き込み要求に対し、第１のタイプのエラーコードとは異なる第２のタイプのエラーコードを生成する。キューは、アービタ、第１のエラーコード生成回路及び第２のエラーコード生成回路に接続されており、書き込みコマンドをインターフェースに提供し、書き込みコマンドは、データ、第１のタイプのエラーコード及び第２のタイプのエラーコードを含む。

データ処理システムは、メモリチャネルと、メモリチャネルに接続されたメモリと、データプロセッサと、を含む。データプロセッサは、メモリチャネルに接続されており、パケット構造を使用してメモリチャネルを介してメモリにアクセスするように構成されており、パケット構造は、複数のコマンドを定義し、対応するアドレスビット、データビット及びユーザビットを有する。データプロセッサは、第１のタイプのエラーコードを使用して、メモリチャネルを介してメモリと通信する。書き込みアクセス要求に応じて、データプロセッサは、異なる第２のタイプのエラーコードを計算し、第２のタイプのエラーコードの各ビットを、ユーザビットの対応するビットとして加える。メモリは、書き込みコマンドに応じて、ユーザビットをメモリに記憶し、読み出しコマンドに応じて、読み出し応答パケットでユーザビットをデータプロセッサに転送する。

データプロセッサからメモリチャネル上のメモリデバイスにデータを書き込む方法は、書き込み要求を受信することを含む。書き込み要求に従って、第１のタイプのエラーコードが生成される。書き込み要求に従って、第１のタイプのエラーコードと異なる第２のタイプのエラーコードが生成される。対応するアドレスビットと、対応するデータビットと、所定のエラー訂正コードフィールドにおける第１のタイプのエラーコードの対応する第１のエラーコードビットと、所定のユーザビットフィールドにおける第２のタイプのエラーコードの対応する第２のエラーコードビットと、を有する書き込みパケットが生成される。書き込みパケットは、メモリチャネルを介して転送される。

図１は、従来技術で知られているデータ処理システムのブロック図である。データ処理システム１００は、概して、加速処理装置（ＡＰＵ）の形態のデータプロセッサ１１０と、メモリシステム１２０と、周辺構成要素相互接続エクスプレス（ＰＣＩｅ）システム１５０と、ユニバーサルシリアルバス（ＵＳＢ）システム１６０と、ディスクドライブ１７０と、を含む。データプロセッサ１１０は、データ処理システム１００の中央処理装置（ＣＰＵ）として動作し、最新のコンピュータシステムにおいて有用な様々なバス及びインターフェースを提供する。これらのインターフェースには、２つのダブルデータレート（ＤＤＲｘ）メモリチャネル、ＰＣＩｅリンクに接続するためのＰＣＩｅルートコンプレックス、ＵＳＢネットワークに接続するためのＵＳＢコントローラ、及び、シリアルアドバンスドテクノロジーアタッチメント（ＳＡＴＡ）マスストレージへのインターフェースが含まれる。

メモリシステム１２０は、メモリチャネル１３０とメモリチャネル１４０とを含む。メモリチャネル１３０は、ＤＤＲｘバス１３２に接続されたデュアルインラインメモリモジュール（ＤＩＭＭ）のセットを含み、この例では別々のランクに対応する代表的なＤＩＭＭ１３４，１３６，１３８が含まれる。同様に、メモリチャネル１４０は、ＤＤＲｘバス１４２に接続されたＤＩＭＭのセットを含み、ここでは代表的なＤＩＭＭ１４４，１４６，１４８が含まれる。

ＰＣＩｅシステム１５０は、データプロセッサ１１０のＰＣＩｅルートコンプレックスに接続されたＰＣＩｅスイッチ１５２、ＰＣＩｅデバイス１５４、ＰＣＩｅデバイス１５６及びＰＣＩｅデバイス１５８を含む。ＰＣＩｅデバイス１５６は、順に、システム基本入出力システム（ＢＩＯＳ）メモリ１５７に接続される。システムＢＩＯＳメモリ１５７は、読み出し専用メモリ（ＲＯＭ）、フラッシュ電気的消去可能プログラマブルＲＯＭ（ＥＥＰＲＯＭ）等の様々な不揮発性メモリタイプの何れかであり得る。

ＵＳＢシステム１６０は、データプロセッサ１１０のＵＳＢマスタに接続されたＵＳＢハブ１６２と、ＵＳＢハブ１６２にそれぞれ接続された代表的なＵＳＢデバイス１６４，１６６，１６８と、を含む。ＵＳＢデバイス１６４，１６６，１６８は、キーボード、マウス、フラッシュＥＥＰＲＯＭポート等のデバイスであり得る。

ディスクドライブ１７０は、ＳＡＴＡバスを介してデータプロセッサ１１０に接続されており、オペレーティングシステム、アプリケーションプログラム、アプリケーションファイル等のマスストレージを提供する。

データ処理システム１００は、メモリチャネル１３０及びメモリチャネル１４０を提供することによって、最新のコンピューティングアプリケーションでの使用に適している。メモリチャネル１３０，１４０の各々は、最先端のＤＤＲメモリ（例えば、ＤＤＲバージョン４（ＤＤＲ４）、低電力ＤＤＲ４（ＬＰＤＤＲ４）、グラフィックスＤＤＲバージョン５（ｇＤＤＲ５）、高帯域幅メモリ（ＨＢＭ）等）に接続することができ、将来のメモリ技術に適応することができる。これらのメモリは、高いバス帯域幅及び高速動作を提供する。同時に、これらは、ラップトップコンピュータ等のバッテリ駆動アプリケーションの電力を節約するための低電力モードも提供し、熱監視機能も内蔵している。

図２は、いくつかの実施形態によるデータ処理システム２００のブロック図である。データ処理システム２００は、機能が向上したメモリチャネルと、それらにアクセスできるデータプロセッサ２１０と、を含むことを除いて、図１のデータ処理システム１００と同様である。データ処理システム２００は、メモリシステム２２０と、これにインターフェースするためのＡＰＵ形態の変更されたデータプロセッサ２１０と、を含む。通常のＤＤＲｘメモリチャネル以外に、データプロセッサ２１０は、通常のＤＤＲ４のレジスタードＤＩＭＭ（ＲＤＩＭＭ）２４４，２４６，２４８のみを有する同種（homogeneous）メモリチャネル２４０に加えて、ＲＤＩＭＭ２３４，２３６及びＮＶＤＩＭＭ－Ｐ２３８の両方を有する異種（heterogeneous）メモリチャネル２３０上のＮＶＤＩＭＭ－Ｐ２３８にアクセスすることができる。別の例では、異種メモリチャネルは、負荷低減ＤＩＭＭ（ＬＲＤＩＭＭ）、三次元（３－Ｄ）積層ＤＩＭＭ等を含む他のタイプのＤＲＡＭメモリで形成され得ることに留意されたい。

ＮＶＤＩＭＭ－Ｐ規格草案によれば、データプロセッサ２１０上のメモリコントローラとＮＶＤＩＭＭ－Ｐ２３８との間のトランザクションは、「リンクＥＣＣ」によって保護される。リンクＥＣＣは、バス２３２を介したメモリコントローラとＮＶＤＩＭＭとの間のデータ転送のデータ完全性を保証する。既知のＥＣＣメカニズムによれば、リンクＥＣＣは、パケットのビットのうち何れかのビットにおけるランダムエラー又は一時エラーにより生じるリンク上のデータ破損から保護する。保護は、使用されるＥＣＣコードによって異なる。ＥＣＣにより、例えばマルチビットエラー検出を伴うシングルビットエラー訂正が可能となり得る。一時エラー又はランダムエラーが持続して生じるわけではないため、訂正不可能なエラーの検出に応じて、データプロセッサ２１０のメモリコントローラは、トランザクションを再生することができ、また、訂正可能なエラー及び訂正不可能なエラーの両方をオペレーティングシステムに報告することができる。

リンクＥＣＣは、シングルビット訂正又はリンク再生によっていくつかのエラーを訂正することができるが、マルチビットエラーは、ＥＣＣメカニズムだけでは訂正することができない。さらに、ＥＣＣメカニズムは、ＮＶＤＩＭＭ－Ｐ２３８上のメモリ、すなわちＤＤＲ４ ＤＲＡＭ等の通常の高密度ＤＲＡＭ又は様々なタイプのうち任意の不揮発性メモリ等のパーシステントメモリにおいて、シングルビット障害等のＤＩＭＭ自体で発生するエラーを防ぐことができない。

図３は、図２のデータプロセッサ２１０で使用され得るメモリコントローラ３００のブロック図である。メモリコントローラ３００は、概して、メモリチャネルコントローラ３１０と、電力コントローラ３５０と、を含む。メモリチャネルコントローラ３１０は、概して、インターフェース３１２と、キュー及びＮＶＤＩＭＭ－Ｐシーケンサ３１４と、コマンドキュー３２０と、アドレス生成器３２２と、コンテンツアドレス可能メモリ（ＣＡＭ）３２４と、リプレイキュー３３０と、リフレッシュロジックブロック３３２と、タイミングブロック３３４と、ページテーブル３３６と、アービタ３３８と、ＥＣＣ及び巡回冗長検査（ＣＲＣ）チェック回路３４２と、ＥＣＣ及びＣＲＣ生成ブロック３４４と、データバッファ（ＤＢ）３４６と、を含む。

インターフェース３１２は、外部バスを介して「ＡＸＩ４」とラベル付けされたデータファブリックへの第１の双方向接続を有し、第２の双方向接続を有する。メモリコントローラ３００において、この外部バスは、英国ＣａｍｂｒｉｄｇｅのＡＲＭ Ｈｏｌｄｉｎｇｓ，ＰＬＣにより規定されたアドバンストエクステンシブルインターフェースバージョン４（すなわちＡＸＩ４）と互換性があるが、別の実施形態では他のタイプのインターフェースとすることができる。インターフェース３１２は、ＦＣＬＫ（またはＭＥＭＣＬＫ）ドメインとして知られる第１のクロックドメインから、ＵＣＬＫドメインとして知られるメモリコントローラ３００内部の第２のクロックドメインへメモリアクセス要求を変換する。同様に、キュー及びＮＶＤＩＭＭ－Ｐシーケンサ３１４は、ＵＣＬＫドメインから、ＤＤＲ－ＰＨＹ（ＤＦＩ）インターフェースに関連付けられたＤＦＩＣＬＫドメインへのメモリアクセスを提供する。

アドレス生成器３２２は、データファブリックからＡＸＩ４バスを介して受信したメモリアクセス要求のアドレスを復号化する。メモリアクセス要求は、正規化されたフォーマットで表された物理アドレス空間内のアクセスアドレスを含む。アドレス生成器３２２は、正規化されたアドレスを、メモリシステム１２０内の実際のメモリデバイスをアドレス指定し、関連するアクセスを効率的にスケジューリングするのに使用できるフォーマットに変換する。このフォーマットは、メモリアクセス要求を、ＤＤＲ４ ＤＲＡＭの場合には特定のランク、行アドレス、列アドレス、バンクアドレス及びバンクグループと、又はＮＶＤＩＭＭ－Ｐ領域と関連付ける領域識別子を含む。スタートアップ時に、システムＢＩＯＳは、メモリシステム１２０内のメモリデバイスに問い合わせて、それらのサイズ及び構成を特定し、アドレス生成器３２２に関連付けられた構成レジスタのセットをプログラムする。アドレス生成器３２２は、構成レジスタに記憶された構成を使用して、正規化されたアドレスを好適なフォーマットに変換する。コマンドキュー３２０は、ＣＰＵコア又はグラフィックコア等のデータ処理システム１００内のメモリアクセスエージェントから受信したメモリアクセス要求のキューである。コマンドキュー３２０は、アドレス生成器３２２によって復号化されたアドレスフィールドと、アービタ３３８がメモリアクセスを効率的に選択することを可能にする、アクセスタイプ及びサービス品質（ＱｏＳ）識別子を含む他のアドレス情報と、を格納する。ＣＡＭ３２４は、ライトアフターライト（ＷＡＷ）及びリードアフターライト（ＲＡＷ）の順序付け規則等の順序付け規則を実施する情報を含む。

リプレイキュー３３０は、アービタ３３８により選ばれたメモリアクセスを格納する一時的なキューであり、アドレス及びコマンドパリティレスポンス、ＤＤＲ４ ＤＲＡＭの場合には書き込み巡回冗長検査（ＣＲＣ）レスポンス、ｇＤＤＲ５ ＤＲＡＭの場合には書き込み及び読み出しＣＲＣレスポンス等のレスポンスを待つ。リプレイキュー３３０は、ＥＣＣ及びＣＲＣチェック回路３４２にアクセスして、返されたＥＣＣが正しいか又はエラーを示すかを特定する。リプレイキュー３３０は、これらのサイクルのうち１つのサイクルにパリティ又はＣＲＣエラーがあった場合に、アクセスがリプレイされることを可能にする。

リフレッシュロジックブロック３３２は、メモリアクセスエージェントから受信した通常の読み出し及び書き込みメモリアクセス要求とは別に生成される様々なパワーダウン、リフレッシュ及び終端抵抗（ＺＱ）較正サイクルのための状態マシンを含む。例えば、メモリランクがプリチャージでパワーダウンにある場合、定期的に呼び起してリフレッシュサイクルを実行しなくてはならない。リフレッシュロジックブロック３３２は、リフレッシュコマンドを定期的に生成して、ＤＲＡＭチップ内のメモリセルのキャパシタからの電荷漏洩により生じるデータエラーを防止する。さらに、リフレッシュロジックブロック３３２は、定期的にＺＱを較正して、システム内の温度変化によるオンダイ終端抵抗の不整合を防止する。

アービタ３３８は、コマンドキュー３２０に双方向接続されており、メモリチャネルコントローラ３１０の心臓部である。アービタ３３８は、アクセスのインテリジェントスケジューリングにより効率を向上させ、メモリバスの使用率を高める。アービタ３３８は、タイミングブロック３３４を使用して、コマンドキュー３２０内の特定のアクセスが発行に適格であるか否かをＤＲＡＭタイミングパラメータに基づいて判定することにより、適切なタイミング関係を実施する。例えば、各ＤＲＡＭは、アクティベートコマンド間に、「ｔ_ＲＣ」として知られる最小指定時間を有する。タイミングブロック３３４は、このタイミングパラメータ及びＪＥＤＥＣ仕様で規定された他のタイミングパラメータに基づいて適格性を判定するカウンタのセットを保持し、リプレイキュー３３０に双方向接続されている。ページテーブル３３６は、メモリチャネルの各バンク及びランクにおけるアクティブページに関する状態情報をアービタ３３８のために保持し、リプレイキュー３３０に双方向接続されている。

インターフェース３１２から受信した書き込みメモリアクセス要求に応じて、ＥＣＣ及びＣＲＣ生成ブロック３４４は、書き込みデータに従ってＥＣＣを計算する。ＤＢ３４６は、受信したメモリアクセス要求の書き込みデータ及びＥＣＣを格納する。アービタ３３８がメモリチャネルにディスパッチするための対応する書き込みアクセスを選択すると、ＤＢ３４６は、書き込みデータ／ＥＣＣの組み合わせをキュー及びＮＶＤＩＭＭ－Ｐシーケンサ３１４に出力する。

電力コントローラ３５０は、概して、ＡＸＩ（advanced extensible interface, version one）へのインターフェース３５２と、アドバンスト周辺バス（ＡＰＢ）インターフェース３５４と、電力エンジン３６０と、を含む。インターフェース３５２は、システム管理ネットワーク（ＳＭＮ）への第１の双方向接続を有し、これは、図３に別に示される「ＥＶＥＮＴ＿ｎ」とラベル付けされたイベント信号を受信するための入力と、出力と、を含む。ＡＰＢインターフェース３５４は、インターフェース３５２の出力に接続された入力と、ＡＰＢを介してＰＨＹに接続された出力と、を有する。電力エンジン３６０は、インターフェース３５２の出力に接続された入力と、キュー及びＮＶＤＩＭＭ－Ｐシーケンサ３１４の入力に接続された出力と、を有する。電力エンジン３６０は、構成レジスタ３６２のセットと、マイクロコントローラ（μＣ）３６４と、セルフリフレッシュコントローラ（ＳＬＦＲＥＦ／ＰＥ）３６６と、信頼性のある読み出し／書き込みタイミングエンジン（ＲＲＷ／ＴＥ）３６８と、を含む。構成レジスタ３６２は、ＡＸＩバスを介してプログラムされ、メモリコントローラ３００内の様々なブロックの動作を制御するための構成情報を格納する。従って、構成レジスタ３６２は、図３に詳細に示されていないブロックに接続された出力を有する。セルフリフレッシュコントローラ３６６は、リフレッシュロジックブロック３３２によるリフレッシュの自動生成に加えて、リフレッシュの手動生成を可能にするエンジンである。信頼性のある読み出し／書き込みタイミングエンジン３６８は、ＤＤＲインターフェース最大読み出しレイテンシ（ＭＲＬ）トレーニング及びループバックテストの目的で、メモリ又はＩ／Ｏデバイスに連続的なメモリアクセスストリームを提供する。

メモリチャネルコントローラ３１０は、関連するメモリチャネルにディスパッチするメモリアクセスをメモリチャネルコントローラ３１０が選ぶことを可能にする回路を含む。望ましいアービトレーション決定を行うために、アドレス生成器３２２は、アドレス情報を、メモリシステム内のランク、行アドレス、列アドレス、バンクアドレス、及び、バンクグループを含むプリデコード情報に復号化し、コマンドキュー３２０は、プリデコード情報を格納する。構成レジスタ３６２は、アドレス生成器３２２が、受信したアドレス情報をどのように復号化するかを特定するための構成情報を格納する。アービタ３３８は、復号化されたアドレス情報、タイミングブロック３３４によって示されるタイミング適格性情報、及び、ページテーブル３３６によって示されるアクティブページ情報を使用して、ＱｏＳ要件等の他の基準を遵守しながら、メモリアクセスを効率的にスケジューリングする。例えば、アービタ３３８は、メモリページを変更するのに必要なプリチャージ及びアクティベーションコマンドのオーバーヘッドを回避するために、ページを開くアクセス（accesses to open pages）に優先度付けを実施し、あるバンクへのオーバーヘッドアクセスを隠蔽するために、これらのアクセスを、別のバンクへの読み出し及び書き込みアクセスでインターリーブする。具体的には、通常動作の間、アービタ３３８は、通常、異なるページを選択する前にプリチャージが要求されるまで、異なるバンクでページを開いたままにしておく。

メモリコントローラ３００は、図１のＡＰＵ１１０で使用されるメモリコントローラと同様であるが、以下の点で異なる。第１に、メモリコントローラ３００は、単純なＥＣＣチェック回路に置き換わるＥＣＣ及びＣＲＣチェック回路３４２を含む。ＥＣＣ及びＣＲＣチェック回路３４２は、受信したＥＣＣを着信ＥＣＣに対してチェックするだけでなく、エンドツーエンド完全性チェックのために、受信したデータに従って生成された、又は、受信したデータ、アドレス及びメタデータに従って生成されたＣＲＣも、受信したＣＲＣに対してチェックする。読み出し応答パケットに応じて、ＥＣＣ及びＣＲＣチェック回路３４２は、後述する多項式を使用して、ＣＲＣコードを提供する。メモリコントローラ３００は、ＥＣＣ及びＣＲＣ生成回路３４４を使用してＣＲＣを生成し、ＮＶＤＩＭＭ－Ｐに送信する。ＮＶＤＩＭＭ－Ｐは、受信した書き込みデータパケットからユーザビットを抽出してＣＲＣを格納し、ＣＲＣを、対応するデータと共に、読み出し応答パケットのユーザビットでメモリコントローラ３００に返す。

第２に、アドレス生成器３２２が、データプロセッサ１１０に使用される対応するアドレス生成器に置き換わる。さらに、アドレス生成器３２２は、ＮＶＤＩＭＭ－Ｐメモリのアドレス範囲を復号化し、メモリアクセス要求がＮＶＤＩＭＭ－Ｐへの要求であることを示す復号化された信号を、コマンドキュー３２０に格納する。次に、アービタ３３８は、ＮＶＤＩＭＭ－Ｐ要求に、他の要求と比較して適切な優先順位を付け得る。

第３に、ＥＣＣ及びＣＲＣ生成回路３４４が、データプロセッサ１１０により使用される対応するＥＣＣ生成回路に置き換わる。ＥＣＣ及びＣＲＣ生成回路３４４は、ＮＶＤＩＭＭ－Ｐに送信される書き込みデータのＥＣＣを特定するだけでなく、エンドツーエンドのデータ完全性チェックのために、パケット全体のＣＲＣも生成する。

第４に、キュー及びＮＶＤＩＭＭ－Ｐシーケンサ３１４が、データプロセッサ１１０により使用される対応するキューに置き換わる。キュー及びＮＶＤＩＭＭ－Ｐシーケンサ３１４は、ＮＶＤＩＭＭ－Ｐのようなパーシステントメモリシステムの高いレイテンシを補うのに十分な深さのキューを含み、又は、いくつかの実施形態では、ＤＲＡＭアクセス用とＮＶＤＩＭＭ－Ｐアクセス用に別個のキューを含む。

これらの相違点と、メモリコントローラ３００の動作及び利点と、について検討する。

図４は、いくつかの実施形態による、メモリコントローラ及びパーシステントメモリのさらなる詳細を示す図２のデータ処理システム２００の一部４００のブロック図である。部分４００は、ＮＶＤＩＭＭ－Ｐ物理層インターフェース（ＰＨＹ）４１０と、ＮＶＤＩＭＭ－Ｐ４２０と、ＥＣＣ及びＣＲＣ生成回路３４４のＣＲＣ生成器４３０部分と、ＥＣＣ及びＣＲＣチェック回路３４２のＣＲＣ生成器４４０と、ＥＣＣ及びＣＲＣチェック回路３４２の比較器４５０と、を含む。ＮＶＤＩＭＭ－Ｐ ＰＨＹ４１０は、パケタイザ及びドライバ４１２と、レシーバ及びデパケタイザ４１４と、を含む。パケタイザ及びドライバ４１２は、コマンド及びメタデータを受信するための第１の入力と、「ＡＤＤ［３９：０］」とラベル付けされたアドレスを受信するための第２の入力と、「書き込みデータ［５１１：０］」とラベル付けされた書き込みデータを受信するための第３の入力と、第４の入力と、要求チャネルにコマンドを提供するための出力ポートと、を有する。ＣＲＣ生成器４３０は、書き込みデータ［５１１：０］を受信するための入力と、パケタイザ及びドライバ４１２の第４の入力に接続された出力と、を有する。レシーバ及びデパケタイザ４１４は、応答チャネルに接続された入力と、「メタデータ」とラベル付けされた信号を提供するための第１の出力と、タグ（アドレスに対応）を提供するための第２の出力と、読み出しデータを提供するための第３の出力と、受信したＣＲＣを提供する第４の出力と、を有する。

ＮＶＤＩＭＭ－Ｐ４２０は、ＮＶＤＩＭＭ－Ｐバッファ４２２と、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）４２４と、パーシステントストレージ４２６と、を含む。ＮＶＤＩＭＭ－Ｐバッファ４２２は、パケタイザ及びドライバ４１２の出力ポートに接続された要求チャネル入力ポートと、双方向内部ポートと、応答チャネルに接続されたチャネル出力ポートと、を有する。ＤＲＡＭ４２４は、ＮＶＤＩＭＭ－Ｐバッファ４２２に接続された第１の双方向ポートと、パーシステントストレージ４２６に接続された第２の双方向ポートと、を有する。

図４は、動作時に、ＮＶＤＩＭＭ－Ｐ規格案で規定されるリンクＥＣＣに、エンドツーエンドのデータ完全性チェックを追加するシステムである。この例では、データ自体、すなわち書き込みデータパケットで送信される書き込みデータ［５１１：０］のみについてデータ完全性がチェックされる。従って、ＣＲＣ生成器４３０は、書き込みデータ［５１１：０］のみを使用して、ＣＲＣを生成する。ＣＲＣ生成器４３０は、ユーザビットとして知られる書き込みデータパケットの特定のビットにＣＲＣを挿入するために、ＣＲＣをパケタイザ及びドライバ４１２に提供する。ＮＶＤＩＭＭ－Ｐ規格案は、ユーザ定義のメタデータである６つのユーザビットを定義する。書き込みデータパケットは、他の情報と共に、要求チャネルを介してＮＶＤＩＭＭ－Ｐバッファ４２２に送信される。ＮＶＤＩＭＭ－Ｐバッファ４２２は、書き込みデータパケットを受信した後に、リンクＥＣＣチェック及びエラー報告を行う。しかし、ＮＶＤＩＭＭ－Ｐバッファ４２２は、６つのユーザビットを、内部バッファであるＤＲＡＭ４２４又はパーシステントストレージ４２６の何れかに格納する。

読み出しコマンドに応じて、ＮＶＤＩＭＭ－Ｐバッファ４２２は、ＮＶＤＩＭＭ－Ｐプロトコルに従ってデータ応答パケットを提供する。ＮＶＤＩＭＭ－Ｐバッファ４２２は、内部バッファであるＤＲＡＭ４２４又はパーシステントストレージ４２６から６つのＣＲＣビットを読み出し、これらを、データ応答パケットの６つの対応するユーザビットとして加える。ＮＶＤＩＭＭ－Ｐバッファ４２２は、データ応答パケットを、応答チャネルを介してレシーバ及びデパケタイザ４１４に送信し、レシーバ及びデパケタイザ４１４は、読み出しデータ、タグ及びメタデータを含む様々なフィールドを抽出する。ＣＲＣ生成器４４０は、読み出しデータを受信して６ビットのＣＲＣを生成し、これにより比較器４５０の第１の入力が提供される。レシーバ及びデパケタイザ４１４も、抽出したＣＲＣフィールドを、比較器４５０の第２の入力に送信する。比較器４５０は、２つのＣＲＣ値を比較して、ＭＣＡエラー信号をシステム管理ネットワーク（ＳＭＮ）に提供する。ＭＣＡエラーは、図示されていないが、ソフトウェアのエラーを報告するための適切な割り込みを生成するシステム管理ユニット（ＳＭＵ）により、最終的に受信される。

上記で参照された実施形態では、リプレイキュー３３０も、リンクＥＣＣ及びＣＲＣの両方の結果にアクセスし、パリティエラー又はＣＲＣエラーに応じて、コマンドをリプレイするか否かを決定する。

図５は、従来技術で知られているリンク完全性チェックをサポートするＮＶＤＩＭＭ－Ｐ規格案のデータパケットフォーマットを示す図である。ＮＶＤＩＭＭ－Ｐは、規格で定義されるいくつかのコマンドをサポートする。コマンドのうちいくつかは、データ転送、すなわち読み出し及び書き込みに関連しており、ＮＶＤＩＭＭ－Ｐプロトコルは、リンクＥＣＣをサポートして、データ及び関連メタデータをデータバス上のランダムエラーから保護する。メモリコントローラは、既存のＤＤＲ４アドレス及びコマンド信号にマッピングされたアドレス及びコマンド信号を使用して各コマンドを送信し、このフォーマットにＤＤＲ４デバイスとの互換性を持たせ、上記の図２で示すように、ＤＤＲ４及びＮＶＤＩＭＭ－Ｐメモリの両方を有する異種バス（heterogeneous bus）を有効化する。データの転送は、データ転送コマンドにより、又は、データ転送コマンドに応じて生成されたデータパケットで実行される。ＮＶＤＩＭＭ－Ｐシステムは、ＸＷＲＩＴＥ（トランザクション書き込み）又はＰＷＲＩＴＥ（パーシステント書き込み）パケット５１０、ＳＥＮＤ（送信）応答パケット５２０、及び、ＳＲＥＡＤ（投機的読み出し）応答パケット５３０の３つのデータパケットフォーマットをサポートする。

４つの連続した単位間隔（ＵＩ）に１つのデータ要素の書き込みデータを含むＸＷＲＩＴＥ又はＰＷＲＩＴＥパケット５１０が、メモリコントローラからＮＶＤＩＭＭ－Ｐへ６４ビットのデータチャネルＤＱ０～ＤＱ６３を介して送信される。従って、２つの２５６ビットの書き込みデータワードＷＲＩＴＥ ＤＡＴＡ０及びＷＲＩＴＥ ＤＡＴＡ１が、単一のＸＷＲＩＴＥ又はＰＷＲＩＴＥパケット中に転送される。ＸＷＲＩＴＥ又はＰＷＲＩＴＥパケットは、８つのチェックビットＣＢ０～ＣＢ７からなるチェックビット（ＣＢ）も含み、これは、パケットに関するメタデータの転送に使用され、「ＵＳＥＲ（ユーザ）」は任意のユーザ定義データを示し、「ＰＯＩＳＯＮ（ポイゾン）」はデータの完全性に関するメタデータを示す。図５に示すように、ＸＷＲＩＴＥ及びＰＷＲＩＴＥコマンドは、書き込みデータに付随するパケットのＵＩ毎に、ＣＢ０～ＣＢ５チャネルで６ビットのＥＣＣデータを提供する。「ＲＦＵ」とラベル付けされたいくつかの予約ビットも存在する。

ＳＥＮＤ応答パケット５２０は、ＳＥＮＤパケットがコントローラから送信された後に決定論的な時間量でＮＶＤＩＭＭ－Ｐにより返されるデータを含む。メモリコントローラは、事前にＸＲＥＡＤ（トランザクション読み出し）コマンドを発行して、ＮＶＤＩＭＭ－Ｐがデータを送信する準備ができていることを示す応答準備完了信号をＮＶＤＩＭＭ－Ｐから受信した後に、ＳＥＮＤコマンドを発行する。ＮＶＤＩＭＭ－Ｐは、ＸＲＥＡＤパケットの受信後に、要求されたデータをＤＲＡＭ内で利用可能にし、応答準備完了信号をアクティベートするので、又は、ＳＥＮＤコマンドによりアクセス完了にされ得る前に、低速不揮発性メモリからデータをフェッチしてＤＲＡＭ又はバッファに配置する必要があるので、ＸＲＥＡＤコマンドのアクセスレイテンシは非決定論的である。ＳＥＮＤ応答パケット５２０は、６４ビットのデータチャネルＤＱ０～ＤＱ６３を有し、これは、４つの連続した単位間隔（ＵＩ）に１つのデータ要素の読み出しデータを含む。従って、２つの２５６ビット読み出しデータワードＲＥＡＤ ＤＡＴＡ０及びＲＥＡＤ ＤＡＴＡ１が、単一のＳＥＮＤ応答パケット中に転送される。ＳＥＮＤ応答パケット５２０は、ＣＢ０～ＣＢ７を使用して、パケットに関するメタデータを転送し、これは、図５に示す特定のＵＩの間に各々のＣＢチャネルに含まれるＵＳＥＲビットと、ＮＶＤＩＭＭ－Ｐから返されたＰＯＩＳＯＮビットと、クレジット閾値を示すＣＴＨビットと、ＳＥＮＤ応答パケット５２０のシーケンス番号、すなわちＴＡＧ（タグ）を示す読み出し識別子ＲＩＤ［０：７］と、を含む。また、ＳＥＮＤ応答パケット５２０は、書き込みデータに付随するトランザクションのＵＩ毎に、ＣＢ０～ＣＢ５チャネルで６ビットのＥＣＣデータを提供する。

ＳＲＥＡＤ応答パケット５３０は、メモリコントローラがＳＲＥＡＤパケットをＮＶＤＩＭＭ－Ｐに送信した後、決定論的時間に返されるデータを含む。次に、ＮＶＤＩＭＭ－Ｐバッファは、要求されたデータがＮＶＤＩＭＭ－Ｐバッファ又はＲＡＭキャッシュにある場合、ＳＲＥＡＤ応答パケットを送信する。ＳＲＥＡＤに対応するデータがＮＶＤＩＭＭ－Ｐバッファ又はＤＲＡＭキャッシュで利用可能である場合、ＮＶＤＩＭＭ－Ｐは、ＤＱバス上の有効なデータ及び示される他のデータを含む有効ＳＲＥＡＤ応答パケットを転送する。ＳＲＥＡＤに対応するデータがＮＶＤＩＭＭ－Ｐバッファ又はＤＲＡＭキャッシュで利用可能ではない場合、ＮＶＤＩＭＭ－Ｐは、メタデータビット「Ｄ＿ＶＡＬＩＤ」＝０を有する無効応答パケットを送信し、ＲＥＡＤ ＤＡＴＡ０及びＲＥＡＤ ＤＡＴＡ１が無効である。ＮＶＤＩＭＭ－Ｐは、要求されるデータが利用可能である場合、ＲＤ＿ＲＤＹ信号を提供することにより、ＳＲＥＡＤコマンドに対し、ＸＲＥＡＤであるかのように応答する。ＳＲＥＡＤ応答パケット５３０は、ＳＥＮＤ応答パケット５２０と同様である。データが利用可能である場合、ＳＲＥＡＤ応答パケット５３０も６４ビットのデータチャネルＤＱ０～ＤＱ６３を有し、これは、４つの連続した単位間隔（ＵＩ）に１つのデータ要素の読み出しデータを含む。従って、２つの２５６ビット読み出しデータワードＲＥＡＤ ＤＡＴＡ０及びＲＥＡＤ ＤＡＴＡ１が、単一のＳＲＥＡＤ応答パケット中に転送される。ＳＲＥＡＤ応答パケット５３０は、ＣＢ０～ＣＢ７を使用して、パケットに関するメタデータを転送し、これは、図５に示す特定のＵＩの間に各々のＣＢチャネルに含まれるＵＳＥＲビットと、ＮＶＤＩＭＭ－Ｐから返されたＰＯＩＳＯＮビットと、クレジット閾値を示すＣＴＨビットと、メタデータビットＤ＿ＶＡＬＩＤ＝１と、を含む。ＳＲＥＡＤ応答パケット５３０も、書き込みデータに付随するトランザクションのＵＩ毎に、ＣＢ０～ＣＢ５チャネルで６ビットのＥＣＣデータを提供する。

ＮＶＤＩＭＭ－Ｐ通信プロトコルは、規格案で動作が説明される他のいくつかのコマンドもサポートする。これらのコマンドの動作は、本開示と関連がないため、これ以上説明しない。

図６は、いくつかの実施形態による、エンドツーエンドのデータ完全性チェックをサポートするＮＶＤＩＭＭ－Ｐメモリのデータパケットフォーマット６００を示す図である。データパケットフォーマット６００は、ＸＷＲＩＴＥ又はＰＷＲＩＴＥパケット６１０と、ＳＥＮＤ応答パケット６２０と、ＳＲＥＡＤ応答パケット６３０と、を含む。これらのパケットフォーマットは、１つの例外を除いて、ＸＷＲＩＴＥ又はＰＷＲＩＴＥパケット５１０と、ＳＥＮＤ応答パケット５２０と、ＳＲＥＡＤ応答パケット５３０と、にそれぞれ対応する。いくつかの実施形態によれば、ＵＳＥＲビットは、エンドツーエンド完全性チェックをサポートする。「オプションＢ」の符号化に利用可能な６つのＵＳＥＲビットが存在し、これらを使用して、２^６＝６４の値を有するＣＲＣが格納され得る。一実施形態によれば、メモリコントローラ３００は、次の多項式を使用して、６ビットのＣＲＣを生成する。
０ｘ３３＝ｘ^６＋ｘ^５＋ｘ^２＋ｘ＋１ ［１］
他の多項式も可能であることは明らかであろう。さらに、ＮＶＤＩＭＭ－Ｐ規格（又は、他の類似規格）の異なるバージョンが将来開発され、関連パケットによりさらに多くのＵＳＥＲビットが利用可能になれば、追加のビットを利用する異なるＣＲＣコードをサポートすることができる。

図７は、いくつかの実施形態による、メモリコントローラ及びパーシステントメモリのさらなる詳細を示す図２のデータ処理システムの一部７００のブロック図である。図７では、メモリコントローラは、例えばＰＯＩＳＯＮビット及び／又はＡＤＤＲＥＳＳビットを含むフレームの他のコンポーネントを使用して、ＣＲＣ及びデータ［５１１：０］を生成する。

部分７００は、図４の部分４００と同様であるが、ＥＣＣ及びＣＲＣ生成回路３４４のＣＲＣ生成器７１０と、パケタイザ及びドライバ７２２と、ＥＣＣ及びＣＲＣチェック回路３４２のＣＲＣ生成器７３０と、ＤＦＩバスを介してメモリコントローラに接続されたＰＨＹ７４０と、を含む点で異なる。部分７００では、ＣＲＣ生成器７１０は、書き込みデータ［５１１：０］を受信するための第１の入力と、ＡＤＤ［３９：０］を受信するための第２の入力と、コマンド及びメタデータを受信するための第３の入力と、パケタイザ及びドライバ７２２に接続された出力と、を有する。パケタイザ及びドライバ７２２は、ＮＶＤＩＭＭ－Ｐ規格案で定義されるＸＷＲＩＴＥ又はＰＷＲＩＴＥパケット６１０等の書き込みパケットを形成するが、書き込みデータ［５１１：０］、ＡＤＤ［３９：０］、並びに、コマンド及びメタデータを使用して、ＣＲＣを生成する。パケタイザ及びドライバ７２２は、そのように生成されたＣＲＣを、上述したようにＸＷＲＩＴＥ又はＰＷＲＩＴＥパケット６１０のＵＳＥＲビットに配置する。ＰＨＹ７４０は、ＤＦＩ規格に従ってパケタイザ及びドライバ７２２からフォーマットされたパケットを受信し、それを異種ＤＩＭＭチャネル２３２に送る。

ＮＶＤＩＭＭ－Ｐバッファ４２２は、６ビットのＣＲＣを有するユーザビットを含むＸＷＲＩＴＥ又はＰＷＲＩＴＥパケット６１０を受信して、それを必要に応じて内部バッファであるＤＲＡＭ４２４又はパーシステントストレージ４２６に格納する。ＮＶＤＩＭＭ－Ｐバッファ４２２は、上述したプロトコルに従って、コマンドに応じてＳＥＮＤ応答パケット６２０又はＳＲＥＡＤ応答パケット６３０を生成する。ＮＶＤＩＭＭ－Ｐバッファ４２２は、場合によっては内部バッファであるＤＲＡＭ４２４又はパーシステントストレージ４２６から取得した６ビットのＣＲＣを有する格納されたユーザビットを、上述したように適切なビットチャネル及びＵＩに配置し、異種バスを介してそれらを送信する。

ＰＨＹ７４０は、ＤＦＩプロトコルに従って、ＳＥＮＤ応答パケット及びＳＲＥＡＤ応答パケットを受信し、それらをメモリコントローラ３００に送信する。次に、レシーバ及びデパケタイザ７２４は、メタデータ、タグ／ＲＩＤ［０：７］、及び、読み出しデータを分離し、それらを残りのキュー及びＮＶＤＩＭＭ－Ｐシーケンサ３１４に提供する。次に、キュー及びＮＶＤＩＭＭ－Ｐシーケンサ３１４は、タグ／ＲＩＤ［０：７］に対応するアドレスをＣＲＣ生成器７３０に送信する。部分７００では、ＣＲＣ生成器７３０は、読み出しデータ［５１１：０］を受信するための第１の入力と、ＡＤＤ［３９：０］を受信するための第２の入力と、コマンド及びメタデータ（ＣＯＭＭＡＮＤ ＡＮＤ ＭＥＴＡＤＡＴＡ）を受信するための第３の入力と、比較器４５０の第１の入力に接続された出力と、を有する。図示した実施形態では、ＣＲＣの生成に使用されるコマンド及びメタデータビットは、少なくともポイズン（ＰＯＩＳＯＮ）ビットを含む。

ＮＶＤＩＭＭ－Ｐ規格案によれば、データプロセッサ２１０上のメモリコントローラとＮＶＤＩＭＭ－Ｐ２３８との間におけるＣＲＣビットを含むトランザクションは、「リンクＥＣＣ」により保護される。リンクＥＣＣは、メモリバスを介したメモリコントローラとＮＶＤＩＭＭ－Ｐとの間のデータ転送のデータ完全性を保証する。既知のＥＣＣメカニズムによれば、リンクＥＣＣは、ランダムエラー又は一時エラーにより生じるリンク上のデータ破損から保護される。保護は、使用されるＥＣＣコードによって異なる。ＥＣＣにより、例えばマルチビットエラー検出を伴うシングルビットエラー訂正が可能となり得る。訂正不可能なエラーの検出に応じて、メモリコントローラは、一時エラー又はランダムエラーが持続しないように、トランザクションをリプレイすることができ、また、訂正可能なエラー及び訂正不可能なエラーの両方をオペレーティングシステムに報告し得る。

リンクＥＣＣは、シングルビット訂正やリンクリプレイによりいくつかのエラーを訂正することができるが、マルチビットエラーは、ＥＣＣメカニズムだけでは訂正することができない。さらに、ＥＣＣメカニズムは、ＮＶＤＩＭＭ－Ｐ上のメモリ、すなわちＤＤＲ４ ＤＲＡＭ等の通常の高密度ＤＲＡＭ、又は、様々なタイプのうち任意のＮＶＤＩＭＭ等のパーシステントメモリにおいて、シングルビット障害等のようにＤＩＭＭで起こるエラーを防ぐことができない。ＥＣＣは格納されないが、読み出し時にＮＶＤＩＭＭ－Ｐにより生成され、受信した読み出しデータに基づいてメモリコントローラによりチェックされる。同様に、書き込みサイクルでは、ＥＣＣは、メモリコントローラにより生成及び送信され、ＮＶＤＩＭＭ－Ｐによりチェックされる。従って、ＤＩＭＭにはデータのエンドツーエンド保護が存在しない。

しかし、本明細書で開示される様々な実施形態によれば、メモリコントローラは、ＤＩＭＭに格納された利用可能なメタデータビットを活用して、リンクＥＣＣメカニズムと完全に互換性があるエンドツーエンド完全性チェックを実施する。具体的には、メカニズムは、ユーザビットとして知られるＪＥＤＥＣプロトコルで定義されていない利用可能なビットを活用して、このチェックを行う。ユーザビットの数は、かなり限定されている。例えば、「オプションＡ」の符号化は、４つのユーザビットのみを指定するが、「オプションＢ」の符号化は、６つのユーザビットを指定する。いくつかの実施形態によれば、メモリコントローラは、６４バイトのデータ全てに基づく６ビットのＣＲＣコードを生成し、書き込み時にＣＲＣコードをユーザビットとして送信する。ＮＶＤＩＭＭ－Ｐは、場合によっては、ＮＶＤＩＭＭ－Ｐバッファ、ＤＲＡＭキャッシュ又はパーシステントストレージにユーザビットを格納する。他の実施形態によれば、メモリコントローラは、６４バイトのデータ全て、アドレス、及び、メタデータの一部又は全てに基づく６ビットのＣＲＣを生成し、書き込み時に、これらのビットで生成されたＣＲＣコードをユーザビットとして送信する。ＮＶＤＩＭＭ－Ｐは、ユーザビットをアレイに格納し、読み出し時にそれらをＳＥＮＤデータパケット又はＳＲＥＡＤデータパケットで返す。メモリコントローラは、ＣＲＣを生成しチェックする追加のハードウェアを含み、ユーザビットを格納する以外にＮＶＤＩＭＭ－Ｐを変更する必要がない。メモリコントローラは、リンクＥＣＣを生成して、ユーザ／ＣＲＣビットを含むパケットのビット全てをチェックすることに留意されたい。

従って、本明細書で説明するメモリコントローラ及びデータ処理システムは、ＮＶＤＩＭＭ－Ｐデバイスに格納され、対応するデータが後で読み出される時の比較に利用可能な限定された数のユーザビットを活用することにより、データ完全性チェックの対象範囲を拡大して、エンドツーエンドチェックを提供する。チェックメカニズムは、シングルビットエラー及びマルチビットエラーを検出できる６ビットのＣＲＣコードを使用する。さらに、このチェックメカニズムは、既存のリンクＥＣＣと共存できるが、利用可能なビット、オプションＢフレームフォーマットのユーザビットを活用して、エンドツーエンドデータ完全性チェックを追加することにより、より堅牢でエラーのないシステムを提供する。従って、リンクＥＣＣ及びＣＲＣチェックメカニズムが共存し、システムの信頼性を向上させる重複的且つ補完的な保護メカニズムのセットを提供する。

様々な実施形態では、データパケットの異なる部分を使用して、ＣＲＣが生成され得る。一実施形態では、データのみが使用される。別の実施形態では、例えばポイズンビット及び／又はアドレスを含むパケットの他のビットを使用して、ＣＲＣ及びデータ［５１１：０］が生成され得る。さらに、ＮＶＤＩＭＭ－Ｐ規格の異なるバージョンが将来開発され、関連パケットによりさらに多くのユーザビットが利用可能になれば、異なるＣＲＣコードをサポートすることができる。例えば、将来のバージョンで１６ユーザビットが提供される場合、上述したシステムでは、６ビットのＣＲＣの代わりに１６ビットのＣＲＣを使用することができる。また、メモリコントローラ及びデータプロセッサは、ＣＲＣエラーに応じて様々な訂正アクションを取り得る。ＣＲＣエラーはリンクＥＣＣエラーもキャプチャするため、これらのアクションは、さらなるアクションのためにオペレーティングシステムにエラーを報告すること又は動作をリプレイすることを含む。

図３のメモリコントローラ３００又はその任意の部分は、データベース形態のコンピュータアクセス可能データ構造、又は、プログラムにより読み出し可能であり、集積回路を製造するのに直接的若しくは間接的に使用可能な他のデータ構造によって、記述又は表され得る。例えば、このデータ構造は、Ｖｅｒｉｌｏｇ又はＶＨＤＬ等の高次設計言語（ＨＤＬ）によるハードウェア機能の動作レベル記述又はレジスタ転送レベル（ＲＴＬ）記述であってもよい。記述は、記述を合成して、合成ライブラリからゲートのリストを含むネットリストを生成し得る合成ツールによって、読み出され得る。ネットリストは、集積回路を含むハードウェアの機能を表すゲートのセットを含む。次に、ネットリストは、マスクに適用される幾何学形状を記述するデータセットを生成するように、配置及びルーティングされ得る。その後、集積回路を製造するために、様々な半導体製造ステップにおいてマスクが使用され得る。或いは、コンピュータアクセス可能記憶媒体上のデータベースは、必要に応じてネットリスト（合成ライブラリの有無にかかわらず）若しくははデータセット、或いはグラフィックデータシステム（ＧＤＳ）ＩＩデータであってもよい。

特定の実施形態が説明されているが、これらの実施形態に対する様々な変更が当業者には明らかであろう。従って、添付の特許請求の範囲によって、開示された実施形態の範囲に入る、開示された実施形態の全ての変更をカバーすることが意図される。

Claims (15)

1. メモリコントローラを備えたデータプロセッサであって、
   前記メモリコントローラは、
   復号化されたコマンドを格納してディスパッチするためにメモリチャネルに接続されたコマンドキューと、
   前記コマンドキューに接続され、所定の基準に従って前記コマンドキューからコマンドを選択するためのアービタと、
   書き込み要求のデータに応じて、第１のタイプのエラーコードを生成するための第１のエラーコード生成回路と、
   前記書き込み要求に対して、前記第１のタイプのエラーコードとは異なる第２のタイプのエラーコードを生成するための第２のエラーコード生成回路と、
   前記アービタと、前記第１のエラーコード生成回路と、前記第２のエラーコード生成回路と、に接続され、書き込みコマンドをインターフェースに提供するためのキューであって、前記書き込みコマンドは、前記データと、前記第１のタイプのエラーコードと、前記第２のタイプのエラーコードと、を含む、キューと、を備える、
   データプロセッサ。
2. 前記メモリコントローラは、
   前記コマンドキューに接続された第１のポートと、前記メモリチャネルに接続された第２のポートと、を有するパケタイザ及びドライバを備え、
   前記パケタイザ及びドライバは、
   前記第１のタイプのエラーコードを書き込みデータパケットの所定のエラー訂正コード（ＥＣＣ）フィールドに提供し、前記第２のタイプのエラーコードのビットを前記書き込みデータパケットの所定のユーザデータフィールドの対応するビットに提供する、
   請求項１のデータプロセッサ。
3. 前記第２のエラーコード生成回路は、前記書き込み要求の前記データ及びアドレスを使用して、前記第２のタイプのエラーコードを生成する、
   請求項１のデータプロセッサ。
4. 前記第２のエラーコード生成回路は、前記書き込み要求のメタデータを使用して、前記第２のタイプのエラーコードを生成する、
   請求項１のデータプロセッサ。
5. 前記第２のエラーコード生成回路は、前記メタデータのポイズンビットに応じて、前記第２のタイプのエラーコードを生成する、
   請求項４のデータプロセッサ。
6. 前記メモリチャネルは、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）と、パーシステントストレージを備えた不揮発性デュアルインラインメモリモジュール（ＮＶＤＩＭＭ－Ｐ）と、にインターフェースするように構成された異種メモリチャネルであり、
   前記メモリコントローラは、メモリアクセス要求を受信するための入力と、前記メモリアクセス要求に応じて前記復号化されたコマンドを提供するための出力と、を有する復号器を備え、前記復号化されたコマンドの各々は、前記メモリアクセス要求が前記ＮＶＤＩＭＭ－Ｐへの要求であるか否かを示す復号化された信号を含む、
   請求項１のデータプロセッサ。
7. メモリチャネルと、
   前記メモリチャネルに接続されたメモリと、
   前記メモリチャネルに接続され、パケット構造を使用して前記メモリチャネルを介して前記メモリにアクセスするように構成されたデータプロセッサであって、前記パケット構造は、複数のコマンドを定義し、対応するアドレスビットと、データビットと、ユーザビットと、を有し、前記データプロセッサは、第１のタイプのエラーコードを使用して前記メモリチャネルを介して前記メモリと通信する、データプロセッサと、
   を備えるデータ処理システムであって、
   前記データプロセッサは、書き込みアクセス要求に応じて第２のタイプのエラーコードを計算し、前記第２のタイプのエラーコードの各ビットを前記ユーザビットの対応するビットとして加え、前記第２のタイプのエラーコードは、前記第１のタイプのエラーコードとは異なり、
   前記メモリは、書き込みコマンドに応じて前記ユーザビットを前記メモリに格納し、読み出しコマンドに応じて、前記ユーザビットを読み出し応答パケットで前記データプロセッサに転送する、
   データ処理システム。
8. 前記データプロセッサは、メモリコントローラを備え、
   前記メモリコントローラは、
   前記メモリチャネルに接続され、インターフェースからデータ応答を受信するためのキューであって、前記データ応答は、読み出しデータと、対応する第１のタイプのエラーコードと、前記第１のタイプのエラーコードとは異なる対応する第２のタイプのエラーコードと、を含む、キューと、
   前記読み出し応答の前記読み出しデータに応じて前記第１のタイプのエラーコードを生成し、前記第１のタイプのエラーコードと、前記メモリチャネルから受信した第１のエラーコードとを比較し、前記比較に応じて第１のタイプのエラー信号を選択的に生成するための第１のエラーコードチェック回路と、
   前記読み出し応答の前記読み出しデータに応じて前記第２のタイプのエラーコードを生成し、前記第２のタイプのエラーコードと、前記メモリチャネルから受信した前記読み出し応答パケット内の第２のエラーコードとを比較し、前記比較に応じて第２のタイプのエラー信号を選択的に生成するための第２のエラーコードチェック回路と、を備える、
   請求項７のデータ処理システム。
9. 前記インターフェースに接続された第１のポートと、前記メモリチャネルに接続されるように構成された第２のポートと、を有する物理インターフェース回路（ＰＨＹ）であって、前記読み出し応答パケットの所定のデータ部分から前記読み出しデータを抽出し、前記読み出し応答パケットの所定のユーザデータフィールドから前記第２のタイプのエラーコードを抽出するためのレシーバ及びデパケタイザを備える、ＰＨＹをさらに備える、
   請求項８のデータ処理システム。
10. 前記メモリは、パーシステントストレージを有する不揮発性デュアルインラインメモリモジュール（ＮＶＤＩＭＭ－Ｐ）を備え、
    前記メモリチャネルは、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）及び前記ＮＶＤＩＭＭ－Ｐにインターフェースするように構成された異種メモリチャネルであり、
    前記メモリコントローラは、メモリアクセス要求を受信するための入力と、前記メモリアクセス要求に応じて復号化されたコマンドを提供するための出力と、を有する復号器を備え、
    前記復号化されたコマンドは、前記メモリアクセス要求が前記ＮＶＤＩＭＭ－Ｐへの要求であるか否かを示す復号化された信号を含む、
    請求項８のデータ処理システム。
11. データプロセッサからメモリチャネル上のメモリデバイスにデータを書き込む方法であって、
    前記データプロセッサのメモリコントローラが、書き込み要求を受信することと、
    前記メモリコントローラが、前記書き込み要求に従って、第１のタイプのエラーコードを生成することと、
    前記メモリコントローラが、前記書き込み要求に従って、前記第１のタイプのエラーコードとは異なる第２のタイプのエラーコードを生成することと、
    対応するアドレスビットと、対応するデータビットと、所定のエラー訂正コード（ＥＣＣ）フィールド内の前記第１のタイプのエラーコードの対応する第１のエラーコードビットと、所定のユーザビットフィールド内の前記第２のタイプのエラーコードの対応する第２のエラーコードビットと、を有する書き込みパケットを形成することと、
    前記書き込みパケットを、前記メモリチャネルを介して前記データプロセッサから前記メモリデバイスに転送することと、を含む、
    方法。
12. 前記書き込みパケットが前記メモリチャネルを介して正しく受信されたか否かを、前記第１のタイプのエラーコードを使用して判別し、前記書き込みパケットが前記メモリチャネルを介して正しく受信されなかった場合にエラー応答を提供することと、
    前記第２のタイプのエラーコードを前記メモリデバイスに格納することと、をさらに含む、
    請求項１１の方法。
13. 前記書き込み要求に従って、前記第１のタイプのエラーコードを生成することは、前記書き込み要求の書き込みアドレスと、書き込みデータと、所定のメタデータビットと、に従って前記第１のタイプのエラーコードを生成することを含む、
    請求項１１の方法。
14. 前記書き込みパケットを形成することは、
    前記メモリデバイスがパーシステントストレージを備える不揮発性デュアルインラインメモリモジュール（ＮＶＤＩＭＭ－Ｐ）である場合に、前記対応するアドレスビットと、前記対応するデータビットと、前記所定のＥＣＣフィールド内の前記対応する第１のエラーコードビットと、前記所定のユーザビットフィールド内の前記対応する第２のエラーコードビットと、を有する前記書き込みパケットを選択的に形成することを含む、
    請求項１１の方法。
15. 前記メモリデバイスから読み出し応答パケットを受信することと、
    前記読み出し応答パケットの読み出しデータに応じて前記第１のタイプのエラーコードを生成し、前記第１のタイプのエラーコードと、前記読み出し応答パケット内の第１のエラーコードとを比較し、前記比較に応じて第１のタイプのエラー信号を選択的に生成することと、
    前記読み出し応答パケットの前記読み出しデータ及びアドレスに応じて前記第２のタイプのエラーコードを生成し、前記第２のタイプのエラーコードと、前記読み出し応答パケット内の第２のエラーコードとを比較し、前記比較に応じて第２のタイプのエラー信号を選択的に生成することと、をさらに含む、
    請求項１１の方法。

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