JP2019053725A - 高帯域メモリシステム - Google Patents

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Abstract

【課題】論理回路を有する高帯域メモリ（ＨＢＭ）システムを提供する。【解決手段】第１インターフェース（１０８、１０９、１１０）を介してホスト装置１０１から第１命令語を受信し、第１命令語を、第２インターフェース１１１を介してＨＢＭ装置（１０５ａ〜１０５ｄ）に伝送されるＰＩＭ（Ｐｒｏｃｅｓｓｉｎｇ−Ｉｎ−Ｍｅｍｏｒｙ）命令語に変換する論理回路１０４を備える。第１命令語がホスト装置から受信された時点とＨＢＭシステム１００がホスト装置から他の命令語を受信する準備ができた時点との間の時間は、決定論的（ｄｅｔｅｒｍｉｎｉｓｔｉｃ）である。論理回路は、ホスト装置から第４命令語及び第５命令語を更に受信し、第５命令語は、第５命令語がホスト装置から受信された時点とＨＢＭシステムがホスト装置から他の命令語を受信する準備ができた時点との間の時間に関する、決定論的期間及び非決定論的期間を含む時間推定情報を要求する。【選択図】図１

Description

本発明は、高帯域メモリ（ＨＢＭ）システムに関し、より詳細には、ホスト装置とインターフェースするためのメモリ動作において、決定論的及び非決定論的処理を含む高帯域メモリシステムに関する。
ディープ神経網（Ｄｅｅｐ Ｎｅｕｒａｌ Ｎｅｔ）のような新しい応用プログラムは、膨大な計算及びメモリ機能を使用して他のデータセットを学習し、高い正確度で学習する。また、高性能コンピューティング（ＨＰＣ）、グラフィックアルゴリズムなどのような応用プログラムがデータ及び演算集約的に変わることによって、エネルギーの効率性と低遅延（ｌａｔｅｎｃｙ）が重要な特性となる。プロセッシングインメモリ（Ｐｒｏｃｅｓｓｉｎｇ Ｉｎ Ｍｅｍｏｒｙ：ＰＩＭ）は、ＤＲＡＭロジックダイ（ｌｏｇｉｃ ｄｉｅｓ）の複雑な作業をスケジューリングして低電力技術プロセスで追加コンピューティング機能を提供し、データのあるところにより近くＰＩＭを配置することによって、このような問題を解決する。
米国特許第６６２２２３５号明細書 米国特許第８３２１６２７号明細書 米国特許第９２０１７７７号明細書 米国特許第９６３３７４８号明細書 米国特許出願公開第２００８／０１６２８５５号明細書 米国特許出願公開第２０１６／０２１０１７４号明細書 米国特許出願公開第２０１６／０３７９６８６号明細書 米国特許出願公開第２０１７／０２２０４９９号明細書
ＰＡＴＴＮＡＩＫ， Ａｓｈｕｔｏｓｈ ｅｔ ａｌ．， 「Ｓｃｈｅｄｕｌｉｎｇ Ｔｅｃｈｎｉｑｕｅｓ ｆｏｒ ＧＰＵ Ａｒｃｈｉｔｅｃｔｕｒｅｓ ｗｉｔｈ Ｐｒｏｃｅｓｓｉｎｇ−Ｉｎ−Ｍｅｍｏｒｙ Ｃａｐａｂｉｌｉｔｉｅｓ」ＰＡＣＴ ’１６， Ｓｅｐｔｅｍｂｅｒ １１−１５， ２０１６， Ｈａｉｆａ， Ｉｓｒａｅｌ
本発明は、上記従来の問題点に鑑みてなされたものであって、本発明の目的は、ホスト装置とインターフェースするためのメモリ動作において、決定論的及び非決定論的処理を含む高帯域メモリシステムを提供することにある。
上記目的を達成するためになされた本発明の一態様による高帯域メモリ（ＨＢＭ）システムは、高帯域メモリ（ＨＢＭ）装置と、ホスト装置に連結された第１インターフェース及び前記ＨＢＭ装置に連結された第２インターフェースを含み、前記第１インターフェースを介して前記ホスト装置から第１命令語を受信し、前記受信された第１命令語を、前記第２インターフェースを介して前記ＨＢＭ装置に伝送される第１ＰＩＭ（Ｐｒｏｃｅｓｓｉｎｇ−Ｉｎ−Ｍｅｍｏｒｙ）命令語に変換する論理回路と、を備え、前記第１命令語が前記ホスト装置から受信された時点と前記ＨＢＭシステムが前記ホスト装置から他の命令語を受信する準備ができた時点との間の時間は、決定論的である。
前記第１ＰＩＭ命令語は、完了のための決定論的遅延を有し得る。前記論理回路は、前記第１インターフェースを介して前記ホスト装置から第２命令語を受信し、前記受信された第２命令語を、前記第２インターフェースを介して前記ＨＢＭ装置に伝送される第２ＰＩＭ命令語に変換し、前記第２ＰＩＭ命令語は、完了のための非決定論的遅延を有する。前記論理回路は、前記ホスト装置から受信された前記第１命令語に応答して前記ＨＢＭ装置を制御し、前記ＨＢＭ装置のチャンネルから少なくとも一つの選択されたバンクをプリチャージし得る。前記第２命令語が前記ホスト装置から前記論理回路によって受信された時点と前記ＨＢＭシステムが前記ホスト装置から他の命令語を受信する準備ができた時点との間の時間は、決定論的である。
上記目的を達成するためになされた本発明の他の態様による高帯域メモリ（ＨＢＭ）システムは、高帯域メモリ（ＨＢＭ）装置と、ホスト装置に連結された命令語／アドレスバス及びデータバスを含む第１インターフェース、前記ＨＢＭ装置に連結された第２インターフェース、及び前記ホスト装置に連結されたトランザクションバス（ｔｒａｎｓａｃｔｉｏｎ ｂｕｓ）を含み、前記第１インターフェースを介して前記ホスト装置から一つ以上の命令語を受信し、受信されたそれぞれの命令語を、前記第２インターフェースを介して前記ＨＢＭ装置に伝送される少なくとも一つの対応するＰＩＭ（Ｐｒｏｃｅｓｓｉｎｇ−Ｉｎ−Ｍｅｍｏｒｙ）命令語に変換する論理回路と、を備え、前記論理回路は、前記ホスト装置から前記ＨＢＭ装置内におけるＰＩＭ動作のための第１命令語を受信し、前記受信された第１命令語を前記ＨＢＭ装置に伝送される第１ＰＩＭ命令語に変換し、前記ホスト装置から前記第１命令語に続く第２命令語を更に受信し、前記第２命令語は、前記第２命令語が前記ホストから受信された時点と前記ＨＢＭシステムが前記ホスト装置から他の命令語を受信する準備ができた時点との間の時間に関する、決定論的期間及び非決定論的期間を含む時間推定情報を要求する。
前記第１ＰＩＭ命令語は、完了のための非決定論的遅延を有し得る。前記論理回路は、前記第１ＰＩＭ命令語の変換が完了した場合、前記トランザクションバスを介して前記ホスト装置に指示を伝送し得る。前記第１命令語に対応する第１命令語パケットは、前記ホスト装置からデータバスを介して前記論理回路で受信され、前記第１命令語が前記ホスト装置から受信された時点と前記ＨＢＭシステムが前記ホスト装置から他の命令語を受信する準備ができた時点との間の時間は、非決定論的であり得る。
本発明によると、ホスト装置とインターフェースするためのメモリ動作において、決定論的及び非決定論的処理を可能にする高帯域メモリシステム及びそのプロトコルを具現することができる。
一実施形態によるＨＢＭ＋システムの一例の一部の断面図である。 一実施形態による１段階ＨＢＭ＋プロトコル命令語の一例のタイミング図である。 一実施形態によるＰＩＭ＿ＣＭＤ命令語のコンテンツの一例の配置を示す図である。 一実施形態による２段階ＨＢＭ＋プロトコル命令語の一例の概略的タイミング図である。 一実施形態によるＰＩＭ動作がＨＢＭ＋装置内の単一のアドレスに向けられるか又は同一の行に向けられる１段階ＨＢＭ＋プロトコルＰＩＭ命令語の一例のタイミング図である。 一実施形態によるＰＩＭ動作が同一のチャンネルのバンク内で行われる１段階ＨＢＭ＋プロトコルＰＩＭ命令語の一例のタイミング図である。 一実施形態によるＰＩＭ動作が異なるチャンネルを介して行われる１段階ＨＢＭ＋プロトコルＰＩＭ命令語の一例のタイミング図である。 一実施形態によるＰＩＭ命令語が完了する時点でＨＢＭ＋スタックが時間の推定値を提供する２段階ＨＢＭ＋プロトコルＰＩＭ命令語の一例のタイミング図である。 一実施形態によるＰＩＭ命令語が完了する時点でＨＢＭ＋スタックがクレジット基盤指示を提供する２段階ＨＢＭ＋プロトコルＰＩＭ命令語の一例のタイミング図である。 一実施形態によるＰＩＭ命令語が完了する時点でＨＢＭ＋スタックがフィードバック基盤指示を提供する２段階ＨＢＭ＋プロトコルＰＩＭ命令語の一例のタイミング図である。
以下、本発明を実施するための形態の具体例を、図面を参照しながら詳細に説明する。発明の詳細な説明において、本発明の完全な理解を提供するために多数の特定の細部事項を説明する。しかし、当業者は開示された態様がこのような特定の細部事項無しで実施され得ることを理解するはずである。他の例において、公知された方法、手順、構成要素、及び回路は、ここに開示する主題を曖昧にしないために詳細に説明しない。
本明細書の全体に亘って「一実施形態」又は「実施形態」は、本実施形態に関連して説明する特定の特徴、構造、又は特性が本明細書に開示する少なくとも一つの実施形態に含まれるということを意味する。従って、本発明の全体に亘って「一実施形態において」又は「実施形態において」又は「一実施形態によって」（又は類似の意味を有する他の文句）という表現は、全てが必ずしも同一の実施形態を示すものではない。なお、特定のフィーチャー（ｆｅａｔｕｒｅ）、構造、又は特性は、一つ以上の実施形態において任意の適した方式に連結される。これに関連して、本明細書で使用するように、「例示的な」という単語は、「例示、実例、又は例示を提供する」ということを意味する。「例示的な」ものと本明細書に記載する任意の実施形態は、必ずしも他の実施形態よりも好ましく、且つ有利なものと解釈してはならない。更に、論議の文脈によって、単数は対応する複数の形態を含むことがあり、複数の用語は相応する単数の形態を含むことがある。本明細書に図示し、論議する多様な図面（構成要素も含む）は、単に例示的な目的のためのものであり、一定の比率で描かれるものではない。同様に、多様な波形及びタイミング図を、単に例示的な目的のために示す。例えば、一部の要素の寸法は、明確性のために他の要素に比べて誇張され得る。更に、適切なものとして考慮される場合、参照符号は、相応するか又は類似の要素を示すために図面の間で繰り返される。
本明細書で使用する用語は、単に特定の実施形態を説明するためのものであり、特許請求の範囲を限定するものではない。本明細書で使用する単数の形態「ａ」、「ａｎ」、及び「ｔｈｅ」は、文脈上別に指示しない限り、複数の形態を含むものとする。本明細書で使用する「〜含む」又は「含む〜」という用語は、明示する特徴、整数、段階、動作、要素、構成要素、又は構成要素の存在を示すが、存在を排除しないということが理解されるはずであり、或いは一つ以上の他の特徴、整数、段階、動作、構成要素、又はグループの追加を含む。本明細書で使用する「第一」、「第二」などの用語は、前に明示した名詞のラベルとして使用され、明示的に定義されない限り、全ての類型の順序（例えば、空間的、時間的、論理的など）を暗示しない。なお、同一且つ類似の機能を有する部品（ｐａｒｔｓ）、コンポーネント（ｃｏｍｐｏｎｅｎｔｓ）、ブロック、回路、ユニット、又はモジュールを示すために二つ以上の図面に亘って同一の参照番号を使用する。しかし、このような使用方法は、説明の簡素化及び論議の容易さのためだけに使用される。このような構成要素又はユニットの構成若しくは構造的細部事項が全ての実施形態に亘って同一であるということを意味しないか、或いは共通して参照する部品／モジュールが本明細書に開示する特徴の実施形態の教示を具現する唯一の方法であることを意味しない。
別に定義しない限り、本明細書で使用する全ての用語（技術用語及び科学用語を含む）は、本発明の技術分野における当業者が一般的に理解するものと同一の意味を有する。なお、一般的に使用される辞書で定義された用語と同一の用語は、関連技術の脈絡における意味に一致する意味を有するものと解釈すべきであり、理想的又は過度に形式的な意味として解釈されない限り、明示的にここに定義される。
本発明は、高帯域ＰＩＭ（本明細書では、ＰＩＭ（Ｐｒｏｃｅｓｓｉｎｇ−Ｉｎ−Ｍｅｍｏｒｙ）機能を支援する高帯域メモリ（ＨＢＭ）を「ＨＢＭ＋」若しくは単に「ＨＢＭ」と呼称する）システムのための準同期インターフェースプロトコルに関するものである。即ち、本発明は、ＨＢＭ＋システムとホスト装置との間のインターフェースとして、決定論的（ｄｅｔｅｒｍｉｎｉｓｔｉｃ）遅延（ｌａｔｅｎｃｙ）及び非決定論的（ｎｏｎ−ｄｅｔｅｒｍｉｎｉｓｔｉｃ）遅延の両方を含むのであり、従って、準同期式（ｑｕａｓｉ−ｓｙｎｃｈｒｏｎｏｕｓ）インターフェースプロトコルである。本明細書に開示する準同期プロトコルを用いる通信は、一つ以上のクロック信号に同期化されるが、ＰＩＭ動作のような特定の動作に関連する特定の遅延は、完了のための決定論的遅延又は非決定論的遅延を有する。決定論的遅延を決定するＰＩＭ動作は１段階ＨＢＭ＋プロトコルを使用して遂行されるが，非決定論的遅延を提供するＰＩＭ動作は２段階ＨＢＭ＋プロトコルを使用して遂行される。
図１は、一実施形態によるＨＢＭ＋システム１００の一例の一部の断面図である。ＨＢＭ＋システム１００は、ホスト装置１０１、インターポーザー（ｉｎｔｅｒｐｏｓｅｒ）１０２、及びＨＢＭ＋スタック（ｓｔａｃｋ）１０３を含む。ＨＢＭ＋スタック１０３は、ロジックダイ（ｄｉｅ）（又は論理回路）１０４、及び複数のＨＢＭ＋メモリ装置（１０５ａ〜１０５ｄ）を含む。ホスト装置１０１及びＨＢＭ＋スタック１０３は、インターポーザー１０２の上部表面に固定される。
一実施形態において、ホスト装置１０１は、中央処理装置（ＣＰＵ）、グラフィック処理装置（ＧＰＵ）、グラフィック加速器、又はＦＰＧＡ（Ｆｉｅｌｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ Ａｒｒａｙ）であるが、これに限定されるものではない。
ＨＢＭ＋メモリ装置１０５は、チャンネル当たり１６個のバンクを有する二つのチャンネルに分割される。また、一つ以上のＨＢＭ＋メモリ装置（１０５ａ〜１０５ｄ）は、従来の判読及び記録動作のようなＰＩＭ機能及び規則的なデータ貯蔵機能を含む。ＨＢＭ＋メモリ装置に提供されるＰＩＭ機能は、ホスト装置１０１によってより効率的に提供される。ロジックダイ１０４は、ＨＢＭ＋メモリデバイス１０５内のＰＩＭ機能を制御するためのロジック機能を含む。ＨＢＭ＋内部バス１１１は、ロジックダイ１０４をＨＢＭ＋メモリ装置１０５の各々に接続させる。ＨＢＭ＋内部バス１１１は、複数のアドレスライン、複数の命令語（コマンド）ライン、複数のデータライン、及び一つ以上の他の信号線を含む。４個のＨＢＭ＋メモリ装置１０５をＨＢＭ＋スタック１０３に示しているが、任意の数のＨＢＭ＋メモリ装置１０５がＨＢＭ＋スタック１０３を形成することはよく理解されるはずである。ＨＢＭ＋システム１００の一部のみを図１に示しているが、インターポーザー１０２の上部表面に取り付けられる追加的なＨＢＭ＋スタック１０３が有り得ることを理解すべきである。
インターポーザー１０２は、基板１０６の上部表面に固定される。基板１０６は、他の装置（図示せず）に電気接続を提供するために使用される端子１０７を含む。インターポーザー１０２は、ホスト装置１０１及びＨＢＭ＋スタック１０３に対する構造的基盤を提供する以外に、ホスト装置１０１とＨＢＭ＋スタック１０３との間の電気的連結を提供する。本実施形態において、インターポーザー１０２は、ホスト装置１０１とＨＢＭ＋スタック１０３との間に電気的に連結される命令語（コマンド）／アドレス（ＣＡ）バス１０８、データバス１０９、及びトランザクションバス１１０を含む。インターポーザー１０２は、図示していない追加的な電気的連結を含む。
ＣＡバス１０８、データバス１０９、及びトランザクションバス１１０のそれぞれは、複数のライン及び／又はビットを含む。本実施形態において、トランザクションバス１１０は、トランザクション応答信号（ＲＳＰ＿Ｒ）及びトランザクションエラー信号（ＲＳＰ＿Ｅ）を含む。ＣＡバス１０８、データバス１０９、及びトランザクションバス１１０は、ＨＢＭ＋システム１００内において同期式方式で動作する。即ち、ＣＡバス１０８、データバス１０９、及びトランザクションバス１１０は、一つ以上のクロック信号に同期して動作する。
本実施形態において、ＨＢＭ＋システム１００は、例えば命令語又はトランザクションの発行と応答出力との間のタイミングで、ホスト装置１０１とＨＢＭ＋スタック１０３との間で命令語及びデータを通信するための１段階ＨＢＭ＋プロトコルを含み、正規のデータ貯蔵機能及び／又はＰＩＭ機能に基づくか、或いはＨＢＭ＋スタック１０３が他の命令語又はトランザクションの準備をする時点は決定論的である。また、ＨＢＭ＋システム１１０は、例えば命令語又はトランザクションの発行と応答出力との間のタイミングで、ホスト装置１０１とＨＢＭ＋スタック１０３との間で命令語及びデータを通信するための２段階ＨＢＭ＋プロトコルを含み、正規のデータ貯蔵機能及び／又はＰＩＭ機能に基づくか、或いはＨＢＭ＋スタック１０３が他の命令語又はトランザクションの準備をする時点は非決定論的である。本明細書で使用する「準同期インターフェース（ｑｕａｓｉ−ｓｙｎｃｈｒｏｎｏｕｓ ｉｎｔｅｒｆａｃｅ）」という用語は、決定論的通信及び非決定論的通信又はトランザクションの両方を経て通過するインターフェースを意味する。
１段階ＨＢＭ＋プロトコルは、一般的にホスト装置１０１が結果を待たない比較的に規則的なデータ貯蔵及び簡単なＰＩＭ動作のためのものである。即ち、命令語の発行と応答出力との間の時間又は遅延は決定論的であるから、ホスト装置１０１は、命令語の発行と応答出力との間に他の動作を遂行する。代案として、ホスト装置１０１は、決定論的遅延の終端で、正規のトランザクションを再開するようにスケジューリングされる。一般的に簡単なＰＩＭ動作には、一つ又は二つのソース及び／又は対象アドレスが含まれ、ストライド媒介変数（ｐａｒａｍｅｔｅｒ）は含まれない。
２段階ＨＢＭ＋プロトコルは、一般的にホスト装置１０１が結果を要求する多数のソース及び／又は目的地アドレス、マトリックス動作、ストライドを含む動作のような、しかしこれに限定されないより複雑なＰＩＭ動作のためのものである。命令語の発行と応答出力との間の時間又は遅延は非決定論的であるから、ホスト装置１０１は、命令語の発行と応答出力との間、或いは命令語の発行とＨＢＭ＋スタック１０３が他の命令語又はトランザクションを受信する準備ができた時点との間に他の動作を遂行する。後述の表２は、ＨＢＭ＋ＰＩＭ命令語のカテゴリ及びタイミング推定の例を示す。
図２は、一実施形態による１段階ＨＢＭ＋プロトコル命令語の一例のタイミング図２００である。タイミング図２００は、縮尺通りではなく、単に例示的なＰＩＭ命令語に対する１段階（ｏｎｅ−ｓｔｅｐ）ＨＢＭ＋プロトコルの相対的なシーケンスを描写するものであることを理解すべきである。タイミング図２００は、一般的に特定のバスの単方向性又は両方向性を示すために異なるバスに関連する矢印を含む。特に、左側から右側に向かう矢印は、ホスト装置１０１からＨＢＭ＋スタック１０３に伝送される通信、トランザクション、又は信号を示す。一方、右側から左側に向かう矢印は、ＨＢＭ＋スタック１０３からホスト装置１０１に伝送される通信、トランザクション、又は信号を示す。本明細書に開示する全てのタイミング図において、ＨＢＭ＋内部バス１１１を介して発生するものとして示したトランザクション及び動作は、ＨＢＭ＋スタック１０３の外部の装置には見えない。
図２の２０１で、ホスト装置１０１はＣＡバス１０８を介してＰＩＭ＿ＣＨＲＧ命令語を発行する。ＰＩＭ＿ＣＨＲＧ命令語は、発行されるＰＩＭ＿ＣＭＤに対するバンク及びチャンネル識別情報を含む。ロジックダイ１０４は、ＰＩＭ＿ＣＨＲＧ命令語に応答して一つ以上の選択されたチャンネルの関連バンクをプリチャージし、一つ以上の選択されたチャンネルの関連バンクを固定（ｌｏｃｋ）して、ホスト装置１０１及び後続のＰＩＭ＿ＣＭＤに対する関連バンクの所有権を保証する。ＰＩＭ＿ＣＨＲＧ命令語の直後に、ホスト装置１０１は、２０２でＣＡバス１０８を介してＰＩＭ＿ＷＲ命令語を発行する。表１は、ＰＩＭ＿ＣＨＲＧ命令語及びＰＩＭ＿ＷＲ命令語に対する例示的な物理的信号パラメータを示す。
Figure 2019053725
表１には、現在のＪＥＤＥＣ ＨＢＭ標準に基づく一つのピンの識別例を上段に示す。「Ｈ」は高い論理電圧レベルを表し、「Ｌ」は低い論理電圧レベルを表す。「Ｘ」は「相関なし（ｄｏｎ’ｔ ｃａｒｅ）」の論理電圧レベルを表す。
図３は、一実施形態によるＰＩＭ＿ＣＭＤ命令語３００のコンテンツの一例の配置を示す図である。ＰＩＭ＿ＣＭＤは、実際のＰＩＭ命令語を含み、ＣＡバス１０８を介して伝送されるものとは対照的に、データバス１０９を介して伝送される。ロジックダイ１０４は、ＰＩＭ＿ＣＭＤをデコーディングし、ＰＩＭ＿ＣＭＤ命令に含まれるＰＩＭ動作を完了するために、ＨＢＭ＋スタック１０３内部の命令語を発行する。本実施形態において、全てのＰＩＭ命令語がＰＩＭ＿ＣＭＤの全てのフィールドを使用するものではないが、ＰＩＭ＿ＣＭＤは固定された大きさ又は長さを有する。
図３に示すように、ＰＩＭ＿ＣＭＤ命令語３００は、ＩＤフィールド３０１、動作フィールド３０２、ストライドフィールド３０３、フラッグフィールド３０４、範囲フィールド３０５、値フィールド３０６、番号フィールド３０７、ソースアドレス１フィールド３０８、ソースアドレス２フィールド３０９、目的地アドレス１フィールド３１０、目的地アドレス２フィールド３１１を含む。本実施形態において、ＩＤフィールド３０１は３ビットを含み、動作フィールド３０２は３ビットを含む。ストライドフィールド３０３は１６ビットを含む。フラッグフィールド３０４は２ビットを含み、範囲フィールド３０５は３２ビットを含む。値フィールド３０６は６４ビットを含む。番号フィールド３０７は８ビットを含む。ソースアドレス１フィールド３０８は３２ビットを含み、ソースアドレス２フィールド３０９は３２ビットを含む。目的地アドレス１フィールド３１０は３２ビットを含み、目的地アドレス２フィールド３１１は３２ビットを含む。その他、追加フィールド、フィールド配列、及びフィールドの大きさが追加され得る。
再び図２を参照すると、２０２でＣＡバス１０８を介して伝送されたＰＩＭ＿ＷＲ命令語は、２０３でデータバス１０９を介してＰＩＭ＿ＣＭＤを伝送するために使用される。一実施形態において、データバス１０９に示すＰＩＭ＿ＣＭＤ命令語は、ＣＡバス１０８上に示すＰＩＭ＿ＷＲ命令語に後続する。他の実施形態において、データバス１０９上に示すＰＩＭ＿ＣＭＤ命令語は、ＣＡバス１０８上に示すＰＩＭ＿ＷＲ命令と少なくとも部分的に同時で有る。
ＰＩＭ＿ＣＭＤに応答して、ロジックダイ１０４は、ＰＩＭ＿ＣＭＤに含まれるＰＩＭ動作に対するソースとなるデータを判読するために、ＨＢＭ＋内部バス１１１を介して２０４でソースリード命令語ＳＲＣ＿ＲＤを伝送する。この例において、ＰＩＭ動作（ＯＰ）は２０５で遂行される。ＰＩＭ動作の結果は、２０６でロジックダイ１０４により伝送されたＤＳＴ＿ＷＲ命令語を使用して目的地アドレスに記録される。２０７で、ＰＩＭ動作は完了し、ＨＢＭ＋スタック１０３は、ホスト装置１０１から追加の正規動作、ＰＩＭ動作、及び／又は他のトランザクションを受信する準備をする。
図２に示した１段階ＨＢＭ＋プロトコルのタイミングは決定論的であり、従って、２０２でＰＩＭ＿ＷＲ命令語が発行された時点と、ＨＢＭ＋スタック１０３がホスト装置１０１から他の命令語及び／又はトランザクションを受信する準備ができた（即ち、正規のトランザクションを再開する）時点との間の時間をｔＰＩＭ＿ＷＲで図２に示している。即ち、タイミングｔＰＩＭ＿ＷＲは、ＨＢＭ＋スタック１０３内の同一のチャンネル／バンクにホスト装置１０１によって新たな命令語又はトランザクションが発行される前の最小時間と見なされる。１段階ＨＢＭ＋プロトコルのタイミングが決定論的属性であることを示すために、図２に示した多様な命令語、トランザクション、及び応答の間の矢印を実線矢印で示している。なお、後述の図５及び図７は、それぞれ異なる決定論的タイミングシナリオに対するタイミング図を示す。
図４は、一実施形態による２段階ＨＢＭ＋プロトコル命令語の一例の概略的タイミング図４００である。タイミング図４００は、縮尺通りではなく、例示的なＰＩＭ命令語に対する２段階ＨＢＭ＋プロトコルの相対的なシーケンスを描写するものであることを理解すべきである。図２のタイミング図２００と同様に、図４に示すタイミング図４００は、一般的に特定のバスの単方向性又は両方向性を示すために異なるバスに関連する矢印を含む。
描画スペースを考慮して図４には示していないが、ホスト装置１０１は、ＣＡバス１０８を介してＰＩＭ＿ＣＨＲＧ命令語を送り出す。１段階ＨＢＭ＋プロトコルと同様に、ＰＩＭ＿ＣＨＲＧ命令語はバンクを含み、ＰＩＭ＿ＣＭＤに対するチャンネル識別情報が直ぐに発行される。ＰＩＭ＿ＧＨＲＧ命令語に応答して、ロジックダイ１０４は、一つ以上の選択されたチャンネルの関連バンクをプリチャージし、ＨＢＭ＋スタック１０３の全体を固定して、ホスト装置１０１に対するＨＢＭ＋スタック１０３の所有権を保証する。ＰＩＭ＿ＣＨＲＧ命令語（図示せず）の直後に、４０１で、ホスト装置１０１はＣＡバス１０８を介してＰＩＭ＿ＷＲ命令語を発行する。４０２で、ホスト装置１０１はデータバス１０９上にＰＩＭ＿ＣＭＤを発行する。
ＰＩＭ＿ＣＭＤに応答して、ロジックダイ１０４は、４０３でソースリード命令語（ＳＲＣ＿ＲＤ）をＨＢＭ＋内部バス１１１を介して伝送し、ＰＩＭ＿ＣＭＤに示す動作のためのソースデータを判読する。ＰＩＭ動作（ＯＰ）は４０４で遂行される。ＰＩＭ動作の結果は、４０５でＤＳＴ＿ＷＲ命令語を使用して目的地アドレスに記録される。図４に示す例示的なタイミングに対し、４０６で、ロジックダイ１０４は、トランザクションバス１１０を介して判読準備命令語（ＲＤ＿ＲＤＹ）をホスト装置１０１に伝送する。４０７で、ホスト装置１０１は、ＣＡバス１０８を介してリード命令語（ＲＤ）を伝送する。４０８で、ロジックダイ１０４は、リードデータ（ＲＤ＿Ｄａｔａ）を、データバス１０９を介して出力し、４０９で、ホスト装置１０１は、正規の動作及びトランザクションをもたらす。一部の２段階ＨＢＭ＋プロトコルＰＩＭ命令語に対し、判読準備命令語（ＲＤ＿ＲＤＹ）をホスト装置１０１に伝送する代わりに、ホスト装置１０１が中間で他の作業をスケジュールするために、ロジックダイ１０４は、ＰＩＭ動作がいつ完了するかに対する指示をホスト装置１０１に伝送する。そのような指示を伝送するロジックダイ１０４のいくつかの例示的なシナリオは、後述の図８及び図１０で説明する。
１段階ＨＢＭ＋プロトコルとは対照的に、２段階ＨＢＭ＋プロトコルは、ＰＩＭ動作（ＯＰ）が一般的に２段階ＨＢＭ＋プロトコルに対してより複雑でありＰＩＭ動作に応じて一定ではない時間を有するために、非決定論的タイミング特性を有する。例えば、１００×１００行列で遂行される転置行列のＰＩＭ演算は、ＰＩＭ転値演算が両方の場合で同一の演算であっても、１０×１０行列に対する同一の転置行列のＰＩＭ演算よりも長くかかる。２段階ＨＢＭ＋動作に関連するタイミングが一般的に非決定論的であることを示すために、図４の命令語と応答との間に示した矢印中の一部を太い点線の矢印で示している。例えば、４０１におけるＰＩＭ＿ＷＲ命令語と４０６におけるＲＤ＿ＲＤＹ応答との間の矢印と、４０６におけるＲＤ＿ＲＤＹ応答と４０７におけるＲＤ命令語との間の矢印は、２段階ＨＢＭ＋プロトコルの非決定論的性質を示すために太い点線矢印で示す。また、非決定論的特性を、４０４におけるＰＩＭ ＯＰと４０５におけるＤＳＴ＿ＷＲ応答との間の太い点線矢印で示す。
Figure 2019053725
ホスト装置１０１の観点において、例えば１段階ＨＢＭ＋プロトコルの決定論的特性は、ホスト基盤命令語スケジューリングプロトコルを提供するものと見なされる
図５は、一実施形態によるＰＩＭ動作がＨＢＭ＋装置内の単一のアドレスに向けられるか又は同一の行に向けられる１段階ＨＢＭ＋プロトコルＰＩＭ命令語の一例のタイミング図５００である。タイミング図５００は、縮尺通りではなく、単一のアドレスに向けられるか又はＨＢＭ＋メモリ装置内の同一の行に向けられる例示的なＰＩＭ動作に対する１段階ＨＢＭ＋プロトコルの相対的なシーケンスを描写するものであることを理解すべきである。
５０１で、ホスト装置１０１は、ＣＡバス１０８を介してＰＩＭ＿ＣＨＲＧ命令語を発行する。ＰＩＭ＿ＣＨＲＧ命令語は、直ぐに発行されるＰＩＭ＿ＣＭＤに対するバンク及びチャンネル識別情報を含む。ＰＩＭ＿ＣＨＲＧ命令語に応答して、ロジックダイ１０４は、一つ以上の選択されたチャンネルの関連バンクをプリチャージし、ＰＩＭ動作中、一つ以上の選択されたチャンネルの関連バンクを固定して、ホスト装置１０１に対する所有権を保証する。ＰＩＭ＿ＣＨＲＧ命令語の直後に、ホスト装置１０１は、５０２でＣＡバス１０８を介してＰＩＭ＿ＷＲ命令語を発行する。５０３で、ホスト装置１０１はデータバス１０９を介してＰＩＭ＿ＣＭＤを伝送する。この例では、ＰＩＭ＿ＣＭＤがＨＢＭ＋メモリ装置１０５内のメモリ位置の値を増加させる命令であると見なす。ＰＩＭ＿ＷＲ命令語とＰＩＭ＿ＣＭＤ命令語との間の時間遅延は、ｔＷＬであり、これはＰＩＭ＿ＷＲ命令語を送信してＰＩＭ＿ＣＭＤ命令語を送信する間に待機しなければならないライト時間の遅延である。ＰＩＭ＿ＣＭＤ命令語は、ＤＤＲ（Ｄｏｕｂｌｅ Ｄａｔａ Ｒａｔｅ） ＨＢＭメモリ装置に対してｔＢＬ／２のバースト長さの遅延を要する。
ロジックダイ１０４がＰＩＭ＿ＣＭＤをデコーディングして５０４でＨＢＭ＋内部バス１１１を介してＨＢＭ＋スタック１０３にＡＣＴ命令語を発行するまでｔＰＤの伝播遅延が存在する。選択された行に対する活性化遅延はｔＲＣＤである。５０５で、ロジックダイ１０４は、選択されたソースデータをロードするためにリード命令語（ＲＤ）を発行する。経路５２０に沿って選択されたデータをリードするまでの遅延はｔＲＬである。５０６で、選択されたソースデータは、ｔＢＬ／２の遅延で判読される。５０７で、ＰＩＭ動作（ＩＯＰ）はｔＩＯＰの遅延で遂行される。この例で、ＰＩＭ動作（ＩＯＰ）は、相対的に複雑でないＰＩＭ動作であるＨＢＭ＋メモリ装置１０５内のメモリ位置の値を増加させる。
図５の５３０で示す並列経路において、ロジックダイ１０４は、５０７におけるＰＩＭ命令語（ＩＯＰ）の終端でデータが再びメモリに記録されるため、ｔＲＴＷの遅延後、５０８でライト命令語（ＷＲ）を発行する。ライト命令語（ＷＲ）に関連する遅延はｔＷＬである。本実施形態において、ロジックダイ１０４は、５０９で結果データを記録（ＷＲ＿Ｄａｔａ）するためのタイミングが正確であるように、５０８でライト命令語（ＷＲ）を伝送するための適切な時間を決定する。
５０９で、ライト命令語（ＷＲ）に応答したＰＩＭ動作（ＩＯＰ）の結果は、ｔＢＬ／２のバースト長さの遅延でメモリに再び記録（ＷＲ＿Ｄａｔａ）される。再びメモリに記録された結果の復旧時間遅延はｔＷＲである。５１０で、ロジックダイ１０４は結果が記録された行に対するプリチャージ命令語（ＰＲＥ）を発行し、５１１で、ホスト装置１０１が追加のトランザクション及び／又は命令語をＨＢＭ＋スタック１０３に発行する前にｔＲＰのプリチャージ遅延が続く。
従って、ＰＩＭ動作がＨＢＭ＋メモリ装置１０５内の単一のアドレスに向けられるか又は同一の行に向けられるこのシナリオにおいて、５０２でＰＩＭ＿ＷＲ命令語が発行された時点と、５１１でホスト装置１０１からＨＢＭ＋スタック１０３が他の命令語及び／又はトランザクションを受信する準備ができた時との間の時間（ｔＰＩＭ＿ＷＲ）は、下記の数学式１の通りに決定される。
Figure 2019053725
ここで、図５に示した経路（５２０、５３０）の間の最大遅延は、ｔＰＩＭ＿ＷＲを定義するために使用される。経路５２０の遅延は（ｔＲＬ＋ｔＢＬ／２＋ｔＩＯＰ）である。一方、経路５３０の遅延は（ｔＲＴＷ＋ｔＷＬ）である。
ホスト基盤命令語スケジューリングプロトコルを提供するものと見なされるもう一つの１段階ＨＢＭ＋プロトコルシナリオを図６に示す。
図６は、一実施形態によるＰＩＭ動作が同一のチャンネルのバンク内で行われる１段階ＨＢＭ＋プロトコルＰＩＭ命令語の一例のタイミング図６００である。特に、タイミング図６００は、一定の縮尺ではなく、単に同一のチャンネルのバンクに向けられる例示的なＰＩＭ動作に対する１段階ＨＢＭ＋プロトコルの相対的なシーケンスを示すものであることを理解すべきである。
６０１で、ホスト装置１０１は、ＣＡバス１０８を介してＰＩＭ＿ＣＨＲＧ命令語を発行する。ＰＩＭ＿ＣＨＲＧ命令語は、直ぐに発行されるＰＩＭ＿ＣＭＤに対するバンク及びチャネル識別情報を含む。ＰＩＭ＿ＣＨＲＧ命令語に応答して、ロジックダイ１０４は、一つ以上の選択されたチャンネルの関連バンクをプリチャージし、ＰＩＭ動作中、一つ以上の選択されたチャンネルの関連バンクを固定して、ホスト装置１０１に対する所有権を保証する。ＰＩＭ＿ＣＨＲＧ命令語の直後に、ホスト装置１０１は、６０２でＣＡバス１０８を介してＰＩＭ＿ＷＲ命令語を発行する。６０３で、ホスト装置１０１はデータバス１０９を介してＰＩＭ＿ＣＭＤを伝送する。この例では、ＰＩＭ＿ＣＭＤが、メモリ位置Ｂを、位置Ａ及びＢがＨＢＭ＋メモリ装置１０５内の同一のチャンネル内のバンク内にあるメモリ位置Ａと同一になるように設定する命令語であるものと見なす。ＰＩＭ＿ＷＲ命令語とＰＩＭ＿ＣＭＤ命令語との間のライト時間遅延はｔＷＬである。ＰＩＭ＿ＣＭＤ命令語は、ＤＤＲ ＨＢＭメモリ装置に対してｔＢＬ／２のバースト遅延を要する。
６０３におけるＰＩＭ＿ＣＭＤに応答して、ロジックダイ１０４は、６０４でＨＢＭ＋内部バス１１１を介してＨＢＭ＋スタック１０３に活性化命令語（ＡＣＴ１）を伝送して第１ソースデータアドレス（即ち、位置Ａ）を活性化させる。ロジックダイ１０４がＰＩＭ＿ＣＭＤをデコーディングして６０４でＡＣＴ１命令語を発行するまでの伝播遅延はｔＰＤである。
第１並列経路６２０において、ロジックダイ１０４は、６０５で第２ソースデータアドレス（即ち、位置Ｂ）を活性化するために活性化命令語（ＡＣＴ２）を発行する。ＡＣＴ１命令語の発行とＡＣＴ２命令語の発行との間の遅延は、ｔＲＲＤ又はｔＲＣである。ＰＩＭ動作が、二つの互いに異なるバンクの間で進行する場合、遅延は（一般的に）ｔＲＲＤになる（ソースと目的地アドレスが同一のバンクグループ内にある二つの互いに異なるバンクの間にある場合に遅延はｔＲＲＤＬになるが、ソースと目的地アドレスが他のバンクにある二つの異なるバンクにある場合、遅延はｔＲＲＤＦである。）。ＰＩＭ動作が同一のバンク内にある場合、遅延はｔＲＣになる。この並列経路６２０において、ロジックダイ１０４が、６０６でライト命令語（ＷＲ２）を発行する前にｔＲＣＤの遅延が存在し、またライト命令語（ＷＲ２）に後続するｔＷＬの遅延が存在する。
第２並列経路６３０において、ロジックダイ１０４は、活性化命令語（ＡＣＴ１）に応答して、６０７でリード命令語（ＲＤ１）を発行する。活性化命令語（ＡＣＴ１）の後及びリード命令語（ＲＤ１）の前にｔＲＣＤの遅延がある。リード命令語（ＲＤ１）が発行された時間と６０８のリードデータ（ＲＤ＿Ｄａｔａ）の動作との間にはｔＲＬの遅延がある。データは、６０８でｔＢＬ／２のバースト長さの遅延で読み出される（ＲＤ＿Ｄａｔａ）。６０９でＰＩＭ動作（ＩＯＰ）はｔＩＯＰの遅延で遂行される。
ＰＩＭ動作（ＩＯＰ）で生成されたデータを記録するために、６１０でロジックダイ１０４がプリチャージ命令語（ＰＲＥ１）を発行するためのリード命令語（ＲＤ１）以降、ｔＲＴＷ−ｔＲＣＤの遅延が存在する。６１１で、６０６におけるライト命令語（ＷＲ２）に応答して、ＰＩＭ動作（ＩＯＰ）の結果はｔＢＬ／２の遅延でメモリに再び記録（ＷＲ＿Ｄａｔａ）される。再びメモリに記録された結果の復旧時間はｔＷＲである。６１２で、ロジックダイ１０４は、結果を復旧するために記録された行に対するプリチャージ命令語（ＰＲＥ２）を発行し、６１３で、ホスト装置１０１がＨＢＭ＋スタック１０３に追加のトランザクション及び／又は命令語を発行する前にｔＲＰの遅延が続く。
従って、ＰＩＭ動作が同一のチャンネル内のバンクに向けられるこのようなシナリオにおいて、６０２でＰＩＭ＿ＷＲ命令語が発行された時点と、ＨＢＭ＋スタック１０３が６１３でホスト装置１０１から他の命令語を受信する準備ができた時点との間の時間（ｔＰＩＭ＿ＷＲ）は、下記の数学式２の通りに決定される。
Figure 2019053725
ここで、図６に示した経路（６２０、６３０）の間の最大遅延は、ｔＰＩＭ＿ＷＲを定義するために使用される。経路６２０の遅延は（ｔＲＣＤ＋ｔＢＬ／２＋ｔＩＯＰ）である。一方、経路６３０の遅延は（ｔＲＲＤ＋ｔＲＣＤ＋ｔＷＬ）である。
ホスト基盤命令語スケジューリングプロトコルを提供するものと見なされるもう一つの１段階ＨＢＭ＋プロトコルシナリオを図７に示す。
図７は、一実施形態によるＰＩＭ動作が異なるチャンネルを介して行われる１段階ＨＢＭ＋プロトコルＰＩＭ命令語の一例のタイミング図７００である。特に、タイミング図７００は、縮尺通りではなく、異なるチャンネルに亘る例示的なＰＩＭ動作に対する１段階ＨＢＭ＋プロトコルの相対的なシーケンスを示すためのものであることを理解すべきである。
７０１で、ホスト装置１０１は、ＣＡバス１０８を介してＰＩＭ＿ＣＨＲＧ命令語を発行する。ＰＩＭ＿ＣＨＲＧ命令語は、直ぐに発行されるＰＩＭ＿ＣＭＤに対するバンク及びチャネル識別情報を含む。ＰＩＭ＿ＣＨＲＧ命令語に応答して、ロジックダイ１０４は、一つ以上の選択されたチャンネルの関連バンクをプリチャージし、ＰＩＭ動作中、一つ以上の選択されたチャンネルの関連バンクを固定して、ホスト装置１０１に対する関連バンクの所有権を保証する。ＰＩＭ＿ＣＨＲＧ命令語の直後に、ホスト装置１０１は、７０２でＣＡバス１０８を介してＰＩＭ＿ＷＲ命令語を発行する。７０３で、ホスト装置１０１はデータバス１０９を介してＰＩＭ＿ＣＭＤを伝送する。ＰＩＭ＿ＷＲ命令語とＰＩＭ＿ＣＭＤ命令語との間の時間遅延はｔＷＬであり、これはＰＩＭ＿ＷＲ命令語を送りＰＩＭ＿ＣＭＤ命令語を送る間に待機しなければならない時間である。ＰＩＭ＿ＣＤ命令語は、ＤＤＲ ＨＢＭメモリ装置に対してｔＢＬ／２のバースト長さの遅延を要する。
７０３におけるＰＩＭ＿ＣＭＤに応答して、ロジックダイ１０４は、７０４でＨＢＭ＋内部バス１１１を介してＨＢＭ＋スタック１０３に活性化命令語（ＡＣＴ１）を伝送する。７０４で、ロジックダイ１０４がＰＩＭ＿ＣＭＤをデコーディングしてＡＣＴ１命令語を発行するまでの時間の遅延はｔＰＤである。遅延ｔＲＣＤ後に、ロジックダイ１０４は７０５でリード命令語（ＲＤ１）を発行する。第１並列経路７２０において、７０６でｔＢＬ／２のバースト長さの遅延でデータが判読（ＲＤ＿Ｄａｔａ）される前にｔＲＬの遅延が存在する。７０７で、ＰＩＭ動作（ＩＯＰ）はｔＩＯＰの遅延で遂行される。ＰＩＭ動作（ＩＯＰ）で生成されたデータを記録するためのロジックダイ１０４が７０８でプリチャージ命令語（ＰＲＥ１）を発行するために、７０５のリード命令語（ＲＤ１）の以降に（ｔＲＴＷ−ｔＲＣＤ）遅延が存在する。
第２並列経路７３０において、ロジックダイ１０４は、７０９で活性化命令語（ＡＣＴ２）を発行する。ＰＩＭ動作が異なるチャンネルに亘って遂行される状況において、ロジックダイ１０４が活性化命令語（ＡＣＴ２）を発行する時点に制約はない。ロジックダイ１０４が、７１０でライト命令語（ＷＲ２）を発行する前にｔＲＣＤの遅延が存在する。７１１で、データが記録されるまでに（ＷＲ＿Ｄａｔａ）ライト命令語（ＷＲ２）が発行される時間の間にｔＷＬの遅延が存在する。７１１で、データはｔＢＬ／２のバースト長さの遅延で記録（ＷＲ＿Ｄａｔａ）される。ロジックダイ１０４が、７１２で復旧のために結果を記録した行に対してプリチャージ命令語（ＰＲＥ２）を発行する前にｔＷＲの遅延があり、７１３で、ホスト装置１０１が追加トランザクション及び／又は命令語をＨＢＭ＋スタック１０３に発行する前にｔＲＰの遅延が続く。
従って、ＰＩＭ動作が、他のチャンネルに亘るこのようなシナリオにおいて、７０２でＰＩＭ＿ＷＲ命令語が発行された時点と、ＨＢＭ＋スタック１０３が７１３でホスト装置１０１から他の命令語を受信する準備ができた時点との間の時間（ｔＰＩＭ＿ＷＲ）は、下記の数学式３に示される。
Figure 2019053725
なお、後述する図８〜図１０は、ＰＩＭ動作が、図５〜図７で考慮された１段階ＨＢＭ＋プロトコル命令語よりもより複雑な２段階ＨＢＭ＋プロトコルＰＩＭ命令語に対するタイミング図を示し、結果的に完了のための全体の非決定論的タイミングを有する。従って、一部の２段階ＨＢＭ＋プロトコルＰＩＭ命令語は、クライアント基盤命令語スケジューリングプロトコルを提供するものと見なされ、ＨＢＭ＋スタックは、ＰＩＭ命令語が２段階ＨＢＭ＋プロトコルＰＩＭ命令語のうちの一部の非決定論的特徴を説明するために完了する時点を通知する。これに関して、ロジックダイ１０４は、複雑なＰＩＭ命令語が完了する時間をホスト装置１０１に通知する。
一実施形態において、有効時間の指示は時間の推定を含む。他の実施形態において、有効時間の指示はクレジット基盤の値を含む。更に他の実施形態において、有効時間の指示は、ホスト装置にＰＩＭ動作が完了したか否かを知らせるために、ＨＢＭ＋スタックをいつポーリングするかに対する指示が与えられる再試行基盤のフィードバックを含む。ホスト装置１０１に提供されるＰＩＭ命令語が完了する時間に対する指示は、自動ログの内容、履歴統計情報、計算された推定値、進行中のトラフィック、最大ＰＩＭ作業範囲などに基づくか又はこれらから予測されるが、本発明は、これらに限定されるものではない。
後述する図８〜図１０のタイミング図に示す２段階ＨＢＭ＋プロトコルＰＩＭ命令語は、図１に示したトランザクションバス１１０を使用しない。その代わりに、図８〜図１０に示す２段階ＨＢＭ＋プロトコルＰＩＭ命令語は、ＣＡバス１０８、データバス１０９、及びＨＢＭ＋内部バス１１１を利用して、ＰＩＭ命令語が完了する有効時間の表示をホスト装置１０１に提供する。
図８は、一実施形態によるＰＩＭ命令語が完了する時点でＨＢＭ＋スタック１０３が推定値を提供する２段階ＨＢＭ＋プロトコルＰＩＭ命令語の一例のタイミング図８００である。タイミング図８００は、縮尺通りではなく、単にＨＢＭ＋スタックが例示的なＰＩＭ動作が完了する時点で推定値を提供する場合の２段階ＨＢＭ＋プロトコルの相対的なシーケンスを描写するものであることを理解すべきである。
８０１で、ホスト装置１０１は、ＣＡバス１０８を介してＰＩＭ＿ＣＨＲＧ命令語を発行する。ＰＩＭ＿ＣＨＲＧ命令語は、直ぐに発行されるＰＩＭ＿ＣＭＤに対するバンク及びチャンネル識別情報を含む。ＰＩＭ＿ＣＨＲＧ命令語に応答して、ロジックダイ１０４は、一つ以上の選択されたチャンネル内の関連バンクをプリチャージし、ＰＩＭ動作中、ＨＢＭ＋スタック１０３を固定して、ホスト装置１０１に対するＨＢＭ＋スタックの所有権を保証する。ＰＩＭ＿ＣＨＲＧ命令語の直後に、ホスト装置１０１は、８０２でＣＡバス１０８を介してＰＩＭ＿ＷＲ命令語を発行する。ホスト装置１０１は、８０３でデータバス１０９を介してＰＩＭ＿ＣＭＤを伝送する。ＰＩＭ＿ＷＲ命令語とＰＩＭ＿ＣＭＤ命令語との間の遅延はｔＷＬである。ＰＩＭ＿ＣＭＤ命令語は、ＤＤＲ ＨＢＭメモリ装置に対してｔＢＬ／２バースト長さの遅延を要する。
８０３におけるＰＩＭ＿ＣＭＤに応答して、ロジックダイ１０４は、８０４でＨＢＭ＋スタック１０３にＨＢＭ＋内部バス１１１を介して活性化命令語（ＡＣＴ）を伝送する。８０４でロジックダイ１０４がＰＩＭ＿ＣＭＤをデコーディングしてＡＣＴ命令語を発行する時間の遅延はｔＰＤである。遅延ｔＲＣＤの後に、ロジックダイ１０４は８０５でリード命令語（ＲＤ）を発行する。８０６でｔＢＬ／２のバースト長さの遅延でデータが判読（ＲＤ＿Ｄａｔａ）される前にｔＲＬの遅延が存在する。８０７で、ＰＩＭ動作（ＩＯＰ）はｔＩＯＰの遅延で遂行される。しかし、ＰＩＭ演算（ＩＯＰ）が複雑であるため、ＰＩＭ演算（ＩＯＰ）に関連する遅延は非決定論的である。
また、ロジックダイ１０４は、リード命令語（ＲＤ）が８０５で発行された後、ＰＩＭ動作（ＩＯＰ）が８０７で完了する前に８０８でｔＲＴＷの遅延でライト命令語（ＷＲ）を発行する。ＰＩＭ動作（ＩＯＰ）の結果は、８０８におけるライト命令語（ＷＲ）の発行後にｔＷＬの遅延を有して８０９でメモリに記録（ＷＲ＿Ｄａｔａ）される。８１０で、ロジックダイ１０４はｔＷＲの遅延を有してプリチャージ命令語（ＰＲＥ）を発行する。ホスト装置１０１が、８１１でＨＢＭ＋スタック１０３に追加のトランザクション及び／又は命令語を発行する前にｔＲＰの遅延が続く。
タイミング図８００に示したトランザクションの多くは決定論的な側面であるが、トランザクション全体の全体的なタイミングは非決定論的である。８０７におけるＰＩＭ動作（ＩＯＰ）の非決定論的遅延を説明するために、ホスト装置１０１は、８１２でＣＡバス１０８を介してＰＩＭ＿ＲＤ命令語を発行する。ロジックダイ１０４が、８１３におけるＰＩＭ＿ＥＳＴ応答で応答する前にｔＲＬの遅延がある。この例で、ＰＩＭ＿ＥＳＴ応答は、８０７におけるＰＩＭ動作（ＩＯＰ）が完了する時間を示す時間推定を含む。一実施形態において、時間の推定は時間の単位である。他の実施形態において、時間の推定はクロックサイクルの単位からなる。
従って、８１２でＰＩＭ＿ＲＤ命令語が発行された時点と、８１１でＨＢＭ＋スタック１０３がホスト装置１０１から他の命令語を受信する準備ができた時点との間の有効時間ｔＰＩＭ＿ＷＲ（ｅｆｆｅｃｔｉｖｅ）は、下記の数学式４に示される。
Figure 2019053725
ここで、ｔＰＩＭ＿ＷＲはＰＩＭ演算が完了するのにかかる時間の決定論的部分を示し、ｔＰＩＭ＿ＥＳＴはＰＩＭ演算が完了するまでの時間の非決定論的部分の時間推定を示す。
図９は、一実施形態によるＰＩＭ命令語が完了する時点でＨＢＭ＋スタック１０３がクレジット基盤の表示を提供する２段階ＨＢＭ＋プロトコルＰＩＭ命令語の一例のタイミング図９００である。タイミング図９００は、縮尺通りではなく、単にＨＢＭ＋スタックが例示的なＰＩＭ動作が完了する点でクレジット基盤の表示を提供する場合の２段階ＨＢＭ＋プロトコルの相対的なシーケンスを描写するものであることを理解すべきである。
９０１で、ホスト装置１０１は、ＣＡバス１０８を介してＰＩＭ＿ＣＨＲＧ命令語を発行する。ＰＩＭ＿ＣＨＲＧ命令語は、直ぐに発行されるＰＩＭ＿ＣＭＤに対するバンク及びチャンネル識別情報を含む。ＰＩＭ＿ＣＨＲＧ命令語に応答して、ロジックダイ１０４は、一つ以上の選択されたチャンネル内の関連バンクをプリチャージし、ＰＩＭ動作中、ＨＢＭ＋スタック１０３を固定して、ホスト装置１０１に対するＨＢＭ＋スタックの所有権を保証する。ＰＩＭ＿ＣＨＲＧ命令語の直後に、ホスト装置１０１は、９０２でＣＡバス１０８を介してＰＩＭ＿ＷＲ命令語を発行する。ホスト装置１０１は、９０３でデータバス１０９を介してＰＩＭ＿ＣＭＤを伝送する。ＰＩＭ＿ＷＲ命令語とＰＩＭ＿ＣＭＤ命令語との間の遅延はｔＷＬである。ＰＩＭ＿ＣＭＤ命令語は、ＤＤＲ ＨＢＭメモリ装置に対してｔＢＬ／２のバースト長さの遅延を要する。
９０３におけるＰＩＭ＿ＣＭＤに応答して、ロジックダイ１０４は、９０４でＨＢＭ＋スタック１０３にＨＢＭ＋内部バス１１１を介して活性化命令語（ＡＣＴ）を伝送する。９０４でロジックダイ１０４がＰＩＭ＿ＣＭＤをデコーディングしてＡＣＴ命令語を発行する時間の遅延はｔＰＤである。遅延ｔＲＣＤの後に、ロジックダイ１０４は９０５でリード命令語（ＲＤ）を発行する。９０６でｔＢＬ／２のバースト長さの遅延でデータが判読（ＲＤ＿Ｄａｔａ）される前にｔＲＬの遅延が存在する。９０７で、ＰＩＭ動作（ＩＯＰ）はｔＩＯＰの遅延で遂行される。しかし、ＰＩＭ演算（ＩＯＰ）が複雑であるため、ＰＩＭ演算（ＯＰ）に関連する遅延は非決定論的である。
また、ロジックダイ１０４は、リード命令語（ＲＤ）が９０５で発行された後、ＰＩＭ動作（ＩＯＰ）が９０７で完了する前に９０８でｔＲＴＷの遅延でライト命令語（ＷＲ）を発行する。ＰＩＭ動作（ＩＯＰ）の結果は、９０８におけるライト命令語（ＷＲ）の発行後にｔＷＬの遅延を有して９０９でメモリに記録（ＷＲ＿Ｄａｔａ）される。９１０で、ロジックダイ１０４は、ｔＷＲの遅延を有してプリチャージ命令語（ＰＲＥ）を発行する。ホスト装置１０１が、９１１でＨＢＭ＋スタック１０３に追加のトランザクション及び／又は命令語を発行する前にｔＲＰの遅延が続く。
タイミング図９００に示したトランザクションの多くは決定論的な側面であるが、トランザクション全体の全体的なタイミングは非決定論的である。９０７におけるＰＩＭ動作（ＩＯＰ）の非決定論的遅延を説明するために、ホスト装置１０１は、９１２でＣＡバス１０８を介してＰＩＭ＿ＲＤ命令語を発行する。ロジックダイ１０４が、９１３におけるＰＩＭ＿ＣＲＥＤ応答で応答する前にｔＲＬの遅延がある。この例で、ＰＩＭ＿ＣＲＥＤ応答は、ホスト装置１０１がスロットリング（ｔｈｒｏｔｔｌｉｎｇ）メカニズムとして使用する多数のクレジット（ｃｒｅｄｉｔ）に関する情報を含む。例えば、ＰＩＭ＿ＣＲＥＤ応答が、ホスト装置１０１が０より大きな整数のクレジットを有することを示す場合、ホスト装置１０１は、クレジットが残らなくなるまで、ＨＢＭ＋スタック１０３に命令語及び／又はトランザクションを発行し続ける。
従って、９１２でＰＩＭ＿ＲＤ命令語が発行された時点と、９１１でＨＢＭ＋スタック１０３がホスト装置１０１から他の命令語を受信する準備ができた時点との間の有効時間ｔＰＩＭ＿ＷＲ（ｅｆｆｅｃｔｉｖｅ）は、下記の数学式５に示される。
Figure 2019053725
ここで、ｔＰＩＭ＿ＷＲはＰＩＭ動作が完了するのにかかる時間の決定論的部分を示し、ｔＰＩＭ＿ＣＲＥＤは０よりも大きな整数のクレジットを示し、ホスト装置１０１がこれ以上残ったクレジットがなくなるまで、ホスト装置１０１は、ＨＢＭ＋スタック１０３に命令語及び／又はトランザクションを発行し続ける。
図１０は、一実施形態によるＰＩＭ命令語が完了する時点でＨＢＭ＋スタック１０３がフィードバック基盤表示を提供する２段階ＨＢＭ＋プロトコルＰＩＭ命令語の一例のタイミング図１０００である。タイミング図１０００は、縮尺通りではなく、単にＨＢＭ＋スタックが例示的なＰＩＭ動作が完了する時点でフィードバック基盤表示を提供する場合の２段階ＨＢＭ＋プロトコルの相対的なシーケンスを描写するものであることを理解すべきである。
１００１で、ホスト装置１０１は、ＣＡバス１０８を介してＰＩＭ＿ＣＨＲＧ命令語を発行する。ＰＩＭ＿ＣＨＲＧ命令語は、直ぐに発行されるＰＩＭ＿ＣＭＤに対するバンク及びチャンネル識別情報を含む。ＰＩＭ＿ＣＨＲＧ命令語に応答して、ロジックダイ１０４は、一つ以上の選択されたチャンネル内の関連バンクをプリチャージし、ＰＩＭ動作中、ＨＢＭ＋スタック１０３を固定して、ホスト装置１０１に対するＨＢＭ＋スタックの所有権を保証する。ＰＩＭ＿ＣＨＲＧ命令語の直後に、ホスト装置１０１は、１００２でＣＡバス１０８を介してＰＩＭ＿ＷＲ命令語を発行する。ホスト装置１０１は、１００３でデータバス１０９を介してＰＩＭ＿ＣＭＤを伝送する。ＰＩＭ＿ＷＲ命令語とＰＩＭ＿ＣＭＤ命令語との間の遅延はｔＷＬである。ＰＩＭ＿ＣＭＤ命令語は、ＤＤＲ ＨＢＭメモリ装置に対してｔＢＬ／２のバースト長さの遅延を要する。
１００３におけるＰＩＭ＿ＣＭＤに応答して、ロジックダイ１０４は、１００４でＨＢＭ＋スタック１０３にＨＢＭ＋内部バス１１１を介して活性化命令語（ＡＣＴ）を伝送する。１００４で、ロジックダイ１０４がＰＩＭ＿ＣＭＤをデコーディングしてＡＣＴ命令語を発行する時間の遅延はｔＰＤである。遅延ｔＲＣＤの後に、ロジックダイ１０４は１００５でリード命令語（ＲＤ）を発行する。１００６でｔＢＬ／２のバースト長さの遅延でデータが判読（ＲＤ＿Ｄａｔａ）される前にｔＲＬの遅延が存在する。１００７で、ＰＩＭ動作（ＩＯＰ）はｔＩＯＰの遅延で遂行される。しかし、ＰＩＭ演算（ＩＯＰ）が複雑であるため、ＰＩＭ演算（ＯＰ）に関連する遅延は非決定論的である。
また、ロジックダイ１０４は、リード命令語（ＲＤ）が１００５で発行された後、ＰＩＭ動作（ＩＯＰ）が１００７で完了する前に１００８でｔＲＴＷの遅延でライト命令語（ＷＲ）を発行する。ＰＩＭ動作（ＩＯＰ）の結果は、１００８におけるライト命令語（ＷＲ）の発行後にｔＷＬの遅延を有して１００９でメモリに記録（ＷＲ＿Ｄａｔａ）される。１０１０で、ロジックダイ１０４は、ｔＷＲの遅延を有してプリチャージ命令語（ＰＲＥ）を発行する。ホスト装置１０１が、１０１１でＨＢＭ＋スタック１０３に追加のトランザクション及び／又は命令語を発行する前にｔＲＰの遅延が続く。
タイミング図１０００に示したトランザクションの多くは決定論的な側面であるが、トランザクション全体の全体的なタイミングは非決定論的である。１００７におけるＰＩＭ動作（ＩＯＰ）の非決定論的遅延を説明するために、ホスト装置１０１は、１０１２でＣＡバス１０８を介してＰＩＭ＿ＲＤ命令語を発行する。ロジックダイ１０４が、１０１３におけるＰＩＭ＿ＦＤＢＫ応答で応答する前にｔＲＬの遅延がある。この例で、ＰＩＭ＿ＦＤＢＫ応答は、ＰＩＭ動作が完了したか否かを判別するために、ホスト装置１０１がＨＢＭ＋スタック１０３をポーリングする前の時間周期に関する情報を含む。ホスト装置１０１は、フィードバック情報を使用してＨＢＭ＋スタック１０３をポーリングするために戻る前に他の動作をスケジューリングして遂行する。
従って、１０１２でＰＩＭ＿ＲＤ命令語が発行された時点と、１０１１でＨＢＭ＋スタック１０３がホスト装置１０１から他の命令語を受信する準備ができた時点との間の有効時間ｔＰＩＭ＿ＷＲ（ｅｆｆｅｃｔｉｖｅ）は、下記の数学式６に示される。
Figure 2019053725
ここで、ｔＰＩＭ＿ＷＲはＰＩＭ動作が完了するのにかかる時間の決定論的部分を示し、ｔＰＩＭ＿ＦＢＤＢＫはＰＩＭ動作が完了したか否かを決定するためにホスト装置１０１がＨＢＭ＋スタック１０３をポーリングするまでの時間周期に関する情報を示す。
以上、本発明の実施形態について図面を参照しながら詳細に説明したが、本発明は、上述の実施形態に限定されるものではなく、本発明の技術的範囲から逸脱しない範囲内で多様に変更実施することが可能である。
本発明は、ホスト装置とインターフェースするためのメモリにおいて決定論的処理及び非決定論的処理を可能にするシステムに有用である。
１００ ＨＢＭ＋システム
１０１ ホスト装置
１０２ インターポーザー
１０３ ＨＢＭ＋スタック
１０４ ロジックダイ（論理回路）
１０５ａ〜１０５ｄ ＨＢＭ＋メモリ装置
１０６ 基板
１０７ 端子
１０８ ＣＡ（命令語／アドレス）バス
１０９ データバス
１１０ トランザクションバス
１１１ ＨＢＭ＋内部バス
２００、４００、６００、７００、８００、９００、１０００ タイミング図
３００ ＰＩＭ＿ＣＭＤ命令語
３０１ ＩＤフィールド
３０２ 動作フィールド
３０３ ストライドフィールド
３０４ フラッグフィールド
３０５ 範囲フィールド
３０６ 値フィールド
３０７ 番号フィールド
３０８ ソースアドレス１フィールド
３０９ ソースアドレス２フィールド
３１０ 目的地アドレス１フィールド
３１１ 目的地アドレス２フィールド

Claims (19)

  1. 高帯域メモリ（ＨＢＭ）システムであって、
    高帯域メモリ（ＨＢＭ）装置と、
    ホスト装置に連結された第１インターフェース及び前記ＨＢＭ装置に連結された第２インターフェースを含み、前記第１インターフェースを介して前記ホスト装置から第１命令語を受信し、前記受信された第１命令語を、前記第２インターフェースを介して前記ＨＢＭ装置に伝送されるＰＩＭ（Ｐｒｏｃｅｓｓｉｎｇ−Ｉｎ−Ｍｅｍｏｒｙ）命令語に変換する論理回路と、を備え、
    前記第１命令語が前記ホスト装置から受信された時点と前記ＨＢＭシステムが前記ホスト装置から他の命令語を受信する準備ができた時点との間の時間は、決定論的（ｄｅｔｅｒｍｉｎｉｓｔｉｃ）であることを特徴とする高帯域メモリシステム。
  2. 前記第１命令語は、前記ＨＢＭ装置内の単一のアドレスに対するＰＩＭ動作又は前記ＨＢＭ装置内の同一の行の複数のアドレスに対するＰＩＭ動作のためのものであることを特徴とする請求項１に記載の高帯域メモリシステム。
  3. 前記論理回路は、前記ホスト装置から前記ＨＢＭ装置内の同一のチャンネル内の一つ以上のバンク内のＰＩＭ動作のための第２命令語を更に受信し、
    前記第２命令語が前記ホスト装置から受信された時点と前記ＨＢＭシステムが前記ホスト装置から他の命令語を受信する準備ができた時点との間の時間は、決定論的であることを特徴とする請求項２に記載の高帯域メモリシステム。
  4. 前記論理回路は、前記ホスト装置から前記ＨＢＭ装置内の異なるバンクに亘るＰＩＭ動作のための第３命令語を更に受信し、
    前記第３命令語が前記ホスト装置から受信された時点と前記ＨＢＭシステムが前記ホスト装置から他の命令語を受信する準備ができた時点との間の時間は、決定論的であることを特徴とする請求項３に記載の高帯域メモリシステム。
  5. 前記論理回路は、前記ホスト装置から前記ＨＢＭ装置内におけるＰＩＭ動作のための第４命令語及び前記第４命令語に続く第５命令語を更に受信し、
    前記第５命令語は、前記第５命令語が前記ホスト装置から受信された時点と前記ＨＢＭシステムが前記ホスト装置から他の命令語を受信する準備ができた時点との間の時間に関する、決定論的期間及び推定期間を含む第１時間推定情報を要求することを特徴とする請求項４に記載の高帯域メモリシステム。
  6. 前記論理回路は、前記ホスト装置から前記ＨＢＭ装置内におけるＰＩＭ動作のための第６命令語及び前記第６命令語に続く第７命令語を更に受信し、
    前記第７命令語は、前記第７命令語が前記ホスト装置から受信された時点と前記ＨＢＭシステムが前記ホスト装置から他の命令語を受信する準備ができた時点との間の時間に関する、決定論的期間及びクレジット基盤期間を含む第２時間推定情報を要求することを特徴とする請求項５に記載の高帯域メモリシステム。
  7. 前記論理回路は、前記ホスト装置から前記ＨＢＭ装置内におけるＰＩＭ動作のための第８命令語及び前記第８命令語に続く第９命令語を更に受信し、
    前記第９命令語は、前記第９命令語が前記ホスト装置から受信された時点と前記ＨＢＭシステムが前記ホスト装置から他の命令語を受信する準備ができた時点との間の時間に関する、決定論的期間及び再試行期間を含む第３時間推定情報を要求することを特徴とする請求項６に記載の高帯域メモリシステム。
  8. 前記第１命令語は、前記ＨＢＭ装置内の同一のチャンネル内の一つ以上のバンク内のＰＩＭ動作のためのものであることを特徴とする請求項１に記載の高帯域メモリシステム。
  9. 前記第１命令語は、前記ＨＢＭ装置内の異なるバンクに亘るＰＩＭ動作のためのものであることを特徴とする請求項１に記載の高帯域メモリシステム。
  10. 高帯域メモリ（ＨＢＭ）システムであって、
    高帯域メモリ（ＨＢＭ）装置と、
    ホスト装置に連結された第１インターフェース及び前記ＨＢＭ装置に連結された第２インターフェースを含み、前記第１インターフェースを介して前記ホスト装置から一つ以上の命令語を受信し、受信されたそれぞれの命令語を、前記第２インターフェースを介して前記ＨＢＭ装置に伝送される少なくとも一つの対応するＰＩＭ（Ｐｒｏｃｅｓｓｉｎｇ−Ｉｎ−Ｍｅｍｏｒｙ）命令語に変換する論理回路と、を備え、
    前記論理回路は、前記ホスト装置から前記ＨＢＭ装置内におけるＰＩＭ動作のための第１命令語及び前記第１命令語に続く第２命令語を更に受信し、
    前記第２命令語は、前記第２命令語が前記ホストから受信された時点と前記ＨＢＭシステムが前記ホスト装置から他の命令語を受信する準備ができた時点との間の時間に関する、決定論的期間及び非決定論的期間を含む第１時間推定情報を要求することを特徴とする高帯域メモリシステム。
  11. 前記非決定論的期間は、推定期間を含むことを特徴とする請求項１０に記載の高帯域メモリシステム。
  12. 前記論理回路は、前記ホスト装置から前記ＨＢＭ装置内におけるＰＩＭ動作のための第３命令語及び前記第３命令語に続く第４命令語を更に受信し、
    前記第４命令語は、前記第４命令語が前記ホスト装置から受信された時点と前記ＨＢＭシステムが前記ホスト装置から他の命令語を受信する準備ができた時点との間の時間に関する、決定論的期間及びクレジット基盤期間を含む第２時間推定情報を要求することを特徴とする請求項１０に記載の高帯域メモリシステム。
  13. 前記論理回路は、前記ホスト装置から前記ＨＢＭ装置内におけるＰＩＭ動作のための第５命令語及び前記第５命令語に続く第６命令を更に受信し、
    前記第６命令語は、前記第６命令語が前記ホスト装置から受信された時点と前記ＨＢＭシステムが前記ホスト装置から他の命令語を受信する準備ができた時点との間の時間に関する、決定論的期間及び再試行期間を含む第３時間推定情報を要求することを特徴とする請求項１２に記載の高帯域メモリシステム。
  14. 前記論理回路は、前記ホスト装置から前記ＨＢＭ装置内におけるＰＩＭ動作のための第７命令語を更に受信し、
    前記第７命令語が前記ホスト装置から受信された時点と前記ＨＢＭシステムが前記ホスト装置から他の命令語を受信する準備ができた時点との間の時間は、決定論的であることを特徴とする請求項１３に記載の高帯域メモリシステム。
  15. 前記第７命令語は、前記ＨＢＭ装置内の単一のアドレスに対するＰＩＭ動作又は前記ＨＢＭ装置内の同一の行の複数のアドレスに対するＰＩＭ動作のためのものであることを特徴とする請求項１４に記載の高帯域メモリシステム。
  16. 前記論理回路は、前記ホスト装置から前記ＨＢＭ装置内の同一のチャンネル内の一つ以上のバンク内のＰＩＭ動作のための第８命令語を更に受信し、
    前記第８命令語が前記ホスト装置から受信された時点と前記ＨＢＭシステムが前記ホスト装置から他の命令語を受信する準備ができた時点との間の時間は、決定論的であることを特徴とする請求項１５に記載の高帯域メモリシステム。
  17. 前記論理回路は、前記ホスト装置から前記ＨＢＭ装置内の異なるバンクに亘るＰＩＭ動作のための第９命令語を更に受信し、
    前記第９命令語が前記ホスト装置から受信された時点と前記ＨＢＭシステムが前記ホスト装置から他の命令語を受信する準備ができた時点との間の時間は、決定論的であることを特徴とする請求項１６に記載の高帯域メモリシステム。
  18. 前記非決定論的期間は、クレジット基盤期間を含むことを特徴とする請求項１０に記載の高帯域メモリシステム。
  19. 前記非決定論的期間は、再試行期間を含むことを特徴とする請求項１０に記載の高帯域メモリシステム。
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