JP2019053725A5 - - Google Patents

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  1. 高帯域メモリ（ＨＢＭ）システムであって、
    ＰＩＭ（Ｐｒｏｃｅｓｓｉｎｇ−Ｉｎ−Ｍｅｍｏｒｙ）動作をサービスするＰＩＭ機能を含むＨＢＭメモリ装置と、
    命令語及びアドレス（ＣＡ）バス並びにデータバスを含みホスト装置に連結される第１インターフェースと、内部バスを介して前記ＨＢＭメモリ装置に連結される第２インターフェースとを含み、前記第１インターフェースの前記ＣＡバスを介して前記ホスト装置から第１命令語と、前記データバスを介して前記ホスト装置から第２命令語とを受信し、前記受信された第２命令語を、前記第２インターフェースを介して前記ＨＢＭメモリ装置に伝送される、前記ＰＩＭ動作のためのＰＩＭ命令語に変換し、前記ＰＩＭ動作のための内部バス命令語が前記ＰＩＭ命令語の実行に重なるように、前記内部バス上で前記ＰＩＭ動作のためのオーバーラップタイミングを有する少なくとも１つの命令語を発行する論理回路と、を備え、
    前記ＨＢＭシステムが前記ホスト装置から前記第１命令語を受信して前記ホスト装置から他の命令語を受信する準備ができるまでの遅延（ｌａｔｅｎｃｙ）は、決定論的（ｄｅｔｅｒｍｉｎｉｓｔｉｃ）であることを特徴とする高帯域メモリシステム。
  2. 前記第２命令語は、前記ＨＢＭメモリ装置内の単一のアドレスに対するＰＩＭ動作又は前記ＨＢＭメモリ装置内の同一の行の複数のアドレスに対するＰＩＭ動作のためのものであることを特徴とする請求項１に記載の高帯域メモリシステム。
  3. 前記ホスト装置から受信された第２命令語は、前記ＨＢＭメモリ装置内の同一のチャンネル内の一つ以上のバンク内のＰＩＭ動作のためのものであり、
    前記第２命令語が前記ホスト装置から受信されて前記ＨＢＭシステムが前記ホスト装置から他の命令語を受信する準備ができるまでの遅延は、決定論的であることを特徴とする請求項２に記載の高帯域メモリシステム。
  4. 前記ホスト装置から受信された第２命令語は、前記ＨＢＭメモリ装置内の異なるバンクに亘るＰＩＭ動作のためのものであり、
    前記第２命令語が前記ホスト装置から受信されて前記ＨＢＭシステムが前記ホスト装置から他の命令語を受信する準備ができるまでの遅延は、決定論的であることを特徴とする請求項１に記載の高帯域メモリシステム。
  5. 前記論理回路は、前記ＣＡバスを介して前記ホスト装置から前記ＨＢＭメモリ装置内におけるＰＩＭ動作のための第３命令語と、前記データバスを介して前記ホスト装置から前記第３命令語に続く第４命令語とを更に受信し、
    前記第４命令語は、前記第４命令語が前記ホスト装置から受信されて前記ＨＢＭシステムが前記ホスト装置から他の命令語を受信する準備ができるまでの遅延に関する、決定論的部分及び推定部分を含む第１推定情報を要求することを特徴とする請求項１に記載の高帯域メモリシステム。
  6. 前記論理回路は、前記ＣＡバスを介して前記ホスト装置から前記ＨＢＭメモリ装置内におけるＰＩＭ動作のための第３命令語と、前記データバスを介して前記ホスト装置から前記第３命令語に続く第４命令語とを更に受信し、
    前記第４命令語は、前記第４命令語が前記ホスト装置から受信されて前記ＨＢＭシステムが前記ホスト装置から他の命令語を受信する準備ができるまでの遅延に関する、決定論的部分及びクレジット基盤部分を含む推定情報を要求することを特徴とする請求項１に記載の高帯域メモリシステム。
  7. 前記論理回路は、前記ＣＡバスを介して前記ホスト装置から前記ＨＢＭメモリ装置内におけるＰＩＭ動作のための第３命令語と、前記データバスを介して前記ホスト装置から前記第３命令語に続く第４命令語とを更に受信し、
    前記第４命令語は、前記第４命令語が前記ホスト装置から受信されて前記ＨＢＭシステムが前記ホスト装置から他の命令語を受信する準備ができるまでの遅延に関する、決定論的部分及び再試行部分を含む推定情報を要求することを特徴とする請求項１に記載の高帯域メモリシステム。
  8. 前記第２命令語は、前記ＨＢＭメモリ装置内の同一のチャンネル内の一つ以上のバンク内のＰＩＭ動作のためのものであることを特徴とする請求項１に記載の高帯域メモリシステム。
  9. 前記第２命令語は、前記ＨＢＭメモリ装置内の異なるバンクに亘るＰＩＭ動作のためのものであることを特徴とする請求項１に記載の高帯域メモリシステム。
  10. 並列タイミング経路を有する命令語は、リード命令語及びライト命令語を含むことを特徴とする請求項１に記載の高帯域メモリシステム。
  11. 高帯域メモリ（ＨＢＭ）システムであって、
    高帯域メモリ（ＨＢＭ）装置と、
    ホスト装置に連結される第１インターフェースと、前記ＨＢＭ装置に連結される第２インターフェースとを含み、前記ホスト装置から一つ以上の命令語を受信し、前記受信された各命令語を、前記第２インターフェースを介して前記ＨＢＭ装置に伝送される少なくとも一つの対応するＰＩＭ（Ｐｒｏｃｅｓｓｉｎｇ−Ｉｎ−Ｍｅｍｏｒｙ）命令語に変換する論理回路と、を備え、
    前記論理回路は、前記ホスト装置から前記ＨＢＭ装置内におけるＰＩＭ動作のための第１命令語と、前記ホスト装置から前記第１命令語に続く第２命令語とを更に受信し、
    前記第２命令語は、前記第２命令語が前記ホスト装置から受信された時点と前記ＨＢＭシステムが前記ホスト装置から他の命令語を受信する準備ができた時点との間の時間に関する、決定論的期間及び非決定論的期間を含む第１時間推定情報を要求することを特徴とする高帯域メモリシステム。
  12. 前記非決定論的期間は、推定期間を含むことを特徴とする請求項１１に記載の高帯域メモリシステム。
  13. 前記論理回路は、前記ホスト装置から前記ＨＢＭ装置内におけるＰＩＭ動作のための第３命令語と、前記ホスト装置から前記第３命令語に続く第４命令語とを更に受信し、
    前記第４命令語は、前記第３命令語が前記ホスト装置から受信された時点と前記ＨＢＭシステムが前記ホスト装置から他の命令語を受信する準備ができた時点との間の時間に関する、決定論的期間及びクレジット基盤期間を含む第２時間推定情報を要求することを特徴とする請求項１１に記載の高帯域メモリシステム。
  14. 前記論理回路は、前記ホスト装置から前記ＨＢＭ装置内におけるＰＩＭ動作のための第５命令語と、前記ホスト装置から前記第５命令語に続く第６命令語とを更に受信し、
    前記第６命令語は、前記第６命令語が前記ホスト装置から受信された時点と前記ＨＢＭシステムが前記ホスト装置から他の命令語を受信する準備ができた時点との間の時間に関する、決定論的期間及び再試行期間を含む第３時間推定情報を要求することを特徴とする請求項１３に記載の高帯域メモリシステム。
  15. 前記論理回路は、前記ホスト装置から前記ＨＢＭ装置内におけるＰＩＭ動作のための第７命令語を更に受信し、
    前記第７命令語が前記ホスト装置から受信された時点と前記ＨＢＭシステムが前記ホスト装置から他の命令語を受信する準備ができた時点との間の時間は、決定論的であることを特徴とする請求項１４に記載の高帯域メモリシステム。
  16. 前記第７命令語は、前記ＨＢＭ装置内の単一のアドレスに対するＰＩＭ動作又は前記ＨＢＭ装置内の同一の行の複数のアドレスに対するＰＩＭ動作のためのものであることを特徴とする請求項１５に記載の高帯域メモリシステム。
  17. 前記論理回路は、前記ホスト装置から前記ＨＢＭ装置内の同一のチャンネル内の一つ以上のバンク内のＰＩＭ動作のための第８命令語を更に受信し、
    前記第８命令語が前記ホスト装置から受信された時点と前記ＨＢＭシステムが前記ホスト装置から他の命令語を受信する準備ができた時点との間の時間は、決定論的であることを特徴とする請求項１６に記載の高帯域メモリシステム。
  18. 前記論理回路は、前記ホスト装置から前記ＨＢＭ装置内の異なるバンクに亘るＰＩＭ動作のための第９命令語を更に受信し、
    前記第９命令語が前記ホスト装置から受信された時点と前記ＨＢＭシステムが前記ホスト装置から他の命令語を受信する準備ができた時点との間の時間は、決定論的であることを特徴とする請求項１７に記載の高帯域メモリシステム。
  19. 前記非決定論的期間は、クレジット基盤期間を含むことを特徴とする請求項１１に記載の高帯域メモリシステム。
  20. 前記非決定論的期間は、再試行期間を含むことを特徴とする請求項１１に記載の高帯域メモリシステム。
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