JP2019053726A5 - - Google Patents

Description

上記目的を達成するためになされた本発明による高帯域メモリシステムは、高帯域メモリ（Ｈｉｇｈ−Ｂａｎｄｗｉｄｔｈ Ｍｅｍｏｒｙ：以下、ＨＢＭ）システムにおいて、高帯域メモリ（ＨＢＭ）装置と、ホスト装置に接続される第１インターフェースと、前記ＨＢＭ装置に接続される第２インターフェースと、を含む論理回路と、を有し、前記論理回路は、前記第１インターフェースを介して前記ホスト装置から第１命令語を受信し、前記受信した第１命令語を前記第２インターフェースを介して前記ＨＢＭ装置に伝送される第１ＰＩＭ（Ｐｒｏｃｅｓｓｉｎｇ−Ｉｎ−Ｍｅｍｏｒｙ）命令語に変換し、前記第１ＰＩＭ命令語は、完了のための決定性の遅延（ｄｅｔｅｒｍｉｎｉｓｔｉｃ ｌａｔｅｎｃｙ ｆｏｒ ｃｏｍｐｌｅｔｉｏｎ）を有し、前記論理回路は、前記ホスト装置から前記第１インターフェースを介して第２命令語をさらに受信し、前記受信した第２命令語を、前記第２インターフェースを介して前記ＨＢＭ装置に伝送される第２ＰＩＭ命令語に変換し、前記第２ＰＩＭ命令語は、完了のための非決定性の遅延（ｎｏｎ−ｄｅｔｅｒｍｉｎｉｓｔｉｃ ｌａｔｅｎｃｙ ｆｏｒ ｃｏｍｐｌｅｔｉｏｎ）を有することを特徴とする。

また、上記目的を達成するためになされた本発明による高帯域メモリシステムは、高帯域メモリ（Ｈｉｇｈ−Ｂａｎｄｗｉｄｔｈ Ｍｅｍｏｒｙ：以下、ＨＢＭ）システムにおいて、高帯域メモリ（ＨＢＭ）装置と、ホスト装置と接続される命令語／アドレスバスと、前記ホスト装置と接続されるデータバスと、を含む第１インターフェースと、前記ＨＢＭ装置と接続される第２インターフェースと、前記ホスト装置と接続されるトランザクションバスを含む論理回路とを有し、前記論理回路は、前記第１インターフェースを介して前記ホスト装置から第１命令語を受信し、前記受信した第１命令語を前記第２インターフェースを介して前記ＨＢＭ装置に伝送される第１ＰＩＭ（Ｐｒｏｃｅｓｓｉｎｇ−Ｉｎ−Ｍｅｍｏｒｙ）命令語に変換し、前記第１ＰＩＭ命令語は、完了のための非決定性の遅延（ｎｏｎ−ｄｅｔｅｒｍｉｎｉｓｔｉｃ ｌａｔｅｎｃｙ ｆｏｒ ｃｏｍｐｌｅｔｉｏｎ）を有し、前記論理回路は、前記第１ＰＩＭ命令語が完了した時、前記トランザクションバスを介して前記ホスト装置に指示を伝送することを特徴とする。

また、上記目的を達成するためになされた本発明による高帯域メモリシステムは、高帯域メモリ（ＨＢＭ）システムにおいて、プロセシングインメモリ（ＰＩＭ）機能を有する高帯域メモリ装置と、ホスト装置と接続される命令語／アドレスバスと、前記ホスト装置と接続されるデータバスと、を含む第１インターフェースと、前記ＨＢＭ装置と接続される第２インターフェースと、ホスト装置と接続されるトランザクションバスを含む論理回路と、を有し、前記論理回路は、前記第１インターフェースを介して前記ホスト装置から第１命令語を受信し、前記受信した第１命令語をプロセシングインメモリ（ＰＩＭ）処理のために、前記第２インターフェースを介して前記ＨＢＭ装置に伝送される第１命令語に変換し、前記第１命令語は完了のための決定性の遅延を有し、前記論理回路は、前記第１インターフェースを介して前記ホスト装置から第２命令語をさらに受信し、前記受信した第２命令語をプロセシングインメモリ（ＰＩＭ）処理のために、前記第２インターフェースを介して前記ＨＢＭ装置に伝送される第２命令語に変換し、前記第２命令語は、完了のための非決定性の遅延を有することを特徴とする。

Claims (20)

1. 高帯域メモリ（Ｈｉｇｈ−Ｂａｎｄｗｉｄｔｈ Ｍｅｍｏｒｙ：以下、ＨＢＭ）システムにおいて、
   高帯域メモリ（ＨＢＭ）装置と、
   ホスト装置に接続される第１インターフェースと、前記ＨＢＭ装置に接続される第２インターフェースと、を含む論理回路と、を有し、
   前記論理回路は、前記第１インターフェースを介して前記ホスト装置から第１命令語を受信し、前記受信した第１命令語を前記第２インターフェースを介して前記ＨＢＭ装置に伝送される第１ＰＩＭ（Ｐｒｏｃｅｓｓｉｎｇ−Ｉｎ−Ｍｅｍｏｒｙ）命令語に変換し、前記第１ＰＩＭ命令語は、完了のための決定性の遅延（ｄｅｔｅｒｍｉｎｉｓｔｉｃ ｌａｔｅｎｃｙ ｆｏｒ ｃｏｍｐｌｅｔｉｏｎ）を有し、
   前記論理回路は、前記ホスト装置から前記第１インターフェースを介して第２命令語をさらに受信し、前記受信した第２命令語を、前記第２インターフェースを介して前記ＨＢＭ装置に伝送される第２ＰＩＭ命令語に変換し、
   前記第２ＰＩＭ命令語は、完了のための非決定性の遅延（ｎｏｎ−ｄｅｔｅｒｍｉｎｉｓｔｉｃ ｌａｔｅｎｃｙ ｆｏｒ ｃｏｍｐｌｅｔｉｏｎ）を有することを特徴とする高帯域メモリシステム。
2. 前記ホスト装置から受信した前記第１命令語に応答して、前記論理回路は、前記ＨＢＭ装置を制御して、前記ＨＢＭ装置のチャンネルの内の少なくとも一つの選択されたバンクをプリチャージ（ｐｒｅ−ｃｈａｒｇｅ）することを特徴とする請求項１に記載の高帯域メモリシステム。
3. 前記第１命令語が前記ホスト装置から前記論理回路によって受信される時と、前記ＨＢＭシステムが前記ホスト装置から他の命令語を受信する準備ができた時との間の時間は、決定性（ｄｅｔｅｒｍｉｎｉｓｔｉｃ）であることを特徴とする請求項１に記載の高帯域メモリシステム。
4. 前記第１インターフェースは、命令語／アドレスバス及びデータバスを含み、
   前記第１命令語は、前記命令語／アドレスバスを介して前記論理回路によって受信され、
   前記第１命令語に対応する第１命令語パケットは、前記データバスを介して前記論理回路によって受信されることを特徴とする請求項３に記載の高帯域メモリシステム。
5. 前記論理回路と前記ホスト装置との間を接続するトランザクションバスをさらに有し、
   前記論理回路は、前記第２ＰＩＭ命令語が完了した時、前記トランザクションバスを介して前記ホスト装置に指示（ｉｎｄｉｃａｔｉｏｎ）を伝送することを特徴とする請求項４に記載の高帯域メモリシステム。
6. 前記ＨＢＭシステムが、前記ホスト装置から他の命令語を受信する準備ができている時、第３命令語が前記命令語／アドレスバスを介して前記ホスト装置から前記論理回路によって受信され、
   前記第３命令語に対する応答は、前記論理回路から前記データバスを介して前記ホスト装置に出力されることを特徴とする請求項５に記載の高帯域メモリシステム。
7. 前記ＨＢＭシステムは、前記論理回路と前記ホスト装置との間を接続するトランザクションバスをさらに有し、
   前記第２命令語は、前記命令語／アドレスバスを介して前記ホスト装置から前記論理回路によって受信され、
   前記第２命令語に対応する第２命令語パケットは、前記データバスを介して前記ホスト装置から前記論理回路によって受信され、
   前記論理回路は、前記第２ＰＩＭ命令語が完了した時、前記トランザクションバスを介して前記ホスト装置に指示を伝送することを特徴とする請求項５に記載の高帯域メモリシステム。
8. 高帯域メモリ（Ｈｉｇｈ−Ｂａｎｄｗｉｄｔｈ Ｍｅｍｏｒｙ：以下、ＨＢＭ）システムにおいて、
   高帯域メモリ（ＨＢＭ）装置と、
   ホスト装置と接続される命令語／アドレスバスと、前記ホスト装置と接続されるデータバスと、を含む第１インターフェースと、前記ＨＢＭ装置と接続される第２インターフェースと、前記ホスト装置と接続されるトランザクションバスを含む論理回路とを有し、
   前記論理回路は、前記第１インターフェースを介して前記ホスト装置から第１命令語を受信し、前記受信した第１命令語を前記第２インターフェースを介して前記ＨＢＭ装置に伝送される第１ＰＩＭ（Ｐｒｏｃｅｓｓｉｎｇ−Ｉｎ−Ｍｅｍｏｒｙ）命令語に変換し、前記第１ＰＩＭ命令語は、完了のための非決定性の遅延（ｎｏｎ−ｄｅｔｅｒｍｉｎｉｓｔｉｃ ｌａｔｅｎｃｙ ｆｏｒ ｃｏｍｐｌｅｔｉｏｎ）を有し、
   前記論理回路は、前記第１ＰＩＭ命令語が完了した時、前記トランザクションバスを介して前記ホスト装置に指示を伝送することを特徴とする高帯域メモリシステム。
9. 第１命令語に対応する第１命令語パケットは、前記データバスを介して前記ホスト装置から前記論理回路によって受信され、
   前記第１命令語を前記ホスト装置から受信した時と、前記ＨＢＭシステムが前記ホスト装置から他の命令語を受信する準備ができた時との間の時間は、非決定性であることを特徴とする請求項８に記載の高帯域メモリシステム。
10. 前記第１命令語に後続して、前記ホスト装置から第２命令語が前記命令語／アドレスバスを介して前記論理回路によって受信され、
    前記第２命令語に対応する出力は、前記論理回路から前記データバスを介して前記ホスト装置に出力されることを特徴とする請求項９に記載の高帯域メモリシステム。
11. 前記論理回路は、前記第１インターフェースを介して前記ホスト装置から第３命令語を受信し、前記受信した第３命令語を、前記第２インターフェースを介して前記ＨＢＭ装置に伝送される第２ＰＩＭ命令語に変換し、前記第２ＰＩＭ命令語は、完了のための決定性の遅延を有することを特徴とする請求項１０に記載の高帯域メモリシステム。
12. 前記ホスト装置から受信した前記第３命令語に応答して、前記論理回路は、前記ＨＢＭ装置のチャンネルの内の少なくとも一つの選択されたバンクをプリチャージ（ｐｒｅ−ｃｈａｒｇｅ）するように前記ＨＢＭ装置を制御することを特徴とする請求項１１に記載の高帯域メモリシステム。
13. 前記論理回路は、前記ホスト装置から第４命令語を受信し、
    前記第４命令語が前記ホスト装置から前記論理回路によって受信される時と、前記ＨＢＭシステムが前記ホスト装置から他の命令語を受信する準備ができた時との間の時間は、決定性であることを特徴とする請求項１２に記載の高帯域メモリシステム。
14. 前記第４命令語は、前記命令語／アドレスバスを介して受信され、
    前記第４命令語に対応する第４命令語パケットは、前記データバスを介して受信されることを特徴とする請求項１３に記載の高帯域メモリシステム。
15. 高帯域メモリ（ＨＢＭ）システムにおいて、
    プロセシングインメモリ（ＰＩＭ）機能を有する高帯域メモリ装置と、
    ホスト装置と接続される命令語／アドレスバスと、前記ホスト装置と接続されるデータバスと、を含む第１インターフェースと、前記ＨＢＭ装置と接続される第２インターフェースと、ホスト装置と接続されるトランザクションバスを含む論理回路と、を有し、
    前記論理回路は、前記第１インターフェースを介して前記ホスト装置から第１命令語を受信し、前記受信した第１命令語をプロセシングインメモリ（ＰＩＭ）処理のために、前記第２インターフェースを介して前記ＨＢＭ装置に伝送される第１命令語に変換し、前記第１命令語は完了のための決定性の遅延を有し、
    前記論理回路は、前記第１インターフェースを介して前記ホスト装置から第２命令語をさらに受信し、前記受信した第２命令語をプロセシングインメモリ（ＰＩＭ）処理のために、前記第２インターフェースを介して前記ＨＢＭ装置に伝送される第２命令語に変換し、
    前記第２命令語は、完了のための非決定性の遅延を有することを特徴とする高帯域メモリシステム。
16. 前記ホスト装置から受信した前記第１命令語に応答して、前記論理回路は、前記ＨＢＭ装置のチャンネルの内の少なくとも一つの選択されたバンクをプリチャージするように前記ＨＢＭ装置を制御することを特徴とする請求項１５に記載の高帯域メモリシステム。
17. 前記論理回路によって前記ホスト装置から第３命令語が受信される時と、前記ＨＢＭシステムが前記ホスト装置から他の命令語を受信する準備ができた時との間の時間は、決定論性であることを特徴とする請求項１５に記載の高帯域メモリシステム。
18. 前記第１命令語は、前記命令語／アドレスバスを介して受信され、
    前記第１命令語に対応する第１命令語パケットは、前記データバスを介して受信されることを特徴とする請求項１７に記載の高帯域メモリシステム。
19. 前記第２命令語は、前記命令語／アドレスバスを介して前記ホスト装置から前記論理回路によって受信され、
    前記第２命令語に対応する第２命令語パケットは、前記データバスを介して前記ホスト装置から前記論理回路によって受信され、
    前記論理回路は、前記第２命令語が完了した時、前記トランザクションバスを介して前記ホスト装置に指示を伝送することを特徴とする請求項１８に記載の高帯域メモリシステム。
20. 第３命令語は、前記命令語／アドレスバスを介して前記ホスト装置から前記論理回路によって受信され、
    前記第３命令語に対応する出力は、前記データバスを介して前記論理回路から前記ホスト装置に出力されることを特徴とする請求項１９に記載の高帯域メモリシステム。