JP4421446B2 - 不揮発性半導体記憶装置 - Google Patents

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Description

この発明は、不揮発性半導体記憶装置に関する。例えば、フローティングゲートとコントロールゲートとを有するＭＯＳトランジスタを含む不揮発性半導体記憶装置に関する。
従来から、不揮発性半導体メモリとして、ＮＯＲ型フラッシュメモリやＮＡＮＤ型フラッシュメモリが知られており、広く使用されている。
近年では、ＮＯＲ型フラッシュメモリとＮＡＮＤ型フラッシュメモリの両者の長所を兼ね備えたフラッシュメモリが提案されている（例えば非特許文献参照、以下２Ｔｒフラッシュメモリと呼ぶ）。２Ｔｒフラッシュメモリのメモリセルは、２つのＭＯＳトランジスタを備えている。一方のＭＯＳトランジスタは不揮発性記憶部として機能する。そして、コントロールゲートとフローティングゲートとを備え、ビット線に接続されている。他方のＭＯＳトランジスタはソース線に接続され、メモリセルの選択用として用いられる。
また、上記フラッシュメモリ等の半導体メモリでは、製造歩留まり向上のためにリダンダンシ技術が広く用いられている。リダンダンシ技術とは、通常エレメント（例えばメモリセル、ワード線、カラム選択線、またはＩ／Ｏ線）に加えてこれらの冗長エレメントを設ける技術である。そして、不良が存在した場合、通常エレメントをいずれかの冗長エレメントに置き換えることで、不良の救済を行うものである。なお、「リダンダンシ」とは、本来「冗長」との意味を有するのみである。しかし、冗長エレメントで不良箇所を置き換える技術が一般化するに従って、本技術そのものが「リダンダンシ技術」と呼ばれるようになってきた。そこで、本明細書において使用する「リダンダンシ」との文言も、この「冗長線や冗長セル等による不良箇所の救済措置」のことを意味するものとする。
しかしながら、上記従来のリダンダンシ技術であると、データの読み出し時における消費電力が大きくなるという問題があった。
Wei-Hua Liu 著、"A 2-Transistor Source-select(2TS) Flash EEPROM for 1.8V-Only Application"、Non-Volatile Semiconductor Memory Workshop 4.1、1997年
この発明は、消費電力を低減できる不揮発性半導体記憶装置を提供する。
この発明の一態様に係る不揮発性半導体記憶装置は、メモリセルアレイのカラムをリダンダンシビット線に置き換えることで不良を救済する不揮発性半導体記憶装置であって、前記メモリセルアレイのロウ方向を選択するロウアドレス信号の変化を検知するロウアドレス変化検知回路を具備し、前記メモリセルアレイのカラム方向を選択するカラムアドレス信号が入力される度に、前記ロウアドレス変化検知回路において前記ロウアドレス信号の変化が検知されたか否かに関わらず、前記リダンダンシビット線により置き換えられ得るビット線がセンスされ、前記ロウアドレス変化検知回路によって前記ロウアドレス信号の変化が検知された際にのみ、前記リダンダンシビット線がセンスされる。
本発明によれば、消費電力を低減できる不揮発性半導体記憶装置を提供出来る。
以下、この発明の実施形態を図面を参照して説明する。この説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。
この発明の第１の実施形態に係る不揮発性半導体記憶装置について図１を用いて説明する。図１は、本実施形態に係るシステムＬＳＩのブロック図である。
図示するように、システムＬＳＩ１は、ＣＰＵ２及び２Ｔｒフラッシュメモリ３を備えている。ＣＰＵ２は、フラッシュメモリ３との間でデータの授受を行う。フラッシュメモリ３は、メモリセルアレイ１０、書き込み用デコーダ２０、セレクトゲートデコーダ３０、カラムデコーダ４０、書き込み回路５０、スイッチ群６０、カラムセレクタ７０、読み出し回路８０、リダンダンシ回路９０、入力バッファ１００、出力バッファ１１０、ソース線ドライバ１２０、アドレスバッファ１３０、ライトステートマシーン１４０、及び電圧発生回路１５０を備えている。ＬＳＩ１には、外部から電圧Ｖcc１（１．２５〜１．６５Ｖ）が与えられており、Ｖcc１は電圧発生回路１５０に与えられる。
メモリセルアレイ１０は、マトリクス状に配置された複数個のメモリセルを有している。メモリセルアレイ１０の構成について、図２を用いて説明する。図２はメモリセルアレイ１０の一部領域の回路図である。
図示するように、メモリセルアレイ１０は主たるセルアレイ（以下、プライムセルアレイＰＣＡ（Prime cell array）と呼ぶ）と、セルアレイに不良があった場合にそれを置き換えるセルアレイ（以下、リダンダンシセルアレイＲＣＡ（Redundancy cell array）と呼ぶ）とを備えている。
プライムセルアレイＰＣＡは、（（ｍ＋１）×（ｎ＋１）、但しｍ、ｎは自然数）個のメモリセルブロックＢＬＫ、並びにメモリセルブロックＢＬＫ毎に設けられた書き込み用カラムセレクタＷＣＳ、読み出し用カラムセレクタＲＣＳ、及び書き込み禁止用カラムセレクタＩＣＳを有している。またリダンダンシセルアレイＲＣＡは、（（ｍ＋１）×（ｈ＋１）、但しｈは自然数）個のメモリセルブロックＢＬＫ、並びにメモリセルブロック毎に設けられた書き込み用カラムセレクタＷＣＳ、読み出し用カラムセレクタＲＣＳ、及び書き込み禁止用カラムセレクタＩＣＳを有している。
各々のメモリセルブロックＢＬＫは、複数のメモリセルＭＣを含んでいる。メモリセルＭＣは２ＴｒフラッシュメモリのメモリセルＭＣである。すなわち、メモリセルＭＣの各々は、メモリセルトランジスタＭＴと選択トランジスタＳＴとを有している。そして、メモリセルトランジスタＭＴのソースは、選択トランジスタＳＴのドレインに接続されている。メモリセルトランジスタＭＴは、半導体基板上にゲート絶縁膜を介在して形成されたフローティングゲートと、フローティングゲート上にゲート間絶縁膜を介在して形成されたコントロールゲートとを有する積層ゲート構造を備えている。また、列方向で隣接するメモリセルＭＣ同士は、メモリセルトランジスタＭＴのドレイン領域、または選択トランジスタＳＴのソース領域を共有している。各々のメモリセルブロックＢＬＫには、メモリセルＭＣが（４×４）個、含まれている。なお、列方向に配置されたメモリセルＭＣの数は、図２では４個であるが、この数は一例に過ぎず、例えば８個や１６個等でも良く、限定されるものではない。４列に並ぶメモリセルＭＣのメモリセルトランジスタＭＴのドレイン領域は、４本のローカルビット線ＬＢＬ０〜ＬＢＬ３にそれぞれ接続されている。ローカルビット線ＬＢＬ０〜ＬＢＬ３の一端は書き込み用カラムセレクタＷＣＳに接続され、他端は読み出し用カラムセレクタＲＣＳに接続されている。以下では、プライムセルアレイＰＣＡ内のメモリセルとリダンダンシセルアレイＲＣＡ内のメモリセルとを区別する為に、前者をプライムセルＰＣ、後者をリダンダンシセルＲＣと呼ぶことにする。
メモリセルアレイ１０内において、同一行のメモリセルトランジスタＭＴの制御ゲートは、それぞれワード線ＷＬ０〜ＷＬ（４ｍ＋３）のいずれかに共通接続されている。前述のローカルビット線ＬＢＬ０〜ＬＢＬ３は各々のメモリセルブロックＢＬＫ内においてのみメモリセルトランジスタを共通接続するのに対して、ワード線ＷＬは同一行にあるメモリセルトランジスタＭＴをメモリセルブロックＢＬＫ間においても共通接続する。更にワード線ＷＬは、プライムセルアレイＰＣＡ及びリダンダンシセルアレイＲＣＡ間でも共通接続する。
またメモリセルアレイ１０内において同一行の選択トランジスタＳＴのゲートは、それぞれセレクトゲート線ＳＧ０〜ＳＧ（４ｍ＋３）のいずれかに共通接続されている。セレクトゲート線は、同一行にある選択トランジスタＳＴのゲートを、メモリセルブロックＢＬＫ間においても共通接続する。更にセレクトゲート線ＳＧ０〜ＳＧ（４ｍ＋３）は、プライムセルアレイＰＣＡ及びリダンダンシセルアレイＲＣＡ間でも共通接続する。
すなわち、図２に示すように、リダンダンシセルアレイＲＣＡはメモリセルアレイ１０内における端部に配置され、ワード線及びセレクトゲート線をプライムセルアレイＰＣＡと共用している。
そして、ワード線ＷＬ０〜ＷＬ（４ｍ＋３）は書き込み用デコーダ２０に接続される。また、セレクトゲート線ＳＧ０〜ＳＧ（４ｍ＋３）の一端はセレクトゲートデコーダ３０に接続され、他端は書き込み用デコーダ２０に接続される。また、選択トランジスタＳＴのソース領域は、複数のメモリセルブロックＢＬＫ間で共通接続され、ソース線ドライバ１２０に接続されている。
次に書き込み用カラムセレクタＷＣＳの構成について説明する。書き込み用カラムセレクタＷＣＳの各々は、４つのＭＯＳトランジスタ１１〜１４を備えている。ＭＯＳトランジスタ１１〜１４の電流経路の一端はローカルビット線ＬＢＬ０〜ＬＢＬ３の一端にそれぞれ接続されている。そして、ＭＯＳトランジスタ１１と１２の電流経路の他端が共通接続され、ＭＯＳトランジスタ１３と１４の電流経路の他端が共通接続されている。このＭＯＳトランジスタ１１と１２の共通接続ノードをノードＮ１０、ＭＯＳトランジスタ１３と１４の共通接続ノードをＮ１１と以下では呼ぶこととする。ＭＯＳトランジスタ１１〜１４のゲートは、書き込み用カラム選択線ＷＣＳＬ０〜ＷＣＳＬ（２ｍ＋１）のいずれかに接続されている。なお、同一行にある書き込み用カラムセレクタＷＣＳに含まれるＭＯＳトランジスタ１１、１３は、同一の書き込み用カラム選択線ＷＣＳＬ（ｌ−１）（ｌ：１、３、５、…）に接続され、同一行にある書き込み用カラムセレクタＷＣＳに含まれるＭＯＳトランジスタ１２、１４は、同一の書き込み用カラム選択線ＷＣＳＬｌに接続される。書き込み用カラム選択線ＷＣＳＬ０〜ＷＣＳＬ（２ｍ＋１）は、書き込み時において、カラムデコーダ４０によって選択される。なお、書き込み用カラム選択線ＷＣＳＬ０〜ＷＣＳＬ（２ｍ＋１）は、プライムセルアレイＰＣＡ及びリダンダンシセルアレイＲＣＡ間で共通接続されている。
プライムセルアレイＰＣＡ内におけるノードＮ１０、Ｎ１１は、それぞれ書き込み用グローバルビット線ＷＧＢＬ０〜ＷＧＢＬ（２ｎ＋１）のいずれかに接続されている。また、リダンダンシセルアレイＲＣＡ内におけるノードＮ１０、Ｎ１１は、それぞれリダンダンシ書き込み用グローバルビット線ＷＧＢＬ＿ＲＤ０〜ＷＧＢＬ＿ＲＤ（２ｈ＋１）のいずれかに接続されている。書き込み用グローバルビット線ＷＧＢＬ０〜ＷＧＢＬ（２ｎ＋１）、リダンダンシ書き込み用グローバルビット線ＷＧＢＬ＿ＲＤ０〜ＷＧＢＬ＿ＲＤ（２ｎ＋１）のそれぞれは、同一列にある書き込み用カラムセレクタＷＣＳのノードＮ１０同士、またはノードＮ１１同士を共通接続する。
次に読み出し用カラムセレクタＲＣＳの構成について説明する。読み出し用カラムセレクタＲＣＳの各々は、４つのＭＯＳトランジスタ１５〜１８を備えている。ＭＯＳトランジスタ１５〜１８の電流経路の一端はローカルビット線ＬＢＬ０〜ＬＢＬ３の他端にそれぞれ接続されている。そして、ＭＯＳトランジスタ１５〜１８の電流経路の他端は、互いに共通接続されている。ＭＯＳトランジスタ１５〜１８の共通接続ノードをノードＮ２０と以下では呼ぶこととする。ＭＯＳトランジスタ１５〜１８のゲートは、それぞれ異なる読み出し用カラム選択線ＲＣＳＬ０〜ＲＣＳＬ（４ｍ＋３）に接続されている。なお、同一行にある読み出し用カラムセレクタＲＣＳに含まれるＭＯＳトランジスタ１５〜１８のそれぞれは、同一の読み出し用カラム選択線ＲＣＳＬ０〜ＲＣＳＬ（４ｍ＋３）に接続されている。読み出し用カラム選択線ＲＣＳＬ０〜ＲＣＳＬ（４ｍ＋３）は、読み出し時において、カラムデコーダ４０によって選択される。なお、読み出し用カラム選択線ＲＣＳＬ０〜ＲＣＳＬ（４ｍ＋３）は、プライムセルアレイＰＣＡ及びリダンダンシセルアレイＲＣＡ間で共通接続されている。
プライムセルアレイＰＣＡ内におけるノードＮ２０は、読み出し用グローバルビット線ＲＧＢＬ０〜ＲＧＢＬｎのいずれかに接続されている。他方、リダンダンシセルアレイＲＣＡ内におけるノードＮ２０は、リダンダンシ読み出し用グローバルビット線ＲＧＢＬ＿ＲＤ０〜ＲＧＢＬ＿ＲＤｈに接続されている。読み出し用グローバルビット線ＲＧＢＬ０〜ＲＧＢＬｎ、及びリダンダンシ読み出し用グローバルビット線ＲＧＢＬ＿ＲＤ０〜ＲＧＢＬ＿ＲＤｈは、同一列にある書き込み用カラムセレクタＲＣＳのノードＮ２０同士を共通接続する。
次に書き込み禁止用カラムセレクタＩＣＳの構成について説明する。書き込み禁止用セレクタＩＣＳの各々は、４つのＭＯＳトランジスタ４１〜４４を備えている。ＭＯＳトランジスタ４１〜４４の電流経路の一端はローカルビット線ＬＢＬ０〜ＬＢＬ３にそれぞれ接続されている。そして、ＭＯＳトランジスタ４１〜４４の電流経路の他端には書き込み禁止電圧ＶＰＩが共通に印加される。書き込み禁止電圧ＶＰＩは電圧発生回路１５０によって生成される。ＭＯＳトランジスタ４１〜４４のゲートは、書き込み禁止用カラム選択線ＩＣＳＬ０〜ＩＣＳＬ（２ｍ＋１）のいずれかに接続されている。なお、同一行にある書き込み禁止用カラムセレクタＩＣＳに含まれるＭＯＳトランジスタ４１、４３は、同一の書き込み用カラム選択線ＩＣＳＬ（ｌ−１）（ｈ：１、３、５、…）に接続され、同一行にある書き込み禁止用カラムセレクタＩＣＳに含まれるＭＯＳトランジスタ４２、４４は、同一の書き込み禁止用カラム選択線ＩＣＳＬｌに接続される。書き込み禁止用カラム選択線ＩＣＳＬ０〜ＩＣＳＬ（２ｍ＋１）は、書き込み時において、カラムデコーダ４０によって選択される。なお、書き込み禁止用カラム選択線ＩＣＳＬ０〜ＩＣＳＬ（２ｍ＋１）は、プライムセルアレイＰＣＡ及びリダンダンシセルアレイＲＣＡ間で共通接続されている。
本実施形態に係るメモリセルアレイ１０の構成は次のようにも説明できる。すなわち、メモリセルアレイ１０内には、複数のメモリセルＭＣがマトリクス状に配置されている。同一行にあるメモリセルＭＣのメモリセルトランジスタＭＴの制御ゲートは同一のワード線に共通接続され、同一行にあるメモリセルの選択トランジスタのゲートは同一のセレクトゲート線に接続されている。そして、同一列にある４つのメモリセルＭＣのメモリセルトランジスタＭＴのドレインは、ローカルビット線ＬＢＬ０〜ＬＢＬ３のいずれかに共通接続されている。すなわち、メモリセルアレイ１０内の複数のメモリセルＭＣは、一列に並んだ４つのメモリセルＭＣ毎に、異なるローカルビット線ＬＢＬ０〜ＬＢＬ３のいずれかに接続されている。そして、同一列にあるローカルビット線ＬＢＬ０及び同一列にあるローカルビット線ＬＢＬ１の一端は、それぞれＭＯＳトランジスタ１１、１２を介して、同一の書き込み用グローバルビット線ＷＧＢＬ０〜ＷＧＢＬ２ｎのいずれかに共通接続されている。また、同一列にあるローカルビット線ＬＢＬ２及び同一列にあるローカルビット線ＬＢＬ３の一端は、それぞれＭＯＳトランジスタ１３、１４を介して、同一の書き込み用グローバルビット線ＷＧＢＬ１〜ＷＧＢＬ（２ｎ＋１）のいずれかに共通接続されている。そして、同一列にあるローカルビット線ＬＢＬ０〜ＬＢＬ３の他端は、ＭＯＳトランジスタ１５〜１８を介して、同一の読み出し用グローバルビット線ＲＧＢＬ０〜ＲＧＢＬｎのいずれかに共通接続されている。更に、ローカルビット線ＬＢＬ０〜ＬＢＬ３の各々は、ＭＯＳトランジスタ４１〜４４を介して書き込み禁止電圧ノードに接続される。そして、メモリセルＭＣの選択トランジスタＳＴのソースは共通接続され、ソース線ドライバに接続されている。上記構成のメモリセルアレイにおいて、同一のローカルビット線に接続された４つのメモリセルＭＣが４列集まって、１つのメモリセルブロックＢＬＫが構成されている。同一列のメモリセルブロックは、共通の書き込み用グローバルビット線及び読み出し用グローバルビット線に接続されている。他方、互いに異なる列にあるメモリセルブロックＢＬＫは、それぞれ異なる書き込み用グローバルビット線及び読み出し用グローバルビット線に接続されている。上記構成において、複数のメモリセルブロックＢＬＫがプライムセルアレイＰＣＡとして機能する。また、プライムセルアレイと異なる書き込み用グローバルビット線及び読み出し用グローバルビット線に接続され、且つワード線及びセレクトゲート線を共通にする複数のメモリセルブロックＢＬＫがリダンダンシセルアレイＲＣＡとして機能する。なお、メモリセルブロック内のメモリセル数、読み出し用グローバルビット線ＲＧＢＬ、及び書き込み用グローバルビット線ＷＧＢＬの本数は、本例に限ったものではない。
図１に戻って説明を続ける。書き込み回路５０は、書き込みデータをラッチする。また書き込み用グローバルビット線ＷＧＢＬをリセットする。
入力バッファ１００は、ＣＰＵ２から与えられる書き込みデータを保持する。
スイッチ群６０は、入力バッファ１００で保持された書き込みデータを書き込み回路５０に転送する。
書き込み回路５０、スイッチ群６０、及び入力バッファ１００の構成について図３を用いて説明する。図３は、書き込み回路５０、スイッチ群６０、及び入力バッファ１００の回路図である。
まず書き込み回路５０について説明する。書き込み回路５０は、書き込み回路５０はラッチ回路群５１及びリセット回路５２を備えている。ラッチ回路群５１は、書き込み用グローバルビット線ＷＧＢＬ０〜ＷＧＢＬ（２ｎ＋１）及びリダンダンシ書き込み用グローバルビット線ＷＧＢＬ＿ＲＤ０〜ＷＧＢＬ＿ＲＤ（２ｈ＋１）毎に設けられたラッチ回路５３を備えている。ラッチ回路５３の各々は、２つのインバータ５４、５５を備えている。インバータ５４の入力端は、インバータ５５の出力端に接続され、インバータ５４の出力端は、インバータ５５の入力端に接続されている。そして、インバータ５４の入力端とインバータ５５の出力端との接続ノードがラッチ回路５３の出力ノードとなり、対応する書き込み用グローバルビット線及びリダンダンシ書き込み用グローバルビット線に接続されている。インバータ５４、５５はそれぞれ、電流経路が直列接続されたｎチャネルＭＯＳトランジスタ５６及びｐチャネルＭＯＳトランジスタ５７を備えている。ｎチャネルＭＯＳトランジスタ５６のソースはＶＢＬＰＷノードに接続され、ｐチャネルＭＯＳトランジスタ５７のソースは書き込み禁止電圧ノードＶＰＩに接続されている。ｎチャネルＭＯＳトランジスタ５６のゲートとｐチャネルＭＯＳトランジスタ５７のゲートとは共通接続されている。そして、インバータ５５のｐチャネルＭＯＳトランジスタ５７のドレインとｎチャネルＭＯＳトランジスタ５６のドレインとの接続ノードが、インバータ５４のｐチャネルＭＯＳトランジスタ５７のゲートとｎチャネルＭＯＳトランジスタ５６のゲートとの接続ノードに接続され、更に書き込み用グローバルビット線またはリダンダンシ書き込み用グローバルビット線に接続されている。また、インバータ５４のｐチャネルＭＯＳトランジスタ５７のドレインとｎチャネルＭＯＳトランジスタ５６のドレインとの接続ノードが、インバータ５５のｐチャネルＭＯＳトランジスタ５７のゲートとｎチャネルＭＯＳトランジスタ５６のゲートとの接続ノードに接続され、この接続ノードがラッチ回路５３の入力ノードとなる。
リセット回路５２は、書き込み用グローバルビット線ＷＧＢＬ０〜ＷＧＢＬ（２ｎ＋１）及びリダンダンシ書き込み用グローバルビット線ＷＧＢＬ＿ＲＤ０〜ＷＧＢＬ＿ＲＤ（２ｈ＋１）毎に設けられたｎチャネルＭＯＳトランジスタ５８を備えている。各ｎチャネルＭＯＳトランジスタ５８のドレインは対応する書き込み用グローバルビット線またはリダンダンシ書き込み用グローバルビット線に接続され、ソースはＶＢＬＰＷノードに共通接続され、ゲートはＷＧＢＬＲＳＴノードに共通接続されている。
スイッチ群６０は、ラッチ回路５３毎に設けられたｎチャネルＭＯＳトランジスタ６１、及びｎチャネルＭＯＳトランジスタ６２を備えている。ＭＯＳトランジスタ６１の電流経路の一端は、対応するラッチ回路５３の入力ノードに接続されている。そして、隣接するラッチ回路にそれぞれ接続された２つのＭＯＳトランジスタ６１の電流経路の他端は共通接続されている。すなわち、書き込み用グローバルビット線ＷＧＢＬ０、ＷＧＢＬ１にそれぞれ対応するラッチ回路５３に接続されたＭＯＳトランジスタ８１同士が、その電流経路の他端を共通としている。書き込み用グローバルビット線ＷＧＢＬ２、ＷＧＢＬ３にそれぞれ対応するラッチ回路５３に接続されたＭＯＳトランジスタ６１同士もまた同じである。また、リダンダンシ書き込み用グローバルビット線ＷＧＢＬ＿ＲＤ０、ＷＧＢＬ＿ＲＤ１にそれぞれ対応するラッチ回路５３に接続されたＭＯＳトランジスタ６１同士が、その電流経路の他端を共通としている。更にリダンダンシ書き込み用グローバルビット線ＷＧＢＬ＿ＲＤ２、ＷＧＢＬ＿ＲＤ３にそれぞれ対応するラッチ回路５３に接続されたＭＯＳトランジスタ６１同士もまた同じである。
そして、書き込み用グローバルビット線ＷＧＢＬ（ｌ−１）（ｌ＝１、３、５、…）に対応するラッチ回路５３に接続されたＭＯＳトランジスタ６１のゲートは、ＷＤＨ０ノードに共通接続され、書き込み用グローバルビット線ＷＧＢＬｌに対応するラッチ回路５３に接続されたＭＯＳトランジスタ６１のゲートはＷＤＨ１ノードに共通接続されている。また、リダンダンシ書き込み用グローバルビット線ＷＧＢＬ＿ＲＤ（ｌ−１）（ｌ＝１、３、５、…）に対応するラッチ回路５３に接続されたＭＯＳトランジスタ６１のゲートは、ＷＤＨ０ノードに共通接続され、リダンダンシ書き込み用グローバルビット線ＷＧＢＬ＿ＲＤｌに対応するラッチ回路５３に接続されたＭＯＳトランジスタ６１のゲートはＷＤＨ１ノードに共通接続されている。そして、互いに共通接続されたＭＯＳトランジスタ６１の電流経路の他端は、ＭＯＳトランジスタ６２の電流経路の一端に接続されている。ＭＯＳトランジスタ６２のゲートには、一括して正電圧Ｖcc２（≒３Ｖ）が印加される。正電圧Ｖcc２は、例えば電圧発生回路１５０によって生成される。なお以下では、書き込み用グローバルビット線に対応するＭＯＳトランジスタ６１とラッチ回路５３の入力ノードとの接続ノードを、それぞれノードＡ０〜Ａ（２ｎ＋１）と呼ぶことにする。また、リダンダンシ書き込み用グローバルビット線に対応するＭＯＳトランジスタ６１とラッチ回路５３の入力ノードとの接続ノードを、それぞれノードＡＲ０〜ＡＲ（２ｈ＋１）と呼ぶことにする。
次に入力バッファ１００について説明する。入力バッファ１００は、スイッチ群６０内のＭＯＳトランジスタ６２毎に設けられたインバータ１０１を備えている。インバータ１０１の入力ノードには、ＣＰＵ２から与えられる書き込みデータが入力され、出力ノードはＭＯＳトランジスタ６２の電流経路の他端に接続されている。インバータ１０１は、その高電圧側電源電位をＶcc２、低電圧電源電位を０Ｖとして動作する。以下では、書き込み用グローバルビット線に対応するインバータ１０１の出力ノードとＭＯＳトランジスタ６２との接続ノードをそれぞれノードＴＯＷＤＩ０〜ＴＯＷＤＩ（（２ｎ＋１）／２）と呼ぶことにする。また、リダンダンシ書き込み用グローバルビット線に対応するインバータ１０１の出力ノードとＭＯＳトランジスタ６２との接続ノードをそれぞれノードＴＯＷＤＩ＿ＲＤ０〜ＴＯＷＤＩ＿ＲＤ（（２ｎ＋１）／２）と呼ぶことにする。
再び図１に戻ってＬＳＩ１の説明を続ける。
カラムデコーダ４０は、カラムアドレス信号をデコードして、カラムアドレスデコード信号を得る。このカラムアドレスデコード信号に基づいて、カラム選択線ＷＣＳＬ、ＲＣＳＬ、ＩＣＳＬの選択動作が行われる。
カラムセレクタ７０は、読み出し時において、上記カラムアドレスデコード信号に基づいて、読み出し用グローバルビット線ＲＧＢＬ０〜ＲＧＢＬｎのいずれかを選択する。
読み出し回路８０は、読み出し時において、読み出し用グローバルビット線ＲＧＢＬ０〜ＲＧＢＬｎ及びリダンダンシ読み出し用グローバルビット線ＲＧＢＬ＿ＲＤ０〜ＲＧＢＬ＿ＲＤｈをプリチャージする。そして、読み出し用グローバルビット線ＲＧＢＬ０〜ＲＧＢＬｎ及びリダンダンシ読み出し用グローバルビット線ＲＧＢＬ＿ＲＤ０〜ＲＧＢＬ＿ＲＤｈに読み出したデータを増幅する。
リダンダンシ回路９０は、読み出し時において、読み出し用グローバルビット線ＲＧＢＬ０〜ＲＧＢＬｎのいずれかを、リダンダンシ読み出し用グローバルビット線ＲＧＢＬ＿ＲＤ０〜ＲＧＢＬ＿ＲＤｈのいずれかで置き換えるか否かを判定する。そして、その判定結果に基づいて選択した読み出しデータを出力バッファ１１０へ出力する。
カラムセレクタ７０、読み出し回路８０、リダンダンシ回路９０の構成について、図４を用いて説明する。図４はカラムセレクタ７０、読み出し回路８０、及びリダンダンシ回路９０の回路図である。
カラムセレクタ７０は、複数の読み出し用グローバルビット線毎に設けられた選択ユニット７１、並びにリダンダンシ読み出し用グローバルビット線ＲＧＢＬ＿ＲＤ０〜ＲＧＢＬ＿ＲＤｈ毎に設けられたＭＯＳトランジスタ７２−０〜７２−ｈを備えている。図４の例では５本の読み出し用グローバルビット線（ＲＧＢＬ０〜ＲＧＢＬ４、ＲＧＢＬ５〜ＲＧＢＬ９、ＲＧＢＬ１０〜ＲＧＢＬ１４、…）毎に１つの選択ユニット７１が設けられているが、この数に限定されるものではない。以下図４の場合を例に説明する。
読み出しユニット７１のそれぞれは、５本の読み出し用グローバルビット線毎にそれぞれ設けられたＭＯＳトランジスタ７３〜７７を備えている。ＭＯＳトランジスタ７３〜７７の電流経路の一端は５本の読み出し用グローバルビット線のそれぞれに接続され、他端は共通接続されている。ＭＯＳトランジスタ７３〜７７のゲートは複数の選択ユニット７１間で、それぞれカラム選択線ＣＳＬ０〜ＣＳＬ４に接続されている。カラム選択線ＣＳＬ０〜ＣＳＬ４はカラムデコーダ４０に接続されている。
ＭＯＳトランジスタ７２−０〜７２−ｈはそれぞれ、電流経路の一端がリダンダンシ読み出し用グローバルビット線ＲＧＢＬ＿ＲＤ０〜ＲＧＢＬ＿ＲＤｈに接続され、ゲートにはＶcc１が印加されている。従って、読み出し時においてＭＯＳトランジスタ７２−０〜７２−ｈはオン状態とされている。
次に読み出し回路８０の構成について説明する。読み出し回路８０は、カラムセレクタ７０内の選択ユニット７１及びＭＯＳトランジスタ７２−０〜７２−ｈ毎に設けられた読み出しユニット８１を備えている。読み出しユニット８１はそれぞれ、カラムセレクタ７０内のＭＯＳトランジスタ７３〜７７の電流経路の他端の共通接続ノード、またはＭＯＳトランジスタ７２−０〜７２−ｈの電流経路の他端に接続されている。それぞれの読み出しユニット８１は、プリチャージ回路８２及びセンスアンプ８３を備えている。
プリチャージ回路８２は、読み出し時において、カラムセレクタ７０の選択ユニット７１で選択された読み出し用グローバルビット線、及びリダンダンシ読み出し用グローバルビット線ＲＧＢＬ＿ＲＤ０〜ＲＧＢＬ＿ＲＤｈをプリチャージする。プリチャージ回路８２は、ｐチャネルＭＯＳトランジスタ８４及びｎチャネルＭＯＳトランジスタ８５を備えている。ｐチャネルＭＯＳトランジスタ８４は、ソースが電源電圧ＶＤＤ（例えば１．３Ｖ）に接続され、ゲートにプリチャージ信号／ＰＲＥが入力される。ｎチャネルＭＯＳトランジスタ８５は、ドレインがＭＯＳトランジスタ８４のドレインに接続され、ゲートにバイアス信号ＢＩＡＳが入力される。
センスアンプ８３は、読み出し時において、カラムセレクタ７０の選択ユニット７１で選択された読み出し用グローバルビット線、及びリダンダンシ読み出し用グローバルビット線ＲＧＢＬ＿ＲＤ０〜ＲＧＢＬ＿ＲＤｈに読み出した読み出しデータを増幅する。センスアンプ８３は、インバータ８６及びフリップフロップ８７を備えている。インバータ８６の入力ノードはＭＯＳトランジスタ８５のソースに接続され、出力ノードがフリップフロップ８７の入力ノードに接続されている。そして、フリップフロップ８７の出力ノードから、増幅された読み出しデータが出力される。
すなわち、読み出し時において、カラムセレクタ７０によって５本のうち１本の割合で選択された読み出し用グローバルビット線ＲＧＢＬ０〜ＲＧＢＬｎが、それぞれプリチャージ回路８２及びセンスアンプ８３に接続される。更に、リダンダンシ読み出し用グローバルビット線ＲＧＢＬ＿ＲＤ０〜ＲＧＢＬ＿ＲＤｈは、その全てがプリチャージ回路８２及びセンスアンプ８３に接続される。以下では、読み出し用グローバルビット線ＲＧＢＬ０〜ＲＧＢＬｎに関して設けられたセンスアンプ８３を、それぞれセンスアンプＳ／Ａ０〜Ｓ／Ａｊ（ｊ＝（（ｎ＋１）／５）−１））と呼ぶことにする。またリダンダンシ読み出し用グローバルビット線ＲＧＢＬ＿ＲＤ０〜ＲＧＢＬ＿ＲＤｈ毎に設けられたセンスアンプ８３を、それぞれセンスアンプＳ／Ａ＿ＲＤ０〜Ｓ／Ａ＿ＲＤｈと呼ぶことにする。また、センスアンプＳ／Ａ０〜Ｓ／Ａｊの出力をそれぞれＳＡＯ０〜ＳＡＯｊと呼び、センスアンプＳ／Ａ＿ＲＤ０〜Ｓ／Ａ＿ＲＤｈの出力をそれぞれＳＡＯＲ０〜ＳＡＯＲｈと呼ぶことにする。
次にリダンダンシ回路９０について説明する。リダンダンシ回路９０は、ロウアドレス変化検知回路９１、リダンダンシ判定回路９２−０〜９２−ｈ、及びスイッチ回路９３−０〜９３−ｊ、９４−０〜９４−ｈを備えている。
ロウアドレス変化検知回路９１は、ロウアドレス信号ＲＡを監視する。そしてロウアドレス信号ＲＡが変化した際に、センスアンプＳ／Ａ＿ＲＤ０〜Ｓ／Ａ＿ＲＤｈをイネーブルにするセンスアンプイネーブル信号ＳＡＲＤｅｎｂを発生させる。なおセンスアンプイネーブル信号ＳＡＲＤｅｎｂは、センスアンプＳ／Ａ０〜Ｓ／Ａｊをイネーブルにするセンスアンプイネーブル信号ＳＡｅｎｂと同期させて出力される。センスアンプイネーブル信号ＳＡｅｎｂはセンスアンプＳ／Ａ０〜Ｓ／Ａｊに与えられ、センスアンプイネーブル信号ＳＡＲＤｅｎｂはセンスアンプＳ／Ａ＿ＲＤ０〜Ｓ／Ａ＿ＲＤｈに与えられる。
リダンダンシ判定回路９２−０〜９２−ｈはカラムアドレス信号ＣＡを監視する。そして、読み出し時において、カラムアドレスＣＡが不良のある読み出し用グローバルビット線を指し示す場合に、当該読み出し用グローバルビット線を、リダンダンシ読み出し用グローバルビット線に置き換える。リダンダンシ読み出し用グローバルビット線ＲＧＢＬ＿ＲＤ０〜ＲＧＢＬ＿ＲＤｈのそれぞれには、置き換えるべきカラム（読み出し用グローバルビット線ＲＧＢＬ）が予め割り当てられている。また、リダンダンシ判定回路９２−０〜９２−ｈは、それぞれリダンダンシ読み出し用グローバルビット線ＲＧＢＬ＿ＲＤ０〜ＲＧＢＬ＿ＲＤｈに対応しており、それぞれのリダンダンシ読み出し用グローバルビット線ＲＧＢＬ＿ＲＤ０〜ＲＧＢＬ＿ＲＤｈが置き換えるべきカラムアドレスを保持する。そして、入力されたカラムアドレス信号ＣＡが、リダンダンシ判定回路９２−０〜９２−ｈの保持する上記カラムアドレスと一致する場合、制御信号ＦＲＤ０〜ＦＲＤｈをアサート（“Ｈ”レベルと）する。
スイッチ回路９３−０〜９３−ｊは、センスアンプＳ／Ａ０〜Ｓ／Ａｊ毎に設けられている。各スイッチ回路９３−０〜９３−ｊには、カラムアドレス信号ＣＡ及び制御信号ＦＲＤ０〜ＦＲＤｈが入力されている。そして、カラムアドレス信号ＣＡが、対応するセンスアンプＳ／Ａ０〜Ｓ／Ａｊのいずれかに接続されたカラム（読み出し用グローバルビット線ＲＧＢＬ＿ＲＤ０〜ＲＧＢＬ＿ＲＤｎ）に一致し、且つ制御信号ＦＲＤ０〜ＦＲＤｈの全てが“Ｌ”レベルである際に、当該スイッチ回路９３−０〜９３−ｊはオン状態とされる。オン状態とされたスイッチ回路９３−０〜９３−ｊのいずれかは、対応するセンスアンプＳ／Ａ０〜Ｓ／Ａｊの出力ＳＡＯ０〜ＳＡＯｊを、出力バッファ１１０へと伝達する。逆に、カラムアドレス信号ＣＡが対応するカラムと不一致であるか、または一致しても制御信号ＦＲＤ０〜ＦＲＤｈのいずれかが“Ｈ”レベルとされている際には、スイッチ回路９３−０〜９３−ｊはオフ状態とされる。
スイッチ回路９４−０〜９４−ｈは、センスアンプＳ／Ａ＿ＲＤ０〜Ｓ／Ａ＿ＲＤｈ毎に設けられている。各スイッチ回路９４−０〜９４−ｈには、それぞれ制御信号ＦＲＤ０〜ＦＲＤｈが入力されている。そして、制御信号ＦＲＤ０〜ＦＲＤｈのいずれかが“Ｈ”レベルとされた場合、対応するスイッチ回路９４−０〜９４−ｈのいずれかがオン状態とされる。そして、対応するセンスアンプＳ／Ａ＿ＲＤ０〜Ｓ／Ａ＿ＲＤｈの出力ＳＡＯＲ０〜ＳＡＯＲｈを、出力バッファ１１０へと伝達する。逆に、制御信号ＦＲＤ０〜ＦＲＤｈが“Ｌ”レベルの場合には、スイッチ回路９４−０〜９４−ｈはオフ状態とされる。
図５は、上記リダンダンシ回路９０の備えるロウアドレス変化検知回路９１の回路図である。図示するように、ロウアドレス変化検知回路９１は複数の検知ユニット１６０−０〜１６０−ｉ、ＮＯＲゲート１６３、ＮＡＮＤゲート１６５、及びインバータ１６４、１６６を備えている。
検知ユニット１６０−０〜１６０−ｉは、ロウアドレス信号ＲＡのビット毎に設けられている。検知ユニット１６０−０〜１６０−ｉのそれぞれは、Ｄ−Ｆ／Ｆ１６１及び排他的論理和演算回路１６２を備えている。Ｄ−Ｆ／Ｆ１６１は、そのクロック端子ＣＬＫにセンスアンプイネーブル信号ＳＡｅｎｂが入力され、データ入力端子Ｄに、ロウアドレス信号ＲＡの各ビットＲＡ０〜ＲＡｉが入力され、更にリセット端子ＲＳにリセット信号ＲＳＴが入力される。排他的論理和演算回路１６２は、対応するロウアドレス信号ＲＡの各ビットＲＡ０〜ＲＡｉのいずれかと、フリップフロップ１６１の出力Ｑとの排他的論理和（exclusive OR）演算を行う。フリップフロップ１６１は、センスアンプイネーブル信号ＳＡｅｎｂに同期して動作する。
ＮＯＲゲート１６３は、各検知ユニット１６０−１〜１６０−ｉの備える排他的論理和演算回路１６２の出力のＮＯＲ演算を行う。ＮＯＲゲート１６３の出力はインバータ１６４で反転され、ＮＡＮＤゲート１６５が、インバータ１６４の出力とセンスアンプイネーブル信号ＳＡｅｎｂとのＮＡＮＤ演算を行う。そして、ＮＡＮＤゲート１６５の出力をインバータ１６６で反転させた信号が、センスアンプイネーブル信号ＳＡＲＤｅｎｂとなる。
上記構成のロウアドレス変化検知回路９１において、例えば、ある時刻ｔ０、ｔ１でロウアドレス信号ＲＡが入力されたとする。すると、時刻ｔ１において検知ユニット１６０−０の排他的論理和演算回路１６２は、時刻ｔ０でフリップフロップ１６１に取り込まれたロウアドレス信号の先頭ビットＲＡ０（ｔ＝０）と、時刻ｔ１で入力されたロウアドレス信号の先頭ビットＲＡ０（ｔ＝１）との排他的論理和演算を行う。また、検知ユニット１６０−１の排他的論理和演算回路１６２は、時刻ｔ０でフリップフロップ１６１に取り込まれたロウアドレス信号のビットＲＡ１（ｔ＝０）と、時刻ｔ１で入力されたロウアドレス信号の先頭ビットＲＡ１（ｔ＝１）との排他的論理和演算を行う。以下検知ユニット１６０−２〜１６０−ｉまで同様である。すると、時刻ｔ０とｔ１とでロウアドレス信号ＲＡのいずれかのビットが変化していれば、そのビットに対応する検知ユニット１６０−０〜１６０−ｉの排他的論理和演算回路１６２の出力が“Ｈ”レベルとなる。従って、ＮＯＲゲート１６３及びインバータ１６４によるＯＲ演算結果が“Ｈ”レベルとなるので、センスアンプイネーブル信号ＳＡｅｎｂが“Ｈ”レベルである期間、センスアンプイネーブル信号ＳＡＲＤｅｎｂも“Ｈ”レベルとなる。
再び図１に戻って説明を続ける。
出力バッファ１１０は、リダンダンシ回路９０を介して得られる読み出しデータを保持する。そして読み出しデータをＣＰＵ２へ与える。
ソース線ドライバ１２０は、ソース線ＳＬに電圧を供給する。
アドレスバッファ１３０は、ＣＰＵ２から与えられるアドレス信号を保持する。そして、カラムアドレス信号ＣＡをカラムデコーダ４０に供給し、ロウアドレス信号ＲＡを書き込み用デコーダ２０及びセレクトゲートデコーダ３０に供給する。
ライトステートマシーン１４０は、ＣＰＵ２から与えられる命令信号に基づいて、フラッシュメモリ３に含まれる各回路の動作を制御し、データの書き込み、消去、読み出しのタイミング制御を行い、また各動作について決められた所定のアルゴリズムを実行する。
電圧発生回路１５０は、外部から入力される電圧Ｖcc１に基づいて、複数の内部電圧を生成する。電圧発生回路は、負のチャージポンプ回路及び正のチャージポンプ回路を備えている。そして、負電圧ＶＢＢ１（＝−７Ｖ）、ＶＢＢ２（＝−８Ｖ）並びに正電圧ＶＰＰ１（＝１２Ｖ）、Ｖcc２（＝３Ｖ）を生成する。
書き込み用デコーダ２０は、書き込み時においてワード線ＷＬ０〜ＷＬ（４ｍ＋３）のいずれかを選択し、選択ワード線に正電位ＶＰＰ１（１２Ｖ）を印加すると共に、全てのセレクトゲート線ＳＧ０〜ＳＧ（４ｍ＋３）に負電位ＶＢＢ１（−７Ｖ）を印加する。また消去時において、全ワード線に負電位ＶＢＢ２（−８Ｖ）を印加する。
セレクトゲートデコーダ３０は、読み出し時においてセレクトゲート線ＳＧ０〜ＳＧ（４ｍ＋３）のいずれかを選択し、選択セレクトゲート線に正電位Ｖcc２（３Ｖ）を印加する。
上記書き込み用デコーダ２０及びセレクトゲートデコーダ３０の構成について、図６を用いて説明する。まず、セレクトゲートデコーダ３０の構成について説明する。セレクトゲートデコーダ３０は、ロウアドレスデコード回路３１、及びスイッチ素子群３２を備えている。ロウアドレスデコード回路３１は、電源電圧Ｖcc２で動作し、（ｉ＋１）ビットのロウアドレス信号ＲＡ０〜ＲＡｉをデコードしてロウアドレスデコード信号を得る。ロウアドレスデコード回路３１は、セレクトゲート線ＳＧ０〜ＳＧ（４ｍ＋３）毎に設けられたＮＡＮＤ回路３３及びインバータ３４を有している。ＮＡＮＤ回路３３は、ロウアドレス信号ＲＡ０〜ＲＡｉの各ビットのＮＡＮＤ演算を行う。そして、インバータ３４がＮＡＮＤ演算結果を反転して、ロウアドレスデコード信号として出力する。
スイッチ素子群３２は、ｎチャネルＭＯＳトランジスタ３５を有している。ｎチャネルＭＯＳトランジスタ３５は、セレクトゲート線ＳＧ０〜ＳＧ（４ｍ＋３）毎に設けられている。そして、インバータ３４の出力が、ｎチャネルＭＯＳトランジスタ３５の電流経路を介して、セレクトゲート線ＳＧ０〜ＳＧ（４ｍ＋３）に与えられる。なお、ｎチャネルＭＯＳトランジスタ３５のゲートには、制御信号ＺＩＳＯＧが入力される。そして、制御信号ＺＩＳＯＧによって、書き込み動作及び消去動作時には、ＭＯＳトランジスタ３５はオフ状態とされ、読み出し動作時にはオン状態とされる。
次に、書き込み用デコーダ２０の構成について説明する。書き込み用デコーダ２０は、ロウアドレスデコード回路２１及びスイッチ素子群２２を備えている。ロウアドレスデコード回路２１は、（ｉ＋１）ビットのロウアドレス信号ＲＡ０〜ＲＡｉをデコードしてロウアドレスデコード信号を得る。このロウアドレスデコード信号が、ワード線ＷＬ０〜ＷＬ（４ｍ＋３）に与えられる。ロウアドレスデコード回路２１は、ワード線ＷＬ０〜ＷＬ（４ｍ＋３）毎に設けられたＮＡＮＤ回路２３及びインバータ２４を有している。ＮＡＮＤ回路２３及びインバータ２４は、正電源電圧ノードが電源電圧ノードＶＣＧＮＷに接続され、負電源電圧ノードが電源電圧ノードＶＣＧＰＷに接続されている。ＮＡＮＤ回路２３は、ロウアドレス信号ＲＡ０〜ＲＡｉの各ビットのＮＡＮＤ演算を行う。電源電圧ノードＶＣＧＮＷ、ＶＣＧＰＷには、電圧発生回路１５０の発生する正電圧ＶＰＰ１、Ｖcc１、負電圧ＶＢＢ１、または０Ｖが与えられる。そして、インバータ２４がＮＡＮＤ演算結果を反転して、ロウアドレスデコード信号として出力する。
スイッチ素子群２２は、ｎチャネルＭＯＳトランジスタ２５を有している。ＭＯＳトランジスタ２５は、セレクトゲート線ＳＧ０〜ＳＧ（４ｍ＋３）毎に設けられている。ＭＯＳトランジスタ２５の電流経路の一端はセレクトゲート線ＳＧ０〜ＳＧ（４ｍ＋３）に接続され、他端はＶＳＧＰＷノードに接続されている。ＶＳＧＰＷノードには、負電位ＶＢＢ２または正電位ＶＰＰ１が印加される。またＭＯＳトランジスタ２５のゲートには制御信号ＷＳＧが入力される。そして制御信号ＷＳＧによって、ＭＯＳトランジスタ２５は書き込み時にオン状態とされる。更に書き込み用デコーダ２０は、メモリセルアレイ１０が形成されている半導体基板（ウェル領域）に対して電圧ＶＰＷを印加する。
次に、上記構成のフラッシュメモリの備えるメモリセルアレイ１０の断面構造について、図７を用いて説明する。図７はメモリセルアレイ１０中のプライムセルアレイＰＣＡのビット線方向に沿った断面図である。リダンダンシセルアレイＲＣＡの断面構造はプライムセルアレイＰＣＡと同様であり、書き込み用グローバルビット線及び読み出し用グローバルビット線を、それぞれリダンダンシ書き込み用グローバルビット線及び読み出し用グローバルビット線に置き換えただけである。従って、以下ではプライムセルアレイＰＣＡについてのみ説明する。
図示するように、ｐ型半導体基板２００の表面領域内にｎ型ウェル領域２０１が形成され、ｎ型ウェル領域２０１の表面領域内にｐ型ウェル領域２０２が形成されている。ｐ型ウェル領域２０２中には素子分離領域ＳＴＩが形成され、素子分離領域ＳＴＩによって周囲を取り囲まれた領域が、素子領域ＡＡとなっている。ｐ型ウェル領域２０２の素子領域ＡＡ上には、ゲート絶縁膜２０４が形成され、ゲート絶縁膜２０４上に、メモリセルトランジスタＭＴ及び選択トランジスタＳＴのゲート電極が形成されている。メモリセルトランジスタＭＴ及び選択トランジスタＳＴのゲート電極は、ゲート絶縁膜２０４上に形成された多結晶シリコン層２１０、多結晶シリコン層２１０上に形成されたゲート間絶縁膜２２０、及びゲート間絶縁膜２２０上に形成された多結晶シリコン層２３０を有している。ゲート間絶縁膜２２０は、例えばシリコン酸化膜、またはシリコン酸化膜とシリコン窒化膜との積層構造であるＯＮ膜、ＮＯ膜、またはＯＮＯ膜で形成される。
メモリセルトランジスタＭＴにおいては、多結晶シリコン層２１０は隣接する素子領域ＡＡ間で互いに分離されており、フローティングゲート（ＦＧ）として機能する。他方、多結晶シリコン層２３０は、隣接する素子領域ＡＡ間で共通接続され、コントロールゲート（ワード線ＷＬ）として機能する。
選択トランジスタＳＴにおいては、多結晶シリコン層２１０、２３０は、隣接する素子領域ＡＡ間で共通接続されている。そして、多結晶シリコン層２１０、２３０が、セレクトゲート線ＳＧとして機能する。但し、実質的にセレクトゲート線として機能するのは、多結晶シリコン層２１０のみである。
そして隣接するゲート電極間に位置するｐ型ウェル領域２０２表面内には、不純物拡散層２０３が形成されている。不純物拡散層２０３は、隣接するトランジスタ同士で共用されている。前述の通り、メモリセルトランジスタＭＴと選択トランジスタＳＴとを含むメモリセルＭＣは次のような関係を有して形成されている。すなわち、隣接するメモリセルＭＣは、互いに選択トランジスタＳＴ同士、またはメモリセルトランジスタＭＴ同士が隣り合っている。そして、隣り合ったもの同士は不純物拡散層２０３を共有している。従って、隣接する２つのメモリセルＭＣ、ＭＣは、選択トランジスタＳＴ同士が隣り合う場合には、２つの選択トランジスタＳＴ、ＳＴが共有する不純物拡散層（ソース領域）２０３を中心にして、対称に配置されている。逆に、メモリセルトランジスタＭＴ同士が隣り合う場合には、２つのメモリセルトランジスタＭＴ、ＭＴが共有する不純物拡散層（ドレイン領域）２０３を中心にして、対称に配置されている。
そして、ｐ型ウェル領域２０２上には、上記メモリセルトランジスタＭＴ、及び選択トランジスタＳＴを被覆するようにして、層間絶縁膜２５０が形成されている。層間絶縁膜２５０中には、２つの選択トランジスタＳＴ、ＳＴが共有する不純物拡散層（ソース領域）２０３に達するコンタクトプラグＣＰ１が形成されている。そして層間絶縁膜２５０上には、コンタクトプラグＣＰ１に接続される金属配線層２６０が形成されている。金属配線層２６０は、ソース線ＳＬとして機能する。また、層間絶縁膜２５０中には、２つのメモリセルトランジスタＭＴ、ＭＴが共有する不純物拡散層（ドレイン領域）２０３に達するコンタクトプラグＣＰ２が形成されている。また層間絶縁膜２５０上には更に、コンタクトプラグＣＰ２に接続される金属配線層２７０が形成されている。
層間絶縁膜２５０上には、金属配線層２６０、２７０を被覆するようにして、層間絶縁膜２８０が形成されている。そして、層間絶縁膜２８０中には、金属配線層２７０に達するコンタクトプラグＣＰ３が形成されている。そして、層間絶縁膜２８０上には、複数のコンタクトプラグＣＰ３に共通に接続された金属配線層２９０が形成されている。金属配線層２９０は、ローカルビット線ＬＢＬ０〜ＬＢＬ３のいずれかとして機能する。また層間絶縁膜２８０内には金属配線層２６０に達するコンタクトプラグが形成されており、このコンタクトプラグによって、複数のソース線２６０が、図示せぬ領域で共通接続される。
層間絶縁膜２８０上には、金属配線層２９０を被覆するようにして、層間絶縁膜３００が形成されている。そして、層間絶縁膜３００上には金属配線層３１０が形成されている。金属配線層３１０は、図示せぬシャント領域において選択トランジスタＳＴの多結晶シリコン層２１０と接続されており、セレクトゲート線のシャント配線として機能する。金属配線層３１０の配線間は等間隔とされている。なおシャント領域では、選択トランジスタＳＴの多結晶シリコン層２３０の少なくとも一部が除去されており、この領域に形成されたコンタクトプラグ（図示せず）によって、シャント配線３１０と多結晶シリコン層２１０とが接続される。シャント配線３１０は、多結晶シリコン層２３０と電気的に分離されている。
そして、層間絶縁膜３００上には、金属配線層３１０を被覆するようにして、層間絶縁膜３２０が形成されている。層間絶縁膜３２０上には、書き込み用グローバルビット線及び読み出し用グローバルビット線として機能する金属配線層３３０が形成され、更に層間絶縁膜３４０が形成されている。
次に、上記構成の２Ｔｒフラッシュメモリ３の動作について、図８を用いて以下説明する。図８は、各種信号及び各ノードの電圧のタイミングチャートである。なお以下では、フローティングゲートに電子が注入されておらず閾値電圧が負である状態を“１”データが書き込まれている状態、フローティングゲートに電子が注入され、閾値電圧が正である状態を“０”データが書き込まれている状態と定義する。また説明の簡単化の為に、書き込み用グローバルビット線ＷＧＢＬ０、ＷＧＢＬ１に接続されたプライムセルＰＣに関する場合について説明するが、その他の書き込み用グローバルビット線ＷＧＢＬ２〜ＷＧＢＬ（２ｎ＋１）及びリダンダンシ書き込み用グローバルビット線ＷＧＢＬ＿ＲＤ０〜ＷＧＢＬ＿ＲＤ（２ｈ＋１）の場合も同様である。
＜初期動作＞
まず初期動作について説明する。初期動作とは、データの書き込み、読み出し、及び消去などにあたって、最初に行われる動作のことである。初期動作は、図８において、時刻ｔ０〜ｔ１の期間に行われる。図９は初期動作時における、書き込み用グローバルビット線ＷＧＢＬ０、ＷＧＢＬ１に対応した書き込み回路５０、スイッチ群６０、及び入力バッファ１００の回路図である。
まず初期動作にあたっては、信号ＷＤＨ０、ＷＤＨ１が共に“Ｌ”レベル（０Ｖ）とされる。これによりスイッチ群６０内のＭＯＳトランジスタ６１がオフ状態となり、書き込み回路５０と入力バッファ１００とは電気的に分離される。また、ラッチ回路５３の高電圧電源電圧として与えられる書き込み禁止電圧ＶＰＩがＶcc２とされ、ＶＢＬＰＷが０Ｖとされる。そして、信号ＷＧＢＬＲＳＴが“Ｈ”レベル（Ｖcc２）とされ、全ての書き込み用グローバルビット線ＷＧＢＬ０、ＷＧＢＬ１がリセットされる。すなわち、書き込み回路５０内のＭＯＳトランジスタ５８がオン状態とされ、ＶＢＬＰＷノードから０Ｖが書き込み用グローバルビット線ＷＧＢＬ０、ＷＧＢＬ１に与えられる。この結果、全てのラッチ回路５３の出力ノードは“Ｌ”レベル（０Ｖ）となり、入力ノード（ノードＡ０、Ａ１）は“Ｈ”レベル（Ｖcc２）となる。
以上のように、初期動作において、書き込み用グローバルビット線が０Ｖにされると共に、ノードＡ０、Ａ１にＶcc２が与えられる。
＜データラッチ動作＞
次に、データラッチ動作について説明する。データラッチ動作とは、データの書き込みにあたって、各ラッチ回路５３に対して書き込みデータを入力する動作のことである。データラッチ動作は、図８における時刻ｔ１〜ｔ２の間に行われる。図１０及び図１１はデータラッチ動作時における、書き込み回路５０、スイッチ群６０、及び入力バッファ１００の回路図であり、図１０は“０”データが入力された場合、図１１は“１”データが入力された場合について示している。以下では、書き込み用グローバルビット線ＷＧＢＬ０に接続されたメモリセルに“０”データを書き込み（ＷＧＢＬ０が選択状態）、ＷＧＢＬ１に接続されたメモリセルに“１”データを書き込む（ＷＧＢＬ１が非選択状態）場合を例に挙げて説明する。
まず図１０を用いて“０”データが入力された際について説明する。データラッチ動作にあたっては、信号ＷＧＢＬＲＳＴが０Ｖとされ、ＭＯＳトランジスタ５８はオフ状態とされる。これにより、各書き込み用グローバルビット線ＷＧＢＬ０、ＷＧＢＬ１はＶＢＬＰＷノードと電気的に分離される。更に、書き込み用グローバルビット線ＷＧＢＬ０に対応するラッチ回路５３にデータをラッチさせる為に、信号ＷＤＨ０が“Ｈ”レベル（Ｖcc２）とされ、書き込み用グローバルビット線ＷＧＢＬ０に対応するＭＯＳトランジスタ６１がオン状態となる。他方、書き込み用グローバルビット線ＷＧＢＬ１に対応するＭＯＳトランジスタ６１はオフ状態となる。従って、入力バッファ１００と、書き込み用グローバルビット線ＷＧＢＬ０に対応するラッチ回路５３とが電気的に接続される。
そして、ＣＰＵ２から入力バッファ１００のインバータに“０”データが入力される。“０”データが入力される際には、インバータ９１の入力ノードに０Ｖが印加される。“０”データはインバータ１０１で反転される。その結果、ＴＯＷＤＩ０ノードの電位はＶcc２となる。すると、ＭＯＳトランジスタ６２のゲートにはＶcc２が印加されているので、ＭＯＳトランジスタ６２はカットオフの状態となる。従って、ラッチ回路５３は時刻ｔ０〜ｔ１で与えられたデータを保持し続ける。すなわち、ノードＡ０はＶcc２のままであり、書き込み用グローバルビット線ＷＧＢＬ０は０Ｖのままである。
次に図１１を用いて“１”データを入力する場合について説明する。“０”データを入力する場合と異なるのは、ＷＤＨ０＝０Ｖ、ＷＤＨ１＝Ｖcc２とされることにより、書き込み用グローバルビット線ＷＧＢＬ１に対応するＭＯＳトランジスタ６１がオン状態とされる点である。
そしてＣＰＵ２から入力バッファ１００に“１”データが入力される。“１”データが入力される際には、インバータ１０１の入力ノードにＶcc２が印加される。従って、ＴＯＷＤＩ０ノードの電位は０Ｖとなる。このＴＯＷＤＩ０ノードの電位は、ＭＯＳトランジスタ６１の電流経路を介してラッチ回路５３に入力される。その結果、ノードＡ１の電位はＶcc２から０Ｖに反転し、書き込み用グローバルビット線ＷＧＢＬ１の電位は０ＶからＶcc２に反転する。
以上のように、データラッチ動作においては、“１”書き込みを行うメモリセルに対応したラッチ回路内のデータが、初期状態から反転される。すなわち、“０”書き込み（電子を注入）するときには、実質的にはデータは外部から入力されず、“１”書き込み（電子を注入しない＝非選択）するときには、データを外部から取り込む。
＜書き込み動作＞
次に書き込み動作について説明する。データの書き込みは、同一行にある全てのメモリセルブロックに対して一括して行われる。但し、各メモリセルブロック内において同時に書き込まれるメモリセルは、ローカルビット線ＬＢＬ０、ＬＢＬ１のいずれかに接続されたメモリセルと、ローカルビット線ＬＢＬ２、ＬＢＬ３のいずれかに接続されたメモリセルの２つである。
書き込み動作は、図８における時刻ｔ２〜ｔ３の期間に行われる。図１２は、書き込み動作時におけるメモリセルアレイ１０及び書き込み回路５０の回路図である。図１２において、ワード線ＷＬ０及びローカルビット線ＬＢＬ０、ＬＢＬ２に接続されたメモリセルトランジスタＭＴにデータを書き込むものとし、そのうち、ローカルビット線ＬＢＬ０に接続されたメモリセルトランジスタＭＴに“０”データを書き込み、ローカルビット線ＬＢＬ２に接続されたメモリセルトランジスタＭＴに“１”データを書き込むものとする。換言すれば、ローカルビット線ＬＢＬ０に接続されたメモリセルが選択され、ローカルビット線ＬＢＬ２に接続されたメモリセルが非選択とされる。
まず書き込み動作にあたって、信号ＷＧＢＬＲＳＴは依然として０Ｖである。そして、時刻ｔ２において書き込み禁止電圧ＶＰＩがＶcc２から０Ｖに変化し、ＶＢＬＰＷノードの電位が０ＶからＶＢＢ１（−７Ｖ）に変化する。負電位ＶＢＢ１は、ライトステートマシーン１４０の命令によって電圧発生回路１５０が出力する。なお、ＶＰＩの電位は、０Ｖではなく、その他の負電位であっても良い。
すると、ラッチ回路５３内のインバータ５４、５５の低電圧側の電源電圧が０ＶからＶＢＢ１に変化し、高電圧側の電源電圧がＶcc２から０Ｖに変化するから、ノードＡ０、Ａ１の電位はそれぞれ０Ｖ、ＶＢＢ１に変化する。また書き込み用グローバルビット線ＷＧＢＬ０、ＷＧＢＬ１の電位もそれぞれＶＢＢ１、０Ｖに変化する。
そして、書き込み用デコーダ２０が、ワード線ＷＬ０を選択して、選択ワード線ＷＬ０に正電圧ＶＰＰ１（１２Ｖ）を印加する。また信号ＷＳＧが“Ｈ”レベル（０Ｖ〜Ｖcc２）とされて分離用ＭＯＳトランジスタ２５がオン状態とされることによって、ＶＳＧＰＷノードから、全セレクトゲート線ＳＧ０〜ＳＧ（４ｍ＋３）に負電位ＶＢＢ１（−７Ｖ）が印加される。更に書き込み用デコーダ２０は、メモリセルが形成されている基板（ｐ型ウェル領域２０２）に負電位ＶＢＢ１を印加する。なお、書き込み時においては、信号ＺＩＳＯＧは“Ｌ”レベルとされており、セレクトゲートデコーダ３０のロウアドレスデコード回路３１は、セレクトゲート線から電気的に分離されている。
また、カラムデコーダ４０は、選択ワード線ＷＬ０を含むメモリセルブロックＢＬＫに対応する書き込み用カラムセレクタＷＣＳに接続された２本の書き込み用カラム選択線のうち、書き込み用カラム選択線ＷＣＳＬ０を選択する。これにより、書き込み用カラムセレクタＷＣＳ内のＭＯＳトランジスタ１１、１３がオン状態とされる。その結果、書き込み用グローバルビット線ＷＧＢＬ０とローカルビット線ＬＢＬ０とが電気的に接続され、書き込み用グローバルビット線ＷＧＢＬ１とローカルビット線ＬＢＬ２とが電気的に接続される。
またカラムデコーダ４０は、選択ワード線ＷＬ０を含まないメモリセルブロックＢＬＫに対応する書き込み用カラムセレクタＷＣＳに接続された書き込み用カラム選択線を全て非選択とする。そのため、選択ワード線を含まないメモリセルブロックＢＬＫに対応する書き込み用カラムセレクタＷＣＳ内のＭＯＳトランジスタ１１〜１４はオフ状態とされる。
更にカラムデコーダ４０は、全ての読み出し用カラム選択線ＲＣＳＬ０〜ＲＣＳＬ（４ｍ＋３）を非選択とする。これにより、全ての読み出し用カラムセレクタＲＣＳ内のＭＯＳトランジスタ１５〜１８はオフ状態とされる。従って、読み出し用グローバルビット線ＲＧＢＬとローカルビット線ＬＢＬ０〜ＬＢＬ３とは、電気的に分離されている。
更にカラムデコーダ４０は、非選択とされるローカルビット線ＬＢＬ１、ＬＢＬ３に接続されるＭＯＳトランジスタ４２、４４をオン状態とすべく、書き込み禁止用カラム選択線ＩＣＳＬ１を“Ｈ”レベル（Ｖcc２）とする。選択ローカルビット線ＬＢＬ０、ＬＢＬ２に対応するＭＯＳトランジスタ４１、４３に接続される書き込み禁止用カラム選択線ＩＣＳＬ０は“Ｌ”レベルとされ、ＭＯＳトランジスタ４１、４３はオフ状態である。その結果、非選択ローカルビット線ＬＢＬ１、ＬＢＬ３には書き込み禁止電圧ＶＰＩ＝０Ｖが印加される。
上記の結果、書き込み用カラムセレクタＷＣＳ内のＭＯＳトランジスタ１１を介して、書き込み用グローバルビット線ＷＧＢＬ０から、選択ワード線ＷＬ０を含むメモリセルブロックＢＬＫのローカルビット線ＬＢＬ０に、書き込み電圧（ＶＢＢ１）が与えられる。更に、ＭＯＳトランジスタ１３を介して、書き込み用グローバルビット線ＷＧＢＬ１から、選択ワード線ＷＬ０を含むメモリセルブロックＢＬＫのローカルビット線ＬＢＬ２に、書き込み禁止電圧ＶＰＩ（０Ｖ）が与えられる。
その結果、書き込み用グローバルビット線ＷＧＢＬ１及びワード線ＷＬ０に接続されたメモリセルトランジスタＭＴにおいては、ゲート・チャネル間の電位差が十分ではない（ＶＰＰ１−ＶＰＩ＝１２Ｖ）ため、フローティングゲートに電子は注入されない。すなわち、メモリセルＭＣは負の閾値を維持する。すなわち“１”データが書き込まれる。また、非選択ローカルビット線ＬＢＬ１、ＬＢＬ３及びワード線ＷＬ０に接続されたメモリセルトランジスタＭＴにおいても、チャネルにＶＰＩが印加されているため、フローティングゲートに電子は注入されず、メモリセルＭＣは負の閾値を保持する。他方、書き込み用グローバルビット線ＷＧＢＬ０及びワード線ＷＬ０に接続されたメモリセルトランジスタＭＴにおいては、ゲート・チャネル間の電位差が十分である（ＶＰＰ１−ＶＢＢ１＝１９Ｖ）ため、ＦＮ tunnelingによってフローティングゲートに電子が注入される。その結果、メモリセルトランジスタＭＴの閾値は正に変化する、すなわち“０”データが書き込まれる。
以上のようにして、１ページのメモリセルトランジスタに一括してデータが書き込まれる。
＜消去動作＞
次に消去動作について説明する。消去動作は、図８における時刻ｔ４以降に行われる。図１３は消去動作時におけるメモリセルアレイ１０の回路図である。データの消去は、ｐ型ウェル領域２０２を共通とする全てのメモリセルＭＣから一括して行われる。消去動作は、ＦＮ tunnelingによってフローティングゲートから電子を引き抜くことによって行われる。
消去動作にあたっては、ＭＯＳトランジスタ１１〜１６の全てがオフ状態とされる。従って、全書き込み用グローバルビット線ＷＧＢＬ０、ＷＧＢＬ１は、ラッチ回路５３及びＶＢＬＰＷノード並びにＶＰＩノードと電気的に分離されて、フローティングの状態となる。
そして書き込み用デコーダ２０は、選択ブロック内における全てのワード線ＷＬ０〜ＷＬ（４ｍ＋３）に負電圧ＶＢＢ２を印加する。更に書き込み用デコーダ２０は、メモリセルが形成されている基板（ｐ型ウェル領域２０２）に正電位ＶＰＰ１を印加する。なお、消去時においては、信号ＺＩＳＯＧ、ＷＳＧは“Ｌ”レベルとされており、セレクトゲートデコーダ３０のロウアドレスデコード回路３１は、セレクトゲート線から電気的に分離されている。
その結果、メモリセルＭＣのメモリセルトランジスタのフローティングゲートから電子がＦＮ tunnelingによって半導体基板に引き抜かれる。これにより、ワード線ＷＬ０〜ＷＬ（４ｍ＋３）に接続された全てのメモリセルＭＣのデータが消去され、閾値電圧が負となる。
なお、セレクトゲート線の電位はｐ型ウェル領域２０２とのカップリングによって、約ＶＰＰ１まで上昇する。そのため選択トランジスタＳＴのゲート絶縁膜にはほとんど電圧ストレスがかからない。但し、セレクトゲートデコーダ３０において、ＶＳＧＰＷ＝ＶＰＰ１とし、更にＭＯＳトランジスタ３６をオン状態とすることで、セレクトゲート線にＶＰＰ１を印加しても良い。
以上のようにして、一括してデータが消去される。
＜読み出し動作＞
次に読み出し動作について説明する。図８において時刻ｔ３〜ｔ４の期間が読み出し動作を示す。図１４は、２Ｔｒフラッシュメモリ３のメモリセルアレイ１０及び読み出しユニット７１の回路図である。図１４は、ローカルビット線ＬＢＬ０とワード線ＷＬ０に接続されたメモリセルトランジスタＭＴからデータを読み出す場合について示している。データは、メモリセルブロックＢＬＫあたり１つのメモリセルＭＣから読み出される。但し１つのメモリセルブロックＢＬＫあたり複数本の読み出し用グローバルビット線が存在する場合には、その数だけデータが読み出される。
図１４に示すように、まずカラムデコーダ４０は、選択セレクトゲート線ＳＧ０を含むメモリセルブロックＢＬＫに対応する読み出し用カラムセレクタＲＣＳに接続された、４本の読み出し用カラム選択線ＲＣＳＬ０〜ＲＣＳＬ３のうち、読み出し用カラム選択線ＲＣＳＬ０を選択する。これにより、選択セレクトゲート線ＳＧ０を含むメモリセルブロックＢＬＫに対応する読み出し用カラムセレクタＲＣＳ内のＭＯＳトランジスタ１５がオン状態とされる。
またカラムデコーダ４０は、全ての書き込み用カラム選択線ＷＣＳＬ０〜ＷＣＳＬ（２ｍ＋１）を非選択とする。これにより、全ての書き込み用カラム選択線ＷＣＳＬ０〜ＷＣＳＬ（２ｍ＋１）内の４つのＭＯＳトランジスタ１１〜１４の全てがオフ状態とされる。従って、書き込み用グローバルビット線ＷＧＢＬとローカルビット線ＬＢＬ０〜ＬＢＬ３とは、電気的に分離されている。
また、信号ＷＧＢＬＲＳＴが“Ｈ”レベル（Ｖcc２）とされることにより、書き込み回路５０内のＭＯＳトランジスタ５８がオン状態となる。またＶＢＬＰＷノードには０Ｖが与えられている。従って、読み出し動作時において全ての書き込み用グローバルビット線ＷＧＢＬ０、ＷＧＢＬ１は０Ｖとされる。
更に、信号ＢＩＡＳが“Ｈ”レベル、／ＰＲＥが“Ｌ”レベルとされる。更にカラムデコーダ４０がカラム選択線ＣＳＬ０を“Ｈ”レベルとする。これによりＭＯＳトランジスタ６２がオン状態とされ、読み出し用グローバルビット線ＲＧＢＬ０がプリチャージ回路７２によってプリチャージされる。
読み出し用グローバルビット線の電位が所定のプリチャージ電位に達した後、信号ＺＩＳＯＧが“Ｈ”レベルとされ、分離用ＭＯＳトランジスタ３５がオン状態とされる。そしてセレクトゲートデコーダ３０はセレクトゲート線ＳＧ０を選択（“Ｈ”レベル：Ｖcc２＝３Ｖ）する。また、書き込み用デコーダ２０は全てのワード線ＷＬ０〜ＷＬ（４ｍ＋３）を非選択（０Ｖ）とし、且つｐ型ウェル領域２０２の電位ＶＰＷを０Ｖとする。更に、ソース線ドライバ１２０は、ソース線の電位を０Ｖとする。なお、読み出し時においては信号ＷＳＧは“Ｌ”レベルとされ、ＶＳＧＰＷノードとセレクトゲート線とは電気的に分離されている。
すると、セレクトゲート線ＳＧ０に接続された選択トランジスタＳＴがオン状態となり、選択ワード線ＷＬ０及び選択ローカルビット線ＬＢＬ０に接続されているメモリセルトランジスタＭＴに書き込まれているデータが“１”であれば、読み出し用グローバルビット線ＲＧＢＬ０からソース線に電流が流れる。他方、書き込まれているデータが“０”であれば、電流は流れない。
そして、メモリセルＭＣに電流が流れることによる読み出し用グローバルビット線の電位変化を、センスアンプ８３が増幅する。
以上のようにして、データの読み出し動作が行われる。
なお、リダンダンシセルＲＣからデータを読み出す場合も、基本的な動作は上記の通りである。プライムセルＰＣからデータを読み出す場合と異なるのは、リダンダンシ読み出し用グローバルビット線と読み出しユニット８１とを接続するのが選択ユニット７１ではなくＭＯＳトランジスタ７２−０〜７２−ｈであるという点のみである。
＜読み出し動作〜読み出しデータ出力動作（リダンダンシ方法）＞
次に、上記説明した方法によりデータを読み出してから、読み出しデータを出力バッファ１１０に出力するまでの動作について説明する。特にカラムに不良があった場合に、この不良カラムをリダンダンシカラムで置き換える点に着目して説明する。図１５は、読み出し動作から不良カラムの置き換え動作までのフローチャートである。また、本実施形態では、クロック信号に同期しつつ、複数のデータを連続して読み出すフラッシュメモリを例に挙げて説明する。特に本実施形態では、ロウアドレスＲＡを一定に保ちつつ、カラムアドレスを変化させていくことにより、連続してデータが読み出される。
図１５に示すように、まずＣＰＵ２からフラッシュメモリ３へロウアドレス信号ＲＡ及びカラムアドレス信号ＣＡが与えられる（ステップＳ１０）。ロウアドレス信号ＲＡ及びカラムアドレス信号ＣＡはアドレスバッファ１３０に与えられ、アドレスバッファ１３０からセレクトゲートデコーダ３０、カラムデコーダ４０、及びリダンダンシ回路９０へ与えられる。そして、上記で説明したように、カラムセレクタ７０で選択された読み出し用グローバルビット線と、全てのリダンダンシ読み出し用グローバルビット線が、読み出し回路８０のプリチャージ回路８２によってプリチャージされる。
読み出し用グローバルビット線及びリダンダンシ読み出し用グローバルビット線の電位がプリチャージ電位に達すると、プリチャージ回路８２がオフ状態となる。代わりに、センスアンプイネーブル信号ＡＳｅｎｂが“Ｈ”レベルとなり、センスアンプＳ／Ａ０〜Ｓ／Ａｊが活性化される（ステップＳ１１）。また、ロウアドレス変化検知回路９１はロウアドレス信号ＲＡの変化の有無を検知する（ステップＳ１２）。
ステップＳ１２において、ロウアドレス変化検知回路９１は、ロウアドレス信号ＲＡに変化を検知した際に、センスアンプイネーブル信号ＳＡＲＤｅｎｂを“Ｈ”レベルとし、センスアンプＳ／Ａ＿ＲＤ０〜Ｓ／Ａ＿ＲＤｈを活性化させる（ステップＳ１３）。
そして、プライムセルＰＣ及びリダンダンシセルＲＣからデータが読み出される（ステップＳ１４）。データの読み出し方法は上記で説明したとおりである。センスアンプＳ／Ａ０〜Ｓ／Ａｊは活性化されており、インバータ８６で増幅したデータが新たにフリップフロップ８７に格納される（ステップＳ１５）。センスアンプＳ／Ａ＿ＲＤ０〜Ｓ／Ａ＿ＲＤｈについても同様である。リダンダンシ読み出し用グローバルビット線に読み出したデータをインバータ８６で増幅したデータがフリップフロップ８７内に格納される（ステップＳ１６）。
上記ステップＳ１２において、ロウアドレス変化検知回路９１がロウアドレス信号ＲＡに変化を検知しなかった場合、センスアンプイネーブル信号ＳＡＲＤｅｎｂは“Ｌ”レベルとされる。従って、センスアンプＳ／Ａ＿ＲＤ０〜Ｓ／Ａ＿ＲＤｈは非活性な状態とされる（ステップＳ１７）。
そして、プライムセルＰＣ及びリダンダンシセルＲＣからデータが読み出される（ステップＳ１８）。センスアンプＳ／Ａ０〜Ｓ／Ａｊは活性化されており、インバータ８６で増幅したデータが新たにフリップフロップ８７に格納される（ステップＳ１９）。他方、センスアンプＳ／Ａ＿ＲＤ０〜Ｓ／Ａ＿ＲＤｈは非活性な状態である。従って、センスアンプＳ／Ａ＿ＲＤ０〜Ｓ／Ａ＿ＲＤｈのフリップフロップ８７内のデータは更新されず、フリップフロップ８７は、以前に読み出したデータを保持し続ける（ステップＳ２０）。
上記ステップＳ１６またはステップＳ２０の後、リダンダンシ判定回路９２−０〜９２−ｈが、ステップＳ１０で入力されたカラムアドレスは不良の存在するカラムであるか否かを判定する（ステップＳ２１）。
ステップＳ２１で、当該カラムに不良があり、リダンダンシ読み出し用グローバルビット線で置き換える必要があると判断された場合、スイッチ回路９４−０〜９４−ｈのいずれかは、当該カラムを置き換えるリダンダンシ読み出し用グローバルビット線と出力バッファ１１０とを接続する。また、スイッチ回路９３−０〜９３−ｊのいずれかは、当該カラムに相当する読み出し用グローバルビット線と出力バッファ１１０とを非接続とする（ステップＳ２２）。その結果、出力バッファ１１０には、センスアンプＳ／Ａ＿ＲＤ０〜Ｓ／Ａ＿ＲＤｈのいずれかに保持されているデータが出力される（ステップＳ２３）。
他方、ステップＳ２１で当該カラムは正常であり、リダンダンシ読み出し用グローバルビット線で置き換える必要がないと判断された場合、スイッチ回路９４−０〜９４−ｈは、センスアンプＳ／Ａ＿ＲＤ０〜Ｓ／Ａ＿ＲＤｈの出力ノードと出力バッファ１１０とを非接続とする。またスイッチ回路９３−０〜９３−ｊは、対応する読み出し用グローバルビット線に読み出したデータを保持するセンスアンプＳ／Ａ０〜Ｓ／Ａｊのいずれかの出力ノードと出力バッファとを接続する（ステップＳ２４）。その結果、出力バッファ１１０には、センスアンプＳ／Ａ０〜Ｓ／Ａｊのいずれかに保持されているデータが出力される（ステップＳ２５）。
そして、現在のカラムアドレスが、当該ロウについて読み出し動作を行う最終アドレスかどうかを判定する（ステップＳ２６）。最終カラムアドレスでなければ、ロウアドレスはそのままに、次のカラムアドレス信号を入力し（ステップＳ２７）、再びステップＳ１１乃至Ｓ２５の処理を繰り返す。最終カラムアドレスである場合には、次に現在のロウアドレスが、読み出しを行うべき最終のロウアドレスであるかどうかを判定する（ステップＳ２８）。最終ロウアドレスであれば、読み出し動作は終了する。最終ロウアドレスでなければ、読み出し動作を行うべき次のロウアドレスを入力し、更にそのロウアドレスにおいて最初にデータを読み出すべきカラムアドレスを入力して（ステップＳ２９）、再びステップＳ１１乃至Ｓ２６の処理を繰り返す。
以上の動作について、図１６を用いつつ具体的な例を挙げてより詳しく説明する。図１６は本実施形態に係る２Ｔｒフラッシュメモリの回路図である。簡単化のために、ワード線、セレクトゲート線、及び読み出し用グローバルビット線の本数が５本、リダンダンシ読み出し用グローバルビット線の本数が３本の場合について説明する。
ワード線／セレクトゲート線ＷＬ０／ＳＧ０〜ＷＬ４／ＳＧ４と読み出し用グローバルビット線ＲＧＢＬ０〜ＲＧＢＬ４との交点にはプライムセルＰＣが配置され、ワード線／セレクトゲート線ＷＬ０／ＳＧ０〜ＷＬ４／ＳＧ４とリダンダンシ読み出し用グローバルビット線ＲＧＢＬ＿ＲＤ０〜ＲＧＢＬ＿ＲＤ２との交点にリダンダンシセルＲＣが配置されている。読み出し回路８０は１つのセンスアンプＳ／Ａ、及び３つのセンスアンプＳ／Ａ＿ＲＤ０〜Ｓ／Ａ＿ＲＤ２を備えている。そしてセンスアンプＳ／Ａは、カラムセレクタ７０内のＭＯＳトランジスタ７３〜７７によって、読み出し用グローバルビット線ＲＧＢＬ０〜ＲＧＢＬ４のいずれかに接続される。またセンスアンプＳ／Ａ＿ＲＤ０〜Ｓ／Ａ＿ＲＤ２は、カラムセレクタ７０内のＭＯＳトランジスタ７２−０〜７２−２によって、それぞれリダンダンシ読み出し用グローバルビット線ＲＧＢＬ＿ＲＤ０〜ＲＧＢＬ＿ＲＤ２に接続される。
そして、ロウアドレス信号ＲＡ＝Ｒ０〜Ｒ４がそれぞれワード線／セレクトゲート線ＷＬ０／ＳＧ０〜ＷＬ４／ＳＧ４に対応し、カラムアドレス信号ＣＡ＝Ｃ０〜Ｃ４が読み出し用グローバルビット線ＲＧＢＬ０〜ＲＧＢＬ４に対応するものとする。更に、読み出し用グローバルビット線ＲＧＢＬ２、ＲＧＢＬ４をそれぞれリダンダンシ読み出し用グローバルビット線ＲＧＢＬ＿ＲＤ０、ＲＧＢＬ＿ＲＤ１に置き換えるものとする。従って、リダンダンシ判定回路９２−０、９２−１は、それぞれカラムアドレスＣ２、Ｃ４を保持する。そしてカラムアドレス信号ＣＡ＝Ｃ２が入力された際には、読み出し用グローバルビット線ＲＧＢＬ２の代わりにリダンダンシ読み出し用グローバルビット線ＲＧＢＬ＿ＲＤ０が選択され、カラムアドレス信号ＣＡ＝Ｃ４が入力された際には、読み出し用グローバルビット線ＲＧＢＬ４の代わりにリダンダンシ読み出し用グローバルビットＲＧＢＬ＿ＲＤ１が選択される。
上記構成のフラッシュメモリの動作について図１７を用いて説明する。図１７は各種信号のタイミングチャートである。
図示するように、クロック信号ＣＬＫに同期してロウアドレス信号ＲＡ、カラムアドレス信号ＣＡ及びセンスアンプイネーブル信号ＳＡｅｎｂが入力される。まず時刻ｔ０でロウアドレス信号ＲＡ＝Ｒ０、カラムアドレス信号ＣＡ＝Ｃ０が入力される（ステップＳ１０）。そして時刻ｔ１でデータの読み出しを開始すべく、センスアンプイネーブル信号ＳＡｅｎｂが“Ｈ”レベルとされる。これによりセンスアンプＳ／Ａが活性化される（ステップＳ１１）。時刻ｔ１の様子を図１８に示す。図示するように、センスアンプイネーブル信号ＳＡｅｎｂが“Ｈ”レベルとされ、且つ時刻ｔ０でロウアドレス信号ＲＡが入力された（ステップＳ１２）ことにより、ロウアドレス変化検知回路９１はセンスアンプイネーブル信号ＳＡＲＤｅｎｂを“Ｈ”レベルとする。従って、センスアンプＳ／Ａだけでなく、センスアンプＳ／Ａ＿ＲＤ０〜Ｓ／Ａ＿ＲＤ２も活性化される（ステップＳ１３）。そして、ワード線／セレクトゲート線ＷＬ０／ＳＧ０と読み出し用グローバルビット線ＲＧＢＬ０及びリダンダンシ読み出し用グローバルビット線ＲＧＢＬ＿ＲＤ０〜ＲＧＢＬ＿ＲＤ２との交点にあるプライムセルＰＣ及びリダンダンシセルＲＣからデータが読み出される（ステップＳ１４）。データを読み出す過程の動作は図１３を用いて説明した通りである。
そして、センスアンプＳ／Ａは読み出し用グローバルビット線ＲＧＢＬ０に読み出したデータＤ００を増幅してフリップフロップ８７に保持すると共に出力信号ＳＡＯとして出力する（ステップＳ１５）。同様にセンスアンプＳ／Ａ＿ＲＤ０〜Ｓ／Ａ＿ＲＤ２は、リダンダンシ読み出し用グローバルビット線ＲＧＢＬ＿ＲＤ０〜ＲＧＢＬ＿ＲＤ２にそれぞれ読み出したデータＲ００、Ｒ０１、Ｒ０２を増幅してフリップフロップ８７に保持すると共に、出力信号ＳＡＯＲ０〜ＳＡＯＲ２として出力する（ステップＳ１６）。
時刻ｔ０で入力されたカラムアドレス信号ＣＡ＝Ｃ０に対応する読み出し用グローバルビット線ＲＧＢＬ０に不良は無いので（ステップＳ２１）、全てのリダンダンシ判定回路９２−０〜９２−２はそれぞれ制御信号ＦＲＤ０〜ＦＲＤ２を“Ｌ”レベルとする。従って、スイッチ回路９４−０〜９４−２がオフ状態となり、スイッチ回路９３がオン状態となる（ステップＳ２２）。その結果、スイッチ回路９３を介してセンスアンプＳ／Ａの出力信号ＳＡＯ＝Ｄ００が出力バッファ１１０へ送られる（ステップＳ２３）。
次に時刻ｔ２において、カラムアドレス信号ＣＡがＣ０からＣ１に変化する（ステップＳ２７）。ロウアドレス信号ＲＡはＲ０のままである。そして、時刻ｔ３でセンスアンプイネーブル信号ＳＡｅｎｂが“Ｈ”レベルとなる。これによりセンスアンプＳ／Ａが活性化される（ステップＳ１１）。時刻ｔ３の様子を図１９に示す。しかしロウアドレス信号ＲＡは変化していないので（ステップＳ１２）、ロウアドレス変化検知回路９１はセンスアンプイネーブル信号ＳＡＲＤｅｎｂを“Ｌ”レベルとする。よってセンスアンプＳ／Ａ＿ＲＤ０〜Ｓ／Ａ＿ＲＤ２は非活性とされる（ステップＳ１７）。そして、ワード線／セレクトゲート線ＷＬ０／ＳＧ０と読み出し用グローバルビット線ＲＧＢＬ１及びリダンダンシ読み出し用グローバルビット線ＲＧＢＬ＿ＲＤ０〜ＲＧＢＬ＿ＲＤ２との交点にあるプライムセルＰＣ及びリダンダンシセルＲＣからデータが読み出される（ステップＳ１８）。
そして、センスアンプＳ／Ａは読み出し用グローバルビット線ＲＧＢＬ１に読み出したデータＤ０１を増幅してフリップフロップ８７に保持すると共に出力信号ＳＡＯとして出力する（ステップＳ１９）。他方、センスアンプＳ／Ａ＿ＲＤ０〜Ｓ／Ａ＿ＲＤ２は非活性であるので、時刻ｔ１で読み出したデータＲ００、Ｒ０１、Ｒ０２をそれぞれ維持する（ステップＳ２０）。従って、出力信号ＳＡＯ０〜ＳＡＯ２はそれぞれＲ００、Ｒ０１、Ｒ０２のままである。
時刻ｔ２で入力されたカラムアドレス信号ＣＡ＝Ｃ１に対応する読み出し用グローバルビット線ＲＧＢＬ１に不良は無いので（ステップＳ２１）、全てのリダンダンシ判定回路９２−０〜９２−２はそれぞれ制御信号ＦＲＤ０〜ＦＲＤ２を“Ｌ”レベルとする。従って、スイッチ回路９４−０〜９４−２がオフ状態となり、スイッチ回路９３がオン状態となる（ステップＳ２２）。その結果、スイッチ回路９３を介してセンスアンプＳ／Ａの出力信号ＳＡＯ＝Ｄ０１が出力バッファ１１０へ送られる（ステップＳ２３）。
次に時刻ｔ４において、カラムアドレス信号ＣＡがＣ１からＣ２に変化する（ステップＳ２７）。ロウアドレス信号ＲＡはＲ０のままである。そして、時刻ｔ５でセンスアンプイネーブル信号ＳＡｅｎｂが“Ｈ”レベルとなる。これによりセンスアンプＳ／Ａが活性化される（ステップＳ１１）。時刻ｔ５の様子を図２０に示す。しかしロウアドレス信号ＲＡは変化していないので（ステップＳ１２）、ロウアドレス変化検知回路９１はセンスアンプイネーブル信号ＳＡＲＤｅｎｂを“Ｌ”レベルとする。よってセンスアンプＳ／Ａ＿ＲＤ０〜Ｓ／Ａ＿ＲＤ２は非活性とされる（ステップＳ１７）。そして、ワード線／セレクトゲート線ＷＬ０／ＳＧ０と読み出し用グローバルビット線ＲＧＢＬ２及びリダンダンシ読み出し用グローバルビット線ＲＧＢＬ＿ＲＤ０〜ＲＧＢＬ＿ＲＤ２との交点にあるプライムセルＰＣ及びリダンダンシセルＲＣからデータが読み出される（ステップＳ１８）。
そして、センスアンプＳ／Ａは読み出し用グローバルビット線ＲＧＢＬ２に読み出したデータＤ０２を増幅してフリップフロップ８７に保持すると共に出力信号ＳＡＯとして出力する（ステップＳ１９）。他方、センスアンプＳ／Ａ＿ＲＤ０〜Ｓ／Ａ＿ＲＤ２は非活性であるので、時刻ｔ１で読み出したデータＲ００、Ｒ０１、Ｒ０２をそれぞれ維持する（ステップＳ２０）。従って、出力信号ＳＡＯ０〜ＳＡＯ２はそれぞれＲ００、Ｒ０１、Ｒ０２のままである。
時刻ｔ４で入力されたカラムアドレス信号ＣＡ＝Ｃ２に対応する読み出し用グローバルビット線ＲＧＢＬ２には不良が存在し（ステップＳ２１）、リダンダンシ読み出し用グローバルビット線ＲＧＢＬ＿ＲＤ０で置き換えられるべきカラムである。従って、リダンダンシ判定回路９２−０は制御信号ＦＲＤ０を“Ｈ”レベルとする。その他のリダンダンシ判定回路９２−１、９２−２が出力する制御信号ＦＲＤ１、ＦＲＤ２は“Ｌ”レベルである。制御信号ＦＲＤ０が“Ｈ”レベルとなったことで、スイッチ回路９３がオフ状態となり、スイッチ回路９４−０がオン状態となる（ステップＳ２４）。スイッチ回路９４−１、９４−２はオフ状態のままである。スイッチ回路９４−０がオン状態となったことで、センスアンプＳ／Ａ＿ＲＤ０に保持されている読み出しデータＳＡＯＲ０＝Ｒ００が出力バッファ１１０へ送られる（ステップＳ２５）。その結果、ワード線ＷＬ０と読み出し用グローバルビット線ＲＧＢＬ２との交点にあるプライムセルＰＣが、ワード線ＷＬ０とリダンダンシ読み出し用グローバルビット線ＲＧＢＬ＿ＲＤ０との交点にあるリダンダンシセルＲＣで救済されたことになる。
次に時刻ｔ６において、カラムアドレス信号ＣＡがＣ２からＣ３に変化する。この際にはスイッチ回路９４−０〜９４−２がオフ状態、スイッチ回路９３がオン状態となり、読み出し用グローバルビット線ＲＧＢＬ３に読み出されたデータＤ０３が出力バッファ１１０へ送られる。この様子は図１８、図１９と同様である。
次に時刻ｔ８において、カラムアドレス信号ＣＡがＣ３からＣ４に変化する。この際には、スイッチ回路９４−１がオン状態となり、スイッチ回路９３がオフ状態となる。従って、読み出し用グローバルビット線ＲＧＢＬ４に読み出されたデータＤ０４の代わりに、センスアンプＳ／Ａ＿ＲＤ１に保持されいるデータＳＡＯＲ１＝Ｒ０１が出力バッファ１１０へ送られる。この様子は図２０と同様である。
次に、時刻ｔ１０において、カラムアドレス信号ＣＡがＣ４からＣ０に変化すると共に、ロウアドレス信号ＲＡがＲ０からＲ１へ変化する。従って、ワード線ＷＬ１及びセレクトゲート線ＳＧ１が選択される。そして時刻ｔ１１において、センスアンプイネーブル信号ＳＡｅｎｂが“Ｈ”レベルとされる。これによりセンスアンプＳ／Ａが活性化される（ステップＳ１１）。時刻ｔ１１の様子を図２１に示す。図示するように、センスアンプイネーブル信号ＳＡｅｎｂが“Ｈ”レベルとされ、且つ時刻ｔ１０でロウアドレス信号ＲＡが変化した（ステップＳ１２）ことにより、ロウアドレス変化検知回路９１はセンスアンプイネーブル信号ＳＡＲＤｅｎｂを“Ｈ”レベルとする。従って、センスアンプＳ／Ａだけでなく、センスアンプＳ／Ａ＿ＲＤ０〜Ｓ／Ａ＿ＲＤ２も活性化される（ステップＳ１３）。そして、ワード線／セレクトゲート線ＷＬ１／ＳＧ１と読み出し用グローバルビット線ＲＧＢＬ０及びリダンダンシ読み出し用グローバルビット線ＲＧＢＬ＿ＲＤ０〜ＲＧＢＬ＿ＲＤ２との交点にあるプライムセルＰＣ及びリダンダンシセルＲＣからデータが読み出される（ステップＳ１４）。
そして、センスアンプＳ／Ａは読み出し用グローバルビット線ＲＧＢＬ０に読み出したデータＤ１０を増幅してフリップフロップ８７に保持すると共に出力信号ＳＡＯとして出力する（ステップＳ１５）。同様にセンスアンプＳ／Ａ＿ＲＤ０〜Ｓ／Ａ＿ＲＤ２は、リダンダンシ読み出し用グローバルビット線ＲＧＢＬ＿ＲＤ０〜ＲＧＢＬ＿ＲＤ２にそれぞれ読み出したデータＲ１０、Ｒ１１、Ｒ１２を増幅してフリップフロップ８７に保持すると共に、出力信号ＳＡＯＲ０〜ＳＡＯＲ２として出力する（ステップＳ１６）。
時刻ｔ１０で入力されたカラムアドレス信号ＣＡ＝Ｃ０に対応する読み出し用グローバルビット線ＲＧＢＬ０に不良は無いので（ステップＳ２１）、全てのリダンダンシ判定回路９２−０〜９２−２はそれぞれ制御信号ＦＲＤ０〜ＦＲＤ２を“Ｌ”レベルとする。従って、スイッチ回路９４−０〜９４−２がオフ状態となり、スイッチ回路９３がオン状態となる（ステップＳ２２）。その結果、スイッチ回路９３を介してセンスアンプＳ／Ａの出力信号ＳＡＯ＝Ｄ１０が出力バッファ１１０へ送られる（ステップＳ２３）。
以後の動作は上記の通りであるので詳細な説明は省略する。すなわち、ロウアドレス信号ＲＡが変化する時刻ｔ１０、ｔ１８、ｔ２０においては、ロウアドレス変化検知回路９１がセンスアンプイネーブル信号ＳＡＲＤｅｎｂを“Ｈ”レベルとする。従って、センスアンプＳ／Ａ＿ＲＤ０〜Ｓ／Ａ＿ＲＤ２は活性化される。しかし、ロウアドレスが変化しないその他の時刻では、センスアンプイネーブル信号ＳＡＲＤｅｎｂは“Ｌ”レベルとされ、センスアンプＳ／Ａ＿ＲＤ０〜Ｓ／Ａ＿ＲＤ２は非活性な状態とされる。
以上のようにして読み出し動作が行われる。
上記のように、この発明の第１の実施形態に係るフラッシュメモリによれば、上記（１）乃至（５）の効果を得ることが出来る。
（１）読み出し時の消費電力を低減できる。
本実施形態に係るフラッシュメモリは、ロウアドレス変化検知回路９１を備えている。そして読み出し時においては、ロウアドレス変化検知回路９１によってロウアドレスＲＡの変化を検知した際にのみ、センスアンプＳ／Ａ＿ＲＤを活性化させている。
この点、単に不良カラムをリダンダンシカラムで置き換えることのみを実現しようとすれば、図２２に示すような構成も考え得る。図２２は読み出し回路及びリダンダンシ回路の回路図である。すなわち、ロウアドレス検知回路を設けることなく、センスアンプイネーブル信号ＳＡｅｎｂによって、センスアンプＳ／Ａ＿ＲＤを制御すれば良い。本構成によっても、リダンダンシ技術は実現できる。しかし本構成であると、図２３に示すタイミングチャートのように、センスアンプＳ／Ａ＿ＲＤはセンスアンプＳ／Ａと同様にメモリセルからデータを読み出す度に活性化される。しかし、図２３における例えば時刻ｔ１〜ｔ９に示されるように、ロウアドレスＲＡが変化しなければ、例えカラムアドレスＣＡが変化してもリダンダンシ読み出し用グローバルビット線ＲＧＢＬ＿ＲＤに読み出されるデータは毎回同じである。すなわち、ロウアドレスＲＡが変化してから最初の読み出しより後に行われる読み出し動作は、リダンダンシ読み出し用グローバルビット線に関して言えば全く無駄な動作である。
しかし本実施形態に係る構成で有れば、ロウアドレス検知回路９１を設けることにより、ロウアドレスＲＡが変化してから最初のクロックサイクルでのみ、センスアンプＳ／Ａ＿ＲＤを活性化させている。その後は、ロウアドレスＲＡが変化しない限り、センスアンプＳ／Ａ＿ＲＤは最初に読み出したデータを保持し続ける（図１７の例えば時刻ｔ１〜ｔ９参照）。そして、不良カラムに対して読み出し命令がなされた際には、センスアンプＳ／Ａ＿ＲＤが予め読み出しておいたデータを出力する。従って、センスアンプＳ／Ａ＿ＲＤを無駄に活性化させることが無い。そのため、読み出し回路８０での無駄な電力消費を抑えることが出来、フラッシュメモリの消費電力を低減できる。
（２）書き込み動作を簡略化出来る。
本実施形態に係る構成であると、書き込み動作の前の初期動作として、ラッチ回路５３のデータをイニシャライズしている。その結果、ラッチ回路５３の入力は“Ｌ”レベル、出力は“Ｈ”レベルとされる。
そしてデータラッチ動作において、ＭＯＳトランジスタ６２には、“０”書き込みの際（選択ビット線）には０Ｖが与えられ、“１”書き込みの際（非選択ビット線）には３Ｖが与えられる。しかし、“０”書き込みの際にはＭＯＳトランジスタ６２がカットオフとなるため、外部から与えられる“０”データは、実際にはラッチ回路５３に転送されない。すなわち、ラッチ回路５３内のデータは不変である。他方、“１”書き込みの際には、ＭＯＳトランジスタ６２の電流経路を介して、“１”データがラッチ回路５３内に転送される。
すなわち、“０”書き込みを行う場合は（選択ビット線に対しては）、イニシャライズされたデータに基づいて、ラッチ回路５３が選択ビット線に電圧ＶＢＬＰＷを印加する。他方、“１”書き込みを行う場合は（非選択ビット線に対しては）、イニシャライズデータではなく外部から入力されたデータに基づいて、ラッチ回路５３が非選択ビット線に書き込み禁止電圧ＶＰＩを印加する。
従って、「初期動作においてラッチ回路５３がイニシャライズされる」とは、「全ラッチ回路に“０”データを入力する」、と言い換えることが出来る。従って、データの書き込みの際には、“１”データを書き込む場合、すなわちフローティングゲートに電子を注入しない場合、更に言い換えれば非選択ビット線に対する場合にのみ、外部からデータを入力すれば良い。そして、“０”データを書き込む場合、すなわちフローティングゲートに電子を注入する場合、更に言い換えれば選択ビット線に対する場合には、外部からデータを入力する必要が無い。よって、書き込み動作を簡略化出来る。
（３）フラッシュメモリの動作速度を向上出来る。
本実施形態に係る構成であると、ビット線がローカルビット線とグローバルビット線（読み出し用グローバルビット線、書き込み用グローバルビット線）とに階層化されている。すなわち、複数のローカルビット線の各々に複数のメモリセルが接続され、複数のグローバルビット線の各々に複数のローカルビット線が接続されている。図２の例であると、１本の書き込み用グローバルビット線ＷＧＢＬに、書き込み用カラムセレクタＷＣＳを介して２（ｍ＋１）本のローカルビット線（ＬＢＬ０及びＬＢＬ１、またはＬＢＬ２及びＬＢＬ３）が接続されている。そしてローカルビット線ＬＢＬの各々に、４つのメモリセルが接続されている。また、１本の読み出し用グローバルビット線ＲＧＢＬには、読み出し用カラムセレクタＲＣＳを介して４（ｍ＋１）本のローカルビット線（ＬＢＬ０〜ＬＢＬ３）が接続されている。そして、ローカルビット線の各々に、４つのメモリセルが接続されている。
書き込み時においては、選択メモリセルが接続されたローカルビット線ＬＢＬだけが、書き込み用グローバルビット線ＷＧＢＬに接続される。選択メモリセルが接続されないローカルビット線ＬＢＬは、書き込み用カラムセレクタＷＣＳによって書き込み用グローバルビット線ＷＧＢＬから電気的に分離されている。従って、１本の書き込み用グローバルビット線ＷＧＢＬから見えるのは、選択メモリセルを含む１本のローカルビット線だけ、すなわち４つのメモリセルだけである。よって、これらの４個のメモリセルＭＣだけが、書き込み用グローバルビット線ＷＧＢＬに存在する寄生容量の要因となる。選択メモリセルと同一列にあり、且つ異なるローカルビット線ＬＢＬに接続された非選択メモリセルは、書き込み用グローバルビット線の寄生容量の原因とはならない。従って、書き込み用グローバルビット線の寄生容量を大幅に削減することが出来る。読み出し時おいても同様である。
上記のように、書き込み用グローバルビット線及び読み出し用グローバルビット線の寄生容量を削減できる結果、フラッシュメモリの動作速度を向上できる。
（４）読み出し速度を向上できる。
フラッシュメモリにおいては、書き込み時には、ＶＰＰ１、ＶＢＢ１、ＶＢＢ２等、比較的高い電圧を取り扱う必要がある。この要求を満たすには、ゲート絶縁膜の厚い、高耐圧のＭＯＳトランジスタを使わなくてはならない。他方、読み出しの際に扱われる電圧は、書き込み時に比べて低い。従って、読み出し動作のことだけを考えれば、ゲート絶縁膜の薄い低耐圧のＭＯＳトランジスタを使用することが望ましく、動作速度の観点からも、低耐圧のＭＯＳトランジスタを用いることが望ましい。
この点、本実施形態に係る構成であると、ローカルビット線が書き込み用グローバルビット線と読み出し用グローバルビット線とに接続されている。そして、メモリセルは、書き込み用グローバルビット線を介して書き込み回路５０に接続され、読み出し用グローバルビット線を介して読み出し回路８０に接続されている。すなわち、書き込み時の信号経路と、読み出し時の信号経路とが異なっている。従って、読み出し時の信号経路においては、読み出し用グローバルビット線とローカルビット線とを接続する読み出し用カラムセレクタＲＣＳ以外の回路を、全てゲート絶縁膜の薄いトランジスタで形成出来る。その結果、読み出し動作速度を向上できる。
（５）書き込み動作の信頼性を向上できる。
本実施形態に係る構成であると、上記のようにビット線が階層化されている。特に書き込み経路について着目すれば、１本の書き込み用グローバルビット線に複数のローカルビット線が接続されている。そして、書き込み時においては、選択メモリセルを含む１本のローカルビット線だけが書き込み用グローバルビット線に電気的に接続され、その他のローカルビット線は書き込み用グローバルビット線から電気的に分離される。従って、選択メモリセルが接続されないローカルビット線には、書き込みデータに応じた電圧は印加されない。従って、これらのローカルビット線に接続されているメモリセルへの誤書き込みの発生を効果的に防止出来、書き込み動作の信頼性を向上できる。
次に、この発明の第２の実施形態に係る不揮発性半導体記憶装置について図２４を用いて説明する。図２４は、本実施形態に係るシステムＬＳＩのブロック図である。本実施形態は、上記第１の実施形態を３Ｔｒ−ＮＡＮＤ型フラッシュメモリに適用したものである。以下では、上記第１の実施形態と異なる点についてのみ説明する。
図示するように、本実施形態に係るシステムＬＳＩ１は、上記第１の実施形態で説明した図１の構成において、書き込み用デコーダ２０及びセレクトゲートデコーダ３０を廃し、ロウデコーダ１７０を設けたものである。
図２５は、メモリセルアレイ１０及び書き込み回路５０の回路図である。図示するように、メモリセルアレイ１０はプライムセルアレイＰＣＡ及びリダンダンシセルアレイＲＣＡを備えている。プライムセルアレイＰＣＡは、マトリクス状に配置された（（ｍ＋１）×（ｎ＋１））個のプライムセルＰＣを備えており、リダンダンシセルアレイＲＣＡはマトリクス状に配置された（（ｍ＋１）×（ｈ＋１））個のリダンダンシセルＲＣを備えている。
プライムセルＰＣ及びリダンダンシセルＲＣは各々は、互いに電流経路が直列接続されたメモリセルトランジスタＭＴと選択トランジスタＳＴ１、ＳＴ２とを有している。メモリセルトランジスタＭＴの電流経路は、選択トランジスタＳＴ１、ＳＴ２の電流経路間に接続されている。メモリセルトランジスタＭＴは、半導体基板上にゲート絶縁膜を介在して形成されたフローティングゲートと、フローティングゲート上にゲート間絶縁膜を介在して形成されたコントロールゲートとを有する積層ゲート構造を備えている。また選択トランジスタＳＴ１、ＳＴ２も、半導体基板上にゲート絶縁膜を介在して形成された第１多結晶シリコン層と、第１多結晶シリコン層上にゲート間絶縁膜を介在して形成された第２多結晶シリコン層とを含む多層ゲート構造を有している。そして、選択トランジスタＳＴ１のソース領域がメモリセルトランジスタＭＴのドレイン領域に接続され、メモリセルトランジスタＭＴのソース領域が、選択トランジスタＳＴ２のドレイン領域に接続されている。また、列方向で隣接するメモリセルＭＣ同士は、選択トランジスタＳＴ１のドレイン領域、または選択トランジスタＳＴ２のソース領域を共有している。
同一行にあるプライムセルＰＣ及びリダンダンシセルＲＣのメモリセルトランジスタＭＴの制御ゲートは、ワード線ＷＬ０〜ＷＬｍのいずれかに共通接続される。また、同一行にあるプライムセルＰＣ及びリダンダンシセルＲＣの選択トランジスタＳＴ１のゲートは、セレクトゲート線ＳＧＤ０〜ＳＧＤｍのいずれかに接続され、選択トランジスタＳＴ２のゲートは、セレクトゲート線ＳＧＳ０〜ＳＧＳｍのいずれかに接続されている。また、同一列にあるプライムセルＰＣの選択トランジスタＳＴ１のドレイン領域は、ビット線ＢＬ０〜ＢＬｎのいずれかに共通接続されている。更に同一列にあるリダンダンシセルＲＣの選択トランジスタＳＴ１のドレインは、リダンダンシビット線ＢＬ＿ＲＤ０〜ＢＬ＿ＲＤｈのいずれかに共通接続されている。
ビット線ＢＬ０〜ＢＬｎ及びリダンダンシビット線ＢＬ＿ＲＤ０〜ＢＬ＿ＲＤｈは、それぞれ対応するラッチ回路５３に接続されている。更にビット線ＢＬ０〜ＢＬｎはカラムセレクタ７０の選択ユニット７１に接続され、リダンダンシビット線ＢＬ＿ＲＤ０〜ＢＬ＿ＲＤｈはカラムセレクタ７０のＭＯＳトランジスタ７２−０〜７２−ｈに接続されている。そしてプライムセルＰＣ及びリダンダンシセルＲＣの選択トランジスタＳＴ２のソース領域はソース線ＳＬに共通接続され、ソース線ドライバ１２０に接続されている。
上記構成のメモリセルアレイ１０において、メモリセルアレイ１０内の端部に位置する複数列のメモリセルＭＣが、リダンダンシセルＲＣとして機能する。リダンダンシセルＲＣは、プライムセルＰＣとワード線ＷＬ、セレクトゲート線ＳＧＳ、ＳＧＤを共通にし、ビット線を異にする。
書き込み回路５０は、書き込みデータをラッチする。図２５に示すように、書き込み回路５０内の構成は第１の実施形態で説明したとおりであるが、ラッチ回路５３内のインバータ５４、５５の高電圧側の電源電圧はＶcc２（３Ｖ）であり、低電圧側の電源電圧は０Ｖである。
ロウデコーダ１７０は、ロウアドレス信号をデコードして、ロウアドレスデコード信号を得る。そして、ロウアドレスデコード信号に基づいて、ワード線及びセレクトゲート線を選択する。
電圧発生回路１５０は、外部から入力される電圧Ｖcc１に基づいて、複数の内部電圧を生成する。電圧発生回路は、正のチャージポンプ回路を備えており、正電圧ＶＰＰ２（例えば１８Ｖ）、ＶＰＰ３（例えば４．５Ｖ）を生成する。
上記構成において、第１の実施形態と同様にリダンダンシセルアレイＲＣＡは、プライムセルアレイＰＣＡにおいて不良の存在するカラムを置き換える。
次に、上記構成のメモリセルアレイ１０の断面構造について図２６を用いて説明する。図２６はメモリセルアレイ１０中のプライムセルアレイＰＣＡのビット線方向に沿った断面図である。リダンダンシセルアレイＲＣＡの断面構造はプライムセルアレイＰＣＡと同様であり、ビット線をリダンダンシビット線に置き換えただけである。従って、以下ではプライムセルアレイＰＣＡについてのみ説明する。
図示するように、ｐ型半導体基板２００の表面領域内にｎ型ウェル領域２０１が形成され、ｎ型ウェル領域２０１の表面領域内にｐ型ウェル領域２０２が形成されている。そしてｐ型ウェル領域２０２の素子領域ＡＡ上に、ゲート絶縁膜２０４を介在して、メモリセルトランジスタＭＴ及び選択トランジスタＳＴ１、ＳＴ２のゲート電極が形成されている。メモリセルトランジスタＭＴ及び選択トランジスタＳＴ１、ＳＴ２のゲート電極は、第１の実施形態と同様に、ゲート絶縁膜２０４上に形成された多結晶シリコン層２１０、多結晶シリコン層２１０上に形成されたゲート間絶縁膜２２０、及びゲート間絶縁膜２２０上に形成された多結晶シリコン層２３０を有している。
メモリセルトランジスタＭＴにおいては、多結晶シリコン層２１０は、隣接する素子領域ＡＡ間で互いに分離されており、メモリセルトランジスタＭＴにおいてはフローティングゲートとして機能する。また、多結晶シリコン層２３０はコントロールゲート（ワード線ＷＬ）として機能する。そして、隣接する素子領域ＡＡ間で共通接続されている。
選択トランジスタＳＴ１、ＳＴ２においては、多結晶シリコン層２１０、２３０は、隣接する素子領域ＡＡ間で共通接続されている。そして、多結晶シリコン層２１０、２３０が、セレクトゲート線ＳＧＳ、ＳＧＤとして機能する。但し、第１の実施形態で説明したように、選択トランジスタＳＴ１、ＳＴ２の多結晶シリコン層２３０は電気的にフローティングな状態とされている。従って、実質的にセレクトゲート線ＳＧＳ、ＳＧＤとして機能するのは、多結晶シリコン層２１０のみである。
そして隣接するゲート電極間に位置するｐ型ウェル領域２０２表面内には、不純物拡散層２０３が形成されている。不純物拡散層２０３は、隣接するトランジスタ同士で共用されている。
前述の通り、メモリセルトランジスタＭＴと選択トランジスタＳＴとを含むメモリセルＭＣは、次のような関係を有して形成されている。すなわち、隣接するメモリセルＭＣ、ＭＣは、互いに選択トランジスタＳＴ１同士、または選択トランジスタＳＴ２同士が隣り合っている。そして、隣り合ったもの同士は不純物拡散層２０３を共有している。
そして、半導体基板２００上には、上記メモリセルトランジスタＭＴ、及び選択トランジスタＳＴを被覆するようにして、層間絶縁膜２５０が形成されている。層間絶縁膜２５０中には、２つの選択トランジスタＳＴ２、ＳＴ２が共有する不純物拡散層（ソース領域）２０３に達するコンタクトプラグＣＰ１が形成されている。そして層間絶縁膜２５０上には、コンタクトプラグＣＰ１に接続される金属配線層２６０が形成されている。金属配線層２６０は、ソース線ＳＬとして機能する。また、層間絶縁膜２５０中には、２つの選択トランジスタＳＴ２、ＳＴ２が共有する不純物拡散層（ドレイン領域）２０３に達するコンタクトプラグＣＰ２が形成されている。そして層間絶縁膜２５０上には、コンタクトプラグＣＰ２に接続される金属配線層２７０が形成されている。
層間絶縁膜２５０上には、金属配線層２６０、２７０を被覆するようにして、層間絶縁膜２８０が形成されている。層間絶縁膜２８０中には、金属配線層２７０に達するコンタクトプラグＣＰ３が形成されている。そして、層間絶縁膜２８０上には、複数のコンタクトプラグＣＰ３に共通に接続された金属配線層２９０が形成されている。金属配線層２９０は、ビット線ＢＬ０〜ＢＬｎ、またはリダンダンシビット線ＢＬ＿ＲＤ０〜ＢＬ＿ＲＤｈとして機能する。また層間絶縁膜２８０内には金属配線層２６０に達するコンタクトプラグが形成されている。そして、このコンタクトプラグをビット線方向で共通接続する金属配線層が、層間絶縁膜２８０上の図示せぬ領域に形成されている。この金属配線層はソース線ＳＬの一部として機能する。
層間絶縁膜２８０上には、金属配線層２９０を被覆するようにして、層間絶縁膜３００が形成されている。そして、層間絶縁膜３００上には金属配線層３１０が形成されている。金属配線層３１０はセレクトゲート線ＳＧＳ、ＳＧＤのシャント配線として機能する。金属配線層３１０はその配線間隔が等しくなるようにされている。そして、層間絶縁膜３００上には、金属配線層３１０を被覆するようにして、層間絶縁膜３２０が形成されている。
次に、上記構成の３Ｔｒ−ＮＡＮＤ型フラッシュメモリの動作について説明する。
＜書き込み動作＞
まず書き込み動作について、図２７を用いて説明する。図２７は、３Ｔｒ−ＮＡＮＤ型フラッシュメモリ３のメモリセルアレイ１０の回路図であり、簡単化のため、プライムセルＰＣ数が（４×４）個の場合について示している。データの書き込みは、いずれかのワード線に接続された全てのメモリセルトランジスタに対して一括して行われる。そして、メモリセルトランジスタＭＴのフローティングゲートに電子を注入するか否かで、“０”データ、“１”データを書き分ける。電子のフローティングゲートへの注入は、ＦＮ tunnelingによって行われる。また、図２７において、ワード線ＷＬ０に接続されたメモリセルトランジスタＭＴにデータを書き込むものとし、そのうち、ビット線ＢＬ１に接続されたメモリセルトランジスタＭＴに“０”データを書き込み、ビット線ＢＬ０、ＢＬ２、ＢＬ３に接続されたメモリセルトランジスタＭＴに“１”データを書き込むものとする。なお、リダンダンシセルＲＣへのデータの書き込み方法も、プライムセルＰＣと同様である。
まず、ＣＰＵ２から書き込みデータ（“１”、“０”）が入力される。そして、書き込み回路５０内のラッチ回路５３が、該書き込みデータをビット線毎にラッチする。そして、“１”データが入力された場合、ラッチ回路５３は、ビット線にＶcc２（例えば３Ｖ）を与え、逆に“０”データが入力されると、ビット線に０Ｖを与える。すなわち、図２７に示されるように、ラッチ回路５３は、ビット線ＢＬ０、ＢＬ２、ＢＬ３にＶcc２を印加し、ビット線ＢＬ１に０Ｖを印加する。
そして、ロウデコーダ１７０が、いずれかのセレクトゲート線ＳＧＤを選択し、選択セレクトゲート線ＳＧＤにＶcc２を印加し、非選択セレクトゲート線ＳＧＤ及び全てのセレクトゲート線ＳＧＳに０Ｖを印加する。すなわち、図２７に示されるように、ロウデコーダ１７０はセレクトゲート線ＳＧＤ０を選択し、選択セレクトゲート線ＳＧＤ０にＶcc２を印加する。またその他のセレクトゲート線ＳＧＳ０、ＳＧＤ１、ＳＧＳ１、ＳＧＤ２、ＳＧＳ２、ＳＧＤ３、ＳＧＳ３に０Ｖを印加する。
すると、選択セレクトゲート線ＳＧＤに接続される選択トランジスタＳＴ１のうち、ＶＰＰ２が印加されているビット線ＢＬに接続されている選択トランジスタＳＴ１はカットオフ状態となる。他方、０Ｖが印加されているビット線ＢＬに接続されている選択トランジスタＳＴ１はオン状態となる。
更にロウデコーダ１７０はいずれかのワード線を選択し、選択ワード線にＶＰＰ２（１８Ｖ）を印加する。また非選択ワード線の全てに０Ｖを印加する。なお、ここで選択されるワード線ＷＬは、選択セレクトゲート線ＳＧＤを含むメモリセルＭＣに接続されるものである。これにより、選択ワード線ＷＬに接続されるメモリセルトランジスタＭＴにチャネル領域が形成される。すると、選択セレクトゲート線ＳＧＤ及びＶcc２が印加されているビット線に接続されている選択トランジスタＳＴ１はカットオフ状態にあるから、当該選択トランジスタＳＴ１に接続されたメモリセルトランジスタＭＴのチャネル電位はフローティングとなる。そして、ワード線ＷＬとのカップリングにより、約１８Ｖまで上昇する。他方、選択セレクトゲート線ＳＧＤ及び０Ｖが印加されているビット線に接続されている選択トランジスタＳＴ２はオン状態にあるから、当該選択トランジスタＳＴ１に接続されるメモリセルトランジスタＭＴのチャネル電位は０Ｖとなる。
すなわち、図２７に示されるように、ロウデコーダ１７０はワード線ＷＬ０を選択し、選択ワード線ＷＬ０にＶＰＰ２を印加すると共に、その他の非選択ワード線ＷＬ１〜ＷＬ３に０Ｖを印加する。従って、ワード線ＷＬ０に接続されるメモリセルトランジスタＭＴにチャネル領域が形成される。すると、ビット線ＢＬ１には０Ｖが印加されているので、ビット線ＢＬ１に接続される選択トランジスタＳＴ１を含むメモリセル内のメモリセルトランジスタＭＴのチャネル電位Ｖchは０Ｖとなる。他方、ビット線ＢＬ０、ＢＬ２、ＢＬ３にはＶcc１が印加されているので、ビット線ＢＬ０、ＢＬ２、ＢＬ３に接続される選択トランジスタＳＴ１を含むメモリセル内のメモリセルトランジスタＭＴのチャネル電位Ｖchは、ワード線ＷＬ０とのカップリングにより、約１８Ｖに上昇する。
またロウデコーダ１７０は、メモリセルが形成されている基板（ｐ型ウェル領域２０２）に０Ｖを与える。
上記の結果、カットオフとされた選択トランジスタＳＴ１を含むメモリセル内のメモリセルトランジスタＭＴにおいては、ゲート・チャネル間の電位差が十分ではないため、フローティングゲートに電子は注入されない。すなわち、Ｖcc２が印加されているビット線及び選択ワード線ＷＬに接続されているメモリセル（“１”データを書き込むべきメモリセル）の閾値は負の値を維持する。図２７の例であると、ビット線ＢＬ０、ＢＬ２、ＢＬ３と、ワード線ＷＬ０とに接続されたメモリセルトランジスタＭＴのフローティングゲートには電子は注入されない。換言すれば、ビット線ＢＬ０、ＢＬ２、ＢＬ３と、選択ワード線ＷＬ０とに接続されたメモリセルトランジスタＭＴには“１”データが書き込まれる。
他方、選択セレクトゲート線ＳＧＤに接続され、且つ０Ｖが印加されているビット線ＢＬに接続されている選択トランジスタＳＴ１を含むメモリセル内のメモリセルトランジスタＭＴにおいては、ゲート・チャネル間の電位差が１８Ｖであるので、ＦＮ tunnelingによってフローティングゲートに電子が注入される。その結果、メモリセルトランジスタＭＴの閾値は正に変化する、すなわち“０”データが書き込まれる。図２７の例であると、ワード線ＷＬ０にＶＰＰ３が印加される結果、ビット線ＢＬ１とワード線ＷＬ０とに接続されたメモリセルトランジスタＭＴの、ゲート・チャネル間の電位差は１８Ｖとなる。よって、ビット線ＢＬ１とワード線ＷＬ０とに接続されたメモリセルトランジスタＭＴのフローティングゲートには電子が注入される。電子が注入されたメモリセルトランジスタＭＴの閾値は正の変化し、“０”データが書き込まれたことになる。
以上のようにして、１ページのメモリセルトランジスタに一括してデータが書き込まれる。
＜消去動作＞
次に、消去動作について、図２８を用いて説明する。図２８は、３Ｔｒ−ＮＡＮＤ型フラッシュメモリ３のメモリセルアレイ１０の回路図であり、簡単化のため、プライムセル数が（４×４）個の場合について示している。データの消去は、書き込み同様、ページ一括消去である。消去動作は、ＦＮ tunnelingによってフローティングゲートから電子を引き抜くことによって行われる。図２８は、ワード線ＷＬ０に接続されたメモリセルトランジスタからデータの消去を行う場合を示している。なお、リダンダンシセルＲＣの消去方法もプライムセルＰＣと同様である。
消去にあたって、全てのビット線ＢＬはフローティングとされる。またロウデコーダ１７０は、全てのセレクトゲート線ＳＧＤ、ＳＧＳをフローティングとする。そしてロウデコーダ１７０は、いずれかのワード線を選択し、選択ワード線ＷＬに０Ｖを与えると共に、非選択ワード線ＷＬをフローティングにする。更にロウデコーダ１７０は、メモリセルが形成されているｐ型ウェル領域２０２にＶＰＰ２（１８Ｖ）を印加する。すなわち図２８に示すように、選択ワード線ＷＬ０には０Ｖが印加され、非選択ワード線ＷＬ１〜ＷＬ３はフローティングとされる。更に、全てのセレクトゲート線ＳＧＤ０、ＳＧＳ０、ＳＧＤ１、ＳＧＳ１はフローティングとされる。
すると、選択ワード線ＷＬに接続されているメモリセルトランジスタＭＴとウェル領域２００との間の電位差が１８Ｖとなり、フローティングゲート内の電子がＦＮ tunnelingによってｐ型ウェル領域２０２に引き抜かれる。その結果、選択ワード線に接続されているメモリセルトランジスタＭＴからデータが消去され、メモリセルトランジスタＭＴの閾値は負となる。すなわち、図２８に示すように、ワード線ＷＬ０に接続された全てのメモリセルトランジスタＭＴのフローティングゲートから電子がｐ型ウェル領域２０２に引き抜かれ、データが消去される。
非選択ワード線に接続されているメモリセルトランジスタＭＴにおいては、ｐ型ウェル領域２０２とのカップリングによってワード線ＷＬの電位が１８Ｖ程度に上昇する。従って、フローティングゲートから電子は引き抜かれず、データは消去されない。すなわち図２８に示すように、ワード線ＷＬ１〜ＷＬ３の電位はカップリングによって上昇する。その結果、ワード線ＷＬ１〜ＷＬ３に接続された全てのメモリセルトランジスタＭＴからは、データは消去されない。また、セレクトゲート線も同様に、カップリングによって１８Ｖ程度まで電位が上昇する。従って、選択トランジスタＳＴのゲート絶縁膜には電圧ストレスがかからない。
以上のようにして、選択されたページから一括してデータが消去される。なお、図２８の例では、１本のワード線に接続されたメモリセルトランジスタ（１ページ）からデータが消去される例について示しているが、複数のワード線に接続されたメモリセルトランジスタから一括してデータが消去されても良い。この場合には、ロウデコーダ１７０が複数のワード線に０Ｖを印加すれば良い。
＜読み出し動作＞
次に読み出し動作について図２９を用いて説明する。図２９は、３Ｔｒ−ＮＡＮＤ型フラッシュメモリ３のメモリセルアレイ１０の回路図であり、簡単化のため、プライムセル数が（４×４）個の場合について示している。図２９では、ビット線ＢＬ１とワード線ＷＬ０に接続されたメモリセルトランジスタＭＴからデータを読み出す場合について示している。なおリダンダンシセルＲＣからデータを読み出す方法もプライムセルＰＣと同様である。
まずロウデコーダ１７０は、データを読み出すべきメモリセルが接続されるセレクトゲート線ＳＧＤ、ＳＧＳを選択し、選択セレクトゲート線ＳＧＤ、ＳＧＳにＶＰＰ３（例えば４．５Ｖ）を印加する。その他のセレクトゲート線ＳＧＤ、ＳＧＳが非選択とされ、非選択セレクトゲート線ＳＧＤ、ＳＧＳには０Ｖを印加される。これにより、選択セレクトゲート線ＳＧＤ、ＳＧＳに接続される選択トランジスタＳＴ１、ＳＴ２はオン状態とされる。引き続き、ロウデコーダ１７０は、全てのワード線ＷＬに０Ｖを印加する。すなわち、図２９に示すように、選択セレクトゲート線ＳＧＤ０、ＳＧＳ０にＶＰＰ３が印加され、非選択セレクトゲート線ＳＧＤ１〜ＳＧＤ３、ＳＧＳ１〜ＳＧＳ３に０Ｖが印加される。これにより、選択セレクトゲート線ＳＧＤ０、ＳＧＳ０に接続される選択トランジスタＳＴ１、ＳＴ２がオン状態とされる。また全てのワード線ＷＬ０〜ＷＬ３には０Ｖが印加される。
すると、メモリセルトランジスタＭＴは、書き込まれているデータが“１”であれば、閾値が負なのでオン状態、書き込まれているデータが“０”であれば、閾値が正なのでオフ状態となる。
更に、選択ビット線ＢＬが、プリチャージ回路８２によって、例えば２．０Ｖにプリチャージされる。すると、選択セレクトゲート線ＳＧＤ、ＳＧＳに接続されている選択トランジスタＳＴ１、ＳＴ２に接続されているメモリセルトランジスタＭＴに書き込まれているデータが“１”であれば、ビット線からソース線に電流が流れる。他方、書き込まれているデータが“０”であれば、電流は流れない。図２９の例であると、選択ビット線ＢＬ１に２．０Ｖが印加される。すると、ワード線ＷＬ０と選択ビット線ＢＬ１に接続されているメモリセルトランジスタＭＴに書き込まれているデータが“１”であれば、ビット線ＢＬ１からソース線ＳＬに電流が流れ、書き込まれているデータが“０”であれば、電流は流れない。
以上のように、ビット線からソース線に向かって流れる電流によって変化するビット線電位を、センスアンプ７００が増幅することによって、データの読み出しが行われる。なお図２９の例では、１本のビット線からデータを読み出す場合について示しているが、勿論、複数のビット線に電位を印加して、複数のメモリセルトランジスタからデータを同時に読み出しても良い。
なお、プライムセルアレイＰＣＡ内のカラムをリダンダンシセルアレイＲＣＡ内のカラムで置き換える方法は、第１の実施形態で説明した図１５乃至図２１と同様である。すなわち、ロウアドレスＲＡが変化した際にのみ、リダンダンシビット線ＢＬ＿ＲＤに接続されたセンスアンプＳ／Ａ＿ＲＤが活性化され、その他の期間は非活性とされる。
上記のような３Ｔｒ−ＮＡＮＤ型フラッシュメモリであっても、上記第１の実施形態で説明した（１）の効果を得ることが出来る。
次に、この発明の第３の実施形態に係る不揮発性半導体記憶装置について説明する。本実施形態は、上記第１の実施形態をＮＡＮＤ型フラッシュメモリに適用したものである。従って、本実施形態に係る構成は、上記第１の実施形態におけるメモリセルを、図３０に示すＮＡＮＤセルに置き換えたものである。図３０はメモリセルアレイ１０の回路図である。
図示するように、プライムセルアレイＰＣＡ及びリダンダンシセルアレイＲＣＡは、マトリクス状に配置された複数個のＮＡＮＤセルを有している。ＮＡＮＤセルの各々は、８個のメモリセルトランジスタＭＴと、選択トランジスタＳＴ１、ＳＴ２とを含んでいる。メモリセルトランジスタＭＴは、半導体基板上にゲート絶縁膜を介在して形成されたフローティングゲートと、フローティングゲート上にゲート間絶縁膜を介在して形成されたコントロールゲートとを有する積層ゲート構造を備えている。なお、メモリセルトランジスタＭＴの個数は８個に限られず、１６個や３２個であってもよく、その数は限定されるものではない。メモリセルトランジスタＭＴは、隣接するもの同士でソース、ドレインを共有している。そして、選択トランジスタＳＴ１、ＳＴ２間に、その電流経路が直列接続されるようにして配置されている。そして、直列接続されたメモリセルトランジスタＭＴの一端側のドレイン領域が選択トランジスタＳＴ１のソース領域に接続され、他端側のソース領域が選択トランジスタＳＴ２のドレイン領域に接続されている。すなわち、ＮＡＮＤセルは、３Ｔｒ−ＮＡＮＤ型フラッシュメモリのメモリセルにおいて、メモリセルトランジスタＭＴの数を複数にしたものである。
同一行にあるメモリセルトランジスタＭＴの制御ゲートは、ワード線ＷＬ０〜ＷＬｍのいずれかに共通接続され、同一行にあるメモリセルの選択トランジスタＳＴ１、ＳＴ２のゲートは、それぞれセレクトゲート線ＳＧＤ、ＳＧＳに接続されている。ワード線ＷＬ０〜ＷＬｍ、及びセレクトゲート線ＳＧＳ、ＳＧＤはロウデコーダ１７０に接続される。また、プライムセルアレイＰＣＡにおいて同一列にある選択トランジスタＳＴ１のドレインはビット線ＢＬ０〜ＢＬｎのいずれかに共通接続され、リダンダンシセルアレイＲＣＡにおいて同一列にある選択トランジスタＳＴ１のドレインはリダンダンシビット線ＢＬ＿ＲＤ０〜ＢＬ＿ＲＤｈのいずれかに共通接続されている。ビット線及びリダンダンシビット線は、書き込み回路５０及びカラムセレクタ８０に接続される。そして、選択トランジスタＳＴ２のソースはソース線ＳＬに共通接続され、ソース線ドライバ１２０に接続されている。なお、選択トランジスタＳＴ１、ＳＴ２は必ずしも両方必要ではない。ＮＡＮＤセルを選択出来るのであれば、いずれか一方のみが設けられていても良い。
上記構成のメモリセルアレイ１０において、メモリセルアレイ１０内の端部に位置する複数列のＮＡＮＤセルがリダンダンシセルアレイＲＣＡとして機能する。リダンダンシセルアレイＲＣＡは、プライムセルアレイＰＣＡとワード線ＷＬ、セレクトゲート線ＳＧＳ、ＳＧＤを共通にし、ビット線を異にする。
図３１は、ＮＡＮＤセルのビット線方向に沿った断面図である。図示するように、ｐ型半導体（シリコン）基板２００の表面領域内にｎ型ウェル領域２０１が形成され、ｎ型ウェル領域２０１の表面領域内にｐ型ウェル領域２０２が形成されている。そしてｐ型ウェル領域２０２上にゲート絶縁膜２０４が形成され、ゲート絶縁膜２０４上にメモリセルトランジスタＭＴ及び選択トランジスタＳＴ１、ＳＴ２のゲート電極が形成されている。メモリセルトランジスタＭＴ及び選択トランジスタＳＴ１、ＳＴ２のゲート電極は、ゲート絶縁膜２０４上に形成された多結晶シリコン層２１０、多結晶シリコン層２１０上に形成されたゲート間絶縁膜２２０、及びゲート間絶縁膜２２０上に形成された多結晶シリコン層２３０を有している。ゲート間絶縁膜２２０は、例えばシリコン酸化膜、またはシリコン酸化膜とシリコン窒化膜との積層構造であるＯＮ膜、ＮＯ膜、またはＯＮＯ膜で形成される。メモリセルトランジスタＭＴにおいては、多結晶シリコン層２１０はワード線方向で隣接する素子領域ＡＡ間で互いに分離されており、フローティングゲート（ＦＧ）として機能する。また、多結晶シリコン層２３０コントロールゲート（ワード線ＷＬ）として機能する。そして、多結晶シリコン層２３０は、ワード線方向で隣接する素子領域ＡＡ間で共通接続されている。選択トランジスタＳＴ１、ＳＴ２においては、図示せぬシャント領域でゲート間絶縁膜２２０の一部が除去されており、多結晶シリコン層２１０、２３０は電気的に接続されている。そして、多結晶シリコン層２１０、２３０がセレクトゲート線ＳＧＤ、ＳＧＳとして機能する。選択トランジスタＳＴ１、ＳＴ２においては、多結晶シリコン層２１０及び多結晶シリコン層２３０は、ワード線方向で隣接する素子領域ＡＡ間で分離されておらず、共通接続されている。
そして隣接するゲート電極間に位置するｐ型ウェル領域２０２表面内には、ソース・ドレイン領域として機能する不純物拡散層２０３が形成されている。不純物拡散層２０３は、隣接するトランジスタ同士で共用されている。すなわち、隣接する２つの選択トランジスタＳＴ１間の不純物拡散層２０３は、２つの選択トランジスタＳＴ１のドレイン領域として機能する。また隣接する２つの選択トランジスタＳＴ２間の不純物拡散層２０３は、２つの選択トランジスタＳＴ２のソース領域として機能する。また隣接する２つのメモリセルトランジスタＭＴ間の不純物拡散層２０３は、２つのメモリセルトランジスタＭＴのソース・ドレイン領域として機能する。更に、隣接するメモリセルトランジスタＭＴと選択トランジスタＳＴ１との間の不純物拡散層２０３は、メモリセルトランジスタＭＴのドレイン領域及び選択トランジスタＳＴ１のソース領域として機能する。他方、隣接するメモリセルトランジスタＭＴと選択トランジスタＳＴ２との間の不純物拡散層２０３は、メモリセルトランジスタＭＴのソース領域及び選択トランジスタＳＴ２のドレイン領域として機能する。
そして、半導体基板２００上には、上記メモリセルトランジスタＭＴ、及び選択トランジスタＳＴ１、ＳＴ２を被覆するようにして、層間絶縁膜２５０が形成されている。層間絶縁膜２５０中には、選択トランジスタＳＴ２のソース領域２０３に達するコンタクトプラグＣＰ１が形成されている。そして層間絶縁膜２５０上には、コンタクトプラグＣＰ１に接続される金属配線層２６０が形成されている。金属配線層２６０は、ソース線ＳＬとして機能する。また、層間絶縁膜２５０中には、選択トランジスタＳＴ１のドレイン領域２０３に達するコンタクトプラグＣＰ２が形成されている。そして層間絶縁膜２５０上には、コンタクトプラグＣＰ２に接続される金属配線層２７０が形成されている。
層間絶縁膜２５０上には、金属配線層２６０、２７０を被覆するようにして、層間絶縁膜２８０が形成されている。そして、層間絶縁膜２８０中には、金属配線層２７０に達するコンタクトプラグＣＰ３が形成されている。そして、層間絶縁膜２８０上には、複数のコンタクトプラグＣＰ３に共通に接続された金属配線層２９０が形成されている。金属配線層２９０は、ビット線ＢＬまたはリダンダンシビット線ＢＬ＿ＲＤとして機能する。
層間絶縁膜２８０上には、金属配線層２９０を被覆するようにして、層間絶縁膜３００が形成されている。そして、層間絶縁膜３００上には金属配線層３１０が形成されている。金属配線層３１０は、図示せぬ領域において、それぞれ選択トランジスタＳＴ２、ＳＴ１の多結晶シリコン層２１０に接続されており、セレクトゲート線ＳＧＳ、ＳＧＤのシャント配線として機能する。そして、層間絶縁膜３００上には、金属配線層３１０を被覆するようにして層間絶縁膜３２０が形成されている。
上記のようなＮＡＮＤ型フラッシュメモリにおいても第１の実施形態を適用することが可能であり、第２の実施形態と同様の効果を得ることが出来る。
次に、この発明の第４の実施形態に係る不揮発性半導体記憶装置について説明する。本実施形態は、上記第１の実施形態において、不良の存在するロウをリダンダンシビット線で置き換えるものである。従って、以下では上記第１の実施形態と異なる点について、特に読み出し動作に着目して説明する。
図３２は、本実施形態に係る２Ｔｒフラッシュメモリ３のメモリセルアレイ１０の回路図である。図示するように、メモリセルアレイ１０はプライムセルアレイＰＣＡ及び第１乃至第３リダンダンシセルアレイＲＣＡ１〜ＲＣＡ３を備えている。プライムセルアレイＰＣＡの構成は、上記第１の実施形態と同様であり、読み出し用グローバルビット線ＲＧＢＬ０〜ＲＧＢＬｎと、ワード線／セレクトゲート線ＷＬ０／ＳＧ０〜ＷＬ（４ｍ＋３）／ＳＧ（４ｍ＋３）の交点にプライムセルＰＣが配置される。
第１リダンダンシセルアレイＲＣＡ１は、プライムセルアレイＰＣＡ内において不良の存在するカラムをリダンダンシビット線により置き換える。第１リダンダンシセルアレイＲＣＡ１は、メモリセルアレイ１０内においてワード線方向に沿った端部に設けられており、マトリクス状に配置された複数のリダンダンシセルＲＣを備えている。第１リダンダンシセルアレイＲＣＡ１のリダンダンシセルＲＣは、プライムセルアレイＰＣＡと共通にするワード線ＷＬ０〜ＷＬ（４ｍ＋３）及びセレクトゲート線ＳＧ０〜ＳＧ（４ｍ＋３）と、リダンダンシ読み出し用グローバルビット線ＲＧＢＬ＿ＲＤ０〜ＲＧＢＬ＿ＲＤｈとの交点に配置される。
第２リダンダンシセルアレイＲＣＡ２は、プライムセルアレイＰＣＡ内において不良の存在するロウをリダンダンシワード線／セレクトゲート線により置き換える。第２リダンダンシセルアレイＲＣＡ２は、メモリセルアレイ１０内においてビット線方向に沿った端部に設けられており、マトリクス状に配置された複数のリダンダンシセルＲＣを備えている。第２リダンダンシセルアレイＲＣＡ２のリダンダンシセルＲＣは、プライムセルアレイＰＣＡと共通にする読み出し用グローバルビット線ＲＧＢＬ０〜ＲＧＢＬｎと、リダンダンシワード線ＷＬ＿ＲＤ０〜ＷＬ＿ＲＤｌ及びリダンダンシセレクトゲート線ＳＧ＿ＲＤ０〜ＳＧ＿ＲＤｌ（ｌ：自然数）との交点に配置される。
第３リダンダンシセルアレイＲＣＡ３は、プライムセルアレイＰＣＡ内において不良の存在するロウをリダンダンシビット線により置き換える。第３リダンダンシセルアレイＲＣＡ３は、マトリクス状に配置された複数のリダンダンシセルＲＣを備えている。第３リダンダンシセルアレイＲＣＡ３のリダンダンシセルＲＣは、第１リダンダンシセルアレイＲＣＡ１と共通にするリダンダンシ読み出し用グローバルビット線ＲＧＢＬ＿ＲＤ０〜ＲＧＢＬ＿ＲＤｈと、第２リダンダンシセルアレイＲＣＡ２と共通にするリダンダンシワード線ＷＬ＿ＲＤ０〜ＷＬ＿ＲＤｌ及びリダンダンシセレクトゲート線ＳＧ＿ＲＤ０〜ＳＧ＿ＲＤｌとの交点に設けられている。
なお、ワード線方向で隣接するプライムセルアレイＰＣＡと第１リダンダンシセルアレイＲＣＡ１とは、書き込み用カラム選択線ＷＣＳＬ及び読み出し用カラム選択線ＲＣＳＬを共通にする。また同様に、ワード線方向で隣接する第２、第３リダンダンシセルアレイＲＣＡ２、ＲＣＡ３も、書き込み用カラム選択線ＷＣＳＬ及び読み出し用カラム選択線ＷＣＳＬを共通にする。更に、ビット線方向で隣接するプライムセルアレイＰＣＡと第２リダンダンシセルアレイＲＣＡ２とは、書き込み用グローバルビット線ＷＧＢＬを共通にし、第１リダンダンシセルアレイＲＣＡ１と第３リダンダンシセルアレイＲＣＡ３とは、リダンダンシ書き込み用グローバルビット線ＷＧＢＬ＿ＲＤを共通にする（図示せず）。書き込み用グローバルビット線ＷＧＢＬ及びリダンダンシ書き込み用グローバルビット線ＷＧＢＬ＿ＲＤは、上記第１の実施形態と同様に書き込み回路５０にそれぞれ接続されている。書き込み回路５０、スイッチ群６０、及び入力バッファの構成は、上記第１の実施形態において図３を用いて説明したとおりである。
読み出し用グローバルビット線ＲＧＢＬ０〜ＲＧＢＬｎ及びリダンダンシ読み出し用グローバルビット線ＲＧＢＬ＿ＲＤ０〜ＲＧＢＬ＿ＲＤｈは、第１の実施形態と同様に、カラムセレクタ７０を介して読み出し回路８０に接続され、更にリダンダンシ回路９０に接続されている。図３３は、カラムセレクタ７０、読み出し回路８０、及びリダンダンシ回路９０の回路図である。カラムセレクタ７０及び読み出し回路８０の構成は第１の実施形態で図４を用いて説明した通りであるので説明は省略する。
リダンダンシ回路９０は、プライムセルアレイＰＣＡ内の不良セルを、第３リダンダンシセルアレイＲＣＡ３内のリダンダンシセルＲＣに置き換える。リダンダンシ回路９０は、カラムアドレス変化検知回路９５、リダンダンシ判定回路９２−０〜９２−ｈ、及びスイッチ回路９３−０〜９３−ｊ、９４−０〜９４−ｈを備えている。
カラムアドレス変化検知回路９５は、カラムアドレス信号ＣＡを監視する。そしてカラムアドレス信号ＣＡが変化した際に、センスアンプイネーブル信号ＳＡＲＤｅｎｂを発生させる（“Ｈ”レベルとする）。なおセンスアンプイネーブル信号ＳＡＲＤｅｎｂは、センスアンプイネーブル信号ＳＡｅｎｂと同期させて出力される。
リダンダンシ判定回路９２−０〜９２−ｈはロウアドレス信号ＲＡを監視する。そして、読み出し時において、ロウアドレスＲＡが不良のあるワード線／セレクトゲート線を指し示す場合に、当該ワード線／セレクトゲート線をリダンダンシ読み出し用グローバルビット線で置き換える。第３リダンダンシセルアレイＲＣＡ３内の読み出し用グローバルビット線ＲＧＢＬ＿ＲＤ〜ＲＧＢＬ＿ＲＤｈのそれぞれには、それぞれ置き換えるべきロウが予め割り当てられている。また、リダンダンシ判定回路９２−０〜９２−ｈは、それぞれリダンダンシワード線／セレクトゲート線に対応しており、それぞれのリダンダンシワード線／セレクトゲート線が置き換えるべきロウアドレスを保持する。そして、入力されたロウアドレス信号ＲＡが、リダンダンシ判定回路９２−０〜９２−ｈの保持する上記ロウアドレスと一致する場合、制御信号ＦＲＤ０〜ＦＲＤｈをアサート（“Ｈ”レベルと）する。
スイッチ回路９３−０〜９３−ｊは、センスアンプＳ／Ａ０〜Ｓ／Ａｊ毎に設けられている。各スイッチ回路９３−０〜９３−ｊには、カラムアドレス信号ＣＡ及び制御信号ＦＲＤ０〜ＦＲＤｈが入力されている。スイッチ回路９３−０〜９３−ｊは、制御信号ＦＲＤ０〜ＦＲＤｈのいずれかが“Ｈ”レベルとされた際には、全てがオフ状態となる。他方、制御信号ＦＲＤ０〜ＦＲＤｈの全てが“Ｌ”レベルであり、且つカラムアドレス信号ＣＡが、対応するセンスアンプＳ／Ａ０〜Ｓ／Ａｊのいずれかに接続されたカラム（読み出し用グローバルビット線ＲＧＢＬ＿ＲＤ０〜ＲＧＢＬ＿ＲＤｎ）に一致した場合にオン状態となる。オン状態とされたスイッチ回路９３−０〜９３−ｊのいずれかは、対応するセンスアンプＳ／Ａ０〜Ｓ／Ａｊの出力ＳＡＯ０〜ＳＡＯｊを、出力バッファ１１０へと伝達する。
スイッチ回路９４−０〜９４−ｈは、センスアンプＳ／Ａ＿ＲＤ０〜Ｓ／Ａ＿ＲＤｈ毎に設けられている。各スイッチ回路９４−０〜９４−ｈには、それぞれ制御信号ＦＲＤ０〜ＦＲＤｈが入力されている。そして、制御信号ＦＲＤ０〜ＦＲＤｈのいずれかが“Ｈ”レベルとされた場合、対応するスイッチ回路９４−０〜９４−ｈのいずれかがオン状態とされる。そして、対応するセンスアンプＳ／Ａ＿ＲＤ０〜Ｓ／Ａ＿ＲＤｈの出力ＳＡＯＲ０〜ＳＡＯＲｈを、出力バッファ１１０へと伝達する。
図３４は、上記リダンダンシ回路９０の備えるカラムアドレス変化検知回路９５の回路図である。図示するように、カラムアドレス変化検知回路９５は、第１の実施形態で説明したロウアドレス変化検知回路９１と同一の構成であり、各検知ユニット１６０−０〜１６０−ｉに対して、ロウアドレス信号の各ビットＲＡ０〜ＲＡｉの代わりにカラムアドレス信号ＣＡの各ビットＣＡ０〜ＣＡｉ入力したものである。
なお、図３３に示したリダンダンシ回路９０は、プライムセルアレイＰＣＡ内の不良セルを第３リダンダンシセルアレイＲＣＡ３内のリダンダンシセルＲＣで救済するための構成についてのみ示している。従って、不良セルを第１リダンダンシセルアレイＲＣＡ１で救済する場合には、第１の実施形態で説明したリダンダンシ回路を更に設ければよい。
その他の構成は第１の実施形態と同様である。但しセレクトゲートデコーダ３０は、カラムアドレスが入力されると、その最初のクロックサイクルで当該カラムを置き換えるリダンダンシセレクトゲート線を選択する。詳細は後述する。
図３５はメモリセルアレイ１０のブロック図であり、各リダンダンシセルアレイＲＣＡ１〜ＲＣＡ３の機能を説明するためのものである。図示するように、第１リダンダンシセルアレイＲＣＡ１はプライムセルアレイＰＣＡの不良カラムを救済し、第２リダンダンシセルアレイＲＣＡ２はプライムセルアレイＰＣＡの不良ロウを救済する。更に第３リダンダンシセルアレイＲＣＡ３はプライムセルアレイＰＣＡの不良ロウをリダンダンシカラムによって救済する。
以下、各リダンダンシセルアレイＲＣＡ１〜ＲＣＡ３によってプライムセルアレイＰＣＡの不良を救済する方法について簡単に説明する。
まず第１リダンダンシセルアレイＲＣＡ１による救済について説明する。第１リダンダンシセルアレイＲＣＡ１による救済は第１の実施形態と同様である。すなわち、読み出し時において不良の存在する読み出し用グローバルビット線ＲＧＢＬが選択された場合、リダンダンシ回路９０が、当該読み出し用グローバルビット線ＲＧＢＬの代わりに、リダンダンシ読み出し用グローバルビット線ＲＧＢＬ＿ＲＤを選択する。また書き込みの際に不良の存在する書き込み用グローバルビット線ＷＧＢＬが選択された場合、リダンダンシ書き込み用グローバルビット線ＷＧＢＬ＿ＲＤが選択される。この際、ワード線／セレクトゲート線の置き換えは行われない。
次に第２リダンダンシセルアレイＲＣＡ２による救済について説明する。読み出し時において不良の存在するワード線／セレクトゲート線が選択された場合、セレクトゲートデコーダ３０は、当該セレクトゲート線ＳＧの代わりに、リダンダンシセレクトゲート線ＳＧ＿ＲＤを選択する。この際、選択される読み出し用グローバルビット線ＲＧＢＬの置き換えは行われない。他方、書き込み時には、書き込み用デコーダ２０は、当該ワード線ＷＬの代わりに、リダンダンシワード線ＷＬ＿ＲＤを選択する。この際、書き込み用グローバルビット線ＷＧＢＬの置き換えは行われない。
次に第３リダンダンシセルアレイＲＣＡ３による救済について説明する。読み出し時において不良の存在する読み出し用グローバルビット線が選択された場合、セレクトゲートデコーダ３０は、まず当該セレクトゲート線ＳＧの代わりに、リダンダンシセレクトゲート線ＳＧ＿ＲＤを選択する。その後、不良の存在するワード線／セレクトゲート線が選択されると、リダンダンシ回路９０が読み出し用グローバルビット線ＲＧＢＬの代わりにリダンダンシ読み出し用グローバルビット線ＲＧＢＬ＿ＲＤを選択する。書き込みの際も際には、書き込み用デコーダ２０がワード線ＷＬの代わりにリダンダンシワード線ＷＬ＿ＲＤを選択し、更に書き込み用グローバルビット線ＷＧＢＬの代わりにリダンダンシ書き込み用グローバルビット線ＷＧＢＬ＿ＲＤが選択される。
次に、上記構成のフラッシュメモリ３において、データを読み出してから、読み出しデータを出力バッファ１１０に出力するまでの動作について説明する。特に、プライムセルアレイＰＣＡのロウに不良があった場合に、この不良ロウを第３リダンダンシセルアレイＲＣＡ３のカラムで置き換える点に着目して説明する。図３６は、読み出し動作から不良カラムの置き換え動作までのフローチャートである。また本実施形態では、カラムアドレスＲＡを一定に保ちつつ、ロウアドレスを変化させていくことにより、連続してデータが読み出される場合について説明する。
図３６に示すように、まずＣＰＵ２からフラッシュメモリ３へロウアドレス信号ＲＡ及びカラムアドレス信号ＣＡが与えられる（ステップＳ１０）。ロウアドレス信号ＲＡ及びカラムアドレス信号ＣＡはアドレスバッファ１３０に与えられ、アドレスバッファ１３０からセレクトゲートデコーダ３０、カラムデコーダ４０、及びリダンダンシ回路９０へ与えられる。そして、カラムセレクタ７０で選択された読み出し用グローバルビット線と、全てのリダンダンシ読み出し用グローバルビット線が、読み出し回路８０のプリチャージ回路８２によってプリチャージされる。
読み出し用グローバルビット線及びリダンダンシ読み出し用グローバルビット線の電位がプリチャージ電位に達するとプリチャージ回路８２がオフ状態となる。代わりに、センスアンプイネーブル信号ＡＳｅｎｂが“Ｈ”レベルとなり、センスアンプＳ／Ａ０〜Ｓ／Ａｊが活性化される（ステップＳ３０）。
また、カラムアドレス変化検知回路９５はカラムアドレス信号ＲＡの変化の有無を検知し、センスアンプイネーブル信号ＳＡＲＤｅｎｂを“Ｈ”レベルとし、センスアンプＳ／Ａ＿ＲＤ０〜Ｓ／Ａ＿ＲＤｈを活性化させる（ステップＳ３１）。
そして、セレクトゲートデコーダ３０が、カラムアドレス信号ＣＡに基づいて、当該カラムアドレス信号ＣＡに対応する読み出し用グローバルビット線を置き換えるリダンダンシセレクトゲート線ＳＧ＿ＲＤを選択する（ステップＳ３２）。例えば図３５において、読み出し用グローバルビット線ＲＧＢＬ０がカラムアドレス信号ＣＡに対応し、当該ビット線ＲＧＢＬ０の不良セルを、第３リダンダンシセルアレイＲＣＡ３内におけるリダンダンシワード線ＷＬ＿ＲＤ０及びリダンダンシセレクトゲート線ＳＧ＿ＲＤ０で置き換えると仮定する。するとセレクトゲートデコーダ３０は、カラムアドレス信号ＣＡが入力されたことに応答して、プライムセルアレイＰＣＡ内のセレクトゲート線ＳＧではなく、まずリダンダンシセレクトゲート線ＳＧ＿ＲＤ０を選択する。
そして、リダンダンシセルＲＣからデータが読み出される（ステップＳ３３）。データの読み出し方法は上記で説明したとおりである。本ステップでは、第２リダンダンシセルアレイＲＣＡ２内のリダンダンシセルＲＣ及び第３リダンダンシセルアレイＲＣＡ３内のリダンダンシセルＲＣからデータが読み出される。センスアンプＳ／Ａ０〜Ｓ／Ａｊ、Ｓ／Ａ＿ＲＤ０〜Ｓ／Ａ＿ＲＤｈは活性化されている。従って、第２リダンダンシセルアレイＲＣＡ２から読み出したデータがセンスアンプＳ／Ａ０〜Ｓ／Ａｊで増幅され、フリップフロップ８７に格納される。また第３リダンダンシセルアレイＲＣＡ３から読み出したデータがセンスアンプＳ／Ａ＿ＲＤ０〜Ｓ／Ａ＿ＲＤｈで増幅され、フリップフロップ８７に格納される（ステップＳ３４）。
なお、ステップＳ３３で読み出したデータは、スイッチ回路９３−０〜９３−ｊ、９４−０〜９４−ｈが全てオフ状態となることで、出力バッファ１１０へは出力されない。
上記ステップＳ３０〜Ｓ３４の次のクロックサイクルにおいて、再びセンスアンプイネーブル信号ＳＡｅｎｂが“Ｈ”レベルとされ、センスアンプＳ／Ａ０〜Ｓ／Ａｊが活性化される（ステップＳ３５）。しかし、カラムアドレス信号ＣＡは変化しないため、カラムアドレス変化検知回路９５は、センスアンプイネーブル信号ＳＡＲＤｅｎｂを“Ｌ”レベルとする。従って、センスアンプＳ／Ａ＿ＲＤ０〜Ｓ／Ａ＿ＲＤｈは非活性な状態とされる（ステップＳ３６）。
そして、セレクトゲートデコーダ３０が、ロウアドレスＲＡに基づいてプライムセルアレイＰＣＡ内のセレクトゲート線ＳＧを選択し（ステップＳ３７）、プライムセルアレイＰＣＡからデータを読み出す（ステップＳ３８）。プライムセルアレイＰＣＡから読み出し用グローバルビット線ＲＧＢＬに読み出されたデータは、センスアンプＳ／Ａ０〜Ｓ／Ａｊで増幅され、新たにフリップフロップ８７に格納される（ステップＳ３９）。他方、センスアンプＳ／Ａ＿ＲＤ０〜Ｓ／Ａ＿ＲＤｈは非活性な状態である。従って、センスアンプＳ／Ａ＿ＲＤ０〜Ｓ／Ａ＿ＲＤｈのフリップフロップ８７内のデータは更新されない。すなわちセンスアンプＳ／Ａ＿ＲＤ０〜Ｓ／Ａ＿ＲＤｈ内のフリップフロップ８７は、ステップＳ３３で読み出したデータを保持し続ける（ステップＳ４０）。
上記ステップＳ４０の後、リダンダンシ判定回路９２−０〜９２−ｈが、ステップＳ３７で選択したワード線／セレクトゲート線が不良の存在するロウであるか否かを判定する（ステップＳ４１）。
ステップＳ４１で、当該ロウに不良があり、リダンダンシ読み出し用グローバルビット線で置き換える必要があると判断された場合、スイッチ回路９４−０〜９４−ｈのいずれかは、当該ロウを置き換えるリダンダンシ読み出し用グローバルビット線と出力バッファ１１０とを接続する。また、スイッチ回路９３−０〜９３−ｊの全てがオフ状態となる（ステップＳ２２）。その結果、出力バッファ１１０には、センスアンプＳ／Ａ＿ＲＤ０〜Ｓ／Ａ＿ＲＤｈのいずれかに保持されているデータが出力される（ステップＳ２３）。
他方、ステップＳ４１で当該ロウは正常であり、リダンダンシ読み出し用グローバルビット線で置き換える必要がないと判断された場合、スイッチ回路９４−０〜９４−ｈの全てがオフ状態となる。またスイッチ回路９３−０〜９３−ｊは、対応する読み出し用グローバルビット線に読み出したデータを保持するセンスアンプＳ／Ａ０〜Ｓ／Ａｊのいずれかの出力ノードと出力バッファとを接続する（ステップＳ２４）。その結果、出力バッファ１１０には、センスアンプＳ／Ａ０〜Ｓ／Ａｊのいずれかに保持されているデータが出力される（ステップＳ２５）。
そして、現在のロウアドレスが、当該カラムについて読み出し動作を行う最終アドレスかどうかを判定する（ステップＳ４２）。最終カラムアドレスでなければ、カラムアドレスはそのままに、次のロウアドレス信号を入力し（ステップＳ４３）、再びステップＳ３５乃至Ｓ２５の処理を繰り返す。最終ロウアドレスである場合には、次に現在のカラムアドレスが、読み出しを行うべき最終のカラムアドレスであるかどうかを判定する（ステップＳ４４）。最終カラムアドレスであれば、読み出し動作は終了する。最終カラムアドレスでなければ、読み出し動作を行うべき次のカラムアドレスを入力し、更にそのカラムアドレスにおいて最初にデータを読み出すべきロウアドレスを入力して（ステップＳ４５）、再びステップＳ１０乃至Ｓ４４の処理を繰り返す。
以上の動作について、図３７を用いつつ具体的な例を挙げてより詳しく説明する。図３７は本実施形態に係る２Ｔｒフラッシュメモリの回路図である。簡単化のために、ワード線、セレクトゲート線、及び読み出し用グローバルビット線の本数が５本、リダンダンシ読み出し用グローバルビット線、リダンダンシワード線、及びリダンダンシセレクトゲート線の本数が３本の場合について説明する。
なお、プライムセルアレイＰＣＡ内においては、カラムアドレス信号ＣＡ＝Ｃ０〜Ｃ４がそれぞれ読み出し用グローバルビット線ＲＧＢＬ０〜ＲＧＢＬ４に対応し、ロウアドレス信号ＲＡ＝Ｒ０〜Ｒ４がそれぞれそれぞれワード線／セレクトゲート線ＷＬ０／ＳＧ０〜ＷＬ４／ＳＧ４に対応する。また、第３リダンダンシセルアレイＲＣＡ３においては、ロウアドレスＲＡ＝Ｒ１、Ｒ３がそれぞれリダンダンシ読み出し用グローバルビット線ＲＧＢＬ＿ＲＤ０、ＲＧＢＬ＿ＲＤ１に対応し、カラムアドレスＣＡ＝Ｃ０、Ｃ１がそれぞれリダンダンシワード線／セレクトゲート線ＷＬ＿ＲＤ０／ＳＧ＿ＲＤ０、ＷＬ＿ＲＤ１／ＳＧ＿ＲＤ１に対応するものとする。
すなわち、読み出し用グローバルビット線ＲＧＢＬ０とワード線／セレクトゲート線ＷＬ１／ＳＧ１との交点にあるプライムセルＰＣを、リダンダンシ読み出し用グローバルビット線ＲＧＢＬ＿ＲＤ０とリダンダンシワード線／セレクトゲート線ＷＬ＿ＲＤ０／ＳＧ＿ＲＤ０との交点にあるリダンダンシセルＲＣで置き換える。また、読み出し用グローバルビット線ＲＧＢＬ０とワード線／セレクトゲート線ＷＬ３／ＳＧ３との交点にあるプライムセルＰＣを、リダンダンシ読み出し用グローバルビット線ＲＧＢＬ＿ＲＤ１とリダンダンシワード線／セレクトゲート線ＷＬ＿ＲＤ０／ＳＧ＿ＲＤ０との交点にあるリダンダンシセルＲＣで置き換える。更に、読み出し用グローバルビット線ＲＧＢＬ１とワード線／セレクトゲート線ＷＬ０／ＳＧ０との交点にあるプライムセルＰＣを、リダンダンシ読み出し用グローバルビット線ＲＧＢＬ＿ＲＤ０とリダンダンシワード線／セレクトゲート線ＷＬ＿ＲＤ１／ＳＧ＿ＲＤ１との交点にあるリダンダンシセルＲＣで置き換える。更に、読み出し用グローバルビット線ＲＧＢＬ１とワード線／セレクトゲート線ＷＬ３／ＳＧ３との交点にあるプライムセルＰＣを、リダンダンシ読み出し用グローバルビット線ＲＧＢＬ＿ＲＤ１とリダンダンシワード線／セレクトゲート線ＷＬ＿ＲＤ１／ＳＧ＿ＲＤ１との交点にあるリダンダンシセルＲＣで置き換える。すなわち、プライムセルアレイＰＣＡ内のワード線／セレクトゲート線ＷＬ１／ＳＧ１、ＷＬ３／ＳＧ３を、それぞれ第３リダンダンシセルアレイＲＣＡ３内のリダンダンシ読み出し用グローバルビット線ＲＧＢＬ＿ＲＤ０、ＲＧＢＬ＿ＲＤ１で置き換える。
上記構成のフラッシュメモリの動作について図３８を用いて説明する。図３８は各種信号のタイミングチャートである。
図示するように、クロック信号ＣＬＫに同期してロウアドレス信号ＲＡ、カラムアドレス信号ＣＡ及びセンスアンプイネーブル信号ＳＡｅｎｂが入力される。まず時刻ｔ０でロウアドレス信号ＲＡ＝Ｒ０、カラムアドレス信号ＣＡ＝Ｃ０が入力される（ステップＳ１０）。そして時刻ｔ１でデータの読み出しを開始すべく、センスアンプイネーブル信号ＳＡｅｎｂが“Ｈ”レベルとされる。これによりセンスアンプＳ／Ａが活性化される（ステップＳ３０）。時刻ｔ１の様子を図３９に示す。図示するように、センスアンプイネーブル信号ＳＡｅｎｂが“Ｈ”レベルとされ、且つ時刻ｔ０でカラムアドレス信号ＣＡが入力されたことにより、カラムアドレス変化検知回路９５はセンスアンプイネーブル信号ＳＡＲＤｅｎｂを“Ｈ”レベルとする。従って、センスアンプＳ／Ａだけでなく、センスアンプＳ／Ａ＿ＲＤ０〜Ｓ／Ａ＿ＲＤ２も活性化される（ステップＳ３１）。そして、セレクトデコーダ３０は、カラムアドレスＣＡ＝Ｃ０に相当するカラムを置き換えるセレクトゲート線ＳＧ０を選択する（ステップＳ３２）。従って、リダンダンシワード線／セレクトゲート線ＷＬ＿ＲＤ０／ＳＧ＿ＲＤ０と読み出し用グローバルビット線ＲＧＢＬ０及びリダンダンシ読み出し用グローバルビット線ＲＧＢＬ＿ＲＤ０〜ＲＧＢＬ＿ＲＤ２との交点にあるプライムセルＰＣ及びリダンダンシセルＲＣからデータが読み出される（ステップＳ３３）。
そして、センスアンプＳ／Ａは読み出し用グローバルビット線ＲＧＢＬ０に読み出したデータＲ００’を増幅してフリップフロップ８７に保持すると共に出力信号ＳＡＯとして出力する。同様にセンスアンプＳ／Ａ＿ＲＤ０〜Ｓ／Ａ＿ＲＤ２は、リダンダンシ読み出し用グローバルビット線ＲＧＢＬ＿ＲＤ０〜ＲＧＢＬ＿ＲＤ２にそれぞれ読み出したデータＲ００”、Ｒ０１”、Ｒ０２”を増幅してフリップフロップ８７に保持すると共に、出力信号ＳＡＯＲ０〜ＳＡＯＲ２として出力する（ステップＳ３４）。
しかし、この時点ではスイッチ回路９３、９４−０〜９４−２はオフ状態とされ、出力信号ＳＡＯ、ＳＡＯＲ０〜ＳＡＯＲ２は出力バッファ１１０へ出力されない。
次に時刻２において、再びセンスアンプイネーブル信号ＳＡｅｎｂが“Ｈ”レベルとされ、センスアンプＳ／Ａが活性化される（ステップＳ３５）。時刻ｔ２の様子を図４０に示す。カラムアドレス信号ＣＡ及びロウアドレス信号ＲＡは不変である。従って、センスアンプイネーブル信号ＳＡｅｎｂは“Ｌ”レベルとされ、センスアンプＳ／Ａ＿ＲＤ０〜Ｓ／Ａ＿ＲＤｈは非活性とされる（ステップＳ３６）。そして、セレクトゲートデコーダ３０が、ロウアドレスＲＡ＝Ｒ０に対応するセレクトゲート線ＳＧ０を選択する（ステップＳ３７）。これにより、ワード線／セレクトゲート線ＷＬ０／ＳＧ０と読み出し用グローバルビット線ＲＧＢＬ０の交点にあるプライムセルＰＣからデータが読み出される（ステップＳ３８）。
そして、センスアンプＳ／Ａは読み出し用グローバルビット線ＲＧＢＬ０に読み出したデータＤ００を増幅してフリップフロップ８７に保持すると共に出力信号ＳＡＯとして出力する（ステップＳ３９）。センスアンプＳ／Ａ＿ＲＤ０〜Ｓ／Ａ＿ＲＤ２は非活性とされているので、フリップフロップ８７は時刻ｔ１で読み出したデータＲ００”、Ｒ０１”、Ｒ０２”を保持し続ける（ステップＳ４０）。
時刻ｔ０で入力されたロウアドレス信号ＲＡ＝Ｒ０に対応するワード線／セレクトゲート線ＷＬ０／ＳＧ０に不良は無いので（ステップＳ４１）、全てのリダンダンシ判定回路９２−０〜９２−２はそれぞれ制御信号ＦＲＤ０〜ＦＲＤ２を“Ｌ”レベルとする。従って、スイッチ回路９４−０〜９４−２がオフ状態となり、スイッチ回路９３がオン状態となる（ステップＳ２２）。その結果、スイッチ回路９３を介してセンスアンプＳ／Ａの出力信号ＳＡＯ＝Ｄ００が出力バッファ１１０へ送られる（ステップＳ２３）。
次に時刻ｔ３において、ロウアドレス信号ＲＡがＲ０からＲ１に変化する（ステップＳ４３）。カラムアドレス信号ＣＡはＣ０のままである。そして、時刻ｔ４でセンスアンプイネーブル信号ＳＡｅｎｂが“Ｈ”レベルとなる。これによりセンスアンプＳ／Ａが活性化される（ステップＳ３５）。時刻ｔ４の様子を図４１に示す。しかしカラムアドレス信号ＣＡは変化していないので、カラムアドレス変化検知回路９５はセンスアンプイネーブル信号ＳＡＲＤｅｎｂを“Ｌ”レベルとする。よってセンスアンプＳ／Ａ＿ＲＤ０〜Ｓ／Ａ＿ＲＤ２は非活性とされる（ステップＳ３６）。そして、セレクトゲートデコーダ３０が、ロウアドレスＲＡ＝Ｒ１に対応するセレクトゲート線ＳＧ１を選択する（ステップＳ３７）。これにより、ワード線／セレクトゲート線ＷＬ１／ＳＧ１と読み出し用グローバルビット線ＲＧＢＬ０の交点にあるプライムセルＰＣからデータが読み出される（ステップＳ３８）。
そして、センスアンプＳ／Ａは読み出し用グローバルビット線ＲＧＢＬ０に読み出したデータＤ１０を増幅してフリップフロップ８７に保持すると共に出力信号ＳＡＯとして出力する（ステップＳ３９）。他方、センスアンプＳ／Ａ＿ＲＤ０〜Ｓ／Ａ＿ＲＤ２は非活性であるので、時刻ｔ１で読み出したデータＲ００”、Ｒ０１”、Ｒ０２”をそれぞれ維持する（ステップＳ４０）。従って、出力信号ＳＡＯ０〜ＳＡＯ２はそれぞれＲ００”、Ｒ０１”、Ｒ０２”のままである。
時刻ｔ３で入力されたロウアドレス信号ＲＡ＝Ｒ１に対応するワード線／セレクトゲート線ＷＬ１／ＳＧ１には不良が存在し（ステップＳ４１）、リダンダンシ読み出し用グローバルビット線ＲＧＢＬ＿ＲＤ０で置き換えられるべきロウである。従って、リダンダンシ判定回路９２−０は制御信号ＦＲＤ０を“Ｈ”レベルとする。その他のリダンダンシ判定回路９２−１、９２−２が出力する制御信号ＦＲＤ１、ＦＲＤ２は“Ｌ”レベルである。制御信号ＦＲＤ０が“Ｈ”レベルとなったことで、スイッチ回路９３がオフ状態となり、スイッチ回路９４−０がオン状態となる（ステップＳ２４）。スイッチ回路９４−１、９４−２はオフ状態のままである。スイッチ回路９４−０がオン状態となったことで、センスアンプＳ／Ａ＿ＲＤ０に保持されている読み出しデータＳＡＯＲ０＝Ｒ００”が出力バッファ１１０へ送られる（ステップＳ２５）。
次に時刻ｔ５において、ロウアドレス信号ＲＡがＲ１からＲ２に変化する。この際にはスイッチ回路９４−０〜９４−２がオフ状態、スイッチ回路９３がオン状態となり、読み出し用グローバルビット線ＲＧＢＬ０に読み出されたデータＤ２０が出力バッファ１１０へ送られる。この様子は図４０と同様である。
次に時刻ｔ７において、ロウアドレス信号ＲＡがＲ２からＲ３に変化する。この際には、スイッチ回路９４−１がオン状態となり、スイッチ回路９３がオフ状態となる。この様子を図４２に示す。従って、読み出し用グローバルビット線ＲＧＢＬ０に読み出されたデータＤ３０の代わりに、センスアンプＳ／Ａ＿ＲＤ１に保持されいるデータＳＡＯＲ１＝Ｒ０１”が出力バッファ１１０へ送られる。
次に時刻ｔ９において、ロウアドレス信号ＲＡがＲ３からＲ４に変化する。この際にはスイッチ回路９４−０〜９４−２がオフ状態、スイッチ回路９３がオン状態となり、読み出し用グローバルビット線ＲＧＢＬ０に読み出されたデータＤ４０が出力バッファ１１０へ送られる。この様子は図４０と同様である。
次に、時刻ｔ１１において、ロウアドレス信号ＲＡがＲ４からＲ０に変化すると共に、カラムアドレス信号ＣＡがＣ０からＣ１へ変化する（ステップＳ４５）。そして時刻ｔ１２において、センスアンプイネーブル信号ＳＡｅｎｂが“Ｈ”レベルとされる。これによりセンスアンプＳ／Ａが活性化される（ステップＳ３０）。時刻ｔ１２の様子を図４３に示す。図示するように、センスアンプイネーブル信号ＳＡｅｎｂが“Ｈ”レベルとされ、且つ時刻ｔ１１でカラムアドレス信号ＣＡが変化したことにより、カラムアドレス変化検知回路９５はセンスアンプイネーブル信号ＳＡＲＤｅｎｂを“Ｈ”レベルとする。従って、センスアンプＳ／Ａだけでなく、センスアンプＳ／Ａ＿ＲＤ０〜Ｓ／Ａ＿ＲＤ２も活性化される（ステップＳ３１）。またセレクトゲートデコーダ３０は、読み出し用グローバルビット線ＲＧＢＬ１を置き換えるリダンダンシワード線／セレクトゲート線ＷＬ＿ＲＤ１／ＳＧ＿ＲＤ１を選択する（ステップＳ３２）。その結果、リダンダンシワード線／セレクトゲート線ＷＬ＿ＲＤ１／ＳＧ＿ＲＤ１と、読み出し用グローバルビット線ＲＧＢＬ１及びリダンダンシ読み出し用グローバルビット線ＲＧＢＬ＿ＲＤ０〜ＲＧＢＬ＿ＲＤ２との交点にあるプライムセルＰＣ及びリダンダンシセルＲＣからデータが読み出される（ステップＳ３３）。
そして、センスアンプＳ／Ａは読み出し用グローバルビット線ＲＧＢＬ１に読み出したデータＲ１１’を増幅してフリップフロップ８７に保持すると共に出力信号ＳＡＯとして出力する。同様にセンスアンプＳ／Ａ＿ＲＤ０〜Ｓ／Ａ＿ＲＤ２は、リダンダンシ読み出し用グローバルビット線ＲＧＢＬ＿ＲＤ０〜ＲＧＢＬ＿ＲＤ２にそれぞれ読み出したデータＲ１０”、Ｒ１１”、Ｒ１２”を増幅してフリップフロップ８７に保持すると共に、出力信号ＳＡＯＲ０〜ＳＡＯＲ２として出力する（ステップＳ３４）。
しかし、この時点ではスイッチ回路９３、９４−０〜９４−２はオフ状態とされているので、出力信号ＳＡＯ、ＳＡＯＲ０〜ＳＡＯＲ２は出力バッファへは出力されない。
次に時刻１４において、再びセンスアンプイネーブル信号ＳＡｅｎｂが“Ｈ”レベルとされ、センスアンプＳ／Ａが活性化される（ステップＳ３５）。時刻ｔ１４の様子を図４４に示す。カラムアドレス信号ＣＡ及びロウアドレス信号ＲＡは不変である。従って、センスアンプイネーブル信号ＳＡｅｎｂは“Ｌ”レベルとされ、センスアンプＳ／Ａ＿ＲＤ０〜Ｓ／Ａ＿ＲＤｈは非活性とされる（ステップＳ３６）。そして、セレクトゲートデコーダ３０が、ロウアドレスＲＡ＝Ｒ０に対応するセレクトゲート線ＳＧ０を選択する（ステップＳ３７）。これにより、ワード線／セレクトゲート線ＷＬ０／ＳＧ０と読み出し用グローバルビット線ＲＧＢＬ１の交点にあるプライムセルＰＣからデータが読み出される（ステップＳ３８）。
そして、センスアンプＳ／Ａは読み出し用グローバルビット線ＲＧＢＬ１に読み出したデータＤ０１を増幅してフリップフロップ８７に保持すると共に出力信号ＳＡＯとして出力する（ステップＳ３９）。センスアンプＳ／Ａ＿ＲＤ０〜Ｓ／Ａ＿ＲＤ２は非活性とされているので、フリップフロップ８７は時刻ｔ１で読み出したデータＲ１０”、Ｒ１１”、Ｒ１２”を保持し続ける（ステップＳ４０）。
時刻ｔ１１で入力されたロウアドレス信号ＲＡ＝Ｒ０に対応するワード線／セレクトゲート線ＷＬ０／ＳＧ０に不良は無いので（ステップＳ４１）、全てのリダンダンシ判定回路９２−０〜９２−２はそれぞれ制御信号ＦＲＤ０〜ＦＲＤ２を“Ｌ”レベルとする。従って、スイッチ回路９４−０〜９４−２がオフ状態となり、スイッチ回路９３がオン状態となる（ステップＳ２２）。その結果、スイッチ回路９３を介してセンスアンプＳ／Ａの出力信号ＳＡＯ＝Ｄ０１が出力バッファ１１０へ送られる（ステップＳ２３）。
次に時刻ｔ１５において、ロウアドレス信号ＲＡがＲ０からＲ１に変化する（ステップＳ４３）。カラムアドレス信号ＣＡはＣ１のままである。そして、時刻ｔ１６でセンスアンプイネーブル信号ＳＡｅｎｂが“Ｈ”レベルとなる。これによりセンスアンプＳ／Ａが活性化される（ステップＳ３５）。時刻ｔ１６の様子を図４５に示す。しかしカラムアドレス信号ＣＡは変化していないので、カラムアドレス変化検知回路９５はセンスアンプイネーブル信号ＳＡＲＤｅｎｂを“Ｌ”レベルとする。よってセンスアンプＳ／Ａ＿ＲＤ０〜Ｓ／Ａ＿ＲＤ２は非活性とされる（ステップＳ３６）。そして、セレクトゲートデコーダ３０が、ロウアドレスＲＡ＝Ｒ１に対応するセレクトゲート線ＳＧ１を選択する（ステップＳ３７）。これにより、ワード線／セレクトゲート線ＷＬ１／ＳＧ１と読み出し用グローバルビット線ＲＧＢＬ１の交点にあるプライムセルＰＣからデータが読み出される（ステップＳ３８）。
そして、センスアンプＳ／Ａは読み出し用グローバルビット線ＲＧＢＬ１に読み出したデータＤ１１を増幅してフリップフロップ８７に保持すると共に出力信号ＳＡＯとして出力する（ステップＳ３９）。他方、センスアンプＳ／Ａ＿ＲＤ０〜Ｓ／Ａ＿ＲＤ２は非活性であるので、時刻ｔ１４で読み出したデータＲ１０”、Ｒ１１”、Ｒ１２”をそれぞれ維持する（ステップＳ４０）。従って、出力信号ＳＡＯ０〜ＳＡＯ２はそれぞれＲ１０”、Ｒ１１”、Ｒ１２”のままである。
時刻ｔ１５で入力されたロウアドレス信号ＲＡ＝Ｒ１に対応するワード線／セレクトゲート線ＷＬ１／ＳＧ１には不良が存在し（ステップＳ４１）、リダンダンシ読み出し用グローバルビット線ＲＧＢＬ＿ＲＤ０で置き換えられるべきロウである。従って、リダンダンシ判定回路９２−０は制御信号ＦＲＤ０を“Ｈ”レベルとする。その他のリダンダンシ判定回路９２−１、９２−２が出力する制御信号ＦＲＤ１、ＦＲＤ２は“Ｌ”レベルである。制御信号ＦＲＤ０が“Ｈ”レベルとなったことで、スイッチ回路９３がオフ状態となり、スイッチ回路９４−０がオン状態となる（ステップＳ２４）。スイッチ回路９４−１、９４−２はオフ状態のままである。スイッチ回路９４−０がオン状態となったことで、センスアンプＳ／Ａ＿ＲＤ０に保持されている読み出しデータＳＡＯＲ０＝Ｒ１０”が出力バッファ１１０へ送られる（ステップＳ２５）。
以後の動作は上記の通りであるので詳細な説明は省略する。すなわち、カラムアドレス信号ＣＡが変化した際には、カラムアドレス変化検知回路９５がセンスアンプイネーブル信号ＳＡＲＤｅｎｂを“Ｈ”レベルとする。従って、センスアンプＳ／Ａ＿ＲＤ０〜Ｓ／Ａ＿ＲＤ２は活性化される。しかし、カラムアドレスが変化しないその他の時刻では、センスアンプイネーブル信号ＳＡＲＤｅｎｂは“Ｌ”レベルとされ、センスアンプＳ／Ａ＿ＲＤ０〜Ｓ／Ａ＿ＲＤ２は非活性な状態とされる。
以上のようにして読み出し動作が行われる。
上記のように、この発明の第４の実施形態に係るフラッシュメモリによっても、上記第１の実施形態で説明した（１）乃至（５）の効果を得ることが出来る。以下、本実施形態における（１）の効果について説明する。
（１）読み出し時の消費電力を低減出来る。
本実施形態に係るフラッシュメモリは、カラムアドレス変化検知回路９５を備えている。そして読み出し時においては、カラムアドレス変化検知回路９５によってカラムアドレスＣＡの変化を検知した際にのみ、センスアンプＳ／Ａ＿ＲＤを活性化させている。従って、第１の実施形態で図２２を用いて説明したように、読み出しの度にセンスアンプＳ／Ａ＿ＲＤを活性化させる場合に比べて、センスアンプＳ／Ａ＿ＲＤの活性化頻度を大幅に低減でき、読み出し回路８０の消費電力を削減出来る。
但し、本実施形態のように、プライムセルアレイＰＣＡのロウをリダンダンシセルアレイＲＣＡのカラムで置き換える場合、カラムアドレスを入力した直後に、リダンダンシワード線とリダンダンシビット線との交点におけるプライムセルからデータを読み出しておく必要がある。従って、図３８における時刻ｔ１〜ｔ２の期間のように、読み出しには使用できないデッドサイクルが生じる場合がある。しかし、最初のロウアドレスに対応するプライムセルに不良がある場合には、そのサイクルでリダンダンシセルから読み出したデータを使用することが出来、デッドサイクルは生じない。
なお、本実施形態では２Ｔｒフラッシュメモリの場合を例に挙げて説明したが、勿論、第２の実施形態で説明した３Ｔｒ−ＮＡＮＤ型フラッシュメモリや、第３の実施形態で説明したＮＡＮＤ型フラッシュメモリに適用することも可能である。
次に、この発明の第５の実施形態に係る不揮発性半導体記憶装置について説明する。本実施形態は、上記第１乃至第４の実施形態で説明したフラッシュメモリを、その他の半導体メモリと同一のチップ上に混載したＬＳＩに係るものである。図４６は、本実施形態に係るシステムＬＳＩのブロック図である。
図示するように、システムＬＳＩ１は、同一半導体基板上に形成されたＮＡＮＤ型フラッシュメモリ５００、３Ｔｒ−ＮＡＮＤ型フラッシュメモリ５１０、２Ｔｒフラッシュメモリ５２０、ＭＣＵ６００、及びＩ／Ｏ回路７００を備えている。
ＮＡＮＤ型フラッシュメモリ５００は、画像データや映像データを保存するストレージ用のメモリとして用いられる。ＮＡＮＤ型フラッシュメモリの構成は上記第３の実施形態で説明したとおりである。
３Ｔｒ−ＮＡＮＤ型フラッシュメモリ５１０は、ＬＳＩ１へアクセスするためのＩＤコードやセキュリティコードを保持する。３Ｔｒ−ＮＡＮＤ型フラッシュメモリ５１０の構成は、上記第２の実施形態で説明したとおりである。
２Ｔｒフラッシュメモリ５２０は、ＭＣＵ６００が動作するためのプログラムデータを保持する。２Ｔｒフラッシュメモリ５２０の構成は上記第１、第４の実施形態で説明した通りである。
ＭＣＵ６００は、外部から入力される各種のコマンドに応答して、２Ｔｒフラッシュメモリ５２０から読み出したプログラムに基づいた処理を行う。この際、ＭＣＵ６００は、ＳＲＡＭ（Static Random Access Memory）などを介することなく、直接２Ｔｒフラッシュメモリ５２０にアクセスする。ＭＣＵ６００の行う処理の例としては、ＮＡＮＤ型フラッシュメモリ５００に対して入力されるデータの圧縮や解凍、または外部装置の制御などがある。更に、ＭＣＵ６００は、ＮＡＮＤ型フラッシュメモリ５００に保持されるデータに外部からアクセスされた場合、３Ｔｒ−ＮＡＮＤ型フラッシュメモリ５１０から所定のデータを読み出す。そしてＭＣＵ６００は、読み出したデータと、外部から入力されるＩＤコードやセキュリティコードと照合し、一致した場合にＮＡＮＤ型フラッシュメモリ５００へのアクセスを許可する。ＮＡＮＤ型フラッシュメモリ５００へのアクセスが許可されると、外部（ホスト）からＮＡＮＤ型フラッシュメモリ５００内のデータへのアクセスが行われる。すなわち、ＭＣＵ６００は、外部から受け取ったコマンドに応答してＮＡＮＤ型フラッシュメモリ５００へトリガをかけ、データの読み出し（書き込み）を行う。
Ｉ／Ｏ回路７００は、ＬＳＩ１と外部との信号の授受を制御する。
図４７乃至図４９は、上記ＬＳＩ１に含まれる３つの半導体メモリ５００、５１０、５２０の備えるメモリセルアレイの構成について示しており、ビット線方向に沿った断面図である。
＜ＮＡＮＤ型フラッシュメモリ＞
ＮＡＮＤフラッシュメモリ５００のメモリセルアレイ１０の断面構造は、基本的には上記第３の実施形態で説明した通りである。但し、図４７に示すように、多結晶シリコン層２３０上及び不純物拡散層２０３の表面内に、それぞれシリサイド層２０５、２０７を形成し、積層ゲートの側壁に側壁絶縁膜２０６を形成しても良い。メモリセルトランジスタＭＴにおいて、多結晶シリコン層２３０及びシリサイド層２０５はコントロールゲート（ワード線ＷＬ）として機能する。
シリサイド層２０７は、選択トランジスタＳＴ１のドレイン領域２０３表面内、及び選択トランジスタＳＴ２のソース領域２０３表面内に形成されている。メモリセルトランジスタＭＴのソース領域２０３及びドレイン領域２０３、選択トランジスタＳＴ１のソース領域２０３、及び選択トランジスタＳＴ２のドレイン領域２０３内には、シリサイド層は形成されない。また、隣接するメモリセルトランジスタＭＴの積層ゲート間、及びメモリセルトランジスタＭＴと選択トランジスタＳＴ１、ＳＴ２の積層ゲート間の領域は、側壁絶縁膜２０６によって埋め込まれている。従って、メモリセルトランジスタＭＴのソース領域及びドレイン領域、並びに選択トランジスタＳＴ１のソース領域及び選択トランジスタＳＴ２のドレイン領域の上面は、側壁絶縁膜２０６によって被覆されている。
＜３Ｔｒ−ＮＡＮＤ型フラッシュメモリ＞
また図４８に示すように、３Ｔｒフラッシュメモリ５１０のメモリセルアレイ１０についてもＮＡＮＤ型フラッシュメモリと同様に、多結晶シリコン層２３０上及び不純物拡散層２０３の表面内に、それぞれシリサイド層２０５、２０７を形成し、積層ゲートの側壁に側壁絶縁膜２０６を形成しても良い。
シリサイド層２０７は、選択トランジスタＳＴ１のドレイン領域２０３表面内、及び選択トランジスタＳＴ２のソース領域２０３表面内に形成されている。メモリセルトランジスタＭＴのソース領域２０３及びドレイン領域２０３、選択トランジスタＳＴ１のソース領域２０３、及び選択トランジスタＳＴ２のドレイン領域２０３内には、シリサイド層は形成されない。また、メモリセルトランジスタＭＴと選択トランジスタＳＴ１、ＳＴ２の積層ゲート間の領域は、側壁絶縁膜２０６によって埋め込まれている。従って、メモリセルトランジスタＭＴのソース領域及びドレイン領域、並びに選択トランジスタＳＴ１のソース領域及び選択トランジスタＳＴ２のドレイン領域の上面は、側壁絶縁膜２０６によって被覆されている。
＜２Ｔｒフラッシュメモリ＞
図４９に示すように、２Ｔｒフラッシュメモリ５２０のメモリセルアレイ１０についても、多結晶シリコン層２３０上及び不純物拡散層２０３の表面内に、それぞれシリサイド層２０５、２０７を形成し、積層ゲートの側壁に側壁絶縁膜２０６を形成しても良い。
シリサイド層２０７は、メモリセルトランジスタＭＴのドレイン領域２０３表面内、及び選択トランジスタＳＴのソース領域２０３表面内に形成されている。メモリセルトランジスタＭＴのソース領域２０３、及び選択トランジスタＳＴのドレイン領域２０３内には、シリサイド層は形成されない。また、メモリセルトランジスタＭＴと選択トランジスタＳＴの積層ゲート間の領域は、側壁絶縁膜２０６によって埋め込まれている。従って、メモリセルトランジスタＭＴのソース領域及び選択トランジスタＳＴのドレイン領域の上面は、側壁絶縁膜２０６によって被覆されている。
上記のように、本実施形態に係るシステムＬＳＩによれば、第１乃至第４の実施形態で説明した（１）乃至（５）の効果に加えて、更に以下の効果が得られる。
（６）製造コストを抑えつつ、複数種のフラッシュメモリを同一チップ上に搭載できる。
本実施形態に係る構成であると、ＮＡＮＤ型フラッシュメモリ５００、３Ｔｒ−ＮＡＮＤ型フラッシュメモリ５１０、及び２Ｔｒフラッシュメモリ５２０が備えるメモリセルトランジスタＭＴ及び選択トランジスタＳＴ１、ＳＴ２、ＳＴは、同一の工程で形成出来る。すなわち、同一の酸化工程、成膜工程、不純物注入工程、フォトリソグラフィ・エッチング工程によって、各ＭＯＳトランジスタが形成される。その結果、ゲート絶縁膜、ゲート間絶縁膜、メモリセルトランジスタＭＴのフローティングゲート及びコントロールゲート、並びに選択トランジスタのセレクトゲートは、３つのフラッシュメモリ５００、５１０、５２０間で同一となる。このような製造方法であると、１つのフラッシュメモリを形成するのに必要な工程数によって、３つのフラッシュメモリのメモリセルアレイを形成出来る。従って、３種類の半導体メモリを搭載したシステムＬＳＩの製造コストを低減できる。
（７）システムＬＳＩを高性能化出来る。
本実施形態に係るシステムＬＳＩは、上記説明したＮＡＮＤ型フラッシュメモリ５００、３Ｔｒ−ＮＡＮＤ型フラッシュメモリ５１０、及び２Ｔｒフラッシュメモリ５２０を有している。
２Ｔｒフラッシュメモリ５２０は、ＮＡＮＤ型フラッシュメモリ５００や３Ｔｒ−ＮＡＮＤ型フラッシュメモリ５１０と異なり、書き込み及び消去時に正電圧（ＶＰＰ１＝１２Ｖ）と負電圧（ＶＢＢ１＝−７Ｖ、ＶＢＢ２＝−８Ｖ）を用いている。すなわち、ロウデコーダに用いられるＭＯＳトランジスタのゲート絶縁膜に印加される電位差は、１２Ｖ若しくは−８Ｖとなる。従って、２Ｔｒフラッシュメモリ５２０が有するロウデコーダに使用されるＭＯＳトランジスタは、ＮＡＮＤ型フラッシュメモリ５００や３Ｔｒ−ＮＡＮＤ型フラッシュメモリ５１０が有するロウデコーダに使用されるＭＯＳトランジスタよりもゲート絶縁膜の薄いものが使用できる。このため、２Ｔｒフラッシュメモリのロウデコーダを小型化出来ると共に、動作速度をＮＡＮＤ型フラッシュメモリ５００や３Ｔｒ−ＮＡＮＤ型フラッシュメモリ５１０に比べて高速化出来る。
また本実施形態では、上記２Ｔｒフラッシュメモリ５２０に、ＭＣＵ６００が動作するためのプログラムデータを格納している。すると、上記説明したように２Ｔｒフラッシュメモリは高速動作が可能である。従って、ＭＣＵ６００がＲＡＭなどを介さずにデータを２Ｔｒフラッシュメモリ５２０から直接読み出すことが出来る。その結果、ＲＡＭなどが不要となり、システムＬＳＩの構成を簡略化出来ると共に、動作速度を向上できる。
また、３Ｔｒ−ＮＡＮＤ型フラッシュメモリ５１０は、ＩＤコードやセキュリティコードを保持する。これらのコードデータは、データ量自体はそれ程大きくないが、頻繁に変更／更新されることが多い。従って、これらのコードデータを保持するメモリには、ある程度の高速動作が求められる。この点、３Ｔｒ−ＮＡＮＤ型フラッシュメモリ５１０は、消去単位がＮＡＮＤ型フラッシュメモリ５００ほど大きくなく、ページ単位でのデータの書き換えが可能である。従って、３Ｔｒ−ＮＡＮＤ型フラッシュメモリ５１０は、上記コードデータを保持するのに最適な半導体メモリであると言うことが出来る。
また、従来、ＮＡＮＤ型フラッシュメモリを有するＬＳＩであると、書き換えが特定のブロックに集中することを防ぐために、次のようなコントローラが必要であった。すなわち、ウェアレベリングや論理で入力されたアドレスを物理アドレスに変換したり、ブロックに不良があった場合に、当該ブロックを不良ブロックとして以後使用しないように制御を行ったりするコントローラである。しかし本実施形態ではこのようなコントローラは不要である。なぜなら、ＮＡＮＤ型フラッシュメモリ５００内のブロックを制御するファームウェアプログラムを２Ｔｒフラッシュメモリ５２０に保持させ、ＭＣＵ６００によって上記制御を行わせれば良いからである。ＭＣＵ６００は、本来行う作業（外部装置の制御やＮＡＮＤ型フラッシュメモリ５００に入力されるデータの計算処理など）の間の時間を使って、上記制御を行えば良い。勿論、ＭＣＵ６００の能力と、本来ＭＣＵ６００が処理しなければならない処理量の大小を見極めて、処理量が多い場合には、ハードウェアシーケンサ等を設けてＮＡＮＤ型フラッシュメモリ５００の制御を行っても良い。
上記のように、この発明の実施形態に係るフラッシュメモリによれば、不良ビット線をリダンダンシビット線により救済する場合に、ロウアドレス変化検知回路を設けている。そして、ロウアドレス信号が変化した場合にのみ、リダンダンシビット線に接続されるセンスアンプを活性化させている。また、不良ワード線をリダンダンシビット線により救済する場合に、カラムアドレス変化検知回路を設けている。そして、カラムアドレス信号が変化した場合にのみ、リダンダンシビット線に接続されるセンスアンプを活性化させている。従って、リダンダンシビット線に接続されたセンスアンプを無用に活性化させることが無く、フラッシュメモリの消費電力を低減できる。
また、上記第１、第４実施形態に係る２Ｔｒフラッシュメモリにおいては、書き込み禁止電圧ＶＰＩとして、０Ｖを用いる場合について説明した。しかし、０Ｖだけでなく正電圧や負電圧を書き込み禁止電圧ＶＰＩとして用いても良い。図５０はそのような場合における回路構成を示し、図５１はＶＰＩのタイミングチャートである。
図示するように、電圧発生回路１５０は、負電位を発生するチャージポンプ回路１５１及び正電位を発生するチャージポンプ回路１５２を備えている。そして、チャージポンプ回路１５１が負電位ＶＢＢ３、ＶＢＢ４を発生すると共に、チャージポンプ回路１５２が正電位ＶＰＰ４を生成する。そして、これらの電圧の出力ノード及び接地電位ノードと、ＶＰＩノードとの間をスイッチによって適宜接続し、状況に最も見合った電圧を書き込み禁止電圧ＶＰＩとして用いることが出来る。
更に、上記実施形態に係る２Ｔｒフラッシュメモリでは、ビット線が階層化されている場合について説明したが、この場合に限られることはない。しかしビット線が階層化されている場合には、読み出し動作において、書き込み用グローバルビット線を０Ｖにしておくことが望ましい。このため、読み出し時には、書き込み回路５０を初期状態にしておくことが望ましい。初期状態としておくことで書き込み用グローバルビット線の電位を０Ｖに設定できる。書き込み用グローバルビット線を０Ｖにしておくことは、読み出し時における読み出し用グローバルビット線に対するノイズ対策となり、読み出し動作を更に安定させることが出来る。従って、フラッシュメモリの読み出し動作信頼性を向上できる。
また、上記第４の実施形態においては、図５２に示すような処理を行っても良い。すなわち、ステップＳ３０でセンスアンプＳ／Ａを活性化した後、入力されたカラムアドレスに対応する読み出し用グローバルビット線に接続されるいずれかのプライムセルに不良があるか否かを判定する。不良がある場合には、そのロウをリダンダンシビット線で置き換える必要があるのでステップＳ３１に進む。逆に不良が無い場合には、リダンダンシビット線による置き換えは不要である。従って、この場合にはステップＳ３６に進む。このような方法を用いることで、不良のないカラムをセンスする際には、センスアンプＳ／Ａ＿ＲＤは常時非活性となり、更に消費電力を削減出来ると共に、デッドサイクルが生じることを防止できる。
なお上記実施形態ではフラッシュメモリの場合を例に挙げて説明したが、例えばＤＲＡＭやＭＲＡＭなど、その他の半導体記憶装置一般に適用することが出来る。
次に、前述の半導体記憶装置に関するアプリケーションについて説明する。図５３にメモリカードの例を示した。図５３に示した様に、メモリカード９００は、上記実施形態で説明したフラッシュメモリ３（２Ｔｒフラッシュメモリ、３Ｔｒ−ＮＡＮＤ型フラッシュメモリまたはＮＡＮＤ型フラッシュメモリ）を有している。フラッシュメモリ３は、図示せぬ外部装置から所定の制御信号及びデータを受け取る。また、図示せぬ外部装置へ所定の制御信号及びデータを出力する。
メモリカード９００に搭載されたフラッシュメモリ３に、データ、アドレス、若しくは、コマンドを転送する信号線（ＤＡＴ）、信号線ＤＡＴにコマンドが転送されている事を示すコマンドラインイネーブル信号線（ＣＬＥ）、信号線ＤＡＴにアドレスが転送されている事を示すアドレスラインイネーブル信号線（ＡＬＥ）、及び、フラッシュメモリ１０が動作可能か否かを示すレディービジー信号線（Ｒ／Ｂ）が接続される。
図５４に別のメモリカードの例を示した。図５３に示したメモリカードと異なる点は、フラッシュメモリ３を制御し、図示せぬ外部装置と所定の信号のやり取りを行うコントローラ９１０を有している点である。
コントローラ９１０は、それぞれフラッシュメモリ３及び図示せぬ外部装置から所定の信号を受信、若しくは、外部装置へ所定の信号を出力するインターフェース部（Ｉ／Ｆ）９１１、９１２と、外部装置から入力された論理アドレスを物理アドレスに変換する為の所定の計算を行うマイクロプロセッサ部（ＭＰＵ）９１３と、データを一時的に記憶するバッファーラム９１４と、誤り訂正符合を生成する誤り訂正部（ＥＣＣ）９１５を有している。また、メモリカード９００にはコマンド信号線（ＣＭＤ）、クロック信号線（ＣＬＫ）、信号線（ＤＡＴ）が接続されている。
なお、前述の様なメモリカードを示したが、制御信号の本数、信号線のビット幅、若しくは、コントローラの構成は種々の変形が可能である。
図５５は、別のアプリケーションを示す。図５５に示すように、前述したメモリカード９００は、カードホルダー９２０に挿入され、図示せぬ電子機器に接続される。カードホルダー９２０は前出のコントローラ９１０の機能の一部を有していても良い。
図５６に別のアプリケーションを示した。図示した様に、前述のメモリカード９００、若しくは、メモリカード９００が挿入されたカードホルダー９２０が接続装置１０００に挿入される。接続装置１０００は接続配線１１００、及びインターフェース回路１５００を介してボード１３００に接続される。ボード１３００にはＣＰＵ１４００やバス１５００が搭載される。
図５７に別のアプリケーションを示した。メモリカード９００、若しくは、メモリカード９００が挿入されたカードホルダー９２０が接続装置１０００に挿入される。接続装置１０００は接続配線１１００を介して、パーソナルコンピュータ２０００に接続されている。
別のアプリケーションを図５８、図５９に示す。図示するように、ＩＣカード２１００にＭＣＵ２２００が搭載され、ＭＣＵ２２００は、いずれかの実施態様に従ったフラッシュメモリ１０と、その他の回路、例えばＲＯＭ２３００、ＲＡＭ２４００、及びＣＰＵ２５００を備えている。ＩＣカード２１００は、ＭＣＵ２２００に接続され且つＩＣカード２１００に設けられたplane terminal ２６００を介してＭＣＵ２２００に接続可能である。ＣＰＵ２５００は、計算部２５１０と、フラッシュメモリ３、ＲＯＭ２３００及びＲＡＭ２４００に接続された制御部２５２０を備えている。例えば、ＭＰＵ２２００はＩＣカード２１００の一方の面上に設けられ、plane connecting terminal ２６００は他方の面に設けられている。
すなわち、この発明の第１乃至第５の実施形態に係る不揮発性半導体記憶装置は、
１． メモリセルアレイのカラムをリダンダンシビット線に置き換えることで不良を救済する不揮発性半導体記憶装置であって、
前記メモリセルアレイのロウ方向を選択するロウアドレス信号の変化を検知するロウアドレス変化検知回路を具備し、前記ロウアドレス変化検知回路によって前記ロウアドレス信号の変化が検知された際にのみ、前記リダンダンシビット線がセンスされる。
２．電荷蓄積層と制御ゲートとを備える第１ＭＯＳトランジスタと、ドレインが前記第１ＭＯＳトランジスタのソースに接続された第２ＭＯＳトランジスタとを含む複数のメモリセルがマトリクス状に配置されたメモリセルアレイと、
同一列にある前記第１ＭＯＳトランジスタの前記ドレインを電気的に共通接続するビット線と、
電荷蓄積層と制御ゲートを備える第３ＭＯＳトランジスタと、ドレインが前記第１ＭＯＳトランジスタのソースに接続された第４ＭＯＳトランジスタとを含む複数のリダンダンシセルを含み、前記メモリセルアレイの不良カラムを置き換えるリダンダンシセルアレイと、
同一列にある前記第３ＭＯＳトランジスタの前記ドレインを電気的に共通接続するリダンダンシビット線と、
同一行にある前記第１、第３ＭＯＳトランジスタの前記制御ゲートが共通接続するワード線と、
同一行にある前記第２、第４ＭＯＳトランジスタのゲートを共通接続するセレクトゲート線と、
前記リダンダンシビット線毎に設けられ、前記リダンダンシセルから読み出したデータを増幅するリダンダンシ用センスアンプと、
前記メモリセルアレイの行方向を選択するロウアドレス信号の変化を検知し、ロウアドレス信号が変化した際にのみ前記リダンダンシ用センスアンプを活性化させるロウアドレス変化検知回路とを具備する。
３．上記１または２において、前記メモリセルアレイのカラム方向を選択するカラムアドレス信号に基づいて、前記メモリセルアレイのカラムを前記リダンダンシビット線に置き換えるか否かを判定する判定回路を更に備える。
４．上記１乃至３いずれかにおいて、前記リダンダンシビット線のセンス結果を保持する保持回路を更に備え、前記メモリセルアレイからのデータの読み出し動作はクロック信号に同期して行われ、前記ロウアドレス信号が前記クロック信号の複数サイクルの期間一定である場合、前記リダンダンシビット線は、前記複数サイクルの期間のうち、前記ロウアドレス信号が入力されてから最初のサイクルを含む一部期間のみセンスされ、前記保持回路は、前記ロウアドレス信号が変化するまで、前記一部期間におけるセンス結果を保持し続ける。
５．メモリセルアレイのロウをリダンダンシビット線に置き換えることで不良を救済する不揮発性半導体記憶装置であって、
前記メモリセルアレイのカラム方向を選択するカラムアドレス信号の変化を検知するカラムアドレス変化検知回路を具備し、前記カラムアドレス変化検知回路によって前記カラムアドレス信号の変化が検知された際にのみ、前記リダンダンシビット線がセンスされる。
６．上記１において、前記リダンダンシビット線毎に設けられ、前記リダンダンシビット線に接続されたリダンダンシセルから読み出したデータを増幅するリダンダンシ用センスアンプを更に備え、前記ロウアドレス変化検知回路は、前記ロウアドレス信号の変化を検知した際にのみ、前記リダンダンシ用センスアンプを活性化させる。
７．上記２または６において、前記ビット線に応じて設けられ、前記ビット線に接続されたメモリセルから読み出したデータを増幅するセンスアンプと、
前記センスアンプに読み出したデータを、前記リダンダンシ用センスアンプに読み出したデータに置き換えるか否かを判定する判定回路と、
前記判定回路の判定結果に基づいて、前記センスアンプと前記リダンダンシ用センスアンプとのいずれかからデータを読み出すスイッチ回路とを更に備える。
８．上記７において、前記ロウアドレス変化検知回路は、前記ロウアドレス信号のビット毎に設けられ、該ロウアドレス信号の各ビットをそれぞれ格納するフリップフロップと、
前記ロウアドレス信号のビット毎に設けられ、該ロウアドレス信号の各ビットと、対応する前記フリップフロップの出力との排他的論理和演算をそれぞれ行う第１論理回路と、
各第１論理回路の出力の論理和演算を行う第２論理回路と、
前記センスアンプをイネーブルにするセンスアンプイネーブル信号と、前記第２論理回路とのＡＮＤ演算を行う第３論理回路とを備える。
９．上記７において、前記判定回路は、前記カラムアドレス信号と不良カラムアドレスとを比較し、一致した場合、前記リダンダンシ用センスアンプの出力を選択するよう前記スイッチ回路を制御し、不一致の場合、前記センスアンプの出力を選択するよう前記スイッチ回路を制御する。
１０．上記５において、前記リダンダンシビット線毎に設けられ、前記リダンダンシビット線に接続されたリダンダンシセルから読み出したデータを増幅するリダンダンシ用センスアンプを更に備え、前記カラムアドレス変化検知回路は、前記カラムアドレス信号の変化を検知した際にのみ、前記リダンダンシ用センスアンプを活性化させる。
１１．上記５において、前記メモリセルアレイのロウ方向を選択するロウアドレス信号に基づいて、前記メモリセルアレイのロウを前記リダンダンシビット線に置き換えるか否かを判定する判定回路を更に備える。
１２．上記５において、前記リダンダンシビット線のセンス結果を保持する保持回路を更に備え、前記メモリセルアレイからのデータの読み出し動作はクロック信号に同期して行われ、前記カラムアドレス信号が前記クロック信号の複数サイクルの期間一定である場合、前記リダンダンシビット線は、前記複数サイクルの期間のうち、前記カラムアドレス信号が入力されてから最初のサイクルを含む一部期間のみセンスされ、前記保持回路は、前記カラムアドレス信号が変化するまで、前記一部期間におけるセンス結果を保持し続ける。
１３．上記１または５において、前記メモリセルアレイは、マトリクス状に配置された複数のメモリセルを有し、
前記メモリセルは、電荷蓄積層と制御ゲートとを備える第１ＭＯＳトランジスタと、ドレインが前記第１ＭＯＳトランジスタに接続された第２ＭＯＳトランジスタを含み、且つＦＮトンネリングにより前記電荷蓄積層に電子を注入されることによりデータが書き込まれ、
前記不揮発性半導体記憶装置は、同一行にある前記第１ＭＯＳトランジスタの前記制御ゲートが共通接続するワード線と、
同一行にある前記第２ＭＯＳトランジスタのゲートを共通接続する第１セレクトゲート線とを更に備える。
１４．上記１３において、前記メモリセルは、ビット線にドレインが接続され、前記第１ＭＯＳトランジスタのドレインにソースが接続された第３ＭＯＳトランジスタを更に備え、
前記不揮発性半導体記憶装置は、同一行にある前記第３ＭＯＳトランジスタのゲートを共通接続する第２セレクトゲート線を更に備える。
更に本実施形態に係るメモリカードは、
１５．上記１乃至１４いずれか１項記載の不揮発性半導体記憶装置を搭載する。
１６．上記１６において、前記不揮発性半導体記憶装置を制御する制御装置を更に備える。
なお、本願発明は上記実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。更に、上記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出されうる。例えば、実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題が解決でき、発明の効果の欄で述べられている効果が得られる場合には、この構成要件が削除された構成が発明として抽出されうる。
この発明の第１の実施形態に係るシステムＬＳＩのブロック図。 この発明の第１の実施形態に係る２Ｔｒフラッシュメモリのメモリセルアレイの回路図。 この発明の第１の実施形態に係る２Ｔｒフラッシュメモリの備える書き込み用セレクタ、書き込み回路、及びスイッチ群の回路図。 この発明の第１の実施形態に係る２Ｔｒフラッシュメモリの備えるカラムセレクタ、読み出し回路、及びリダンダンシ回路の回路図。 この発明の第１の実施形態に係る２Ｔｒフラッシュメモリの備えるロウアドレス変化検知回路の回路図。 この発明の第１の実施形態に係る２Ｔｒフラッシュメモリの備える書き込み用デコーダ及びセレクトゲートデコーダの回路図。 この発明の第１の実施形態に係る２Ｔｒフラッシュメモリの備えるメモリセルアレイのビット線方向に沿った断面図。 この発明の第１の実施形態に係る２Ｔｒフラッシュメモリの書き込み時における各種信号のタイミングチャート。 この発明の第１の実施形態に係る２Ｔｒフラッシュメモリの初期動作時における書き込み回路、スイッチ群、及び入力バッファの様子を示す回路図。 この発明の第１の実施形態に係る２Ｔｒフラッシュメモリのデータラッチ時における書き込み回路、スイッチ群、及び入力バッファの様子を示す回路図。 この発明の第１の実施形態に係る２Ｔｒフラッシュメモリのデータラッチ時における書き込み回路、スイッチ群、及び入力バッファの様子を示す回路図。 この発明の第１の実施形態に係る２Ｔｒフラッシュメモリの書き込み動作時におけるメモリセルアレイ及び書き込み回路の様子を示す回路図。 この発明の第１の実施形態に係る２Ｔｒフラッシュメモリの消去動作時におけるメモリセルアレイの様子を示す回路図。 この発明の第１の実施形態に係る２Ｔｒフラッシュメモリの読み出し動作時におけるメモリセルアレイ、書き込み回路、及び読み出し回路の様子を示す回路図。 この発明の第１の実施形態に係る２Ｔｒフラッシュメモリの読み出し動作時のフローチャート。 この発明の第１の実施形態に係る２Ｔｒフラッシュメモリのメモリセルアレイ、カラムセレクタ、読み出し回路、及びリダンダンシ回路の回路図。 この発明の第１の実施形態に係る２Ｔｒフラッシュメモリの読み出し動作時における各種信号のタイミングチャート。 この発明の第１の実施形態に係る２Ｔｒフラッシュメモリの読み出し動作時におけるメモリセルアレイ、カラムセレクタ、読み出し回路、及びリダンダンシ回路の回路図。 この発明の第１の実施形態に係る２Ｔｒフラッシュメモリの読み出し動作時におけるメモリセルアレイ、カラムセレクタ、読み出し回路、及びリダンダンシ回路の回路図。 この発明の第１の実施形態に係る２Ｔｒフラッシュメモリの読み出し動作時におけるメモリセルアレイ、カラムセレクタ、読み出し回路、及びリダンダンシ回路の回路図。 この発明の第１の実施形態に係る２Ｔｒフラッシュメモリの読み出し動作時におけるメモリセルアレイ、カラムセレクタ、読み出し回路、及びリダンダンシ回路の回路図。 ２Ｔｒフラッシュメモリの読み出し回路及びリダンダンシ回路の回路図。 ２Ｔｒフラッシュメモリの読み出し動作時における各種信号のタイミングチャート。 この発明の第２の実施形態に係るシステムＬＳＩのブロック図。 この発明の第２の実施形態に係る３Ｔｒ−ＮＡＮＤ型フラッシュメモリの備えるメモリセルアレイ及び書き込み回路の回路図。 この発明の第２の実施形態に係る３Ｔｒ−ＮＡＮＤ型フラッシュメモリの備えるメモリセルアレイのビット線方向に沿った断面図。 この発明の第２の実施形態に係る３Ｔｒ−ＮＡＮＤ型フラッシュメモリの書き込み動作時におけるメモリセルアレイの様子を示す回路図。 この発明の第２の実施形態に係る３Ｔｒ−ＮＡＮＤ型フラッシュメモリの消去動作時におけるメモリセルアレイの様子を示す回路図。 この発明の第２の実施形態に係る３Ｔｒ−ＮＡＮＤ型フラッシュメモリの読み出し動作時におけるメモリセルアレイの様子を示す回路図。 この発明の第３の実施形態に係るＮＡＮＤ型フラッシュメモリの備えるメモリセルアレイの回路図。 この発明の第３の実施形態に係るＮＡＮＤ型フラッシュメモリの備えるメモリセルアレイのビット線方向に沿った断面図。 この発明の第４の実施形態に係る２Ｔｒフラッシュメモリのメモリセルアレイのブロック図。 この発明の第４の実施形態に係る２Ｔｒフラッシュメモリの備えるカラムセレクタ、読み出し回路、及びリダンダンシ回路の回路図。 この発明の第４の実施形態に係る２Ｔｒフラッシュメモリの備えるカラムアドレス変化検知回路の回路図。 この発明の第４の実施形態に係る２Ｔｒフラッシュメモリのメモリセルアレイのブロック図。 この発明の第４の実施形態に係る２Ｔｒフラッシュメモリの読み出し動作時のフローチャート。 この発明の第４の実施形態に係る２Ｔｒフラッシュメモリのメモリセルアレイ、カラムセレクタ、読み出し回路、及びリダンダンシ回路の回路図。 この発明の第４の実施形態に係る２Ｔｒフラッシュメモリの読み出し動作時における各種信号のタイミングチャート。 この発明の第４の実施形態に係る２Ｔｒフラッシュメモリの読み出し動作時におけるメモリセルアレイ、カラムセレクタ、読み出し回路、及びリダンダンシ回路の回路図。 この発明の第４の実施形態に係る２Ｔｒフラッシュメモリの読み出し動作時におけるメモリセルアレイ、カラムセレクタ、読み出し回路、及びリダンダンシ回路の回路図。 この発明の第４の実施形態に係る２Ｔｒフラッシュメモリの読み出し動作時におけるメモリセルアレイ、カラムセレクタ、読み出し回路、及びリダンダンシ回路の回路図。 この発明の第４の実施形態に係る２Ｔｒフラッシュメモリの読み出し動作時におけるメモリセルアレイ、カラムセレクタ、読み出し回路、及びリダンダンシ回路の回路図。 この発明の第４の実施形態に係る２Ｔｒフラッシュメモリの読み出し動作時におけるメモリセルアレイ、カラムセレクタ、読み出し回路、及びリダンダンシ回路の回路図。 この発明の第４の実施形態に係る２Ｔｒフラッシュメモリの読み出し動作時におけるメモリセルアレイ、カラムセレクタ、読み出し回路、及びリダンダンシ回路の回路図。 この発明の第４の実施形態に係る２Ｔｒフラッシュメモリの読み出し動作時におけるメモリセルアレイ、カラムセレクタ、読み出し回路、及びリダンダンシ回路の回路図。 この発明の第５の実施形態に係るシステムＬＳＩのブロック図。 この発明の第５の実施形態に係るＮＡＮＤ型フラッシュメモリのビット線方向に沿った断面図。 この発明の第５の実施形態に係る３Ｔｒ−ＮＡＮＤ型フラッシュメモリのビット線方向に沿った断面図。 この発明の第５の実施形態に係る２Ｔｒフラッシュメモリのビット線方向に沿った断面図。 この発明の第１乃至第５の実施形態の変形例に係るフラッシュメモリの備える電圧発生回路のブロック図。 この発明の第１乃至第５の実施形態の変形例に係るフラッシュメモリの書き込み時における各種信号のタイミングチャート。 この発明の第４実施形態の変形例に係るフラッシュメモリにおける読み出し時のフローチャート。 この発明の第１乃至第５の実施形態に係るフラッシュメモリを備えたメモリカードのブロック図。 この発明の第１乃至第５の実施形態に係るフラッシュメモリを備えたメモリカードのブロック図。 この発明の第１乃至第５の実施形態に係るフラッシュメモリを備えたメモリカード及びカードホルダーの外観図。 この発明の第１乃至第５の実施形態に係るフラッシュメモリを備えたメモリカードを接続する接続装置の外観図。 この発明の第１乃至第５の実施形態に係るフラッシュメモリを備えたメモリカードを接続する接続装置の外観図。 この発明の第１乃至第５の実施形態に係るフラッシュメモリを備えたＩＣカードの外観図。 この発明の第１乃至第５の実施形態に係るフラッシュメモリを備えたＩＣカードのブロック図。
符号の説明
１…システムＬＳＩ、２…ＣＰＵ、３、５００、５１０、５２０…フラッシュメモリ、１０…メモリセルアレイ、２０…書き込み用デコーダ、２１、３１…ロウアドレスデコード回路、２２、２３、６０…スイッチ群、３０…セレクトゲートデコーダ、４０…カラムデコーダ、５０…書き込み回路、５３…ラッチ回路、７０…カラムセレクタ、７１…選択ユニット、８０…読み出し回路、８１…読み出しユニット、８２…プリチャージ回路、８３…センスアンプ、９０…リダンダンシ回路、９１…ロウアドレス変化検知回路、９２−０〜９２−ｈ…リダンダンシ判定回路、９３−０〜９３−ｊ、９４−０〜９４−ｈ…スイッチ回路、９５…カラムアドレス変化検知回路、１１０…出力バッファ、１２０…ソース線ドライバ、１３０…アドレスバッファ、１４０…ライトステートマシーン、１５０…電圧発生回路、１６０−０〜１６０−ｉ…検知ユニット、１６２…排他的論理和演算回路、１６３…ＮＯＲゲート、１７０…ロウデコーダ、２００…半導体基板、２０１…ｎ型ウェル領域、２０２…ｐ型ウェル領域、２０３…不純物拡散層、２０４…ゲート絶縁膜、２１０、２３０…多結晶シリコン層、２２０…ゲート間絶縁膜、２５０、２８０、３００、３２０、３４０…層間絶縁膜、２６０、２７０、２９０、３１０、３３０…金属配線層、６００…ＭＣＵ、７００…Ｉ／Ｏ回路

Claims (4)

  1. メモリセルアレイのカラムをリダンダンシビット線に置き換えることで不良を救済する不揮発性半導体記憶装置であって、
    前記メモリセルアレイのロウ方向を選択するロウアドレス信号の変化を検知するロウアドレス変化検知回路を具備し、
    前記メモリセルアレイのカラム方向を選択するカラムアドレス信号が入力される度に、前記ロウアドレス変化検知回路において前記ロウアドレス信号の変化が検知されたか否かに関わらず、前記リダンダンシビット線により置き換えられ得るビット線がセンスされ、
    前記ロウアドレス変化検知回路によって前記ロウアドレス信号の変化が検知された際にのみ、前記リダンダンシビット線がセンスされる
    ことを特徴とする不揮発性半導体記憶装置。
  2. 電荷蓄積層と制御ゲートとを備える第１ＭＯＳトランジスタと、ドレインが前記第１ＭＯＳトランジスタのソースに接続された第２ＭＯＳトランジスタとを含む複数のメモリセルがマトリクス状に配置されたメモリセルアレイと、
    同一列にある前記第１ＭＯＳトランジスタのドレインを電気的に共通接続するビット線と、
    電荷蓄積層と制御ゲートを備える第３ＭＯＳトランジスタと、ドレインが前記第３ＭＯＳトランジスタのソースに接続された第４ＭＯＳトランジスタとを含む複数のリダンダンシセルを含み、前記メモリセルアレイの不良カラムを置き換えるリダンダンシセルアレイと、
    同一列にある前記第３ＭＯＳトランジスタのドレインを電気的に共通接続するリダンダンシビット線と、
    同一行にある前記第１、第３ＭＯＳトランジスタの前記制御ゲートを共通接続するワード線と、
    同一行にある前記第２、第４ＭＯＳトランジスタのゲートを共通接続するセレクトゲート線と、
    前記メモリセルから読み出したデータを増幅するセンスアンプと、
    前記リダンダンシビット線毎に設けられ、前記リダンダンシセルから読み出したデータを増幅するリダンダンシ用センスアンプと、
    前記メモリセルアレイの行方向を選択するロウアドレス信号の変化を検知し、ロウアドレス信号が変化した際にのみ前記リダンダンシ用センスアンプを活性化させるロウアドレス変化検知回路と
    を具備し、前記メモリセルアレイの列方向を選択するカラムアドレス信号が入力される度に、前記ロウアドレス変化検知回路において前記ロウアドレス信号の変化が検知されたか否かに関わらず、前記センスアンプが活性化されることを特徴とする不揮発性半導体記憶装置。
  3. 前記メモリセルアレイのカラム方向を選択するカラムアドレス信号に基づいて、前記メモリセルアレイのカラムを前記リダンダンシビット線に置き換えるか否かを判定する判定回路を更に備える
    ことを特徴とする請求項１または２記載の不揮発性半導体記憶装置。
  4. 前記リダンダンシビット線のセンス結果を保持する保持回路を更に備え、
    前記メモリセルアレイからのデータの読み出し動作はクロック信号に同期して行われ、
    前記ロウアドレス信号が前記クロック信号の複数サイクルの期間一定である場合、前記リダンダンシビット線は、前記複数サイクルの期間のうち、前記ロウアドレス信号が入力されてから最初のサイクルを含む一部期間のみセンスされ、前記保持回路は、前記ロウアドレス信号が変化するまで、前記一部期間におけるセンス結果を保持し続ける
    ことを特徴とする請求項１乃至３いずれか１項記載の不揮発性半導体記憶装置。
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