KR19990012923A - 테스트패턴 - Google Patents

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KR19990012923A
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채희순
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문정환
엘지반도체 주식회사
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    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • H01L22/30—Structural arrangements specially adapted for testing or measuring during manufacture or treatment, or specially adapted for reliability measurements
    • H01L22/34—Circuits for electrically characterising or monitoring manufacturing processes, e. g. whole test die, wafers filled with test structures, on-board-devices incorporated on each die, process control monitors or pad structures thereof, devices in scribe line

Abstract

본 발명은 반도체기판 상의 개별 칩 영역들의 가장자리에 상기 개별 칩들을 분리하기 위한 여유 영역인 스크라이브라인영역 상에 소자의 신뢰성을 측정하기 위해 트랜지스터 형태로 형성된 테스트패턴에 관한 것으로, 반도체기판 상에 형성된 필드산화막과, 반도체기판에 상기 필드산화막과 인접되게 적어도 2개 이상을 가지며 전기적으로 서로 연결되게 형성된 소오스영역과, 반도체기판의 상기 소오스영역들 사이에 형성된 드레인영역과, 반도체기판 상의 소오스영역과 드레인영역 사이에 형성된 적어도 2개 이상을 가지며 전기적으로 서로 연결되게 형성된 게이트영역을 갖는다.
따라서, 본 발명에서는 드레인영역에 스트레스 전압을 인가 시, 필드산화막으로 전류가 누설되는 것을 방지가능하여 신뢰성을 테스트하는 시간이 짧아지는 이점이 있다.

Description

테스트패턴
본 발명은 반도체기판 상의 개별 칩 영역들의 가장자리에 형성된 스크라이브라인(scribe line)영역 상에 소자의 신뢰성을 측정하기 위해 트랜지스터 형태로 형성되어 소자의 신뢰성을 평가하기 위한 테스트패턴(test pattern)에 관한 것으로, 특히, 드레인(drain)에 동작전압 이상의 전압을 가할 시에 누설없이 빠른 테스트가 가능한 테스트패턴에 관한 것이다.
테스트패턴은 소자의 전공정 또는 부분적인 공정으로 완성되는, 이른 바 TEG(Test Element Group)에 의해 여러가지 전기적 측정을 해서 실제 소자의 특성을 모니터하기 위한 것이다.
이러한 테스트패턴은 칩 영역에 트랜지스터들을 형성할 때 개별 칩들 사이의 칩 분리시 제거되는 여유영역인 스크라이브라인영역에 동시에 트랜지스터 형태로 형성된다.
상술한 테스트패턴을 이용하여 소자의 신뢰성 평가시, 이 테스트패턴을 이루는 트랜지스터의 드레인에 동작전압 이상을 인가하여 스트레스를 가하여서 전류 변화 등의 소자특성이 10% 이상 변하는 시점을 측정하므로써 소자의 수명시간을 평가한다. 즉, 드레인전압에서의 소자특성이 10% 변하는 시간이 곧 소자의 수명시간으로, 테스트패턴을 통해 소자특성을 테스트하여 개별 칩영역에 형성된 트랜지스터의 수명시간을 간접적으로 알 수 있다.
도 1은 종래기술에 따른 테스트패턴의 사시도이다.
종래의 테스트패턴은 도 1을 참조하면, 반도체기판(100) 상에 형성된 필드산화막(102)과, 반도체기판(100)에 필드산화막(102)과 인접되어 전기적으로 서로 연결되게 형성된 드레인영역(106)과, 소오스영역(104)와, 반도체기판(100) 상의 드레인 영역(106)과 소오스영역(104) 사이에 형성된 게이트(110)을 갖는다. 그리고 도면번호 108은 게이트산화막을 지칭한 것이다.
이때, 소오스/드레인영역(104)(106)은 반도체기판(100)과 서로 다른 도전형으로 도핑된다.
이와 같은 종래의 테스트패턴을 이용하여 소자의 신뢰성을 측정하기 위해서는 우선, 드레인영역(106)에 동작전압 이상의 전압을 인가한다.
드레인영역(106)에 동작전압 이상의 전압을 가했을 때, 드레인 근처의 스트레스에 의해 전계가 증가하여 발생된 캐리어는 소오스영역 쪽으로 향하고 일부는 장벽을 터널링하여 게이트산화막(108) 속으로 이송된다.
이러한 캐리어는 게이트산화막(108) 속으로 포획할 수 있으며, 여기에서 문턱전압과 I-V 특성을 변화시킨다. 즉, 드레인영역(106) 근처의 스트레스에 의해 생긴 캐리어에 의해 트랜지스터의 소자특성이 변하게 된다.
이때, 변화된 전류특성이 10% 변하는 시간인 소자의 수명시간을 체크한다. 이러한 과정을 각각 다른 스트레스 전압에서 최소 3번 이상 가해주고 그 시간을 측정함으로써 정확한 평가를 실시한다.
결과적으로, 스크라이브라인영역 상의 종래의 테스트패턴인 형성된 개별 트랜지스터를 평가하여서 간접적으로 칩영역에 형성된 트랜지스터의 수명시간을 평가한다.
그러나, 종래의 테스트패턴에서는 동작전압 이상의 전압을 게이트영역에 인가할시, 전류가 드레인영역에 인접된 필드산화층으로 누설된다.
따라서, 이러한 누설로 인하여 소자특성이 변하는 시점인 소자의 수명시간을 체크하는 데에는 보통 3일에서 7일이 소요되는 등의 장시간이 소요되는 문제점이 발생되었다.
본 발명의 목적은 소자의 신뢰성을 평가시에 측정시간을 단축가능하도록 형성된 테스트패턴을 제공하려는 것이다.
따라서, 상기의 목적을 달성하고자, 본 발명은 반도체기판 상의 개별 칩 영역들의 가장자리에 상기 개별 칩들을 분리하기 위한 여유 영역인 스크라이브라인영역상에 소자의 신뢰성을 측정하기 위해 트랜지스터 형태로 형성된 테스트패턴에 관한 것으로, 반도체기판 상에 형성된 필드산화막과, 반도체기판에 필드산화막과 인접되게 적어도 2개 이상을 가지며 전기적으로 서로 연결되게 형성된 소오스영역과, 반도체기판의 상기 소오스영역들 사이에 형성된 드레인영역과, 반도체기판 상의 소오스영역과 드레인영역 사이에 형성된 적어도 2개 이상을 가지며 전기적으로 서로 연결되게 형성된 게이트를 갖는 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명을 설명하겠다.
도 1은 종래기술에 따른 테스트패턴의 사시도이고,
도 2는 본 발명에 따른 테스트패턴의 평면도이고,
도 3은 본 발명에 따른 테스트패턴의 사시도이다.
* 도면의 주요부분에 대한 부호의 설명 *
100, 200. 반도체기판102, 202. 필드산화막
104, 204. 소오스영역106, 206. 드레인영역
108, 208. 게이트산화막110, 210. 게이트영역
도 2는 본 발명에 따른 테스트패턴의 평면도이고, 도 3은 본 발명에 따른 테스트패턴의 사시도이다.
반도체기판 상의 개별 칩영역들의 가장자리에 상기 개별 칩들을 분리하기 위한 여유영역인 스크라이브라인영역 상에 소자의 신뢰성을 측정하기 위해 트랜지스터 형태로 형성된 본 발명의 테스트패턴은 도 2 및 도 3을 참조하면, 반도체기판(200)상에 형성된 필드산화막(202)과, 반도체기판(200)에 필드산화막(202)과 인접되게 적어도 2개 이상을 가지며 전기적으로 서로 연결되도록 형성된 소오스영역(204)과, 반도체기판(200)의 소오스영역(204) 사이에 형성된 드레인영역(206)과, 반도체기판(200) 상의 소오스영역(204)과 드레인영역(206) 사이에 형성되어 적어도 2개 이상을 가지며 전기적으로 서로 연결되게 형성된 게이트영역(210)를 갖는다. 이때, 드레인영역(210)은 1개 또는 복수 개로 형성된다. 그리고 도면번호 208은 게이트산화막이다.
그리고 도 2에서, I부분은 드레인영역(206)에서 불순물이 노출된 것을 도시한 것이고, II부분은 소오스영역(24)에서 불순물이 노출된 것을 도시한 것이다.
즉, 이와 같은 구성을 갖는 본 발명의 테스트패턴은 도 3 및 도 4와 같이, 게이트영역(210) 양측에 소오스/드레인영역(204)(206)이 형성되되, 드레인영역(206)이 게이트영역(210)에 의해 둘러싸이고 소오스영역(204)은 필드산화막(202)과 접하고 있다. 이때, 소오스/드레인영역(204)(206)은 반도체기판(200)과 서로 다른 도전형으로 도핑된다.
이와 같은 본 발명의 테스트패턴을 이용하여 칩영역에 형성된 트랜지스터의 소자 신뢰성을 측정하기 위해서는, 우선, 본 발명의 테스트패턴의 드레인영역(206)에 정상전압 이상의 스트레스 전압을 인가한다.
이후, 드레인영역(210) 근처의 스트레스에 의해 전계가 증가하여 캐리어가 발생되며, 발생된 캐리어는 일부는 소오스영역(204) 쪽으로 향하고 일부는 장벽을 터널링하여 게이트산화막(208) 속으로 이송된다.
그리고 게이트산화막(208) 속에서 포획된 캐리어는 문턱전압과 I-V 특성을 변화시킨다. 즉, 드레인영역(210) 근처의 스트레스에 의해 생긴 캐리어에 의해 트랜지스터의 소자특성이 변하게 된다.
이때, 본 발명의 테스트패턴은 강한 가속 스트레스를 받는 드레인영역(206)이 필드산화막(202)에 접촉되어 있지 않고, 게이트영역(210)에 의해 둘러싸여 있으므로, 드레인영역(210)에 강한 스트레스전압을 가했을 때 필드산화막(202)을 통해 전류가 누설되지는 않는다.
이때, 변화된 전류특성이 10% 변하는 시간인 소자의 수명시간을 체크한다. 이러한 과정을 각각 다른 스트레스 전압에서 최소 3번 이상 가해주고 그 시간을 측정함으로써 정확한 평가를 실시할 수 있다.
즉, 칩영역에 형성된 트랜지스터의 소자 신뢰성을 측정하기 위해서는 상기에서 살펴본 본 발명의 테스트패턴을 이용하여 간접적인 측정을 실시함으로써 가능하다.
상술한 바와 같이, 본 발명의 테스트패턴에서는 드레인영역이 필드산화층에 연결되어 있지 않고 게이트영역에 둘러싸여 있으므로, 드레인영역에 동작전압 이상의 강한 스트레스를 가했을 때, 필드산화층으로 전류가 누설되지 않음에 따라, 단시간내에 소자특성을 평가할 수 있는 이점이 있다.

Claims (2)

  1. 반도체기판 상의 개별 칩 영역들의 가장자리에 상기 개별 칩들을 분리하기 위한 여유 영역인 스크라이브라인영역 상에 소자의 신뢰성을 측정하기 위해 트랜지스터 형태로 형성된 테스트패턴에 있어서,
    상기 반도체기판 상에 형성된 필드산화막과,
    상기 반도체기판에 상기 필드산화막과 인접되게 적어도 2개 이상을 가지며 전기적으로 서로 연결되게 형성된 소오스영역과,
    상기 반도체기판의 상기 소오스영역들 사이에 형성된 드레인영역과,
    상기 반도체기판 상의 상기 소오스영역과 상기 드레인영역 사이에 형성된 적어도 2개 이상을 가지며 전기적으로 서로 연결되게 형성된 게이트영역을 갖는 테스트패턴.
  2. 청구항 1에 있어서,
    상기 드레인영역이 1개 또는 복수 개로 형성된 테스트패턴.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100395880B1 (ko) * 2001-09-11 2003-08-25 삼성전자주식회사 테스트 소자 그룹 구조

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