JPS6184030A - ゲ−トアレイマスタスライス集積回路装置 - Google Patents
ゲ−トアレイマスタスライス集積回路装置Info
- Publication number
- JPS6184030A JPS6184030A JP59205504A JP20550484A JPS6184030A JP S6184030 A JPS6184030 A JP S6184030A JP 59205504 A JP59205504 A JP 59205504A JP 20550484 A JP20550484 A JP 20550484A JP S6184030 A JPS6184030 A JP S6184030A
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- Japan
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- wiring
- basic
- basic cell
- column
- cells
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/118—Masterslice integrated circuits
- H01L27/11803—Masterslice integrated circuits using field effect technology
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明はダートアレイマスタスライス集積回路装置に関
する。
する。
一般に、複雑な集積論理回路のような大規模集積回路（
以下、論理ＬＳＩ）は顧客の要求に応じて製造されるた
めに、多品種少量生産されている。
以下、論理ＬＳＩ）は顧客の要求に応じて製造されるた
めに、多品種少量生産されている。
このような多品種少量生産の論理ＬＳＩを迅速且つ、低
コストで製造する方法としてマスタスライス方式が提案
されている。
コストで製造する方法としてマスタスライス方式が提案
されている。
マスタスライス方式とは、多数の基本セルを規則的に予
め製造しておき、顧客の要求あるいは開発品種に応じた
ユニットセル用の配線Ａターンマスクを製造してこれら
の基本セル内の配線および基本セル間の配線のみを個別
的に後に製造するものである。従って、製造もしくは開
発期間は短縮され、また、基本セル構造は各論理ＬＳＩ
に共通であるので製造もしくは開発コストも低減されろ
。
め製造しておき、顧客の要求あるいは開発品種に応じた
ユニットセル用の配線Ａターンマスクを製造してこれら
の基本セル内の配線および基本セル間の配線のみを個別
的に後に製造するものである。従って、製造もしくは開
発期間は短縮され、また、基本セル構造は各論理ＬＳＩ
に共通であるので製造もしくは開発コストも低減されろ
。
なお、基本セル構造は半導体基板内の不純物拡散領域と
必要最小限の基本セル内の配線とによって決定されるの
で、バルク構造とも呼ばれる。
必要最小限の基本セル内の配線とによって決定されるの
で、バルク構造とも呼ばれる。
本発明は上述の基本セルをプレイ状に配置したｆ−ドア
レイマスタスライス論理ＬＳＩにおけろバルク構造の改
良を行うものである。
レイマスタスライス論理ＬＳＩにおけろバルク構造の改
良を行うものである。
従来の技術
第２図は相補形ＭＩＳ （ＣＭｌＳ）ダートアレイに周
込られる基本セルの一例を示す等価回路を示し、第３図
にその平面図、第４図、第５図に第３図のＩＶ−■線断
面図、■−Ｖ線断面図をそれぞれ示す。
込られる基本セルの一例を示す等価回路を示し、第３図
にその平面図、第４図、第５図に第３図のＩＶ−■線断
面図、■−Ｖ線断面図をそれぞれ示す。
第２図に示すように、この基本セルは、ソース（もしく
はドレイン）を共有した１対のＰチャネルトランジスタ
Ｑ Ｐ ＋ ＋ Ｑｐ ２と、ソース（もしくはドレイ
ン）を共有した１対のＮチャネルトランノスタＱｎｉ
”ｎ２とからな）、これらの異なる導電形のトランジス
タ対ＱＰ１ ”ｎｌ、およびＱＩ）２．Ｑｎ２のダート
同志が共通接続されている。第３図〜第５図を参照して
製造方法について説明すると、上記基本セルはＮ−シリ
コン基板１１ＣＮチヤネルトランノスタｑｎ、 ＋ Ｑ
ｎ２形成領域としてのＰ−ウェル２を形成し、次いで、
アイソレーションとしてのフィールド酸化膜３を形成す
る。次に洛トランノスタ用のデート酸化膜４を形成し、
さらに、Ｎ−ンリコン基板１内にＰチャネルトランジス
タＱ、１゜Ｑｐ２用のＰ＋不純物拡散層５を形成し、他
方、Ｐ−ウェル内にＮチャネルトランジスタ用のＮ＋不
純物拡散層６を形成し、最後に、各トランゾスタＱ、、
、 Ｑ、□１のダートおよび各トランゾスタＱ、２゜
Ｑｎ２のケ９−トを共通接続したポリンリコン層７を形
成してバルク構造形成としての前工程を終了する。つま
シ、この後の工程は顧客の要求あるいは開発品種に応じ
たユニットセル用マスクによって行われる。
はドレイン）を共有した１対のＰチャネルトランジスタ
Ｑ Ｐ ＋ ＋ Ｑｐ ２と、ソース（もしくはドレイ
ン）を共有した１対のＮチャネルトランノスタＱｎｉ
”ｎ２とからな）、これらの異なる導電形のトランジス
タ対ＱＰ１ ”ｎｌ、およびＱＩ）２．Ｑｎ２のダート
同志が共通接続されている。第３図〜第５図を参照して
製造方法について説明すると、上記基本セルはＮ−シリ
コン基板１１ＣＮチヤネルトランノスタｑｎ、 ＋ Ｑ
ｎ２形成領域としてのＰ−ウェル２を形成し、次いで、
アイソレーションとしてのフィールド酸化膜３を形成す
る。次に洛トランノスタ用のデート酸化膜４を形成し、
さらに、Ｎ−ンリコン基板１内にＰチャネルトランジス
タＱ、１゜Ｑｐ２用のＰ＋不純物拡散層５を形成し、他
方、Ｐ−ウェル内にＮチャネルトランジスタ用のＮ＋不
純物拡散層６を形成し、最後に、各トランゾスタＱ、、
、 Ｑ、□１のダートおよび各トランゾスタＱ、２゜
Ｑｎ２のケ９−トを共通接続したポリンリコン層７を形
成してバルク構造形成としての前工程を終了する。つま
シ、この後の工程は顧客の要求あるいは開発品種に応じ
たユニットセル用マスクによって行われる。
従来の基本セルは、第６図に示すごとく、チップの中央
部にアレイ状に配列されている。つマシ、各アレイＢＣ
Ｉは１列の基本セルからなっておシ、その間には配線チ
ャネル領域ＣＨが設けられている。なお、第６図におい
て、Ｉｌｏは外部との接続のための入出力回路、Ｐはパ
ッドである。
部にアレイ状に配列されている。つマシ、各アレイＢＣ
Ｉは１列の基本セルからなっておシ、その間には配線チ
ャネル領域ＣＨが設けられている。なお、第６図におい
て、Ｉｌｏは外部との接続のための入出力回路、Ｐはパ
ッドである。
上述の１列型基本セルアレイＢＣＩにユニットセルを構
成した一例を笛７図に示すと、基本セルアレイＢＣＩに
平行な実線で示す配線ＬＡは第１層のアルミニウム層で
形成され、基本セルアレイＢＣに乎直な点線で示す配線
ＬＢは第２層のアルミニウム層で形成する。このような
配線ＬＡ 、 ＬＢによってユニットセルおよびユニッ
トセル間の配線がなされる。
成した一例を笛７図に示すと、基本セルアレイＢＣＩに
平行な実線で示す配線ＬＡは第１層のアルミニウム層で
形成され、基本セルアレイＢＣに乎直な点線で示す配線
ＬＢは第２層のアルミニウム層で形成する。このような
配線ＬＡ 、 ＬＢによってユニットセルおよびユニッ
トセル間の配線がなされる。
発明が解決しようとする問題点
しかしながら、上述の１列型基本セルアレイＢＣＩＫユ
ニットセルを構成すると、１ユニツトセルの縦長が大き
くなり、従って、上述の配線ＬＡ 、ＬＢも長くなり、
信号伝達速度等の特性を招き、また、配線ＬＡ 、ＬＢ
が長くなる結果、基本セルアレイ間の配線チャネル領域
ＣＩ（を大きくしなければならず、集程を度の点で不利
であるという問題点があった。
ニットセルを構成すると、１ユニツトセルの縦長が大き
くなり、従って、上述の配線ＬＡ 、ＬＢも長くなり、
信号伝達速度等の特性を招き、また、配線ＬＡ 、ＬＢ
が長くなる結果、基本セルアレイ間の配線チャネル領域
ＣＩ（を大きくしなければならず、集程を度の点で不利
であるという問題点があった。
問題点を解決するだめの手段
本発明の目的は、上述の従来形の問題点に鑑み、基本セ
ルアレイを２列の基本セルにより右・）成することによ
シ、同一のユニットセルを構成する場合はその縦長を小
さくし、従って、上述の配線温。
ルアレイを２列の基本セルにより右・）成することによ
シ、同一のユニットセルを構成する場合はその縦長を小
さくし、従って、上述の配線温。
ＬＢを短かくして信号伝達速度等の特性を向上させ、し
かも基本セルアレイ間の配線チャネル領域も小さくして
集積度を向上せしめることにある。
かも基本セルアレイ間の配線チャネル領域も小さくして
集積度を向上せしめることにある。
例を示す平面図である。第１図（Ａ）においては、第３
図〜第５図に示したＣＭＩＳ基本セルを２列に配列した
２列型基本セルアレイＢＣ２を示しである。
図〜第５図に示したＣＭＩＳ基本セルを２列に配列した
２列型基本セルアレイＢＣ２を示しである。
つまり、２列型基本セルアレイＢＣ２の外側には配線チ
ャネル領域ＣＨが設けられてｂるが、２列型基本セルア
レイＢＣ２内の各１列型基本セルアレイＢＣＩ、ＢＣＩ
’間には配線チャネル領域は存在せず、しかも、１列型
基本セルアレイＢＣＩ 。
ャネル領域ＣＨが設けられてｂるが、２列型基本セルア
レイＢＣ２内の各１列型基本セルアレイＢＣＩ、ＢＣＩ
’間には配線チャネル領域は存在せず、しかも、１列型
基本セルアレイＢＣＩ 。
Ｂ Ｃ１’は左右対称に配列されている。また、第１図
（Ｊ３）には第１図（Ａ）の２列型基本セルを含むケ゛
−ドアレイマスタスライス装社の全体を示しである。
（Ｊ３）には第１図（Ａ）の２列型基本セルを含むケ゛
−ドアレイマスタスライス装社の全体を示しである。
つト；８図は本発明に係る２列型基本セルアレイにある
二二、トセル用の配線を施した一例を示す平面図であり
、第９図は従来の１列型基本セルアレイに同一の二二、
トセル用の配線を施した平面図である。４８図と紀９図
と比較し１分る二うに、第８図においては、使用された
基本セル段数は４であるのに対し、第９図番ζおいては
、使用された基本セル段数は２倍の８であり、従って、
基本セルアレイ内部の第１層アルミニウム（点線で示し
、そのコンタクトを一重丸で示す）の配線は第９図に比
較して第８図の場合の方が総じて短かい。また、他のユ
ニットセルとの接続のための槙２層アルミニウム（点線
で示し、そのコンタクトを二重丸で示す）の配線ＬＢ、
−ＬＢｓの間隔も短かい。
二二、トセル用の配線を施した一例を示す平面図であり
、第９図は従来の１列型基本セルアレイに同一の二二、
トセル用の配線を施した平面図である。４８図と紀９図
と比較し１分る二うに、第８図においては、使用された
基本セル段数は４であるのに対し、第９図番ζおいては
、使用された基本セル段数は２倍の８であり、従って、
基本セルアレイ内部の第１層アルミニウム（点線で示し
、そのコンタクトを一重丸で示す）の配線は第９図に比
較して第８図の場合の方が総じて短かい。また、他のユ
ニットセルとの接続のための槙２層アルミニウム（点線
で示し、そのコンタクトを二重丸で示す）の配線ＬＢ、
−ＬＢｓの間隔も短かい。
この結果、他のユニットセルとの接続のための配線チャ
ネル領域ＣＨを通過する配線数が少なくでき、しかも配
線長も短かくできる。
ネル領域ＣＨを通過する配線数が少なくでき、しかも配
線長も短かくできる。
なお、上述の実施例においては、基本セルとして２つの
Ｐチャネルトランジスタおよび同数のＮチャネルトラン
ジスタによシ構成し６対のＰチャネル／Ｎチャネルトラ
ンジスタのダートを共通接続したものを用いたが、３以
上のＰチャネルトランジスタおよび同数のＮチャネルト
ランジスタによりｍ構成したもの、あるいは６対のＰチ
ャネル／Ｎチャネルのトランジスタのダートを共通接続
したものであってもよい。
Ｐチャネルトランジスタおよび同数のＮチャネルトラン
ジスタによシ構成し６対のＰチャネル／Ｎチャネルトラ
ンジスタのダートを共通接続したものを用いたが、３以
上のＰチャネルトランジスタおよび同数のＮチャネルト
ランジスタによりｍ構成したもの、あるいは６対のＰチ
ャネル／Ｎチャネルのトランジスタのダートを共通接続
したものであってもよい。
発明の詳細
な説明したように本発明によれば、基本セルアレイを２
列の基本セルによシ構成したので、ユニットセルを構成
するとその縦長を小さくでき、従って、配線長を短かく
できるので信号特性を向上でき、しかも、配線数、配線
長の減少により、配線チャネル領域も減少できるので集
積度の向上にも役立つものである。
列の基本セルによシ構成したので、ユニットセルを構成
するとその縦長を小さくでき、従って、配線長を短かく
できるので信号特性を向上でき、しかも、配線数、配線
長の減少により、配線チャネル領域も減少できるので集
積度の向上にも役立つものである。
第１図（４）は本発明に係るケ゛−ドアレイマスタスラ
イス集積回路装置の基本セルアレイの一例を示す平面図
、第１図（Ｊ３）はその全体図、第２図は相補形ＭＩＳ
ｆ−）プレイに用いられる基本セルの一例を示す等価回
路、第３図は第２図の平面図、第４図および第５図はそ
れぞれ第３図のＩＶ−ＩＶ線断面図およびｖ−ｖ線断面
図、第６図は従来のゲートアレイマスタスライス集積回
路装置の平面図、第７図は第６図の１列型基本セルプレ
イにユニットセル用配線を施した図、第８図は本発明に
係る２列型基本セルアレイにユニットセル用配線の一例
を施こした図、第９図は従来の１列型基本セルアレイに
第８図のユニットセルと同一の配線を施した図である。 ＢＣＩ：１列型基本セルアレイ、ＢＯ２：２列型基本セ
ルアレイ、ＣＨ：配線チャネル領域。
イス集積回路装置の基本セルアレイの一例を示す平面図
、第１図（Ｊ３）はその全体図、第２図は相補形ＭＩＳ
ｆ−）プレイに用いられる基本セルの一例を示す等価回
路、第３図は第２図の平面図、第４図および第５図はそ
れぞれ第３図のＩＶ−ＩＶ線断面図およびｖ−ｖ線断面
図、第６図は従来のゲートアレイマスタスライス集積回
路装置の平面図、第７図は第６図の１列型基本セルプレ
イにユニットセル用配線を施した図、第８図は本発明に
係る２列型基本セルアレイにユニットセル用配線の一例
を施こした図、第９図は従来の１列型基本セルアレイに
第８図のユニットセルと同一の配線を施した図である。 ＢＣＩ：１列型基本セルアレイ、ＢＯ２：２列型基本セ
ルアレイ、ＣＨ：配線チャネル領域。
Claims (1)
- １、少なくとも一対のＰチャネルＭＩＳトランジスタと
ＮチャネルＭＩＳトラジスタとが並置された第１の基本
セルと、トランジスタの配置が該第１の基本セルと鏡像
関係にある第２の基本セルとをそれぞれ複数有し、第１
の基本セルの列と第２の基本セルの列とが近接して配置
されてなる２列型基本セル列が配線領域を挾んで複数列
配置されていることを特徴とするゲートアレイマスタス
ライス集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59205504A JPS6184030A (ja) | 1984-10-02 | 1984-10-02 | ゲ−トアレイマスタスライス集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59205504A JPS6184030A (ja) | 1984-10-02 | 1984-10-02 | ゲ−トアレイマスタスライス集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6184030A true JPS6184030A (ja) | 1986-04-28 |
| JPH0531310B2 JPH0531310B2 (ja) | 1993-05-12 |
Family
ID=16507953
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59205504A Granted JPS6184030A (ja) | 1984-10-02 | 1984-10-02 | ゲ−トアレイマスタスライス集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6184030A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62264641A (ja) * | 1986-05-13 | 1987-11-17 | 株式会社東芝 | ゲ−トアレイ素子の設計方法 |
| US4910574A (en) * | 1987-04-30 | 1990-03-20 | Ibm Corporation | Porous circuit macro for semiconductor integrated circuits |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5944859A (ja) * | 1982-09-07 | 1984-03-13 | Toshiba Corp | 基本セル |
| JPS59163836A (ja) * | 1983-03-09 | 1984-09-14 | Toshiba Corp | 半導体集積回路 |
| JPS59163837A (ja) * | 1983-03-09 | 1984-09-14 | Toshiba Corp | 半導体集積回路 |
-
1984
- 1984-10-02 JP JP59205504A patent/JPS6184030A/ja active Granted
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5944859A (ja) * | 1982-09-07 | 1984-03-13 | Toshiba Corp | 基本セル |
| JPS59163836A (ja) * | 1983-03-09 | 1984-09-14 | Toshiba Corp | 半導体集積回路 |
| JPS59163837A (ja) * | 1983-03-09 | 1984-09-14 | Toshiba Corp | 半導体集積回路 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62264641A (ja) * | 1986-05-13 | 1987-11-17 | 株式会社東芝 | ゲ−トアレイ素子の設計方法 |
| JPH051982B2 (ja) * | 1986-05-13 | 1993-01-11 | Toshiba Kk | |
| US4910574A (en) * | 1987-04-30 | 1990-03-20 | Ibm Corporation | Porous circuit macro for semiconductor integrated circuits |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0531310B2 (ja) | 1993-05-12 |
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