JPH051982B2 - - Google Patents

Description

【発明の詳細な説明】 〔発明の目的〕 （産業上の利用分野） 本発明はゲートアレイ素子の設計方法、特に汎
用のゲートアレイ上に所定のマクロセルを形成し
て所定の論理素子として機能させるゲートアレイ
素子の設計方法に関する。

（従来の技術） 近年、論理回路の多様化に伴ない、マスタース
ライス型のゲートアレイ素子が普及している。こ
れは単位セルをアレイ状に並べた汎用ゲートアレ
イをマスターとして量産しておき、この汎用ゲー
トアレイ上にユーザの用途に応じて基本論理機能
を有する複数のマクロセルを形成し、全体として
ユーザ所望の論理素子として機能させようという
ものである。

第２図にこのようなゲートアレイ素子の従来の
設計方法の一例を示す。このような設計方法につ
いては、例えばIEEE International Solid−
State Circuits Conference（1985）p196あるいは
p346の論文に詳述されているので、ここでは簡
単な原理的説明を行うだけにする。

第２図において、単位セル１は、Ｐチヤネル
MOSFETおよびＮチヤネルMOSFETから、即
ち１組の相補型トランジスタから構成される。こ
の単位セル１を複数個列状に配して単位セル列２
が構成されており、この単位セル列２を複数列並
設することにより汎用ゲートアレイが構成され
る。この汎用ゲートアレイ上に所望の論理機能を
有するマクロセルを形成して所望のゲートアレイ
素子とするわけであるが、従来はこれを次のよう
にして設計していた。まず、第２図に示すように
各単位セル列を単位領域ごとに分ける。この例で
はシングルカラム単位領域Ｓ１〜Ｓ４と、ダブル
カラム単位領域Ｄ１〜Ｄ３の７つの単位領域が形
成されている。シングルカラム単位領域Ｓ１〜Ｓ
４は、それぞれ単位セル列２を１列だけ用いて成
り、ダブルカラム単位領域Ｄ１〜Ｄ３は、それぞ
れ単位セル列２を２列ずつ用いて成る。必要なマ
クロセルは、これら単位領域内の所定箇所に設け
られる。この場合、一般に使用する単位セル数の
多い複雑なダブルカラム用マクロセルはダブルカ
ラム単位領域に、使用する単位セル数の少い単純
なシングルカラム用マクロセルはシングルカラム
単位領域に、設けるように設計される。例えば、
第２図に示すように、ダブルカラム用マクロセル
Ｍ１〜Ｍ４はダブルカラム単位領域Ｄ２に、シン
グルカラム用マクロセルＭ５，Ｍ６はシングルカ
ラム単位領域Ｓ２に配される。

（発明が解決しようとする問題点） しかしながら、従来の設計方法には、設計上の
面積効率およびセルの利用効率が悪いという問題
点がある。即ち、設計の初期段階で第２図に示す
ようにシングルカラム単位領域Ｓ１〜Ｓ４とダブ
ルカラム単位領域Ｄ１〜Ｄ３とに分割を行つてし
まい、ダブルカラム用マクロセルはダブルカラム
単位領域に、シングルカラム用マクロセルはシン
グルカラム単位領域にそれぞれ配することを前提
とした設計を行つているため、設計上の面積効率
が悪くなるのである。例えば、たまたまダブルカ
ラム単位領域の一部分に空領域があつたとして
も、この空領域にはシングルカラム用マクロセル
を配することはできないし、逆に隣接する２つの
シングルカラム単位領域の一部分に空領域があつ
たとしても、この空領域にはダブルカラム用マク
ロセルを配することはできない。従つて空領域を
効率よく利用することができないのである。

また、従来の設計方法では、ダブルカラム単位
領域に配されたマクロセルは、内部の論理回路も
出力段を構成する論理回路も、ともに並列接続さ
れた２個一対の単位セルから構成されている。例
えば２入力のANDゲートを構成するためのマク
ロセルは、内部の論理回路に最低限２個の単位セ
ルを、出力段を構成する論理回路に最低限１個の
単位セルを用いればよいが、これをダブルカラム
単位領域に構成した場合は、従来の設計方法では
それぞれ２倍の数の単位セルを用いて構成するこ
とになる。駆動能力の向上という点からは、出力
段を構成する論理回路のみを２倍の数の単位セル
で構成すればよい。従つて従来の設計方法では、
無駄に単位セルを用いていることになり、セルの
利用効率が悪いことになる。

そこで本発明は、設計上の面積効率およびセル
の利用効率を向上させることができるゲートアレ
イ素子の設計方法を提供することを目的とする。

〔発明の構成〕

（問題点を解決するための手段および作用） 本発明は、１組の相補型トランジスタを有する
単位セルをアレイ状に並べ、これらの単位セルを
所定数だけ組合せて基本論理機能を有するマクロ
セルを形成し、これらのマクロセルの集合によつ
て所定の論理素子として機能させるゲートアレイ
素子の設計方法において、 単位セルを複数個列状に配して単位セル列を形
成し、この単位セル列を複数列並設して汎用ゲー
トアレイを形成し、複数の単位セル列のうち任意
のｎ列（ｎはｎ≧２なる整数）を１単位領域とし
て定義し、形成すべきマクロセルごとにその基本
論理機能に基づいて列数ｍ（ｍは１≦ｍ≦ｎなる
整数）を定め、マクロセルを１単位領域内のｍ列
にまたがつて配置されている所定数の単位セルの
組合せとして形成するようにし、設計上の面積効
率およびセルの利用効率を向上させたものであ
る。

（実施例） 以下本発明を図示する実施例に基づいて説明す
る。第１図は本発明に係るゲートアレイ素子の設
計方法の一例を示す概念図である。第２図に示し
た例と同様に、単位セル１は、１組の相補型トラ
ンジスタから構成され、この単位セル１を複数個
列状に配して単位セル列２が構成され、更にこの
単位セル列２を複数列並設することにより汎用ゲ
ートアレイが構成される。ここで各単位セル列を
単位領域ごとに分けるのであるが、従来のように
シングルカラム単位領域、ダブルカラム単位領域
といつた区分は行われない。すべての単位セル列
を２列ずつ組にし、単位領域Ｕ１〜Ｕ５を定義す
る。必要なマクロセルはこの単位領域内の所定箇
所に、ダブルカラム用マクロセルとシングルカラ
ム用マクロセルとを差別することなく設けられ
る。例えば第１図の例ではダブルカラム用マクロ
セルＭ７，Ｍ８も、シングルカラム用マクロセル
Ｍ９，Ｍ１０も、ともに単位領域Ｕ３内に配さ
れ、同じ単位領域内にダブルカラム用マクロセル
とシングルカラム用マクロセルとが混在した形と
なつている。

以下本発明をより具体的な例に基づいて説明す
ることにする。第３図は半導体基板上を形成され
た実際のゲートアレイの透視図である。半導体基
板内には不純物拡散領域３が設けられ、この上に
絶縁層を介してゲート電極領域４が形成され、更
にこの上に絶縁層を介して電源配線層が形成され
る。不純物拡散領域３はソース・ドレイン領域と
して用いられる。例えば、ソース・ドレイン領域
３１，３２とこれらの間に挟まれたゲート電極領
域４１によつてＮチヤネルMOSトランジスタＴ
１が形成され、これに隣接するソース・ドレイン
領域３３，３４とこれらの間に挟まれたゲート電
極領域４２によつてＰチヤネルMOSトランジス
タＴ２が形成される。電源配線層V_SSは、コンタ
クトホールを介してソース・ドレイン領域３１ま
たは３２のどちらか一方に接続され（接続された
方がソースとなる）、電源配線層V_DDは、コンタ
クトホールを介してソース・ドレイン領域３３ま
たは３４のどちらか一方に接続される（接続され
た方がドレインとなる）。

第４図は、第３図に示すゲートアレイの回路図
を示す。トランジスタＴ１，Ｔ３，Ｔ５，……，
Ｔ２３はＮチヤネルトランジスタ、トランジスタ
Ｔ２，Ｔ４，Ｔ６，……，Ｔ２４はＰチヤネルト
ランジスタである。トランジスタＴ１とＴ２は１
つの単位セル１を構成し、トランジスタＴ３とＴ
４，Ｔ５とＴ６，……，Ｔ２３とＴ２４はそれぞ
れ１つの単位セル１を構成する。また、トランジ
スタＴ１〜Ｔ１２によつて第１の単位セル列２−
１が構成され、トランジスタＴ１３〜Ｔ２４によ
つて第２の単位セル列２−２が構成される。更に
２つの単位セル列２−１および２−２によつて単
位領域Ｕ１が構成される。

さて、このような汎用ゲートアレイを用いて第
５図に示すような基本論理機能を有するマクロセ
ルを形成する場合を考える。第６図にこのような
マクロセルを形成するための具体的な結線図を示
す。第５図における入力端子Ａ〜Ｄおよび出力端
子Ｚに対応する節点を第６図中に同符号を付して
示す。内部の論理回路となるNANDゲート６は
単位セル列２−１内に形成され、出力段を構成す
る論理回路となるインバータ７は単位セル列２−
２内に形成されている。このようにこのマクロセ
ルはダブルカラム用マクロセルとなつている。

一方、第７図に示すような基本論理機能を有す
るマクロセルをこの汎用ゲートアレイを用いて形
成すると第８図のようになる。内部の論理回路と
なるNANDゲート８および出力段を構成する論
理回路となるインバータ９は、ともに単位セル列
２−２内に形成されている。このようにこのマク
ロセルはシングルカラム用マクロセルとなつてお
り、単位セル列２−２内の空領域には別なシング
ルカラム用マクロセルを配置することが可能であ
る。

以上のように、単位領域Ｕ１には、ダブルカラ
ム用マクロセルも、シングルカラム用マクロセル
も配置可能である。従来の設計方法のように、シ
ングルカラム単位領域とダブルカラム単位領域と
を区別して設け、これらに各マクロセルを区別し
て配する方法に比べれば、本発明に係る方法は空
領域を十分利用することができ、設計上の面積効
率を向上させることができる。

また、上述の実施例に係る設計では、出力段を
構成する論理回路の部分のみ必要な最小単位セル
数の整数倍の単位セルから構成しているため、セ
ルの利用効率も向上している。例えば第６図に示
す回路では、内部の論理回路となるNANDゲー
ト６は、必要最小限の４つの単位セルで構成され
ており、かつ、出力段の論理回路となるインバー
タ７は、駆動能力を４倍とするために４個の単位
セルを並列接続、即ち最小構成の４倍の数の単位
セルで構成されている。第８図に示す回路につい
ても同様に出力段の論理回路となるインバータ９
のみが、４倍の数の単位セルで構成されている。
従つて、すべての論理回路を４倍の数の単位セル
で構成していた従来の設計方法に比べてセルの利
用効率が向上することになる。

なお、上述の実施例では、１つの単位領域を２
列の単位セル列で構成した例を示したが、本発明
はこのような実施例のみに限定されるわけではな
い。即ち、一般にｎ列（ｎはｎ≧２なる整数）を
１単位領域として定義し、形成すべきマクロセル
ごとにその基本論理機能に基づいて列数ｍ（ｍは
１≦ｍ≦ｎなる整数）を定め、このマクロセルを
１単位領域内のｍ列にまたがつて配置されている
所定数の単位セルの組合せとして形成するように
すればよい。

〔発明の効果〕

以上のとおり本発明によれば、１単位領域をｎ
列（ｎ≧２）の単位セル列から構成し、この１単
位領域内の任意のｍ列（１≦ｍ≦ｎ）にまたがつ
て配置されている単位セルの組合せとしてマクロ
セルを形成するようにしたため、設計上の面積効
率およびセルの利用効率を向上させることができ
る。

【図面の簡単な説明】

第１図は本発明に係るゲートアレイ素子の設計
方法の一例を示す概念図、第２図は従来のゲート
アレイ素子の設計方法の一例を示す概念図、第３
図は半導体基板上に形成された実際のゲートアレ
イの透視図、第４図は第３図に示すゲートアレイ
の回路図、第５図はマクロセルの基本論理機能の
一例を示す論理回路図、第６図は第５図に示すマ
クロセルを本発明に係る方法で設計したゲートア
レイの回路図、第７図はマクロセルの基本論理機
能の別な一例を示す論理回路図、第８図は第７図
に示すマクロセルを本発明に係る方法で設計した
ゲートアレイの回路図である。 １……単位セル、２，２−１，２−２……単位
セル列、３……不純物拡散領域、４……ゲート電
極領域、５……電源配線層、６……NANDゲー
ト、７……インバータ、８……NANDゲート、
９……インバータ、Ｍ１〜Ｍ１０……マクロセ
ル、Ｕ１〜Ｕ５……単位領域、Ｄ１〜Ｄ３……ダ
ブルカラム単位領域、Ｓ１〜Ｓ４……シングルカ
ラム単位領域、Ｔ１〜Ｔ２４……MOSトランジ
スタ。

Claims (1)

1. 【特許請求の範囲】 １ １組の相補型トランジスタを有する単位セル
   をアレイ状に並べ、これらの単位セルを所定数だ
   け組合せて基本論理機能を有するマクロセルを形
   成し、これらのマクロセルの集合によつて所定の
   論理素子として機能させるゲートアレイ素子の設
   計方法であつて、 前記単位セルを複数個列状に配して単位セル列
   を形成し、この単位セル列を複数列並設して汎用
   ゲートアレイを形成し、前記複数の単位セル列の
   うち任意のｎ列（ｎはｎ≧２なる整数）を１単位
   領域として定義し、形成すべきマクロセルごとに
   その基本論理機能に基づいて列数ｍ（ｍは１≦ｍ
   ≦ｎなる整数）を定め、前記マクロセルを前記１
   単位領域内のｍ列にまたがつて配置されている所
   定数の単位セルの組合せとして形成することを特
   徴とするゲートアレイ素子の設計方法。 ２ ｎ＝２であることを特徴とする特許請求の範
   囲第１項記載のゲートアレイ素子の設計方法。 ３ マクロセルの出力段を構成する論理回路が、
   この論理回路構成に必要な最小単位セル数のｋ倍
   （ｋはｋ≧２なる整数）の数の単位セルから構成
   され、ｋ個の単位セルごとに互いに並列接続して
   成ることを特徴とする特許請求の範囲第１項また
   は第２項記載のゲートアレイ素子の設計方法。