JPH0470783B2 - - Google Patents
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- JPH0470783B2 JPH0470783B2 JP58054478A JP5447883A JPH0470783B2 JP H0470783 B2 JPH0470783 B2 JP H0470783B2 JP 58054478 A JP58054478 A JP 58054478A JP 5447883 A JP5447883 A JP 5447883A JP H0470783 B2 JPH0470783 B2 JP H0470783B2
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- JP
- Japan
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- mos transistor
- mos transistors
- conductivity type
- basic cells
- group
- Prior art date
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- 239000004065 semiconductor Substances 0.000 claims description 5
- 238000010586 diagram Methods 0.000 description 7
- 239000000758 substrate Substances 0.000 description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 3
- 230000010354 integration Effects 0.000 description 3
- 229910052710 silicon Inorganic materials 0.000 description 3
- 239000010703 silicon Substances 0.000 description 3
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 2
- 229910052782 aluminium Inorganic materials 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 229920005591 polysilicon Polymers 0.000 description 2
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- 238000004904 shortening Methods 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/118—Masterslice integrated circuits
- H01L27/11803—Masterslice integrated circuits using field effect technology
- H01L27/11807—CMOS gate arrays
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Description
【発明の詳細な説明】
本発明は、論理回路およびメモリ回路の両者を
塔載する上で有効なマスタスライス方式半導体集
積回路装置（以下、マスタースライスと略す）に
関する。
塔載する上で有効なマスタスライス方式半導体集
積回路装置（以下、マスタースライスと略す）に
関する。
近年、開発期間の短縮や開発コストの低減等を
目的として、通信機やコンピユータ等にマスター
スライスが利用されることが多くなつて来た。
目的として、通信機やコンピユータ等にマスター
スライスが利用されることが多くなつて来た。
従来、マスタースライスは、論理回路を塔載す
ることを主目的として、第１図に例示するよう
に、あらかじめ定めた規則に従つて、ウエフア上
にトランジスタ素子を配列した共通な下地を量産
しておき、所望開発品種に応じて１層以上の導電
膜、コンタクト穴及びスルーホールを形成し、ト
ランジスタ間の結線処理を行なうものである。し
たがつて、所望集積回路の開発期間の短縮や開発
コストの低減が可能となつた。
ることを主目的として、第１図に例示するよう
に、あらかじめ定めた規則に従つて、ウエフア上
にトランジスタ素子を配列した共通な下地を量産
しておき、所望開発品種に応じて１層以上の導電
膜、コンタクト穴及びスルーホールを形成し、ト
ランジスタ間の結線処理を行なうものである。し
たがつて、所望集積回路の開発期間の短縮や開発
コストの低減が可能となつた。
第２図は、第１図ａに対応した従来のマスター
スライス下地における配列された基本単位（基本
セルと呼ぶ）のパターンの例を示したもので、Ｎ
型シリコン基板１、Ｐウエル層２、P+ソース、
ドレイン電極３、N+ソース・ドレイン電極４、
ゲート用ポリシリコン層５、VDD電源アルミ配線
６Ａ、グラウンドアルミ配線６Ｂで構成されてい
る。
スライス下地における配列された基本単位（基本
セルと呼ぶ）のパターンの例を示したもので、Ｎ
型シリコン基板１、Ｐウエル層２、P+ソース、
ドレイン電極３、N+ソース・ドレイン電極４、
ゲート用ポリシリコン層５、VDD電源アルミ配線
６Ａ、グラウンドアルミ配線６Ｂで構成されてい
る。
従来のマスタースライスの下地に用いられた基
本セルは、例えば第１図ａ，ｂ，ｃに示すよう
に、Ｐチヤンネル型MOSトランジスタTP1〜TP3
とＮチヤンネル型MOSトランジスタTN1〜TN3と
が互いに平行して直列に接続するように配置して
構成されている。具体的には第１図ａの基本セル
の平面図を第２図に示すように、Ｎ型シリコン基
板１に帯状のＰウエル層２を複数層（第２図では
１つを示す）設け、Ｎ型シリコン基板１にソース
又はドレインとして用いられるP+型領域３を３
個１組として設け、Ｐウエル層２にも同様にソー
ス又はドレインとして用いられるN+型領域４を
３個１組として設ける。その上に酸化膜を設けた
後、P+型領域３間およびN+型領域４間の上にゲ
ート電極５をそれぞれ設ける。更に、ゲート電極
５とは絶縁して、P+型領域３上に電源配線６Ａ
を、N+型領域４上に接地配線６Ｂを設けている。
本セルは、例えば第１図ａ，ｂ，ｃに示すよう
に、Ｐチヤンネル型MOSトランジスタTP1〜TP3
とＮチヤンネル型MOSトランジスタTN1〜TN3と
が互いに平行して直列に接続するように配置して
構成されている。具体的には第１図ａの基本セル
の平面図を第２図に示すように、Ｎ型シリコン基
板１に帯状のＰウエル層２を複数層（第２図では
１つを示す）設け、Ｎ型シリコン基板１にソース
又はドレインとして用いられるP+型領域３を３
個１組として設け、Ｐウエル層２にも同様にソー
ス又はドレインとして用いられるN+型領域４を
３個１組として設ける。その上に酸化膜を設けた
後、P+型領域３間およびN+型領域４間の上にゲ
ート電極５をそれぞれ設ける。更に、ゲート電極
５とは絶縁して、P+型領域３上に電源配線６Ａ
を、N+型領域４上に接地配線６Ｂを設けている。
第１図ａ〜ｃに示した基本セルから構成される
従来のマスタースライスの特徴は、Ｐチヤンネル
型とＮチヤンネル型のMOSトランジスタが、そ
れぞれ同数個使用され、Ｐチヤンネル型MOSト
ランジスタとＮチヤンネル型MOSトランジスタ
が一対をなして配列されていることであつた。と
ころが、最近の傾向として、一個のマスタースラ
イス上に塔載される論理回路数の増大とともに、
これを効果的に制御するためのメモリ回路も塔載
したいとの要求が強くなつた。
従来のマスタースライスの特徴は、Ｐチヤンネル
型とＮチヤンネル型のMOSトランジスタが、そ
れぞれ同数個使用され、Ｐチヤンネル型MOSト
ランジスタとＮチヤンネル型MOSトランジスタ
が一対をなして配列されていることであつた。と
ころが、最近の傾向として、一個のマスタースラ
イス上に塔載される論理回路数の増大とともに、
これを効果的に制御するためのメモリ回路も塔載
したいとの要求が強くなつた。
しかしながら、第１図に示した従来の基本セル
では、メモリ回路の構成が困難であつた。すなわ
ち、メモリ回路は、第一導電型（たとえばＮチヤ
ンネル型）MOSトランジスタと、第二導電型
（たとえばＰチヤンネル型）MOSトランジスタを
同数個使用するのではなく、一方の導電型トラン
ジスタを片寄つて多く使用するので、基本セルを
余分に必要としたり、無駄なトランジスタが生ず
る。このため、基本セルの利用率が下り、実効的
に集積度を下げるという欠点があつた。又同時
に、論理回路は結線のための配線領域を多く必要
とするので、一般には、基本セル自体が下地上で
粗く配置されている。このため、結線のための配
線のための配線領域を特に必要としないメモリ回
路に適用すると、集積度が実質的に下がり、この
点で不利であるという欠点もあつた。
では、メモリ回路の構成が困難であつた。すなわ
ち、メモリ回路は、第一導電型（たとえばＮチヤ
ンネル型）MOSトランジスタと、第二導電型
（たとえばＰチヤンネル型）MOSトランジスタを
同数個使用するのではなく、一方の導電型トラン
ジスタを片寄つて多く使用するので、基本セルを
余分に必要としたり、無駄なトランジスタが生ず
る。このため、基本セルの利用率が下り、実効的
に集積度を下げるという欠点があつた。又同時
に、論理回路は結線のための配線領域を多く必要
とするので、一般には、基本セル自体が下地上で
粗く配置されている。このため、結線のための配
線のための配線領域を特に必要としないメモリ回
路に適用すると、集積度が実質的に下がり、この
点で不利であるという欠点もあつた。
本発明の目的は、素子利用効率、実効集積密度
のともに高い論理回路およびメモリ回路を組み立
てることが可能なマスタースライス用の半導体集
積回路を得ることにある。
のともに高い論理回路およびメモリ回路を組み立
てることが可能なマスタースライス用の半導体集
積回路を得ることにある。
本発明によれば、第一導電型（たとえばＮチヤ
ンネル型）MOSトランジスタを複数個直列接続
して成る第一導電型MOSトランジスタ群Ａを２
個用意し、さらに第二導電型（たとえばＰチヤン
ネル型）MOSトランジスタを複数個直列接続し
て成る第二導電型MOSトランジスタ群Ｂを１個
用意して、前記２個の第一導電型MOSトランジ
スタ群Ａによつて前記第二導電型MOSトランジ
スタ群Ｂを挾むようにして形成したマスタースラ
イス用基本セル備えた半導体集積回路を得るもの
である。すなわち、第一導電型または第二導電型
MOSトランジスタを直列接続する配置方向をＸ
軸方向とすると、各MOSトランジスタ群は、そ
れと直角なＹ軸方向に、群Ａ、群Ｂ、群Ａの順に
並べられて成る基本セルを配置して構成される。
ンネル型）MOSトランジスタを複数個直列接続
して成る第一導電型MOSトランジスタ群Ａを２
個用意し、さらに第二導電型（たとえばＰチヤン
ネル型）MOSトランジスタを複数個直列接続し
て成る第二導電型MOSトランジスタ群Ｂを１個
用意して、前記２個の第一導電型MOSトランジ
スタ群Ａによつて前記第二導電型MOSトランジ
スタ群Ｂを挾むようにして形成したマスタースラ
イス用基本セル備えた半導体集積回路を得るもの
である。すなわち、第一導電型または第二導電型
MOSトランジスタを直列接続する配置方向をＸ
軸方向とすると、各MOSトランジスタ群は、そ
れと直角なＹ軸方向に、群Ａ、群Ｂ、群Ａの順に
並べられて成る基本セルを配置して構成される。
本発明の実施例を、以下に図面を用いて説明す
る。第３図は本発明の一実施例を示したもので、
この例においては、第一導電型MOSトランジス
タ群として、２つのＮチヤンネル型MOSトラン
ジスタTN11、TN12及びTN21、TN22から成る２個
の中間に第二導電型MOSトランジスタ群として
２つのＰチヤンネル型MOSトランジスタTP11、
TP12を挾むことにより、すなわち、２ケのＮチヤ
ンネル型MOSトランジスタの直列接続群２つの
間に、２ケのＰチヤンネル型MOSトランジスタ
の直列接続群１つをはさんでひとつのマスタース
ライス用基本セルを構成する。基本セルは例えば
第４図ａ，ｂに示す如くに配置される。図ではｉ
列に群Ａ、ｉ＋１列に群Ｂ、ｉ＋２列に群Ａを配
列し、ｉ〜ｉ＋２列間に基本セル４０を配列して
いる。
る。第３図は本発明の一実施例を示したもので、
この例においては、第一導電型MOSトランジス
タ群として、２つのＮチヤンネル型MOSトラン
ジスタTN11、TN12及びTN21、TN22から成る２個
の中間に第二導電型MOSトランジスタ群として
２つのＰチヤンネル型MOSトランジスタTP11、
TP12を挾むことにより、すなわち、２ケのＮチヤ
ンネル型MOSトランジスタの直列接続群２つの
間に、２ケのＰチヤンネル型MOSトランジスタ
の直列接続群１つをはさんでひとつのマスタース
ライス用基本セルを構成する。基本セルは例えば
第４図ａ，ｂに示す如くに配置される。図ではｉ
列に群Ａ、ｉ＋１列に群Ｂ、ｉ＋２列に群Ａを配
列し、ｉ〜ｉ＋２列間に基本セル４０を配列して
いる。
第５図は、本発明の一実施例である第３図の基
本セルを用いてスタチツクメモリ回路を構成した
列であり、第５図ａは回路図、第５図ｂは結線図
である。これによれば、Ｎチヤンネル型MOSト
ランジスタ４個とＰチヤンネル型MOSトランジ
スタ２個からなるメモリセルが、一個の基本セル
によつて容易に実現できる。
本セルを用いてスタチツクメモリ回路を構成した
列であり、第５図ａは回路図、第５図ｂは結線図
である。これによれば、Ｎチヤンネル型MOSト
ランジスタ４個とＰチヤンネル型MOSトランジ
スタ２個からなるメモリセルが、一個の基本セル
によつて容易に実現できる。
なお論理回路の場合は第４図において、ｉ列と
ｉ＋１列又はｉ＋１列とｉ＋２列によつて構成で
き、内部配線領域４１をｉ＋２列又はｉ列の部分
の上をも利用して形成することができるので、配
線領域４１は実効的に広げられたこととなる。こ
のため配線効率を上げることができる。
ｉ＋１列又はｉ＋１列とｉ＋２列によつて構成で
き、内部配線領域４１をｉ＋２列又はｉ列の部分
の上をも利用して形成することができるので、配
線領域４１は実効的に広げられたこととなる。こ
のため配線効率を上げることができる。
以上の説明でＰ型とＮ型を入替てもよく、又、
第４図において、ｉ＋３、ｉ＋５列を群Ｂ、ｉ＋
４列を群Ａとして、２ケの群Ａと１ケの群Ｂから
なる基本セル２ケの群Ｂと１ケの群Ａからなる基
本セルを混在させて配置する構成でもよい。更
に、各群を２ケの直列トランジスタ群でなく、３
ケ以上の直列トランジスタ群にしてもよい。
第４図において、ｉ＋３、ｉ＋５列を群Ｂ、ｉ＋
４列を群Ａとして、２ケの群Ａと１ケの群Ｂから
なる基本セル２ケの群Ｂと１ケの群Ａからなる基
本セルを混在させて配置する構成でもよい。更
に、各群を２ケの直列トランジスタ群でなく、３
ケ以上の直列トランジスタ群にしてもよい。
第１図ａ，ｂ，ｃは従来のマスタースライスの
基本セルの例を示す回路図、第２図は第１図ａに
示す基本セルの平面図の一例、第３図は本発明の
一実施例の基本セルの回路図、第４図ａ，ｂは本
発明の基本セルの配置例、第５図は本発明の一実
施例を用いて構成したメモリの例を示すもので、
同図ａは回路図、同図ｂは結線図である。 １……Ｎ型シリコン基板、２……Ｐウエル層、
３……P+領域、４……N+領域、５……ゲート用
ポリシリコン層、６Ａ……電源配線、６Ｂ……接
地配線、４０……基本セル、４１……内部配線領
域、TP1〜P3……Ｐチヤンネル型MOSトランジス
タ、TN1〜N3、TN11、N12、N21、N22……Ｎチヤンネル
型MOSトランジスタ。
基本セルの例を示す回路図、第２図は第１図ａに
示す基本セルの平面図の一例、第３図は本発明の
一実施例の基本セルの回路図、第４図ａ，ｂは本
発明の基本セルの配置例、第５図は本発明の一実
施例を用いて構成したメモリの例を示すもので、
同図ａは回路図、同図ｂは結線図である。 １……Ｎ型シリコン基板、２……Ｐウエル層、
３……P+領域、４……N+領域、５……ゲート用
ポリシリコン層、６Ａ……電源配線、６Ｂ……接
地配線、４０……基本セル、４１……内部配線領
域、TP1〜P3……Ｐチヤンネル型MOSトランジス
タ、TN1〜N3、TN11、N12、N21、N22……Ｎチヤンネル
型MOSトランジスタ。
Claims (1)
- １ 複数個のMOSトランジスタで構成された基
本セルが規則的に配列されたマスタースライス方
式の半導体集積回路装置において、前記基本セル
の各々は、第１導電型のMOSトランジスタをＸ
軸方向に複数個直列接続してなる第１のMOSト
ランジスタ群と、前記第１導電型のMOSトラン
ジスタをＸ軸方向に複数個直列接続してなる第２
のMOSトランジスタ群と、第２導電型のMOSト
ランジスタをＸ軸方向に複数個直列接続してなる
第３のMOSトランジスタ群とを有するとともに、
これら第１乃至第３のMOSトランジスタ群が前
記第３のMOSトランジスタ群を前記第１および
第２のMOSトランジスタ群で挟むように配置さ
れた基本セルであることを特徴とする半導体集積
回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5447883A JPS59181028A (ja) | 1983-03-30 | 1983-03-30 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5447883A JPS59181028A (ja) | 1983-03-30 | 1983-03-30 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59181028A JPS59181028A (ja) | 1984-10-15 |
| JPH0470783B2 true JPH0470783B2 (ja) | 1992-11-11 |
Family
ID=12971770
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5447883A Granted JPS59181028A (ja) | 1983-03-30 | 1983-03-30 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59181028A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60130140A (ja) * | 1983-12-17 | 1985-07-11 | Toshiba Corp | 半導体集積回路装置 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57183048A (en) * | 1981-05-06 | 1982-11-11 | Hitachi Ltd | Semiconductor integrated circuit device |
-
1983
- 1983-03-30 JP JP5447883A patent/JPS59181028A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57183048A (en) * | 1981-05-06 | 1982-11-11 | Hitachi Ltd | Semiconductor integrated circuit device |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59181028A (ja) | 1984-10-15 |
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