KR0137343B1 - 반도체 메모리장치의 내부전원전압 발생회로 및 그 방법 - Google Patents

Abstract

본 발명은 반도체 메모리장치의 내부전압 발생회로에 있어서, 제1입력노드 및 제2입력노드에 기준전압 및 내부전압을 입력하며, 방전 노드가 메모리 장치의 동작 개시를 알리는 동작제어신호에 의하여 방전을 개시함으로써 상기 기준전압 및 내부전압의 차를 증폭하는 차동증폭기를 구비하는 반도체 메모리 장치의 내부전압 발생회로에 있어서, 외부에서 공급되는 전원전압의 전압 레벨에 대응하여 상기 방전노드의 방전능력을 제어하기 위한 전류 패스 스위치 수단을 더 구비하는 것을 특징으로 한다. 본 발명에 의하여 외부에서 입력되는 전원전압의 전압 레벨에 적응적으로 동작하여 내부전압 발생회로가 안정적으로 동작할 수 있을뿐만 아니라, 내부전압 출력단의 전압 변동에 대응하여 일정한 전압 레벨의 유지하는 내부전압을 발생시킬 수 있고, 전압 회복 시간 또한 빠르게 되는 효과가 있다.

Description

반도체 메모리장치의 내부전원전압 발생회로 및 그 방법

제1도는 종래의 기술에 의한 내부 전원전압 발생회로를 보이는 도면.

제2도는 제1도에 따른 동작 타이밍도를 보이는 도면.

제3도는 본 발명에 의한 내부 전원전압 발생회로를 보이는 도면.

제4도는 전원전압변화에 따른 감지 회로의 출력 레벨을 보이는 도면.

제5도 내지 제7도는 종래의 기술 및 본 발명에 의한 내부전압 발생회로의 동작 파형을 보이는 도면.

본 발명은 반도체 메모리 장치에 관한 것으로, 특히 메모리 장치 내부에 구비되어 외부 전원전압을 내부전압으로 변환하여 최적화된 내부 전압을 발생하는 내부전압 발생회로 및 그 방법에 관한 것이다.

최근의 반도체 메모리 장치는 점점 고밀도화, 고집적화되어 가고 있으며, 이에 따라 반도체 메모리 장치를 구성하고 있는 트랜지스터를 비롯한 각 구성 소자의 크기도 점점 작아지고 있다. 구성 소자의 크기가 점점 작아짐에 따라 내전압 능력도 그에 비례하여 감소되고 있으므로, 내부 회로의 안정적인 동작을 구현하기 위해서는 각 구성 소자에 공급되는 동작 전압의 레벨을 낮추어야만 한다. 이러한 목적을 위하여 통상적인 메모리 장치는 내부 전압 발생회로를 탑재하고 있으며, 그에 따라 외부에서 공급되는 외부 전원전압을 내부 전압으로 변환하여 사용하고 있다.

이에 관한 상세한 사항은 미국 특허 번호 제5,144,585호 및 제5,179,539호에 상세하게 개시되어 있다.

제1도는 종래의 기술에 의한 내부전압 발생회로를 보이고 있으며, 제2도는 제1도에 따른 동작 타이밍도를 보이고 있다.

제1도에 도시되어 있는 내부전압 발생회로는 통상적으로 전류 미러형(current mirror type)으로 불린다. 공지된 바와 같이 이러한 형태의 회로는 차동 증폭기로 알려져 있으며, 기준전압 VRFF 및 내부전압 IVC를 입력하여 방전 노드 25가 메모리장치의 동작 개시를 알리는 동작 제어 신호 ψRD에 의해 방전을 개시함으로써 기준전압 VRFF 및 내부전압 IVC의 차를 증폭하게 된다. 제1도에 도시된 종래의 기술에 의한 내부전압 발생회로에 있어서, N-채널 트랜지스터 25는 전류원으로 작용하게 된다.

제1도는 구성을 살펴보면, 소오스 단자가 메모리 장치 외부에서 공급되는 외부전원전압 VCC를 입력하고 게이트 단자가 서로 공통으로 접속하고 있는 P-채널 트랜지스터 5, 10과, 드레인 단자가 P-채널 트랜지스터 5의 드레인 단자에 접속하고 게이트 단자가 기준전압 VRFF 에 의해 제어되는 N-채널 트랜지스터 15와, 드레인 단자가 P-채널 트랜지스터 10의 드레인 단자 및 게이트 단자에 공통으로 접속하며 게이트 단자가 내부전압 IVC에 접속하는 N-채널 트랜지스터 20와, 드레인 단자 가 N-채널 트랜지스터15,20의 소오스 단자에 공통으로 접속하고 소오스 단자가 접지전압 VSS에 접속하며 게이트 단자가 제어 신호ψ RD에 의해 제어되는 N-채널 트랜지스터 25와, 일단자가 외부 전원전압 VCC에 접속하고 타단자가 내부전압 IVC에 접속하며 게이트 단자가 P-채널 트랜지스터 5의 드레인 단자에 접속하는 P-채널 드라이버 트랜지스터 30으로 구성된다. P-채널 트랜지스터는 기준전압 VRFF가 입력되는 N-채널 트랜지스터 15를 통하여 흐르는 전류량에 비례하여 내부전압 입력노드에 전류를 공급하여 내부전압을 일정크기로 유지하는 역할을 하게 된다.

이때, P-채널 트랜지스터, 5, 10, 30은 각 트랜지스터의 채널로서 작용하고 있는 표면을 가지는 반도체 영역인 백 게이트(back gate)에 전기적으로 접속하고 있다.

제2도는 제1도에 따른 동작 타이밍도를 보이고 있다. 도시된 바와 같이, 내부전압 발생 동작을 제어하는 제어 신호 ψRD는 로우 어드레스 스트로브 신호가 논리 하이 상태에서 논리 로우 상태로 인에이블됨에 따라 논리 하이 상태로 인에이블되며, 로우 어드레스 스트로브 신호가 논리 로우 상태에서 논리 하우 상태로 디스에이블됨에 따라 논리 로우 상태로 디스에이블되는 신호이다.

제1도 및 제2도를 참조하여 종래의 기술에 의한 내부전압 발생회로의 동작을 상세히 설명한다. 먼저, 로우 어드레스 스트로브 신호가 논리 하이 상태에서 논리 로우 상태로 인에이블됨에 따라 제어 신호 ψRD는 논리 하이 상태로 인에이블된다. 논리 하이상태로 인에이블된 제어 신호 ψRD가 N-채널 트랜지스터 25의 게이트 단자로 입력됨에 따라 N-채널 트랜지스터 25는 도통되고 이에 따라 내부전압 발생회로는 활성화된다. 이때, 내부전압 IVC 의 전압 레벨이 기준전압 VRFF의 전압 레벨보다 낮은 경우, N-채널 트랜지스터 15를 통하여 흐르는 전류의 양이 점점 증가하므로 인하여 P-채널 드라이버 트랜지스터 30의 게이트 단자에 입력되는 전압은 점점 낮아지게 된다. 이로 인하여 P-채널 드라이버 트랜지스터 30은 도통되어 내부전압 출력단의 전위를 상승시키게 된다. 따라서, 내부전압 IVC의 전압 레벨은 상승하게 된다.

한편, 내부전압 IVC의 전압 레벨이 기준전압 VRFF의 전압 레벨보다 높은 경우, N-채널 트랜지스터 20을 통하여 흐르는 전류의 양이 점점 증가하므로 인하여 P-채널 트랜지스터 10의 게이트 단자에 입력되는 전압은 점점 낮아지게 된다. 이로 인하여 P-채널 트랜지스터 5의 채널을 통하여 흐르는 전류의 양은 점점 증가하게 된다. 따라서, P-채널 드라이버 트랜지스터 30의 게이트 단자의 구동 능력이 감소되므로 인하여 P-채널 드라이버 트랜지스터 30의 채널을 통하여 내부전압 출력단에 인가되는 전류를 감소시켜 내부전압 IVC의 상승을 억제하게 된다. 결국, 이러한 동작의 반복으로 인하여 내부전압 출력단은 항상 기준전압 VRFF에 비례하는 일정한 전압레벨의 내부전압이 계속하여 유지된다.

내부전압 발생회로는 동작을 개시하여 안정된 내부전압을 유지하기까지 소요되는 전압 회복 시간이 빠르면 빠를수록 유리하다. 즉, 실제적인 회로의 구성에 있어서, 많은 수의 회로들이 일시에 동작하는 경우에는 내부전압의 레벨이 일시적으로 낮아지게 되며, 이렇게 낮아진 내부전압을 빨리 원상태로 회복시켜야 내부전압 발생회로의 오동작을 방지할 수 있다. 특히, 이러한 전압 강하 현상은 고집적 메모리 장치에서 메모리 셀을 지정하기 위한 어드레스 신호가 변화되는 시점에서 내부 전압의 수요가 일시에 폭주하게 되므로 인하여 발생하기도 하며, 동시에 많은 수의 데이터를 처리하는 메모리 장치에서도 이러한 현상이 발생한다.

특히, 제1도에 도시된 차동 증폭단을 사용하는 내부전압 발생회로는 외부에서 입력되는 전원전압이 약 3V이상의 고전압인 경우, 메모리 셀 즉 주변 회로로 순간적으로 내부전압을 공급해야할 때, 내부전압 발생회로는 안정적으로 동작을 수행한다. 그러나, 외부 입력 전원전압이 약 3V이하의 저전압인 경우, 메모리 셀 및 주변 회로로 순간적으로 내부전압을 공급해야할 때, 내부전압이 불안정하게 되는 문제점이 발생한다. 또한, 이러한 경우 정상 상태로 내부전압이 회복되는 시간이 길어져서 반도체 메모리 장치의 오동작을 유발할 수 있을뿐만 아니라 동작 속도가 저하되는 문제점이 발생하게 된다. 특히, 반도체 메모리 소자가 매우 짧은 동작 주기에서 동작해야 되는 경우, 더욱 큰 영향이 발생하게 된다.

이러한 내부전압이 불안정해지는 이유는 차동 증폭단의 동작 전류가 감소됨으로 인하여 내부전압 발생회로의 감도가 저하되며, P-채널 드라이버 트랜지스터 30의 턴온저항이 평균 전류의 직류 조건과 유사하므로, 실제 내부전압 IVC의 클램프레벨과 같을 수 없기 때문이다.

따라서, 본 발명의 목적은 외부에서 입력되는 전원전압의 전압 레벨에 적응적으로 동작하여 안정된 동작을 수행할 수 있는 반도체 메모리 장치의 내부전압 발생회로 및 그 방법을 제공함에 있다.

본 발명의 또 다른 목적은 내부전압 출력단의 전압 변동에 대응하여 일정한 전압 레벨의 내부전압을 유지하는 내부전압 발생회로 및 그 방법을 제공함에 있다.

본 발명의 또 다른 목적은 빠른 전압 회복 시간을 가지는 내부전압 발생회로 및 그 방법을 제공함에 있다.

상술한 바와 같은 본 발명의 목적은 제1입력노드 및 제2입력노드에 기준전압 및 내부전압을 입력하며, 방전 노드가 메모리 장치의 동작 개시를 알리는 동작제어신호에 의하여 방전을 개시함으로써 상기 기준전압 및 내부전압의 차를 증폭하는 차동증폭기를 반도체 메모리 장치의 내부전압 발생회로에 있어서, 외부에서 공급되는 전원전압의 전압 레벨에 대응하여 상기 방전노드의 방전능력을 제어하기 위한 전류 패스 스위칭 수단을 더 구비함을 특징으로 하는 반도체 메모리 장치의 내부전압 발생회로를 제공함으로써 달성된다.

본 발명의 또 다른 목적은 방전노드가 메모리 장치의 동작 개시를 알리는 제어신호에 의해 인에이블되어 제1입력노드 및 제2입력노드에 입력되는 기준전압 및 내부전압을 차동 증폭하는 과정을 구비하는 반도체 메모리 장치의 내부전압 발생방법에 있어서, 상기 방전노드의 방전능력을 제어하기 위하여 외부에서 입력되는 전원전압의 전압 레벨에 대응하여 전류 패스를 형성하거나 또는 차단하는 전류 패스 스위칭 과정을 더 구비함을 특징으로하는 내부전압 발생방법을 제공하므로써 달성된다.

이하 본 발명의 전반적인 이해를 돕기 위하여 첨부된 도면 제3도 내지 제7도를 참고하여 본 발명에 따른 바람직한 실시예를 상세히 설명한다.

제3도는 본 발명에 따른 내부전압 발생회로의 바람직한 살시예를 보이는 도면이다. 제3도에 도시된 내부전압 발생회로의 구성을 보면 소오스 단자가 메모리 장치 외부에서 공급되는 외부 전원전압 VCC를 입력하고 게이트 단자가 서로 공통으로 접속하고 있는 P-채널 트랜지스터 5, 10과 드레인 단자가 P-채널 트랜지스터 5의 드레인 단자에 접속하고 게이트 단자가 기준전압 VRFF에 의해 제어되는 N-채널 트랜지스터 15와, 드레인 단자가 P-채널 트랜지스터 10의 드레인 단자 및 게이트 단자에 공통으로 접속하며 게이트 단자가 내부전압 IVC에 접속하는 N-트랜지스터 20와, 드레인 단자가 N-채널 트랜지스터 15의 소오스 단자에 접속하고 소오스단자가 접지전압 VSS에 접속하며 게이트 단자가 제어 신호 ψRD에 의해 제어되는 N-채널 트랜지스터 25와, 드레인 단자가 N-채널 트랜지스터 20의 소오스 단자에 접속하고 소오스 단자가 접지전압 VSS에 접속하며 게이트 단자가 감지 회로 70의 저항 50과 N-채널 트랜지스터 55 사이에 접속하는 감지 노드 N2에 접속하는 N-채널 트랜지스터 35로 구성된 전류 패스 스위칭 회로 60과, 일단자가 외부 전원전압 VCC에 접속하고 단자에 접속하는 P-채널 드라이버 트랜지스터 30과, 감지 회로 70과 접속하며 전원전압 VCC와 접지전압 VSS사이에 접속하는 P-채널 트랜지스터 40, 45로 구성된 분압 회로를 구비하고 있다. 이때, P-채널 트랜지스터 40 및 45는 저항 소자로서 작용한다. 또한, P-채널 트랜지스터 5, 10, 30, 50, 45는 그들 각각의 소오스 단자는 백 게이트에 전기적으로 접속하고 있다.

본 발명에 의한 내부전압 발생회로의 동작을 더욱 상세하게 설명한다. 고전위의외부 전원전압 VCC가 입력되면, 분압 노드 N1에는 전원전압 레벨의 신호가 설정된다. 따라서, 감지 회로 70의 N-채널 트랜지스터 55는 턴오프되어 감지 노드 N2의 전압은 N-채널 트랜지스터 55의 채널을 통하여 접지전압 VSS로 흐르게 된다. 따라서, 전류 패스 스위칭 회로 60의 N-채널 트랜지스터 35는 턴오프 상태로 가게된다. 따라서, 전류 패스 스위칭 회로 60는 전류 소오스로서의 동작이 차단되고, 전류는 N-채널 트랜지스터 25를 통하여 접지전압 VSS로 흐르게 된다. 이러한 동작은 전류원으로 작용하는 전류 패스 스위칭 회로 60의 동작을 차단하게 하여 제1도에 도시된 종래의 기술에 의한 내부전압 발생회로와 동일하게 동작함을 알 수 있다.

한편, 저전위의 전원전압 VCC가 입력되면 분압 노드 N1에는 논리 로우 상태의 신호가 설정된다.

따라서, 감지 회로 70의 N-채널 트랜지스터 55는 턴오프된다. 따라서, 전류 패스 스위칭 회로 60의 N-채널 트랜지스터 35는 턴온 상태로 가게된다. 따라서, 전류 패스 스위칭 회로 60는 전류 소오스로서 동작을 개시하고, 이로 인하여 방전되는 전류의 양은 점점 증가하게 되어, P-채널 드라이버 트랜지스터 30의 게이트 단자에 입력되는 전위를 점점 강하시킴으로써 P-채널 드라이버 트랜지스터 30이 더 크게 턴온되어 순간적으로 흐르는 부하 전류에 충분히 적응적으로 동작할 수 있게 한다. 이러한 구성에 있어서, 감지 노드 70은 외부에서 입력되는 전원 전압 VCC가 더 낮아지면 낮아질수록 전류 패스 스위치 트랜지스터 60을 더 크게 턴온시킴으로써 더 많은 전류가 방전되도록 하게 된다. 즉, 제3도에 도시된 본 발명에 의한 내부전압 발생회로는 분압 회로 65가 감지 회로 70을 사용하여 전류 패스 스위칭 회로 60을 통하여 흐르는 전류의 양을 고전원전압 인가시보다 저전원전압인가시에 상대적으로 더 많게 함으로써, 전원전압의 감소에 대하여 안정적으로 동작 가능하게 한다.

종래의 기술에 의한 내부전압 발생회로의 구성에 있어서는, 전류원으로 작용하는 N-채널 트랜지스터 25만이 방전 노드로서 전류원으로 작용하였으나 본 발명에 있어서는 또 다른 전류원으로 작용하는 N-채널 트랜지스터 35를 N-채널 트랜지스터 25와 병렬로 연결하여 특히, 저전원전압 인가시의 동작 특성을 더욱 개선시키는 효과가 있다.

이때, 감지 회로 70은 전원전압 VCC의 전압 레벨과는 반대의 출력 신호를 발생하는 인버터 역할을 수행함을 알 수 있다. 즉, 전원전압 VCC의 전위가 높은 경우, 출력 신호는 논리 로우 상태의 감지 신호가 발생되며, 전원전압 VCC의 전위가 낮은 경우, 출력 신호는 논리 하이 상태의 감지 신호가 발생됨을 알 수 있다.

제4도는 외부에서 공급되는 전원전압 VCC의 변화에 따른 감지 회로 70으로부터 출력되는 출력 신호의 전압 레벨을 보이는 도면이다. 도시된 바와 같이 전원전압 VCC의 전위를 2.0V로부터 4.0V로 증가시켜 나갈때, 감지 회로 70의 출력 신호의 전압 레벨은 300mV까지 점점 강하됨을 알 수 있다. 이는 상술한 바와 같이 감지 회로 70이 전원전압 VCC의 전압 레벨과는 반대의 출력 신호를 발생하는 인버터 역할을 수행함을 알 수 있다.

제5도 내지 제7도는 종래의 기술 및 본 발명에 의한 내부전압 발행 회로의 동작에 대한 시뮬레이션 결과를 보이는 도면이다. 제5도 내지 제7도의 도면에 있어서, C는 종래의 기술에 대한 동작 파형을 의미하고 P는 본 발명에 의한 동작 파형을 의미한다.

제5도는 외부 전원전압 VCC가 2.5V인 경우, 순간작으로 20mA의 부하전류를 출력해야하는 경우의 내부전압 IVC의 전압 레벨의 변화 및 회복 시간에 대한 시뮬레이션 결과로서 종래의 기술과 대비하여 P-채널 드라이버 트랜지스터 30의 게이트 전압 레벨을 0.14V정도 낮출 수 있었으며, 이로 인한 내부전압 IVC의 전압 레벨이 불안정해지는 내부전압 딥(dip) 현상을 0.1V정도 개선시킬 수 있을 뿐만 아니라 회복 시간도 0.5ns정도 줄일 수 있는 효과가 있다. 이에 관한 상세한 사항은 도시된 바와 같은 표에 상세하게 나타내었다.

[표1]

제6도는 부하전류를 증가시킬 때, 내부전압 IVC의 딥 현상 및 회복 시간을 시뮬레이션한 결과로서 종래의 기술과 비교하여 본 발명에 의한 내부전압 발생회로에 있어서는 부하전류가 증가할 때 오히려 내부전압 IVC의 딥 전압을 감소시킬 수 있을 뿐만 아니라 회복 시간이 빨라지는 것을 알 수 있다.

제7도는 20mA의 부하 전류를 순간적으로 출력해야 하는 경우, 외부 전원전압이 더 낮은 전압 레벨로 떨어질때 내부전압 IVC딥과 회복 시간을 시뮬레이션한 결과로서 이러한 경우에 있어서도 전원전압의 전압 레벨이 낮아지면 낮아질수록 전류패스 트랜지스터 60을 통하여 흐르는 전류의 양을 더 많게 함으로써 종래의 기술에 비하여 안정된 동작을 수행할 수 있게 한다.

상술한 바와 같은 본 발명에 의한 내부전압 발생회로에 의하여 외부에서 입력되는 전원전압의 전압레벨에 적응적으로 동작하여 내부전압 발생회로가 안정적으로 동작할 수 있을뿐만 아니라, 내부전압 출력단의 전압 변동에 대응하여 일정한 전압 레벨의 유지하는 내부전압을 발생시킬 수 있고, 전압 회복시간 또한 빠르게 되는 효과가 있다.

Claims (7)

1. 제1입력노드 및 제2입력노드에 기준전압 및 내부전압이 인가되며, 메모리 장치의 동작 개시를 알리는 동작제어신호가 방전 노드에 제공되는 경우에 방전을 개시함으로써 상기 기준전압 및 내부전압의 차를 증폭하는 차동증폭기를 구비하는 반도체 메모리장치에 있어서, 상기 전원전압을 분압하여 분압신호를 출력하는 분압부와, 상기 분압 신호에 의해 제어되어 감지 신호를 출력하는 감지부와, 상기 감지 신호의 레벨에 대응하여 상기 방전노드의 방전능력을 제어하기 위한 전류 패스 스위칭 부를 구비함을 특징으로 하는 반도체 메모리 장치의 내부전압 발생회로.
2. 제1항에 있어서, 상기 전류 패스 스위칭 부는 상기 전원전압의 전압 레벨이 고레벨인 경우 동작 비활성화되며, 상기 전원전압의 전압 레벨이 저레벨인 경우 동작 활성화되어 상기 고레벨인 경우보다 전류를 더 많이 흐르게 함을 특징으로 하는 내부전압 발생회로.
3. 제1항에 있어서, 상기 전류 패스 스위칭 부는 상기 내부전압을 입력하여 상기 전원전압의 레벨과는 반전된 레벨의 상기 감지 신호에 따라 동작함을 특징으로 하는 반도체 메모리 장치의 내부전압 발생회로.
4. 제1입력노드 및 제2입력노드에 기준전압 및 내부전압을 입력하며, 방전노드가 메모리 장치의 동작 개시를 알리는 동작제어신호에 의하여 방전을 개시함으로써 상기 기준전압 및 내부전압의 차를 증폭하는 차동증폭수단을 구비하는 반도체 메모리 장치에 있어서, 상기 전원전압을 분압하여 분압 신호를 출력하기 위한 분압 수단과, 상기 분압 신호에 의해 제어되어 감지 신호를 전압레벨로서 출력하는 감지 수단과, 상기 감지 신호에 대응하여 상기 방전노드의 방전량을 제어하기 위한 전류패스 스위칭 수단을 더 구비함을 특징으로 하는 내부전압 발생회로.
5. 제4항에 있어서, 상기 분압 수단은 상기 전원전압과 접지전압 사이에 직렬 연결된 저항 소자로 이루어짐을 특징으로 하는 내부전압 발생회로.
6. 제4항에 있어서, 상기 감지 수단은 상기 내부전압을 입력하여, 상기 분압신호의 신호 레벨을 반전하여 출력함을 특징으로 하는 내부전압 발생회로.
7. 제4항에 있어서, 상기 전류 패스 스위칭 수단은 상기 감지 신호에 대응하여 상기 전원전압의 전압레벨이 고레벨인 경우 동작 비활성화되며, 상기 전원전압의 전압레벨이 저레벨인 경우 동작 활성화되어 상기 고레벨인 경우보다 전류를 더 많이 흐르게 함을 특징으로하는 내부전압 발생회로.