KR100323987B1 - 집적회로 - Google Patents

Abstract

전원 전압의 상승이 빠른 경우, 전원 투입시에 리세트신호를 로우 레벨로 설정하여, PMOS 트랜지스터(T1)를 온시키고 노드(N1)를 하이 레벨로 변화시킨다. 노드(N1)는 NMOS 트랜지스터(T2)를 통해 어스라인(VSS)에도 접속되어 있기 때문에, 전원 전압이 소정에 도달하면 NMOS 트랜지스터(T2)가 온된다. 따라서, 저항(R1)의 값을 작게 설정함에 의해, 노드(N1)를 지체하지 않고 하이 레벨에서 로우 레벨로 변화시킴으로써, 노드(N2,N3)를 하이 레벨로 설정하여, 리세트신호를 하이 레벨로 설정한다. 또한, 리세트신호가 하이 레벨인 동안에는, PMOS 트랜지스터(T1)를 오프시켜 전류를 차단한다. 따라서, 스탠바이 소비전류를 절감하며, 또한 어떠한 전원 전압의 상승 속도에 대해서도 정확하게 리세트신호를 출력할 수 있는 집적회로를 제공한다.

Description

집적회로{INTEGRATED CIRCUIT}

본 발명은 집적회로에 관한 것으로, 더 구체적으로는 전원 전압의 천이를 검출하여 리세트신호를 출력하는 집적회로에 관한 것이다.

전원 전압의 상승 및 하강을 검출하여 리세트신호를 출력하는 전원검출회로로 작용하는 종래의 집적회로(31)를 도 7에 나타낸다.

상기 도면에 도시된 바와 같이, 전원라인(VDD)과 어스라인(VSS) 사이에 저항(R4,R5)이 직렬로 접속되고, 양저항의 접속점(노드 N12)이 NMOS 트랜지스터(T16)의 게이트에 접속되어 있다. NMOS 트랜지스터(T16)의 소스는 어스라인(VSS)에 접속되어 있고, 드레인은 저항(R6)을 통해 전원라인(VDD)에 접속되어 있다. 또한, NMOS 트랜지스터(T16)와 저항(R6)의 접속점(노드 N13)은 PMOS 트랜지스터(T17) 및 NMOS 트랜지스터(T18)의 게이트에 접속되어 있다.

PMOS 트랜지스터(T17)의 소스는 전원라인(VDD)에, 드레인은 NMOS 트랜지스터(T18)의 드레인에 각각 접속되어 있고, NMOS 트랜지스터(T18)의 소스는 어스라인(VSS)에 접속되어 있다. PMOS 트랜지스터(T17)와 NMOS 트랜지스터(T18)의 접속점(노드 N3)은 리세트신호가 출력되는 리세트 단자이다.

전원 검출회로의 스탠바이 소비전류를 감소시키기 위해, 통상 전원 검출회로에 이용되는 저항은 큰 값으로 설정되고, 상기 집적회로(31)에서는, 예컨대저항(R4,R5)은 약 54000kΩ, 저항(R6)은 약 75000kΩ이다.

이와 같이 저항치가 비교적 크게 설정되어 있는 집적회로(31)의 동작을, 전원 전압의 상승이 느린 경우와 빠른 경우에 대해 도 8 및 도 9에 나타낸 타이밍챠트를 참조하여 설명한다. 또한, 상기 도면들에서, 종축은 전압, 횡축은 시간을 나타내며, 파선은 전원 전압을 나타낸다.

먼저, 전원 전압의 상승이 1 ms보다 긴 시간에서 행하여지는 느린 경우에 대해서 설명한다. 도 8에 나타낸 바와 같이, 전원 전압의 상승시에, 노드(N12)의 전압은 전원 전압의 상승에 따라, 저항(R4,R5)에 의한 전원 전압의 분압치를 나타내며 상승한다. 노드(N12)의 전압이 NMOS 트랜지스터 (T16)의 임계치에 도달할때까지, 노드(N13)의 전압은 NMOS 트랜지스터(T16)가 오프 상태를 유지하기 때문에, 저항(R6)을 통해 전원 전압과 동일한 값으로 상승한다. 노드(N13)의 전압이 NMOS 트랜지스터(T18)의 임계치에 도달하면, PMOS 트랜지스터(T17)는 오프되고 NMOS 트랜지스터(T18)는 온되기 때문에, 노드(N3)의 전압, 즉 리세트신호는 전원투입 직후의 초기의 플로팅상태로부터 로우 레벨로 변화한다.

결과적으로, 노드(N12)의 전압이 상승하여 NMOS 트랜지스터(T16)의 임계치를 넘으면, NMOS 트랜지스터(T16)가 온되기 때문에, 노드(N13)의 전압은 로우 레벨로 변화한다. 따라서, PMOS 트랜지스터(T17)가 온되고, NMOS 트랜지스터(T18)가 오프되기 때문에, 리세트신호는 로우 레벨로부터 하이 레벨로 변화한다.

그후, 전원 전압이 정상치를 유지하는 동안에, 노드(N3)의 전압은 하이 레벨로 유지되고, 전원 전압이 내려가기 시작할 때, PMOS 트랜지스터(T17)가 온상태를유지하기 때문에, 노드(N3)의 전압은 전원 전압과 동일한 값으로 감소된다. 노드(N12)의 전압이 NMOS 트랜지스터(T16)의 임계치보다 감소되면, NMOS 트랜지스터(T16)가 오프되고 노드(N13)의 전압이 전원 전압과 동일한 값으로 상승되어 하이 레벨이 되기 때문에, NMOS 트랜지스터(T18)가 온되고, PMOS 트랜지스터(T17)가 오프되어, 노드(N3)의 전압은 로우 레벨로 된다.

상기한 바와 같이, 전원 전압의 상승이 느린 경우에, 집적회로(31)는 전원 전압의 상승 및 하강을 검출하여, 전원 전압이 소정의 값을 유지하는 동안(정상 기간)만 리세트단자(노드 N3)로부터 리세트신호로서 하이 레벨의 신호, 즉 펄스를 출력할 수 있다.

다음, 전원 전압의 상승이 100μs보다 짧은 기간에 행하여지는 빠른 경우에 대해 도 9를 참조하여 설명한다. 도 9에 나타낸 바와 같이, 전원 전압의 상승시에, 노드(N12)의 전압의 증가는 전원 전압의 상승에 대하여 지연되어 점차적으로 상승한다. 따라서, 노드(N12)의 전압이 로우 레벨로 유지되는 기간이 길게 되면, 그 기간 동안 노드(N13)의 전압도 전원 전압의 상승에 대하여 지연되어 점차적으로 상승한다. 이 기간중에, 노드(N13)의 전압은 상승하더라도, 로우 레벨로 유지된다. 그후, 노드(N12)의 전압이 NMOS 트랜지스터(T16)의 임계치를 넘으면, NMOS 트랜지스터(T16)가 온되어, 노드(N13)의 전압은 더욱 낮은 값으로 변화한다. 따라서, 전원 전압의 상승 기간을 통해 NMOS 트랜지스터(T18)는 오프 상태이고, 노드(N13)의 전압은 PMOS 트랜지스터(T17)가 온될때까지는 플로팅 상태, 온된후에는 전원 전압과 동일한 값으로 상승하게 된다.

상기한 바와 같이, 전원 전압의 상승이 빠른 경우는, 리세트신호가 시작때의 전원 전압과 같이 높은 전위를 갖게 되어 하이 레벨로부터 시작되기 때문에, 집적회로(31)는 로우 레벨을 인식할 수 없고, 리세트신호의 상승을 제어할 수 없다.

일반적으로, 전원 전압이 빠르게 하강되지 않기 때문에, 전원전압 하강시에 노드(N12,N13,N3)의 전압은 전원 전압의 상승이 느린 경우의 설명과 동일한 방식으로 변화된다. 따라서, 집적회로(31)는 리세트신호의 하강을 제어할 수 있다.

리세트신호를 출력하는 집적회로의 다른 예로서, 일본국 공개 특허 공보 제93-258085호(1993년 10월 8일 공개)에서는 전원 전압의 상승이 빠르거나 또는 느린 경우에도 용이하게 리세트신호를 출력할 수 있는 집적회로를 개시하고 있다. 또한, 일본국 공개 특허 공보 제 93-283997호(1993년 10월 29일 공개)에서는 고전압원과 저전압원을 갖는 구성으로서, 저전압원의 전압강하가 일어나더라도 고전압원의 회로가 오동작하지 않게 되어 있다. 또한, 일본국 공개 특허 공보 제 93-326825호(1993년 12월 10일 공개)에서는 전원 전압이 소정치 이하로 강하되면 전원 공급을 차단하여, 외부 노이즈에 의한 파괴를 방지하고 있다. 또한, 일본국 공개 특허 공보 제 86-118019호(1986년 6월 5일 공개)에서는 전원 전압이 내부회로의 동작 하한 전압에 도달한 것을 검출하여 내부 회로의 클리어 시간을 설정함에 의해 클리어 동작의 안정성을 확보한 것 등이 있다.

상기한 바와 같이, 종래의 집적회로(31)에서는, 전원 전압이 빠르게 상승하는 경우에 리세트신호의 상승을 제어할 수 없기 때문에, 이 집적회로(31)를 이용하여 리세트될 회로가 정상으로 초기화될 수 없다. 따라서, 어떠한 전원전압의 상승속도에 대해서도 정상으로 리세트 동작이 행하여지 도록 저항(R4,R5,R6)의 값을 작게 설정하고 있다. 그러나, 이 경우에, 리세트될 회로가 신호의 독출, 기입, 소거등의 명령을 수신하여 준비하는, 스탠바이시에 집적회로(31)의 스탠바이 소비전류(전원라인(VDD)에서 저항(R4,R5)을 통해 어스라인(VSS)으로 흐르는 전류, 및 전원라인(VDD)에서 저항(R6) 및 NMOS 트랜지스터(T16)를 통해 어스라인(VSS)에 흐르는 전류)가 증가되는 문제가 발생된다.

또한, 상기 일본국 공개 특허 공보 제 93-258085호의 집적회로는 전원 전압의 상승이 빠를 때에도 정상으로 리세트신호를 생성할 수 있지만, 상기 스탠바이 소비전류를 제어할 수 없다. 또한, 상기한 다른 공보들의 집적회로에서는 전원 전압의 상승 속도에 의한 문제는 고려되어 있지 않다.

본 발명의 목적은 스탠바이 소비전류를 감소시키고 전원 전압의 상승 속도에 반응하여 정확하게 리세트신호를 출력할 수 있는 집적회로를 제공하는 것이다.

상기 및 다른 목적을 성취하도록, 전원 전압이 소정의 임계치를 유지하는 정상 기간에 리세트신호를 생성하는 본 발명의 집적회로에는 : 상기 전원 전압이 상기 임계치에 도달했는가 또는 아닌가를 검출하며 각각 동작속도 및 소비전력이 서로 다른 제 1 및 제 2 전원전압 검출회로; 및 상기 제 1 및 제 2 전원전압 검출회로의 검출결과에 따라 상기 리세트신호를 생성하는 리세트신호 생성회로를 포함하고, 상기 제 1 및 제 2 전원전압 검출회로중 동작속도가 빠른 제 2 전원전압 검출회로에는 상기 제 1 및 제 2 전원전압 검출회로중 소비전력이 작은 제 1 전원전압검출회로에 의해 상기 전원 전압이 상기 임계치에 도달했음을 검출한 경우 상기 제 2 전원전압 검출회로에 흐르는 전류를 차단하는 차단회로가 제공된다. 상기 차단회로는 일부 또는 전부의 전류를 차단할 수 있다. 그러나, 될 수 있는 한 많은 전류를 차단하는 편이, 집적회로의 소비전력을 더욱 크게 절감할 수 있다.

상기 구성에 의하면, 제 2 전원전압 검출회로의 동작속도가 빠르게 설정되어 있기 때문에, 전원 전압의 상승 속도가 빠른 경우에도, 종래 기술의 문제점, 즉 리세트신호가 전원 전압과 같이 높게 되어 하이 레벨에서 시작되는 문제를 발생시키지 않고 리세트신호를 생성할 수 있다. 또한, 소비전력이 작은 제 1 전원전압 검출회로가 전원 전압의 상승을 검출한 후, 차단회로에 의해 제 2 전원전압 검출회로에 흐르는 전류가 차단되며, 리세트신호 생성회로가 제 1 전원전압 검출회로의 검출 결과에 따라 리세트신호를 생성한다. 따라서, 제 2 전원전압 검출회로를 상시 동작시키는 경우에 비교하여 소비전력이 크게 절감되는 한편, 전원 전압의 상승에 비하여 변화가 느린 전원 전압의 하강도 확실하게 검출할 수 있다. 따라서, 스탠바이 소비전류를 감소시키며 전원 전압의 상승 속도에 관계없이 정확하게 리세트신호를 출력할 수 있는 집적회로가 실현된다.

또한, 상기 제 1 및 제 2 전원전압 검출회로에는 상기 전원 전압이 공급되는 제 1 전원라인에서 상기 전원 전압보다 낮은 소정 전위로 유지되는 제 2 전원라인까지의 DC 경로상에 제공되는 저항, 및 제 1 노드로서 작용하는 상기 저항의 일단의 전위에 따라 상기 전원 전압이 상기 임계치에 도달했는지를 검출하는 검출회로가 각각 제공되고; 상기 제 2 전원전압 검출회로에 제공된 저항의 저항치는 상기제 1 전원전압 검출회로에 제공된 저항의 저항치보다 작게 설정되어 있으며; 상기 차단회로는 상기 제 2 전원전압 검출회로의 DC 경로상에 제공된 스위치인 상기 집적회로의 구성으로 될 수 있다.

상기 구성에 의하면, 제 2 전원전압 검출회로에 제공된 저항의 저항값이 제 1 전원전압 검출회로보다 작게 설정되어 있기 때문에, 비교적 용이하게 제 1 전원전압 검출회로의 소비전력을 제 2 전원전압 검출회로보다 작게 설정할 수 있다. 또한, 제 2 전원전압 검출회로의 동작속도를 제 1 전원 전압 검출회로보다 빠르게 설정할 수 있다. 또한, 제 1 전원전압 검출회로가 상기 전원전압의 상기 임계치에 도달했음을 검출한후, 제 1 전원전압 검출회로의 DC 경로보다 큰 전류가 흐르는, 제 2 전원전압 검출회로의 DC 경로가 차단되기 때문에, 집적회로의 소비전력을 크게 절감할 수 있다. 따라서, 스탠바이 소비전류를 감소시킴과 동시에 전원 전압의 상승 속도에 관계없이 정확하게 리세트신호를 출력할 수 있는 집적회로가 실현된다.

또한, 상기 제 2 전원전압 검출회로는 상기 전류가 차단되어 있는 동안에도, 출력을 전류 차단 시점의 레벨로 유지하며; 상기 리세트신호 생성회로는 상기 제 1 및 제 2 전원전압 검출회로 모두가 상기 전원 전압이 상기 임계치에 도달했음을 검출한 경우, 상기 정상 기간을 나타내는 제 1 레벨의 상기 리세트신호를 유지하는 논리회로를 포함하도록 상기 집적회로를 구성할 수 있다. 상기 구성에 의해 기본 논리 회로를 갖는 리세트신호 생성회로를 실현할 수 있다.

상기 각 구성에 있어서, 제 1 전원전압 검출회로가 전원 전압이 임계치 전압에 도달했음을 검출한 후에는, 차단회로에 의해 상기 전류를 차단하는 기간에 관계없이, 해당 기간에서의 소비전력을 절감할 수 있다. 그러나, 될 수 있는 한 차단 기간을 길게 하는 편이 소비전력을 더욱 크게 감소시킬 수 있다.

또한, 상기 차단회로는 상기 리세트신호가 정상기간을 나타내고 있는 경우에 상기 전류를 차단하도록 집적회로를 구성할 수 있다. 상기 구성에 의하면, 제 1 전원전압 검출회로에 의해 리세트신호가 유지되고 있는 동안에 제 2 전원전압 검출회로에 흐르는 전류가 차단됨으로써, 정상 기간중 일부에서만 전류를 차단하는 경우에 비해 소비전력을 더욱 절감할 수 있다.

또한, 상기 제 2 전원전압 검출회로의 검출회로는 상기 제 1 노드의 전위가 하이 레벨로부터 로우 레벨로 변화할때 상기 전원 전압이 상기 임계치에 도달됨을 검출하고, 상기 제 2 전원전압 검출회로가 : 상기 제 1 노드로 작용하는 상기 저항의 저전위측 단부와 상기 제 2 전원라인 사이에 제공되며, 제어단자에 상기 전원 전압이 인가되어 소정 스위칭 온 레벨에 도달하면 도통시키는 제 1 스위칭소자; 상기 저항의 저전위측 단부와 상기 제 1 전원라인 사이에 제공된 커패시터; 및 상기 저항의 고전위측 단부와 상기 제 1 전원라인 사이에 제공된 제 2 스위칭소자를 더 포함하도록 상기 집적회로가 구성된다.

상기 구성에서, 전원 전압이 스위칭 온 레벨에 도달할때까지는 제 1 스위칭소자가 도통 상태를 유지한다. 이 상태에서는, 제 2 스위칭소자가 차단되어 있더라도, 상기 제 1 노드의 전위는 커패시터를 통해 전원 전압과 같은 높은 레벨로 된다. 따라서, 상기 제 1 노드의 전위를 전원 전압이 스위칭 온 레벨에 도달하기 직전의 하이 레벨로 설정할 수 있다.

또한, 전원 전압이 스위칭 온 레벨에 도달하면, 상기 제 1 스위칭소자가 도통 상태로 된다. 이 상태에서는, 전원 전압이 스위칭 온 레벨에 도달되어 있기 때문에, 상기 제 2 스위칭소자는 아무런 지장없이 도통할 수 있다. 따라서, 상기 제 1 노드의 전위는 제 2 전원라인의 전위까지 강하되어 로우 레벨로 변화한다. 이 결과, 상기 검출회로는 전원 전압의 상승이 빠른 경우에도 전원 전압이 임계치에 도달한 것을 검출할 수 있다.

이 상태에서는, 상기 스위치로서 작용하는 제 2 스위칭소자가 차단되었다 하더라도, 제 1 스위칭소자가 도통 상태이기 때문에, 상기 제 1 노드는 로우 레벨로 유지된다. 따라서, 상기 제 2 전원전압 검출회로는 제 2 스위칭소자가 차단되더라도 전원 전압이 임계치에 도달한 시점의 값으로 출력을 유지할 수 있다.

다른 바람직한 실시예로서, 상기 저항의 구성에 더하여, 상기 제 2 전원전압 검출회로의 검출회로에는 제 2 노드의 전위가 하이 레벨로부터 로우 레벨로 변화할때 상기 전원 전압이 상기 임계치에 도달했음을 검출하는 검출부; 일단이 상기 제 1 전원라인에 접속된 직렬 저항; 상기 직렬 저항의 타단과 상기 제 2 노드 사이에 제공되며, 상기 제 2 노드의 전위가 소정의 스위칭 온 레벨에 도달하면 도통되는 제 1 스위칭소자; 및 상기 제 2 노드와 상기 제 2 전원라인 사이에 제공되고, 상기 제 1 노드의 전위가 소정의 스위칭 온 레벨에 도달하면 도통되는 제 2 스위칭소자가 제공되며, 상기 제 2 전원전압 검출회로가 : 상기 제 1 노드로서 작용하는 상기 저항의 고전위측 단부와 상기 제 1 전원라인 사이에 제공되며, 제어단자에서 상기 제 1 노드에 접속되고, 상기 전원 전압이 소정의 스위칭 온 레벨에 도달하면도통되는 제 3 스위칭소자; 상기 저항의 저전위측 단부와 상기 제 2 전원라인 사이에 스위치로서 제공되며 상기 리세트신호가 생성되는 동안에 도통되는 제 4 스위칭소자; 상기 제 1 노드와 상기 제 1 전원라인 사이에 제공되며, 상기 리세트신호가 생성되는 동안에 차단되는 제 5 스위칭소자; 및 상기 제 1 노드와 상기 제 2 전원라인 사이에 제공되는 커패시터를 더 포함하도록 상기 집적회로를 구성할 수 있다.

상기 구성에 의하면, 전원 투입시에 상기 제 1 노드의 전위는 커패시터를 통해 상기 제 2 전원라인과 동일하게 저전위로 된다. 이때, 제 1 내지 제 5 스위칭소자는 차단 상태이기 때문에, 상기 제 1 노드의 전위는 상기 제 1 스위칭소자의 기생용량에 의해 제 1 전원라인에 인가되는 전원 전압과 같게 상승한다. 상기 전원 전압이 더욱 상승하여 제 1 및 제 3 스위칭소자의 스위칭 온 레벨에 도달하면, 제 1 및 제 3 스위칭소자가 도통하기 시작되어, 상기 제 1 및 제 2 노드의 전위를 상승시키기 시작한다. 따라서, 제 2 노드의 전위는 제 2 스위칭소자가 도통하기 시작될때까지 계속 상승한다. 이 결과, 제 2 스위칭소자가 도통하기 직전의 하이 레벨로 제 2 노드의 전위를 설정할 수 있다.

한편, 제 2 노드의 전위가 제 2 스위칭소자의 스위칭 온 레벨에 도달하여 제 2 스위칭소자가 도통하기 시작하면, 제 2 노드의 전위는 제 2 스위칭소자를 통해 제 2 전원라인에 접속되기 때문에, 상기 제 2 노드의 전위는 서서히 강하되기 시작한다. 전원 전압이 소정치를 넘어서 상승하면, 제 2 노드의 전위는 더욱 감소되어 로우 레벨로 된다. 따라서, 상기 검출부는 전원 전압의 상승이 빠른 경우에도 리세트신호를 생성할 수 있다.

이 상태에서, 스위치로서 작용하는 제 4 스위칭소자가 차단되더라도, 제 5 스위칭소자가 도통되어 있기 때문에, 상기 제 2 노드는 하이 레벨로 유지되고 제 1 노드는 로우 레벨로 유지된다. 따라서, 상기 제 2 전원전압 검출회로는 제 4 스위칭소자가 차단되더라도, 전원 전압이 임계치에 도달한 시점의 값으로 출력을 유지할 수 있다.

본 발명의 다른 목적, 특징 및 장점은 첨부 도면들을 참조한 이하의 상세한 설명에 의해 더욱 명백해질 것이다.

도 1은 본 발명의 실시예 1에 따른 집적회로의 구성을 나타낸 회로 블럭도,

도 2는 전원 전압의 상승이 느린 경우에 도 1의 집적회로의 동작을 나타낸 타이밍챠트,

도 3은 전원 전압의 상승이 빠른 경우에 도 1의 집적회로의 동작을 나타낸 타이밍챠트,

도 4는 본 발명의 다른 실시예에 따른 집적회로의 구성을 나타낸 회로블럭도,

도 5는 전원 전압의 상승이 느린 경우에 도 4의 집적회로의 동작을 나타낸 타이밍챠트,

도 6은 전원 전압의 상승이 빠른 경우에 도 4의 집적회로의 동작을 나타낸 타이밍챠트,

도 7은 본 발명의 집적회로에 제공된 제 1 전원전압 검출회로 및 종래의 집적회로의 구성을 나타낸 회로도,

도 8은 전원 전압의 상승이 느린 경우에 도 7의 집적회로의 동작을 나타낸 타이밍챠트, 및

도 9는 전원 전압의 상승이 빠른 경우에 도 7의 집적회로의 동작을 나타낸타이밍챠트이다.

〔실시예 1〕

본 발명의 집적회로의 실시예 1에 대해 도 1 내지 도 3을 참조하여 설명하면 다음과 같다.

도 1에 본 실시예의 집적회로(11)의 구성을 나타낸다. 집적회로(11)는 제 1 전원전압 검출회로(1), 제 2 전원전압 검출회로(2) 및 리세트신호생성회로(3)로 구성된다.

제 1 전원전압 검출회로(1)는 종래 기술의 집적회로(31)와 동일한 구성이므로 상세한 설명은 생략하지만, 집적회로(11)의 스탠바이 소비 전류를 절감하도록 저항(R4,R5,R6)은 큰 값으로 설정되어 있다.

제 2 전원전압 검출회로(2)에 있어서, 전원라인(전원전압의 고전압측의 인가라인; 제 1 전원라인)(VDD)과 어스라인(전원 전압의 저전압측의 인가라인; 제 2 전원라인)(VSS) 사이에 PMOS 트랜지스터(T1), 저항(R1) 및 NMOS 트랜지스터(T2)의 직렬 회로가 형성되어 있다. PMOS 트랜지스터(제 2 스위칭소자; 스위치; 차단회로)(T1)의 게이트는 후술하는 리세트신호 생성회로(3)의 리세트단자에, 소스는 전원라인(VDD)에, 드레인은 저항(R1)의 일단에 각각 접속되어 있다. NMOS 트랜지스터(제 1 스위칭소자)(T2)의 게이트(제어단자)는 전원라인(VDD)에, 드레인은 저항(R1)의 타단에, 소스는 어스라인(VSS)에 각각 접속되어 있다.

저항(R1)과 NMOS 트랜지스터(T2)의 접속점(노드 N1; 제 1 노드)은 커패시터(C1)를 통해 전원라인(VDD)에 접속되어 있다. 또한, 전원라인(VDD)과 어스라인(VSS) 사이에 PMOS 트랜지스터(T3)와 NMOS 트랜지스터(T4)로 이루어지는 CMOS 인버터(검출회로)가 형성되어 있고, PMOS 트랜지스터(T3)의 소스는 전원라인(VDD)에, 드레인은 NMOS 트랜지스터(T4)의 드레인에 각각 접속되어 있다. NMOS 트랜지스터(T4)의 소스는 어스라인(VSS)에 접속되어 있다. 또한, PMOS 트랜지스터(T3) 및 NMOS 트랜지스터(T4) 각각의 게이트는 노드(N1)에 접속되어 있다.

또한, 저항(R1)은 약 150kΩ으로서, 도 7에 나타낸 제 1 전원전압 검출회로(1)의 저항(R6)의 저항치(약 75000kΩ)에 비해 매우 작게 설정되어 있고, 커패시터(C1)는 약 3pF이다. 상기 제 2 전원전압 검출회로(2)는 이와 같이 저항(R1)의 값이 작기 때문에, 제 1 전원전압 검출회로(1)와 비교하면 소비전류가 증가하지만, 신속하게 상승하는 전원 전압의 천이를 검출할 수 있다. 또한, PM0S 트랜지스터(T1)는 스탠바이시에 전원라인(VDD)에서 PMOS 트랜지스터(T1), 저항(R1) 및 NMOS 트랜지스터(T2)를 통해 어스라인(VSS)에 도달하는 DC 경로에 전류가 흐르지 않도록 하기 위해서, 상기 DC 경로를 차단하는 DC 경로차단회로(전류차단회로)(4)를 구성하고 있다.

리세트신호 생성회로(논리회로)(3)는 제 1 전원전압 검출회로(1)의 노드(N3)로부터의 출력신호와 제 2 전원전압 검출회로(2)의 노드(N2)로부터의 출력신호가 입력되는 NAND 회로(M1), 및 상기 NAND 회로(M1)에서의 출력신호(노드 N10의 전압)의 반전신호를 출력하는 CM0S 인버터로 구성된다. CM0S 인버터는 전원라인(VDD)과 어스라인(VSS) 사이에 제공된 PMOS 트랜지스터(T5)와 NMOS 트랜지스터(T6)의 직렬 회로로 이루어진다. 양트랜지스터(T5,T6)의 게이트는 각각 노드(N10)에 접속되고, PMOS 트랜지스터(T5)의 소스는 전원라인(VDD)에, 드레인은 NMOS 트랜지스터(T6)의 드레인에 각각 접속되어 있다. 또한, NMOS 트랜지스터(T6)의 소스는 어스라인(VSS)에 접속되어 있다.

PMOS 트랜지스터(T5)와 NMOS 트랜지스터(T6)의 접속점은 리세트단자로서 외부회로(도시 안됨)에 접속됨과 동시에, 상기 제 2 전원전압 검출회로(2)의 PMOS 트랜지스터(T1)의 게이트에 접속되어 있다.

상기한 구성의 집적회로(11)의 동작을 전원 전압의 상승이 느린 경우와 빠른 경우에 대해, 도 2 및 도 3에 나타낸 타이밍챠트를 참조하여 이하에 설명한다.

먼저, 전원 전압의 상승이 느린 경우, 제 2 전원전압 검출회로(2)에 서, 전원라인(VDD)에 전원 전압이 투입되면, 도 2에 나타낸 바와 같이, 노드(N1)의 전압은 커패시터(C1)를 통해 전원 전압의 상승에 추종하여 상승하여, NMOS 트랜지스터(T4)의 임계치에 도달하면, PMOS 트랜지스터(T3)가 오프되고 NMOS 트랜지스터(T4)가 온되어, 노드(N2)의 전압은 로우 레벨로 된다. 따라서, 노드(N2)의전압이 입력되는 NAND 회로(M1)의 출력, 즉 노드 (N10)의 전압은 노드(N3)의 전압에 관계없이 하이 레벨로 된다. 따라서, 리세트신호 생성회로(3)의 CMOS 인버터에서, PMOS 트랜지스터(T5)가 오프되고, NMOS 트랜지스터(T6)가 온되어, 리세트신호는 전원투입 직후의 초기의 플로팅 상태로부터 로우 레벨로 변화한다.

리세트신호가 로우 레벨이 되면, PMOS 트랜지스터(T1)가 온되기 때문에, 노드(N1)는 저항(R1) 및 PMOS 트랜지스터(T1)를 통해 전원라인(VDD)에 접속되어, 그의 전압은 하이 레벨로 변화한다. 또한, 전원 전압이 NMOS 트랜지스터(T2)의 임계치에 도달하면, NMOS 트랜지스터(T2)가 온되고, 노드(N1)는NMOS 트랜지스터(T2)를 통해 어스라인(VSS)에도 접속된다. 따라서, 전원전압이 소정치(하이 레벨)에 도달하면, 노드(N1)의 전압은 하이 레벨에서 로우 레벨로 변화한다.

상기한 바와 같이, 노드(N1)는 저항(R1)의 값을 작게 설정함에 의해, 전원 전압이 소정치보다 높게 되면 그의 전압레벨이 지체없이 변화하기 때문에 전원 전압의 상승을 검출할 수 있어서, 상승 검출단자로서 작용한다. 또한, 이러한 변화시에 PMOS 트랜지스터(T3)가 온되고 NMOS 트랜지스터(T4)가 오프되기 때문에, 노드(N2)의 전압은 전원 전압과 동일한 전압으로 상승하여 하이 레벨로 변화한다.

한편, 제 1 전원전압 검출회로(1)에서는, 노드(N12,N13,N3)의 전압이 종래 기술에서 설명한 바와 동일한 방식으로 전원전압의 상승에 따라 변화하여, 노드(N2)의 전압이 하이 레벨로 될때 노드(N3)의 전압도 하이 레벨로 됨으로써, 노드(N10)의 전압은 로우 레벨로 된다. 따라서, 리세트신호 생성회로(3)의 CMOS 인버터에서는, PMOS 트랜지스터 (T5)가 온되고 NMOS 트랜지스터(T6)가 오프되기 때문에, 리세트신호는 전원 전압과 동일한 전압으로 상승되어 하이 레벨로 된다. 동시에, DC 경로 차단회로(4)로서 작용하는 PMOS 트랜지스터(T1)가 오프되기 때문에, 전원라인 (VDD)에서 PMOS 트랜지스터(T1), 저항(R1) 및 NMOS 트랜지스터(T2)를 통해 어스라인(VSS)에 도달하는 DC 경로가 차단되어, 저항(R1)의 값을 작게 설정하더라도, 제 2 전원전압 검출회로(2)의 스탠바이 소비전류를 감소시킬 수 있다.

그후, 전원 전압이 정상치를 유지하는 동안에 리세트신호는 하이 레벨로 유지되고, 전원 전압이 내려가기 시작하면, PMOS 트랜지스터(T3,T5)가 온이므로 노드(N2)의 전압 및 리세트신호가 전원 전압과 함께 감소되기 시작한다. 또한, 노드(N3)의 전압이 로우 레벨로 감소되면, 노드(N10)의 전압은 하이 레벨로 되어, 리세트신호 생성회로(3)의 CMOS 인버터에서, PMOS 트랜지스터(T5)가 오프되고 NMOS 트랜지스터(T6)가 온되기 때문에, 리세트신호는 로우 레벨로 된다.

다음, 전원 전압의 상승이 빠른 경우에 대해 도 3을 참조하여 설명한다. 도시된 바와 같이, 제 2 전원전압 검출회로(2)에서, 전원라인(VDD)에 전원전압이 투입되면, 도 3에 나타낸 바와 같이, 노드(N1)의 전압은 커패시터 (C1)를 통해 전원 전압의 상승에 따라 상승되어, NMOS 트랜지스터(T4)의 임계치에 도달하면, PMOS 트랜지스터(T3)가 오프되고 NMOS 트랜지스터(T4)가 온되어, 노드(N2)의 전압은 로우 레벨로 된다. 따라서, 노드(N10)의 전압은 노드(N3)의 전압에 관계없이 하이 레벨로 된다. 따라서, 리세트신호 생성회로(3)의 CMOS 인버터에서, PMOS 트랜지스터(T5)가 오프되고 NMOS 트랜지스터(T6)가 온되어, 리세트신호는 전원투입 직후의 초기의 플로팅 상태로부터 로우 레벨로 변화한다.

리세트신호가 로우 레벨이 되면, PMOS 트랜지스터(T1)가 온되기 때문에, 노드(N1)는 저항(R1) 및 PMOS 트랜지스터(T1)를 통해 전원라인(VDD)에 접속되어, 그의 전압은 하이 레벨로 된다. 또한, 전원 전압이 NMOS 트랜지스터(T2)의 임계치에 도달하면, NMOS 트랜지스터(T2)가 온되어, 노드(N1)는NMOS 트랜지스터(T2)를 통해 어스라인(VSS)에도 접속된다. 따라서, 전원 전압이 소정치(하이 레벨)에 도달하면, 저항(R1)의 값을 작게 설정하기 때문에, 노드(N1)의 전압은 지연되지 않고 하이 레벨에서 로우 레벨로 변화한다. 또한, 이 변화시에 PMOS 트랜지스터(T3)가 온되고 NMOS 트랜지스터(T4)가 오프되기 때문에, 노드(N2)의 전압은 전원 전압과 동일한 전압으로 상승되어 하이 레벨로 된다.

한편, 제 1 전원전압 검출회로(1)에서는, 전원 전압의 상승에 따라, 노드(N12,N13,N3)의 전압이 종래 기술에서 설명한 바와 같은 방식으로 변화하여, 노드(N2)의 전압이 하이 레벨로 되기 전에 노드(N3)의 전압이 이미 하이 레벨로 되어 있기 때문에, 노드(N10)의 전압은 로우 레벨로 된다. 따라서, 리세트신호 생성회로(3)의 CMOS 인버터에서, PMOS 트랜지스터(T5)가 온되고 NMOS 트랜지스터(T6)가 오프되기 때문에, 리세트신호는 전원전압과 동일한 전압으로 상승되어 하이 레벨로 된다.

상기한 바와 같이, 제 1 전원전압 검출회로(1)의 출력과 제 2 전원전압 검출회로(2)의 출력을 이용함에 의해, 전원 전압의 상승이 빠른 경우라도 리세트신호의 상승을 제어할 수 있다. 동시에, DC 경로 차단회로(4)로 작용하는 PMOS 트랜지스터(T1)가 오프되기 때문에, 전원라인(VDD)에서 PMOS 트랜지스터(T1),저항(R1) 및 NMOS 트랜지스터(T2)를 통해 어스라인(VSS)에 도달하는 DC 경로가 차단되어, 제 2 전원전압 검출회로(2)의 스탠바이 소비전류를 감소시킬 수 있다.

그후, 전원 전압이 정상치인 동안에 리세트신호는 하이 레벨로 유지되며, 전원 전압이 내려가기 시작하면, PMOS 트랜지스터(T3,T5)가 온이기 때문에, 노드(N2)의 전압 및 리세트신호가 전원 전압과 함께 감소되기 시작한다. 또한, 노드(N3)의 전압이 로우 레벨로 감소되면, 노드(N10)의 전압은 하이 레벨로 되어, 리세트신호 생성회로(3)의 CMOS 인버터에서, PMOS 트랜지스터(T5)가 오프되고 NMOS 트랜지스터(T6)가 온되기 때문에, 리세트신호는 로우 레벨로 된다.

상기한 구성의 제 2 전원전압 검출회로(2)에서는, 하강시의 전원 전압 및 제 2 전원전압 검출회로(2)의 출력(노드(N2)의 전압)이 동전위로 되기 때문에, 노드(N2)의 전압은 하이 레벨로 유지되고, 집적회로(11)는 노드 (N2)의 전압으로부터 로우 레벨을 인식할 수 없다. 따라서, 전원 전압의 하강을 검출하여 리세트신호의 하강을 제어하기 위해서, 본 실시예의 집적회로(11)에서는 제 1 전원전압 검출회로(1)의 노드(N3)의 전압의 하강을 이용하고 있다.

이상 설명한 바와 같이, 본 실시예의 집적회로(11)에 의하면, 전원 전압의 상승이 느리거나 또는 빠른 경우에도, 전원 전압의 상승 및 하강에 반응하여 적절한 리세트신호를 생성하여 출력할 수 있다. 또한, 동시에 DC 경로를 차단하도록 하였기 때문에, 스탠바이 소비전류를 감소시킬 수 있다.

〔실시예 2〕

본 발명의 집적회로의 다른 실시예에 대해서 도 4 내지 도 6을 참조하여 설명하면 다음과 같다. 이하에서는, 상기 실시예 1의 구성 요소와 동일한 기능을 갖는 구성 요소에 대해서는 동일한 참조 부호로 나타내며, 그에 대한 설명을 생략한다.

도 4에 나타낸 바와 같이, 본 실시예의 집적회로(21)는 제 1 전원전압 검출회로(1), 리세트신호 생성회로(3), 제 2 전원전압 검출회로(5) 및 인버터(M2)로 구성된다.

제 2 전원전압 검출회로(5)에서는, 전원라인(VDD)과 어스라인(VSS) 사이에 PMOS 트랜지스터(제 3 스위칭소자)(T7), 저항(R2) 및 NMOS 트랜지스터(제 4 스위칭소자; 스위치; 차단회로)(T8)의 직렬 회로가 형성되어 있다. PMOS 트랜지스터(T7)의 소스는 전원라인(VDD)에, 드레인은 그 자신의 게이트(제어단자) 및 저항(R2)의 일단에 각각 접속되어 있다. NMOS 트랜지스터(T8)의 게이트는 후술하는 인버터(M2)의 출력단자에, 드레인은 저항(R2)의 타단에, 소스는 어스라인(VSS)에 각각 접속되어 있다.

PMOS 트랜지스터(T7)와 저항(R2)의 접속점, 즉 노드(N4)(제 1 노드)는 PMOS 트랜지스터(제 5 스위칭소자)(T9)를 통해 전원라인(VDD)에 접속됨과 동시에, 커패시터(C2)를 통해 어스라인(VSS)에 접속되어 있다. PMOS 트랜지스터(T9)의 게이트는 인버터(M2)의 출력단자에, 소스는 전원라인(VDD)에, 드레인은 노드(N4)에 각각 접속되어 있다. 커패시터(C2)의 일단은 노드(N4)에, 타단은 어스라인(VSS)에 각각 접속되어 있다.

또한, 전원라인(VDD)과 어스라인(VSS) 사이에, 저항(직렬저항)(R3), NMOS 트랜지스터(제 1 스위칭소자)(T10) 및 NMOS 트랜지스터(제 2 스위칭소자)(T11)의 직렬 회로가 형성되어 있다. 저항(R3)의 일단은 전원라인(VDD)에, 타단은 NMOS 트랜지스터(T10)의 드레인에 각각 접속되어 있다. NMOS 트랜지스터(T10)의 소스는 그 자신의 게이트 및 NMOS 트랜지스터(T11)의 드레인에 접속되어 있다. NMOS 트랜지스터(T11)의 게이트는 노드(N4)에, 소스는 어스라인(VSS)에 각각 접속되어 있다.

또한, 전원라인(VDD)과 어스라인(VSS) 사이에 PMOS 트랜지스터(T12)와 NMOS 트랜지스터(T13)의 직렬 회로로 이루어지는 CMOS 인버터 검출부가 형성되어 있다. PMOS 트랜지스터(T12)의 소스는 전원라인(VDD)에, 드레인은 NMOS 트랜지스터(T13)의 드레인에 각각 접속되어 있다. NMOS 트랜지스터(T13)의 소스는 어스라인(VSS)에 접속되어 있다. 또한, 양트랜지스터(T12,T13)의 게이트는 각각 NMOS 트랜지스터(T10,T11)의 접속점(노드 N5:제 2 노드)에 접속되어 있다. PMOS 트랜지스터(T12)와 NMOS 트랜지스터(T13)의 접속점(노드 N6)은 제 2 전원전압 검출회로(5)의 출력단자로서 리세트신호 생성회로(3)의 NAND 회로(M1)의 입력단자에 접속되어 있다.

또한, 저항(R2,R3)은 약 150kΩ으로 작게 설정되어 있고, 커패시터(C2)는 약 3pF이다. 상기 제 2 전원전압 검출회로(2)는 상기와 같이 저항(R2,R3)의 값이 작기 때문에 소비 전류가 많지만, 상승이 빠른 전원 전압의 천이를 검출할 수 있다. 또한, NMOS 트랜지스터(T8)는 스탠바이시에 전원라인(VDD)에서 PMOS 트랜지스터(T7), 저항(R2) 및 NMOS 트랜지스터(T8)를 통해 어스라인(VSS)에 도달하는 DC 경로에 전류가 흐르지 않도록 하기 위해서, 상기 DC 경로를 차단하는 DC 경로 차단회로(전류차단회로)(6)를 구성하고 있다.

인버터(M2)의 입력단자는 리세트신호 생성회로(3)의 CMOS 인버터에 서의 PMOS 트랜지스터(T5)와 NMOS 트랜지스터(T6)의 접속점, 즉 리세트단자에 접속되어 있다. 인버터(M2)의 출력단자(노드 N8)는 상기한 바와 같이 NMOS 트랜지스터(T8)의 게이트에 접속되어 있다.

상기한 구성의 집적회로(21)의 동작을 전원 전압의 상승이 느린 경우와 빠른 경우에 대해, 도 5 및 도 6에 나타낸 타이밍챠트를 참조하여 이하에 설명한다.

먼저, 전원전압의 상승이 느린 경우에 대해 도 5를 참조하여 설명하면, 제 2 전원전압 검출회로(5)에 있어서, 전원라인(VDD)에 전원 전압이 투입되면, 도 5에 나타낸 바와 같이, 노드(N4)의 전압은 커패시터(C2)를 통해 로우 레벨로 됨으로써, NMOS 트랜지스터(T11)는 오프로 되고, 노드(N5)의 전압은 오프로 유지되는 NMOS 트랜지스터(T10)의 기생용량에 의해 전원 전압이 상승함에 따라 상승하여 하이 레벨로 된다. 노드(N5)의 전압이 NMOS 트랜지스터 (T10)의 임계치에 도달하면, NMOS 트랜지스터(T10)가 온으로 되고 NMOS 트랜지스터(T10)의 게이트와 소스가 접속됨에 따라, 노드(N5)의 전압은 전원 전압보다 낮게 유지되지만 더욱 상승한다.

노드(N5)의 전압이 NMOS 트랜지스터(T13)의 임계치에 달하면, PMOS 트랜지스터(T12)가 오프되고 NMOS 트랜지스터(T13)가 온되어, 노드(N6)의 전압은 로우 레벨로 된다. 따라서, 노드(N6)의 전압이 입력되는 NAND 회로 (M1)의 출력, 즉 노드(N10)의 전압은 제 1 전원전압 검출회로(1)의 출력, 즉 노드(N3)의 전압에 관계없이 하이 레벨로 된다.

노드(N10)의 전압이 하이 레벨로 변화되면, 리세트신호 생성회로(3)의 CMOS 인버터에서는, PMOS 트랜지스터(T5)가 오프되고 NMOS 트랜지스터(T6)는 온되어, 리세트신호는 전원투입 직후의 초기의 플로팅 상태로부터 로우 레벨로 변화한다. 따라서, 인버터(M2)의 출력, 즉 노드(N8)의 전압이 하이 레벨로 되어, NMOS 트랜지스터(T8)가 온되고, 따라서 노드(N4)는 저항(R2)과 NMOS 트랜지스터(T8)를 통해 어스라인(VSS)에 접속된다.

전원 전압이 PMOS 트랜지스터(T7)의 임계치(Vth)에 도달하면, PMOS 트랜지스터(T7)가 온되고, 노드(N4)는 PMOS 트랜지스터(T7)를 통해 전원라인(VDD)에 접속된다. 따라서, PMOS 트랜지스터(T7)의 게이트와 드레인이 접속됨에 따라, 노드(N4)의 전압은 전원 전압보다 상기 임계치(Vth)만큼 낮게 유지되면서 더욱 상승하여, 하이 레벨로 된다. 노드(N4)의 전압이 하이 레벨로 되면, NMOS 트랜지스터(T11)가 온되기 때문에, 노드(N5)가 NMOS 트랜지스터(T11)를 통해 어스라인(VSS)에 접속되고, 노드(N5)의 전압은 하이 레벨에서 로우 레벨로 변화한다.

따라서, 전원 전압이 소정치(하이 레벨)에 도달하면, NMOS 트랜지스터(T11)의 스위칭 제어단자로서 작용하는 노드(N4)의 전압이 로우 레벨에서 하이 레벨로 변화하여, NMOS 트랜지스터(T11)를 오프에서 온으로 변화시키기 때문에, 노드(N5)의 전압은 하이 레벨에서 로우 레벨로 변화하게 된다. 또한, NMOS 트랜지스터(T10)가 오프되기 때문에, 전원라인(VDD)에서 저항 (R3), 및 NMOS 트랜지스터(T10,T11)를 통해 어스라인(VSS)에 도달하는 경로에 전류가 흐르지 않도록 할 수 있다.

상기한 바와 같이, 저항(R2)의 값을 작게 설정함에 의해, 노드(N5)는 전원전압의 상승을 검출할 때, 전원 전압이 소정치보다 높게 되면 그의 전압 레벨을 지체하지 않고 변화시킬 수 있는 상승 검출 단자로서의 작용을 할 수 있다.

노드(N5)의 전압이 로우 레벨로 되면, PMOS 트랜지스터(T12)가 온되어, 노드(N6)의 전압은 하이 레벨로 된다. 한편, 제 1 전원전압 검출회로(1)에서는, 노드(N12,N13,N3)의 전압이 종래 기술에서 설명한 바와 같은 방식으로 변화한다. 따라서, 노드(N3)의 전압이 로우 레벨에서 하이 레벨로 되면, NAND 회로(M1)의 출력, 즉 노드(N10)의 전압이 로우 레벨로 된다.

따라서, 리세트신호 생성회로(3)의 CMOS 인버터에서는, PMOS 트랜지스터(T5)가 온되고, NMOS 트랜지스터(T6)가 오프되어, 리세트신호는 하이 레벨로 된다. 인버터(M2)의 출력, 즉 노드(N8)의 전압은 로우 레벨로 되기 때문에, NMOS 트랜지스터(T8)는 오프되고 PMOS 트랜지스터(T9)는 온된다. DC 경로 차단회로(6)로서 작용하는 NMOS 트랜지스터(T8)가 오프됨으로써, 전원라인(VDD)에서 PMOS 트랜지스터(T7), 저항(R2) 및 NMOS 트랜지스터(T8)를 통해 어스라인(VSS)에 도달하는 DC 경로가 차단되기 때문에, 저항(R2)의 값을 작게 설정하더라도, 제 2 전원전압 검출회로(5)의 소비전류를 감소시킬 수 있다.

그후, 전원 전압이 정상치를 유지하는 동안에 리세트신호는 하이 레벨로 보유되며, 전원 전압이 내려가기 시작하면, PMOS 트랜지스터(T9,T12,T5)가 온되기 때문에, 노드(N4,N6)의 전압 및 리세트신호가 전원 전압과 함께 감소되기 시작한다. 노드(N3)의 전압이 로우 레벨로 감소되면, 노드(N10)의 전압은 하이 레벨로 되어, 리세트신호 생성회로(3)의 CMOS 인버터에서, PMOS 트랜지스터(T5)가 오프되고 NMOS트랜지스터(T6)가 온되기 때문에, 리세트신호는 로우 레벨로 된다.

다음, 전원 전압의 상승이 빠른 경우에 대해 도 6을 참조하여 설명한다. 제 2 전원전압 검출회로(5)에서, 전원라인(VDD)에 전원 전압이 투입되면, 도 6에 나타낸 바와 같이, 노드(N4)의 전압은 커패시터(C2)를 통해 로우 레벨로 된다. 이로써, NMOS 트랜지스터(T11)가 오프되고, 노드(N5)의 전압은, 오프로 되어 있는 NMOS 트랜지스터(T10)의 기생용량에 의해 전원 전압이 상승된 만큼 증가하여 하이 레벨로 된다. 노드(N5)의 전압이 NMOS 트랜지스터(T10)의 임계치에 도달하면, NMOS 트랜지스터(T10)가 온되어, NMOS 트랜지스터(T10)의 게이트와 소스가 접속된다. 그후, 노드(N5)의 전압은 전원 전압보다 낮은 값을 유지하면서 더욱 상승한다.

노드(N5)의 전압이 NMOS 트랜지스터(T13)의 임계치에 도달하면, NMOS 트랜지스터(T13)가 온되어, 노드(N6)의 전압은 로우 레벨로 된다. 따라서, 노드(N6)의 전압이 입력되는 NAND 회로(M1)의 출력, 즉 노드(N10)의 전압은 제 1 전원전압 검출회로(1)의 출력, 즉 노드(N3)의 전압에 관계없이 하이 레벨로 된다.

노드(N10)의 전압이 하이 레벨로 변화되기 때문에, 리세트신호 생성회로(3)의 CMOS 인버터에서는, PMOS 트랜지스터(T5)가 오프되고 NMOS 트랜지스터(T6)가 온되어, 리세트신호는 전원투입 직후의 초기의 플로팅 상태로부터 로우 레벨로 변화한다. 따라서, 인버터(M2)의 출력, 즉 노드(N8)의 전압은 하이 레벨로 변화되어, NMOS 트랜지스터(T8)가 온되고, 노드(N4)는 저항(R2)과 NMOS 트랜지스터(T8)를 통해 어스라인(VSS)에 접속된다.

전원 전압이 PMOS 트랜지스터(T7)의 임계치(Vth)에 도달하면, PMOS 트랜지스터(T7)가 온되어, 노드(N4)는 PMOS 트랜지스터(T7)를 통해 전원라인(VDD)에 접속된다. 따라서, PMOS 트랜지스터(T7)의 게이트와 드레인이 접속됨에 따라, 노드(N4)의 전압은 전원전압보다 상기 임계치(Vth)만큼 낮은 값을 유지하면서 상승하여 하이 레벨로 된다. 노드(N4)의 전압이 하이 레벨로 되면, NMOS 트랜지스터(T11)가 온되기 때문에, 노드(N5)가 NMOS 트랜지스터(T11)를 통해 어스라인(VSS)에 접속되고, 따라서 노드(N5)의 전압은 하이 레벨에서 로우 레벨로 변화한다.

따라서, 전원 전압이 소정치(하이 레벨)에 도달하면, 노드(N5)의 전압은 저항(R2)의 값을 작게 설정하였기 때문에, 지체없이 하이 레벨로부터 로우 레벨로 변화한다. 따라서, NMOS 트랜지스터(T10)가 오프로 되기 때문에, 전원라인(VDD)에서 저항(R3), NMOS 트랜지스터(T10) 및 NMOS 트랜지스터(T11)를 통해 어스라인(VSS)에 도달하는 경로에 전류가 흐르지 않도록 할 수 있다.

노드(N5)의 전압이 로우 레벨로 되면, PMOS 트랜지스터(T12)가 온되고, 노드(N6)의 전압은 하이 레벨로 된다. 한편, 제 1 전원전압 검출회로(1)에서, 노드(N12,N13,N3)의 전압은 종래의 기술에서 설명한 바와 동일한 방식으로 변화되며 노드(N3)의 전압은 이미 하이 레벨로 되어 있기 때문에, 노드(N6)의 전압이 하이 레벨로 되면, NAND 회로(M1)의 출력, 즉 노드(N10)의 전압이 로우 레벨로 된다.

따라서, 리세트신호 생성회로(3)의 CMOS 인버터에서는, PMOS 트랜지스터(T5)가 온되는 반면에 NMOS 트랜지스터(T6)는 오프되어, 리세트신호는 하이 레벨로 된다. 이 방식으로, 제 1 전원전압 검출회로(1)의 출력과 제 2전원전압 검출회로(5)의 출력을 이용함에 의해, 전원 전압의 상승이 빠른 경우라도 리세트신호의 상승을제어할 수 있다.

이때, 인버터(M2)의 출력, 즉 노드(N8)의 전압은 로우 레벨로 되기 때문에, NMOS 트랜지스터(T8)는 오프되고 PMOS 트랜지스터(T9)는 온된다. DC 경로 차단회로(6)로서 작용하는 NMOS 트랜지스터(T8)가 오프됨으로써, 전원라인(VDD)에서 PMOS 트랜지스터(T7), 저항(R2) 및 NMOS 트랜지스터(T8)를 통해 어스라인(VSS)에 도달하는 DC 경로가 차단되기 때문에, 제 2 전원 전압 검출회로(5)의 스탠바이 소비전류를 감소시킬 수 있다.

그후, 전원 전압이 정상치를 유지하는 동안 리세트신호는 하이 레벨로 보유되며, 전원 전압이 내려가기 시작하면, PMOS 트랜지스(T9,T12,T5)가 온되기 때문에, 노드(N4,N6)의 전압 및 리세트신호가 전원 전압과 함께감소되기 시작한다. 또한, 노드(N3)의 전압이 로우 레벨로 감소되면, 노드(N10)의 전압은 하이 레벨로 되어, 리세트신호 생성회로(3)의 CMOS 인버터에서는, PMOS 트랜지스터(T5)가 오프되고 NMOS 트랜지스터(T6)가 온되기 때문에, 리세트신호는 로우 레벨로 된다.

상기한 구성의 제 2 전원전압 검출회로(5)에서는, 하강시의 전원 전압과 제 2 전원전압 검출회로(5)의 출력(노드(N6)의 전압)이 동전위로 되기 때문에, 노드(N6)의 전압은 하이 레벨로 유지되고, 따라서 집적회로(21)는 노드(N6)의 전압에서 로우 레벨을 인식할 수 없다. 따라서, 전원 전압의 하강을 검출하여 리세트신호의 하강을 제어하기 위해, 본 실시예의 집적회로(21)에서는 제 1 전원전압 검출회로(1)에서의 노드(N3)의 전압의 하강을 이용하고 있다.

이상 설명한 바와 같이, 본 실시예의 집적회로(21)에 의하면 전원 전압의 상승이 느린 경우 또는 빠른 경우라도, 전원 전압의 상승 및 하강에 반응해서 적절한 리세트신호를 생성하여 출력할 수 있다. 또한, 동시에 DC 경로를 차단하도록 하였기 때문에, 스탠바이 소비전류를 감소시킬 수 있다.

상기 제 1 및 제 2 실시예에서, 차단회로(4;6)는 리세트신호가 정상치를 유지하는 동안(하이 레벨인 동안)에는 DC 경로를 차단하고 있지만, 상기 구성은 이것으로 제한되지 않는다. 제 1 전원전압 검출회로(1)에 의해 전원 전압(VDD)이 소정치를 넘은 것으로 검출된 시점에서 시작하여, 소정치 아래로 전원 전압(VDD)이 감소됨을 검출한 시점에서 종료되도록 차단 기간이 설정되면, 상기 차단기간중의 소비전력을 절감할 수 있다. 그러나, 될 수 있는 한 차단기간을 길게 설정하는 편이, 소비전력을 더 많이 절감할 수 있기 때문에, 상기 실시예 1 및 2에서와 같이 리세트신호가 정상을 유지하는 동안 상기 차단 기간에 걸쳐 DC 경로를 차단하는 편이 바람직하다.

또한, 상기 차단기간중에 DC 경로를 차단하도록 구성될 수 있으면, 예컨대, 제 1 전원전압 검출회로(1)의 출력 또는 NAND 회로(M1)의 출력에 따라 상기 차단기간을 검출할 수 있다.

상기한 바와 같이, 전원 전압이 투입된후 소정기간 동안 고전위레벨로 유지되는 리세트신호의 펄스를 생성하는 본 발명의 집적회로는 :

상기 전원 전압의 하강을 검출하는 제 1 전원전압 검출회로;

상기 전원 전압의 상승을 검출하는 제 2 전원전압 검출회로; 및

상기 제 1 전원전압 검출회로의 검출 결과 및 상기 제 2 전원전압 검출회로의 검출 결과에 따라 상승 타이밍 및 하강 타이밍이 제어되는 리세트신호를 생성하는 리세트신호 생성회로를 포함하고,

상기 제 2 전원전압 검출회로에는 상기 리세트신호 생성회로가 리세트신호를 생성하는 동안에 상기 제 2 전원전압 검출회로에 흐르는 전류를 차단하는 전류 차단회로가 제공된다.

상기 구성에 의하면, 전원 전압의 하강을 검출하는 제 1 전원전압 검출회로와 전원 전압의 상승을 검출하는 제 2 전원전압 검출회로의 2개의 검출회로들이 제공되며, 이 회로들에서의 검출결과에 따라 리세트신호의 상승 및 하강을 제어한다. 또한, 제 2 전원전압 검출회로를 상승이 빠른 전원 전압에도 대응할 수 있도록 구성하기 위해, 예컨대 내부로 흐르는 전류의 경로에 제공되는 저항을 작은 값으로 설정하지 않을 수 없는 등의, 종래의 상승 검출용 회로에 의해 야기되는 소비전류 증대의 문제를, 리세트신호 생성중에 전류를 차단하는 전류 차단회로를 제공함에 의해 해결할 수 있다.

따라서, 스탠바이 소비전류를 절감하며 동시에 어떠한 전원 전압의 상승 속도에 대해서도 정확하게 리세트신호를 출력할 수 있는 집적회로를 제공할 수 있다.

또한, 상기 구성에 더하여, 상기 제 2 전원전압 검출회로에는 상승 기간중에 상기 전원 전압이 소정치를 넘을때 그의 전압 레벨의 변화를 검출함에 의해 전원 전압의 상승을 검출하는 상승 검출 단자가 제공됨이 바람직하다.

상기 구성에 의하면, 제 2 전원전압 검출회로에서는 전원 전압 투입후의 상승 기간중에 전원 전압이 소정치를 넘을때 상승 검출단자의 전압 레벨이 하이 레벨로부터 로우레벨, 또는 로우 레벨로부터 하이 레벨로 변화함을 검출함에 의해, 전원 전압의 상승을 검출한다. 따라서, 이 검출결과에 따라 제 2 전원전압 검출회로의 출력 및 제 1 전원전압 검출회로의 출력을 이용함에 의해, 임의의 전원 전압의 상승 속도에 대해서도 리세트신호 생성회로에서 적절한 리세트신호를 생성할 수 있다.

또한, 상기 상승 검출 단자는, 일단이 상기 전원 전압의 고전압측의 인가라인에 접속된 커패시터의 타단과, 일단이 상기 전원 전압의 저전압측의 인가라인에 접속됨과 동시에 상기 전원 전압이 스위칭 온 레벨에 도달할때까지 차단 상태로 유지되다가 스위칭 온 레벨에 도달하면 도통 상태로 변화되는 제 1 스위칭소자의 타단의 접속점이고,

일단이 상기 전원 전압의 고전압측의 인가라인에 접속됨과 동시에, 상기 리세트신호의 비생성중에 차단 상태로부터 도통 상태로 절환되고, 상기 리세트신호의 생성시에 상기 전류 차단회로로서 도통 상태로부터 차단 상태로 절환되는 제 2 스위칭소자의 타단이 저항을 통해 상기 상승 검출단자에 접속되는 방식으로, 상기 집적 회로를 구성할 수 있다.

상기 구성에 의하면, 전원 전압이 스위칭 온 레벨에 도달할때까지는 제 1 스위칭소자가 차단 상태이고, 예컨대 이때 제 2 스위칭소자가 차단 상태이면, 상승 검출단자의 전압은 커패시터를 통해 전원 전압과 동일하게 증가되며, 전원 전압이 스위칭 온 레벨에 도달하기 직전의 고레벨로 상승 검출단자를 설정할 수 있다.

전원 전압이 스위칭 온 레벨에 도달하면, 제 1 스위칭소자가 도통 상태로 되고, 예컨대 이때 제 2 스위칭소자도 도통 상태로 되면, 상승 검출단자는, 전원 전압의 저전압측의 인가라인에 접속됨과 동시에, 저항을 통해 전원 전압의 고전압측의 인가라인에 접속된다. 그후, 상승 검출단자의 전압이 서서히 감소되기 시작하므로, 이 상태를 로우 레벨로 정의할 수 있다. 상승 검출단자의 전압이 로우 레벨로 변화된 사실을 이용하여 리세트신호를 생성하고 있는 동안, 제 1 스위칭소자는 도통 상태이다. 따라서, 상승 검출단자는 로우 레벨을 유지한다.

또한 리세트신호의 생성시에는, 전류 차단회로로서 작용하는 제 2 스위칭소자가 차단 상태로 되기 때문에, 전원 전압의 고전압측의 인가라인에서 전원 전압의 저전압측의 인가라인으로 흐르는 전류가 없게 된다.

따라서, 저항 값을 작게 설정함에 의해, 전원 전압의 상승이 느린 경우 또는 빠른 경우에도, 전원 전압이 소정치를 넘을 때에는 지체없이 전압레벨이 변화하는 상승 검출단자를 실현할 수 있다. 따라서, 상기 상승 검출단자에서의 검출 결과에 따라 리세트신호의 상승을 제어할 수 있다. 또한, 리세트신호의 생성시에 전원 전압의 고전압측의 인가라인으로부터 전원 전압의 저전압측의 인가라인으로 흐르는 전류가 없게 되기 때문에, 저항 값을 작게 설정하더라도 스탠바이 소비전류를 감소시킬 수 있다.

다른 바람직한 실시예에서, 상기 상승 검출단자의 구성에 더하여, 상기 상승 검출단자는, 일단이 저항을 통해 상기 전원 전압의 고전압측의 인가라인에 접속됨과 동시에, 전원 전압이 스위칭 온 레벨에 도달할때까지는 차단 상태로 되고 스위칭 온 레벨에 도달하면 도통 상태로 되는 제 1 스위칭소자의 타단과, 일단이 상기전원 전압의 저전압측의 인가라인에 접속됨 과 동시에 스위칭 제어 단자의 전압이 스위칭 온 레벨에 도달할때까지는 차단 상태로 되고 스위칭 온 레벨에 도달하면 도통 상태로 되는 제 2 스위칭소자의 타단의 접속점이고,

상기 제 1 스위칭소자의 스위칭 온 레벨은 상기 상승 검출단자의 전압에 의해 결정되며,

상기 제 1 스위칭소자는 2개의 단부들 사이에 기생용량을 가지며,

상기 스위칭 제어단자는 일단이 상기 전원전압의 저전압측의 인가라인에 접속된 커패시터의 타단과, 일단이 상기 전원 전압의 고전압측의 인가라인에 접속됨과 동시에 상기 전원 전압이 스위칭 온 레벨에 도달할때까지차단 상태로 되고 스위칭 온 레벨에 도달하면 도통 상태로 되는 제 3 스위칭소자의 타단의 접속점이고,

일단이 상기 전원 전압의 저전압측의 인가라인에 접속됨과 동시에 상기 리세트신호의 비생성시에 차단 상태로부터 도통 상태로 전환되고 상기 리세트신호의 생성시에 상기 전류 차단회로로서 도통 상태로부터 차단 상태로 절환되는 제 4 스위칭소자의 타단이 저항을 통해 상기 스위칭 제어단자에 접속되어 있고,

일단이 상기 전원 전압의 고전압측의 인가라인에 접속됨과 동시에 상기 리세트신호의 비생성시에 도통 상태로부터 차단 상태로 절환되고 상기 리세트신호의 생성시에 차단 상태로부터 도통 상태로 절환되는 제 5 스위칭소자의 타단이 상기 스위칭 제어단자에 접속되는 방식으로, 상기 집적회로를 구성할 수 있다.

상기 구성에 의하면, 전원 투입시에는 스위칭 제어단자의 전압은 커패시터를 통해 전원 전압의 저전압측의 인가라인과 동일하게 저전압으로 된다. 이때 상기 제1 내지 제 5 스위칭소자들은 차단 상태이기 때문에, 상승 검출단자의 전압은 제 1 스위칭소자의 기생용량에 의해 고전압측의 인가라인상의 전원 전압이 상승하는 만큼 증가한다. 그후, 전원 전압이 제 3 스위칭소자의 스위칭 온 레벨에 도달하면, 제 3 스위칭소자가 도통 상태로 변화되고, 예컨대 이때 제 4 스위칭소자가 도통 상태로 되면, 스위칭 제어단자의 전압은 전원 전압의 상승에 따라 서서히 상승한다. 스위칭 제어단자의 전압이 제 2 스위칭소자의 스위칭 온 레벨에 도달할때까지는, 상승 검출단자의 전압은 상승을 계속하기 때문에, 상승 검출단자의 상태를 제 2 스위칭소자가 도통 상태로 되기 직전의 하이 레벨로 유지할 수 있다.

스위칭 제어단자의 전압이 제 2 스위칭소자의 스위칭 온 레벨에 도달하여 제 2 스위칭소자가 도통 상태로 되면, 상승 검출단자는 제 2 스위칭소자를 통해 전원 전압의 저전압측의 인가라인에 접속되기 때문에, 상승 검출단자의 전압은 서서히 감소되기 시작한다. 전원 전압이 소정치를 넘어서 더욱 상승하면, 상승 검출단자의 전압은 더욱 감소되기 때문에, 이 때의 상승 검출단자의 상태를 로우 레벨로 정의할 수 있다. 또한, 상승 검출단자의 전압이 로우 레벨로 변화된 사실을 이용하여 리세트신호를 생성함으로써, 제 5 스위칭소자가 도통 상태로 된다. 그후, 스위칭 제어단자가 전원 전압의 고전압측의 인가라인에 접속되어 하이 레벨을 유지한다, 즉 상승 검출단자가 로우 레벨을 유지한다.

또한, 상승 검출단자의 전압이 로우 레벨로 변화하면, 제 1 스위칭소자는 차단 상태로 되고, 리세트신호 생성시에는 전류 차단회로로서 작용하는 제 4 스위칭소자가 차단 상태로 된다. 따라서, 전원 전압의 고전압측의 인가라인으로부터 전원전압의 저전압측의 인가라인으로 흐르는 전류가 없게 된다.

이와같이, 저항 값을 작게 설정함에 의해, 전원 전압의 상승이 느린 경우 또는 빠른 경우에도, 전원 전압이 소정치를 넘을 때에 지체하지 않고 전압 레벨이 변화하는 상승 검출단자를 실현할 수 있다. 따라서, 상승 검출단자에서의 검출결과에 따라 리세트신호의 상승을 제어할 수 있다. 또한, 리세트신호의 생성시에 전원 전압의 고전압측의 인가라인으로부터 전원 전압의 저전압측의 인가라인으로 흐르는 전류가 없게 되기 때문에, 저항 값을 작게 설정하더라도 스탠바이 소비전류를 감소시킬 수 있다.

이상 본 발명이 설명되었지만, 여러 가지 방식으로 변경될 수 있다. 그러한 변경은 본 발명의 정신과 범위를 벗어난 것으로 간주되지 않으며, 당업자들이라면 상기한 모든 변경이 첨부된 특허청구의 범위내에 포괄됨을 이해할 수 있을 것이다.

Claims (12)

1. 전원 전압이 소정의 임계치를 유지하는 정상 기간에 리세트신호를 생성하는 집적회로로서 :

   상기 전원 전압이 상기 임계치에 도달했는가 또는 아닌가를 검출하며 각각 동작속도 및 소비전력이 서로 다른 제 1 및 제 2 전원전압 검출회로; 및

   상기 제 1 및 제 2 전원전압 검출회로의 검출결과에 따라 상기 리세트신호를 생성하는 리세트신호 생성회로를 포함하고,

   상기 제 1 및 제 2 전원전압 검출회로중 동작속도가 빠른 제 2 전원전압 검출회로에는 상기 제 1 및 제 2 전원전압 검출회로중 소비전력이 작은 제 1 전원전압 검출회로에 의해 상기 전원 전압이 상기 임계치에 도달했음을 검출한 경우 상기 제 2 전원전압 검출회로에 흐르는 전류를 차단하는 차단회로가 제공되는 집적회로.
2. 제 1 항에 있어서,

   상기 제 1 및 제 2 전원전압 검출회로에는 상기 전원 전압이 공급되는 제 1 전원라인에서 상기 전원 전압보다 낮은 소정 전위로 유지되는 제 2 전원라인까지의 DC 경로상에 제공되는 저항, 및 제 1 노드로서 작용하는 상기 저항의 일단의 전위에 따라 상기 전원 전압이 상기 임계치에 도달했는지를 검출하는 검출회로가 각각 제공되고;

   상기 제 2 전원전압 검출회로에 제공된 저항의 저항치는 상기 제 1 전원전압검출회로에 제공된 저항의 저항치보다 작게 설정되어 있으며;

   상기 차단회로는 상기 제 2 전원전압 검출회로의 DC 경로상에 제공된 스위치인 집적회로.
3. 제 1 항에 있어서,

   상기 제 2 전원전압 검출회로는 상기 전류가 차단되어 있는 동안에도, 출력을 전류 차단 시점의 레벨로 유지하며;

   상기 리세트신호 생성회로는 상기 제 1 및 제 2 전원전압 검출회로 모두가 상기 전원 전압이 상기 임계치에 도달했음을 검출한 경우, 상기 정상 기간을 나타내는 제 1 레벨의 상기 리세트신호를 유지하는 논리회로를 포함하는 집적회로.
4. 제 1 항에 있어서,

   상기 차단회로는 상기 리세트신호가 정상기간을 나타내고 있는 경우에 상기 전류를 차단하는 집적회로.
5. 제 2 항에 있어서,

   상기 제 2 전원전압 검출회로의 검출회로는 상기 제 1 노드의 전위가 하이 레벨로부터 로우 레벨로 변화할때 상기 전원 전압이 상기 임계치에 도달됨을 검출하고,

   상기 제 2 전원전압 검출회로가 : 상기 제 1 노드로 작용하는 상기저항의 저전위측 단부와 상기 제 2 전원라인 사이에 제공되며, 제어단자에 상기 전원 전압이 인가되어 소정 스위칭 온 레벨에 도달하면 도통시키는 제 1 스위칭소자;

   상기 저항의 저전위측 단부와 상기 제 1 전원라인 사이에 제공된 커패시터; 및

   상기 저항의 고전위측 단부와 상기 제 1 전원라인 사이에 제공된 제 2 스위칭소자를 더 포함하는 집적회로.
6. 제 5 항에 있어서,

   상기 리세트신호 생성회로는 상기 제 1 및 제 2 전원전압 검출회로 모두가 상기 전원 전압이 상기 임계치에 도달했음을 검출한 경우, 상기 정상 기간을 나타내는 제 1 레벨의 상기 리세트신호를 유지하는 논리회로를 포함하는 집적회로.
7. 제 2 항에 있어서,

   상기 제 2 전원전압 검출회로의 검출회로에는 제 2 노드의 전위가 하이 레벨로부터 로우 레벨로 변화할때 상기 전원 전압이 상기 임계치에 도달했음을 검출하는 검출부;

   일단이 상기 제 1 전원라인에 접속된 직렬 저항;

   상기 직렬 저항의 타단과 상기 제 2 노드 사이에 제공되며, 상기 제 2 노드의 전위가 소정의 스위칭 온 레벨에 도달하면 도통되는 제 1 스위칭소자; 및

   상기 제 2 노드와 상기 제 2 전원라인 사이에 제공되고, 상기 제 1 노드의전위가 소정의 스위칭 온 레벨에 도달하면 도통되는 제 2 스위칭소자가 제공되며,

   상기 제 2 전원전압 검출회로가 :

   상기 제 1 노드로서 작용하는 상기 저항의 고전위측 단부와 상기 제 1 전원라인 사이에 제공되며, 제어단자에서 상기 제 1 노드에 접속되고, 상기 전원 전압이 소정의 스위칭 온 레벨에 도달하면 도통되는 제 3 스위칭소자;

   상기 저항의 저전위측 단부와 상기 제 2 전원라인 사이에 스위치로서 제공되며 상기 리세트신호가 생성되는 동안에 도통되는 제 4 스위칭소자;

   상기 제 1 노드와 상기 제 1 전원라인 사이에 제공되며, 상기 리세트신호가 생성되는 동안에 차단되는 제 5 스위칭소자; 및

   상기 제 1 노드와 상기 제 2 전원라인 사이에 제공되는 커패시터를 더 포함하는 집적회로.
8. 제 7 항에 있어서,

   상기 리세트신호 생성회로는 상기 제 1 및 제 2 전원전압 검출회로 모두가 상기 전원 전압이 상기 임계치에 도달했음을 검출한 경우, 상기 정상기간을 나타내는 제 1 레벨로 상기 리세트신호를 유지하는 논리회로를 포함하는 집적회로.
9. 전원 전압이 투입된후 소정 기간 동안 고전위 레벨로 유지되는 리세트신호의 펄스를 생성하는 집적회로로서,

   상기 전원 전압의 하강을 검출하는 제 1 전원전압 검출회로;

   상기 전원 전압의 상승을 검출하는 제 2 전원전압 검출회로; 및

   상기 제 1 전원전압 검출회로의 검출 결과와 상기 제 2 전원전압 검출회로의 검출 결과에 따라 상승 타이밍 및 하강 타이밍이 제어되는 리세트신호를 생성하는 리세트신호 생성회로를 포함하고,

   상기 제 2 전원전압 검출회로에는 상기 리세트신호 생성회로가 상기 리세트신호를 생성하는 동안에 상기 제 2 전원전압 검출회로에 흐르는 전류를 차단하는 전류 차단회로가 제공되는 집적회로.
10. 제 9 항에 있어서,

    상기 제 2 전원전압 검출회로에는 상기 전원 전압이 상승 기간중에 소정치를 넘는 경우 그의 전압 레벨의 변화를 검출하여 전원 전압의 상승을 검출하는 상승 검출단자가 제공되는 집적회로.
11. 제 10 항에 있어서,

    상기 상승 검출단자는, 일단이 상기 전원 전압의 고전압측의 인가라인에 접속된 커패시터의 타단과, 일단이 상기 전원 전압의 저전압측의 인가라인에 접속됨과 동시에 상기 전원 전압이 스위칭 온 레벨에 도달할때까지는 차단 상태로 되고 스위칭 온 레벨에 도달하면 도통 상태로 되는 제 1 스위칭소자의 타단의 접속점이고,

    일단이 상기 전원 전압의 고전압측의 인가라인에 접속됨과 동시에, 상기 리세트신호의 비생성시에 차단 상태로부터 도통 상태로 절환되고, 상기 리세트신호의 생성시에 상기 전류 차단회로로서 도통 상태로부터 차단 상태로 절환되는 제 2 스위칭소자의 타단이 저항을 통해 상기 상승 검출단자에 접속되는 집적회로.
12. 제 10 항에 있어서,

    상기 상승 검출단자는, 일단이 저항을 통해 상기 전원 전압의 고전압측의 인가라인에 접속됨과 동시에 전원 전압이 스위칭 온 레벨에 도달할때까지는 차단 상태로 되고 스위칭 온 레벨에 도달하면 도통 상태로 되는 제 1 스위칭소자의 타단과, 일단이 상기 전원 전압의 저전압측의 인가라인에 접속됨과 동시에 스위칭 제어단자의 전압이 스위칭 온 레벨에 도달할때까지는 차단 상태로 되고 스위칭 온 레벨에 도달하면 도통 상태로 되는 제 2 스위칭소자의 타단의 접속점이고;

    상기 제 1 스위칭소자의 스위칭 온 레벨은 상기 상승 검출단자의 전압에 의해 결정되며;

    상기 제 1 스위칭소자는 그의 2개의 단부들 사이에 기생용량을 포함하며;

    상기 스위칭 제어단자는 일단이 상기 전원 전압의 저전압측의 인가라인에 접속된 커패시터의 타단과, 일단이 상기 전원 전압의 고전압측의 인가라인에 접속됨과 동시에 상기 전원 전압이 스위칭 온 레벨에 도달할때까지는 차단 상태로 되고 스위칭 온 레벨에 도달하면 도통 상태로 되는 제 3 스위칭소자의 타단의 접속점이고,

    일단이 상기 전원 전압의 저전압측의 인가라인에 접속됨과 동시에 상기 리세트신호의 비생성시에 차단 상태로부터 도통 상태로 절환되고 상기 리세트신호의 생성시에 상기 전류 차단회로로서 도통 상태로부터 차단 상태로 절환되는 제 4 스위칭소자의 타단이 저항을 통해 상기 스위칭 제어단자에 접속되고,

    일단이 상기 전원 전압의 고전압측의 인가라인에 접속됨과 동시에 상기 리세트신호의 비생성시에 도통 상태로부터 차단 상태로 절환되고 상기 리세트신호의 생성시에 차단 상태로부터 도통 상태로 절환되는 제 5 스위칭소자의 타단이 상기 스위칭 제어단자에 접속되는 집적회로.