WO2024134719A1 - パワーオンリセット回路 - Google Patents

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WO2024134719A1
WO2024134719A1 PCT/JP2022/046664 JP2022046664W WO2024134719A1 WO 2024134719 A1 WO2024134719 A1 WO 2024134719A1 JP 2022046664 W JP2022046664 W JP 2022046664W WO 2024134719 A1 WO2024134719 A1 WO 2024134719A1
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WO
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voltage
node
power supply
circuit
rate detection
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PCT/JP2022/046664
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English (en)
French (fr)
Inventor
友和 小島
Original Assignee
三菱電機株式会社
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  • This disclosure relates to a power-on reset circuit.
  • Patent Document 1 Japanese Patent Laid-Open Publication No. 2019-186943
  • Patent Document 1 describes a power-on reset circuit with low current consumption.
  • a voltage detector 115 detects that the power supply voltage has risen above a threshold voltage level (VPOR_R) when the power supply voltage is started, and the output signal of the voltage detector 115 is held by a POR latch 120 to generate a POR signal. Then, after the power supply voltage has risen, the voltage detector 115 is turned off to suppress power consumption.
  • VPOR_R threshold voltage level
  • Patent Document 1 describes that, as shown in Figures 2A and 2B, adjustable resistors (R1, R2) are arranged in a voltage divider circuit for the power supply voltage (V_BUS), and that the threshold voltage level (VPOR_R) of the power-on reset circuit is determined by changing the resistance value of the adjustable resistor.
  • V_BUS power supply voltage
  • VOR_R threshold voltage level
  • the present disclosure has been made to solve these problems, and the purpose of the present disclosure is to provide a power-on reset circuit that reduces power consumption and can operate properly even if the rate of voltage change at power-on of the power supply voltage changes.
  • the power-on reset circuit includes a power supply wiring that receives a supply voltage, a reference voltage wiring that transmits a reference voltage, a voltage divider circuit, a voltage rate detection circuit, and a voltage evaluation circuit.
  • the voltage divider circuit is connected between the power supply wiring and the reference voltage, and outputs a divided voltage of the power supply voltage on the power supply wiring to a first node.
  • the voltage rate detection circuit detects the voltage change rate of the power supply voltage when the power supply voltage is started up.
  • the voltage evaluation circuit generates an output signal that indicates a comparison result between the voltage of the first node and a predetermined voltage.
  • the voltage divider circuit is configured to variably set the impedance between the power supply wiring and the reference voltage while maintaining a constant division ratio of the divided voltage to the power supply voltage according to the voltage change rate detected by the voltage rate detection circuit. This impedance is set to be lower as the voltage change rate increases.
  • the present disclosure by appropriately changing the impedance of the voltage divider circuit in accordance with the rate of voltage change at the time of power-on of the power supply voltage, it is possible to provide a power-on reset circuit that can reduce power consumption and operate appropriately even if the rate of voltage change at the time of power-on of the power supply voltage changes.
  • FIG. 1 is a circuit diagram illustrating a configuration of a power-on reset circuit according to a comparative example.
  • 1 is a conceptual operational waveform diagram of a power-on reset circuit when a power supply voltage is started up;
  • 1 is a block diagram illustrating a configuration of a power-on reset circuit according to a first embodiment.
  • FIG. 4 is a circuit diagram illustrating a configuration example of a voltage divider circuit in FIG. 3 .
  • 4 is a circuit diagram illustrating a configuration example of a voltage determination circuit in FIG. 3.
  • 1 is an equivalent circuit diagram of a power-on reset circuit according to a first embodiment;
  • FIG. 11 is a circuit diagram illustrating a configuration example of a voltage rate detection circuit according to a second embodiment.
  • FIG. 8 is a conceptual waveform diagram illustrating the operation of the voltage rate detection circuit shown in FIG. 7.
  • 8 is a table illustrating the operation of the voltage rate detection circuit shown in FIG. 7 .
  • FIG. 11 is a circuit diagram illustrating a configuration example of a voltage determination circuit according to a third embodiment.
  • FIG. 11 is a circuit diagram illustrating a configuration example of a voltage rate detection circuit according to a third embodiment.
  • 4 is a conceptual operational waveform diagram at the time of starting up the power supply voltage of the power-on reset circuit according to the first embodiment;
  • Embodiment 1 Before describing the power-on reset circuit according to the first embodiment, a comparative example will be described.
  • FIG. 1 is a circuit diagram illustrating a configuration of a power-on reset circuit 5# according to a comparative example.
  • the power-on reset circuit 5# includes a voltage divider circuit 10# and a voltage determination circuit 20#.
  • the voltage divider circuit 10# has resistive elements RH and RL connected in series between a power supply line PL that receives the power supply voltage AVDD and a reference voltage line NL that transmits a reference voltage VSS.
  • the reference voltage VSS is typically ground (ground voltage)
  • the reference voltage VSS will be referred to as the ground voltage VSS
  • the reference voltage line NL will also be referred to as the ground line NL.
  • the resistor element RH is connected between the power supply line PL and the node N1, and the resistor element RL is connected between the node N1 and the ground line NL. Therefore, a divided voltage Vdiv of the power supply voltage AVDD by the resistor elements RH and RL is generated at the node N1.
  • Voltage evaluation circuit 20# has a transistor 21, a current supply circuit 22, and a signal generation circuit 25 configured with an inverter.
  • Transistor 21 is an N-type field effect transistor, connected between node N2 and ground wiring NL, and has a gate (control electrode) connected to node N1.
  • Current supply circuit 22 has a resistive element RD connected between power supply wiring PL and node N2.
  • Signal generation circuit 25 outputs an output signal VPOR having a logic level according to the voltage Vdet of node N2.
  • the output signal VPOR corresponds to a so-called power-on reset signal (POR signal).
  • the output signal VPOR when the voltage Vdet drops to the ground voltage VSS in response to the transistor 21 being turned on, the output signal VPOR is set to a logical high level (hereinafter referred to as the "H level").
  • the output signal VPOR is set to a logical low level (hereinafter referred to as the "L level") in response to the node N2 being pulled up to the power supply voltage AVDD.
  • Vt1 of the transistor 21 when Vdiv ⁇ Vt1, the transistor 21 is off, and when Vdiv>Vt1, the transistor 21 is on.
  • the output signal VPOR is at L level (ground voltage VSS) while Vdiv ⁇ Vt1, and is at H level (power supply voltage AVDD) while Vdiv>Vt1.
  • Vt1/Kv the determination voltage Vpr equivalent to (Vt1/Kv).
  • Figure 2 shows a conceptual waveform diagram of the power-on reset circuit when the power supply voltage is turned on.
  • FIG. 2 shows waveforms 101 to 103 of the power supply voltage AVDD at startup.
  • Waveforms 101 to 103 differ in the voltage change rate (dAVDD/dt) at startup.
  • dAVDD/dt the voltage change rate
  • waveform 101 the power supply voltage AVDD reaches the judgment voltage Vpr at time t1.
  • waveform 102 the power supply voltage AVDD reaches the judgment voltage Vpr at time t2, which is later than time t1.
  • waveform 103 the power supply voltage AVDD reaches the judgment voltage Vpr at time t3, which is later than time t2.
  • the divided voltage Vdiv reaches the threshold voltage Vt1 of the transistor 21 at the timing when the power supply voltage AVDD reaches the determination voltage Vpr. Therefore, ideally, as shown by the solid lines in FIG. 2, the transistor 21 turns on at each of times t1 to t3, causing the output signal VPOR to change from the L level (ground voltage VSS) to the H level (power supply voltage AVDD).
  • the voltage error ⁇ Ver between the power supply voltage AVDD and the judgment voltage Vpr when the output signal VPOR actually changes to the H level changes depending on the voltage change rate. Specifically, the greater the voltage change rate, the greater the voltage error ⁇ Ver.
  • the delay time from times t1-t3 to times t1x-t3x is mainly determined by the RC time constant according to the product of the R component of voltage divider circuit 10# and the parasitic capacitance Cp. Therefore, if the resistance value (RH+RL) of voltage divider circuit 10# is reduced, the charging current of parasitic capacitance Cp increases, and the delay time due to the RC time constant can be shortened. In other words, the power-on reset circuit 5# can be increased.
  • the output signal VPOR POR signal
  • the output signal VPOR POR signal
  • the resistance value (RH+RL) is reduced in the voltage divider circuit 10#, the operating speed increases but the power consumption increases, and when the resistance value (RH+RL) is increased, the power consumption decreases but the operating speed decreases.
  • the speed at which voltage Vdet at node N2 changes to ground voltage VSS is affected by the magnitude of the current supplied by current supply circuit 22.
  • the lower the resistance value RD the larger the supply current becomes, and the faster voltage Vdet can be changed to ground voltage VSS.
  • the timing at which output signal VPOR changes to H level can be advanced, shortening the delay time from time t1-t3 to time t1x-t3x. In other words, the power-on reset circuit 5# can be increased.
  • transistor 21 is maintained in the ON state while output signal VPOR is at H level. Therefore, due to resistive element RD and transistor 21 (ON state), a steady current is generated between power supply line PL and ground line NL in voltage evaluation circuit 20# as well. As a result, in power-on reset circuit 5# of FIG. 1, lowering resistance value RD in voltage evaluation circuit 20# also increases operating speed but power consumption, and increasing resistance value RD reduces power consumption but reduces operating speed.
  • FIG. 3 is a block diagram illustrating the configuration of the power-on reset circuit 5 according to the present embodiment.
  • the power-on reset circuit 5 includes a voltage divider circuit 10, a voltage evaluation circuit 20, and a voltage rate detection circuit 30, which are connected between the power supply line PL and the ground line NL.
  • the voltage divider circuit 10 outputs a divided voltage Vdiv of the power supply voltage AVDD on the power supply line PL to a node N1.
  • the voltage evaluation circuit 20 generates an output signal VPOR that indicates the result of comparing the voltage of the node N1 with a predetermined threshold voltage (e.g., the threshold voltage Vt1 of the transistor 21). In other words, the node N1 corresponds to the "first node.”
  • the voltage rate detection circuit 30 detects the voltage change rate (i.e., dAVdd/dt) of the power supply wiring PL when the power supply voltage AVDD is started, for example, using a differential circuit with a capacitor.
  • the voltage rate detection circuit 30 judges the voltage change rate VRT [V/s] in a predetermined N-stage (N: an integer of 2 or more) and sets one of the selection signals SEL(0) to SEL(N-1) to the H level depending on the judgment result.
  • a preferred configuration example of the voltage rate detection circuit 30 will be described in detail in the second embodiment.
  • FIG. 4 shows a circuit diagram for explaining an example of the configuration of the voltage divider circuit 10 in FIG. 4, the voltage dividing circuit 10 includes N voltage dividing resistors connected in parallel between a power supply line PL and a ground line NL, and a selection circuit 15.
  • the N voltage dividing resistors each have resistive elements RH(0) to RH(N-1) connected between the power supply line PL and node N1, and resistive elements RL(0) to RL(N-1) connected between node N1 and ground line NL.
  • resistive elements RH(0) and RL(0) constituting the voltage dividing resistor on the lowest bit side, RH(N-1) and RL(N-1) constituting the voltage dividing resistor on the highest bit side, and RH(M) and RL(M) constituting the voltage dividing resistor on the intermediate bit side are shown (0 ⁇ M ⁇ (N-1)).
  • the voltage dividing ratio Kv i.e., the ratio of the resistance values of the resistive elements RH(0) through RH(N-1) to those of the resistive elements RL(0) through RL(N-1), is equal.
  • the sum of the resistance values of each of the resistive elements RH(0) to RH(N-1) and each of the resistive elements RL(0) to RL(N-1) - that is, the impedance between the power supply wiring PL and the ground wiring NL - differs among the N voltage dividing resistors. Specifically, RH(0) + RL(0) > ... > RH(M) + RL(M) > ... > RH(N-1) + RL(N-1).
  • the selection circuit 15 has switch elements SWH(0) to SWH(N-1) and switch elements SWL(0) to SWL(N-1).
  • the switch elements SWH(0) to SWH(N-1) are connected in series with the resistance elements RH(0) to RH(N-1), respectively, between the power supply wiring PL and the node N1.
  • the switch elements SWL(0) to SWL(N-1) are connected in series with the resistance elements RL(0) to RL(N-1), respectively, between the ground wiring NL and the node N1.
  • Switch elements SWH(0) to SWH(N-1) and switch elements SWL(0) to SWL(N-1) are turned on and off in response to selection signals SEL(0) to SEL(N-1). Specifically, each of switch elements SWH(0) to SWH(N-1) and SWL(0) to SWL(N-1) is turned on when the corresponding selection signal SEL is at H level, and turned off when the corresponding selection signal SEL is at L level.
  • the switch elements SWH(0) and SWL(0) are turned on.
  • the other selection signals SEL(1) to SEL(N-1) are at the L level, so the other switch elements SWH(1) to SWH(N-1) and SWL(1) to SWL(N-1) are turned off.
  • the voltage rate detection circuit 30 sets one of the N selection signals SEL to H level and the remaining (N-1) to L level in accordance with the voltage change rate of the power supply voltage AVDD. This turns on the switch element SWH and the switch element SWL to which the selection signal SEL set to H level has been input.
  • one of the N voltage divider resistors is selected according to the voltage rate detected by the voltage rate detection circuit 30, and is connected between the power supply line PL and the ground line NL.
  • the corresponding switch elements SWH, SWL are turned off, so no current is generated between the power supply line PL and the ground line NL.
  • the switch elements SWH(0) to SWH(N-1) and SWL(0) to SWL(N-1) are all in the off state.
  • the selection signal SEL(M) is set to H level by the voltage rate detection circuit 30, so that the switch elements SWH(M) and SWL(M) are turned on, and the voltage dividing resistors formed by the resistance elements RH(M) and RL(M) are selectively connected between the power supply wiring PL and the ground wiring NL.
  • each of the resistance elements RH(0) to RH(N-1) corresponds to an embodiment of a "second resistance element”
  • each of the resistance elements RL(0) to RL(N-1) corresponds to an embodiment of a "third resistance element.”
  • node N1 corresponds to an embodiment of the "first node” as described above.
  • FIG. 5 shows a circuit diagram for explaining an example of the configuration of the voltage determination circuit 20 in FIG. 5, voltage evaluation circuit 20 differs from voltage evaluation circuit 20# shown in FIG 1 in that it has a current control circuit 27 instead of current supply circuit 22.
  • Current control circuit 27 has resistance elements RD(0) to RD(N-1) and switch elements SWD(0) to SWD(N-1) connected in parallel between power supply wiring PL and node N2. Switch elements SWD(0) to SWD(N-1) are connected in series with resistance elements RD(0) to RD(N-1), respectively, between power supply wiring PL and node N2.
  • the switch elements SWD(0) to SWD(N-1) are turned on and off in response to the selection signals SEL(0) to SEL(N-1). Specifically, each of the switch elements SWD(0) to SWD(N-1) is turned on when the corresponding selection signal SEL is at H level, and turned off when the corresponding selection signal SEL is at L level. Furthermore, until the voltage rate is detected by the voltage rate detection circuit 30, all of the switch elements SWD(0) to SWD(N-1) are in the off state.
  • the selection signal SEL(M) is set to H level by the voltage rate detection circuit 30, so that the switch element SWD(M) is turned on and the resistor element RD(M) is selectively connected between the power supply line PL and the node N2.
  • the resistance values of the resistor elements RD(0) to RD(N-1) are different, and specifically, the resistance values are set so that RD(0)>RD(1)>...RD(M)...>RD(N-1) are larger on the lower bit side.
  • the rest of the configuration of the voltage evaluation circuit 20 is the same as that of the voltage evaluation circuit 20# shown in FIG. 1.
  • the switch element SWD when the switch element SWD is turned on with the selection signal SEL set to H level, one of the N resistance elements RD(0) to RD(N-1) with different resistance values is selected according to the voltage rate detected by the voltage rate detection circuit 30, and is connected between the power supply line PL and node N2.
  • the supply current Idet from the current control circuit 27 to node N2 becomes larger. This makes it possible to increase the rate of change of the voltage at node N2 when the transistor 21 is turned on.
  • the current control circuit 27 can variably control the supply current Idet so that the supply current Idet increases as the voltage change rate increases.
  • the resistance elements RD(0) to RD(N-1) correspond to one embodiment of "plurality of first resistance elements”
  • the node N2 corresponds to one embodiment of the "second node.”
  • the switch elements SWD(0) to SWD(N-1) correspond to one embodiment of “plurality of switch elements”
  • the transistor 21 corresponds to one embodiment of the "first transistor.”
  • FIG. 6 is an equivalent circuit diagram of the power-on reset circuit 5 according to the first embodiment.
  • the selection signal SEL(M) is set to the H level in accordance with the voltage change rate detected by the voltage rate detection circuit 30.
  • a voltage dividing resistor constituted by the resistance elements RH(M) and RL(M) is connected between the power supply wiring PL and the ground wiring NL.
  • the voltage division ratio Kv is constant, while the voltage division resistors (RH and RL) are selected so that the impedance (resistance value) between the power supply wiring PL and the ground wiring NL is higher the larger the voltage change rate is, and conversely, is lower the smaller the voltage change rate is.
  • the impedance between the power supply wiring PL and the ground wiring NL by the voltage divider circuit 10 can be reduced. This reduces the delay time until the transistor 21 turns on when the power supply voltage AVDD reaches the determination voltage Vpr (Vdiv>Vt1), thereby increasing the operating speed.
  • the impedance between the power supply wiring PL and the ground wiring NL by the voltage divider circuit 10 can be increased to suppress the current steadily generated between the power supply wiring PL and the ground wiring NL, thereby reducing power consumption.
  • a resistive element RD(M) is connected between the power supply line PL and node N2, and a supply current Idet according to the resistance value RD(M) is provided to node N2. Therefore, in the voltage evaluation circuit 20, the resistive element RD is selected according to the voltage change rate detected by the voltage rate detection circuit 30 so that the greater the voltage change rate, the greater the supply current Idet, and conversely, the smaller the voltage change rate, the smaller the supply current Idet.
  • the supply current Idet by the current control circuit 27 is increased, thereby shortening the time required for the output signal VPOR to change from L level to H level when the transistor 21 is turned on, and thus the operating speed can be further increased.
  • the supply current Idet by the current control circuit 27 is decreased, thereby suppressing the current steadily generated between the power supply wiring PL and the ground wiring NL during the ON period of the transistor 21, thereby achieving low power consumption.
  • FIG. 12 shows a conceptual operational waveform diagram of the power-on reset circuit according to embodiment 1 at the time of starting up the power supply voltage, which is compared with FIG. 2.
  • the waveforms 101 to 103 at the time of starting up the power supply voltage AVDD are the same as those in FIG. 2.
  • the timing at which the output signal VPOR changes from an L level to an H level for each of the waveforms 101 to 103 is between times t1y and t3y, which is later than times t1 and t3, depending on the time required for the voltage rate detection circuit 30 to detect the voltage rate and the charging time of the node N1 (parasitic capacitance Cp).
  • the impedance of the voltage divider circuit 10 is mainly changed according to the voltage change rate, and the supply current Idet by the current control circuit 27 is also changed, so that the time delay (e.g., time t1 to t1y) when the voltage change rate is large is shorter than in the comparative example of FIG. 2.
  • the POR signal can be generated at an appropriate timing without increasing power consumption. Furthermore, since a transistor connected in series with a voltage dividing resistor as in Patent Document 1 and a latch circuit at a subsequent stage are not arranged, the POR signal can be generated at high speed. Furthermore, as shown in FIG. 12, even if the voltage change rate differs, the level of the power supply voltage AVDD when the output signal VPOR actually changes to the H level is the same, so that the operation at the time of startup of a semiconductor device equipped with the power-on reset circuit can be stabilized.
  • Embodiment 2 In the second embodiment, a preferred configuration example of a voltage rate detection circuit will be described.
  • FIG. 7 is a circuit diagram illustrating an example of the configuration of a voltage rate detection circuit according to the second embodiment.
  • the voltage rate detection circuit 30 includes N rate detection units RDUT(0) to RDUT(N-1) and a control logic 35.
  • the rate detection units RDUT(0) to RDUT(N-1) output rate detection signals SRDET(0) to SRDET(N-1), respectively, based on the voltage change rate of the power supply voltage AVDD.
  • the control logic 35 generates the selection signals SEL(0) to SEL(N-1) in FIG. 1 according to the rate detection signals SRDET(0) to SRDET(N-1).
  • rate detection units RDUT(0), RDUT(M), and RDUT(N-1) are shown as examples, but the circuit configurations of each are the same, and only some of the circuit constants are different, as described below. Below, the configuration of the Mth rate detection unit RDUT(M) is explained as a representative example.
  • the rate detection unit RDUT(M) includes a detection capacitor CDET(M), a charging capacitor CREF(M), transistors MND1(M) and MND2(M), a current supply circuit 36(M), and an inverter INVD(M).
  • the detection capacitor CDET(M) is connected between the power supply line PL and node N3(M), and the transistor MND1(M) is connected between node N3(M) and the ground line NL.
  • the transistor MND2(M) is connected between node N4(M) and the ground line NL.
  • the gates of the transistors MND1(M) and MND2(M) are connected to the node N3(M), and the charging capacitor CREF(M) is connected between the node N3(M) and the ground line NL.
  • the transistor MND1(M) is diode-connected.
  • the charging capacitor CREF(M) includes at least the gate capacitance (parasitic capacitance) of the transistor MND2(M), and may further include a parallel plate capacitor, a MOS (Metal Oxide Semiconductor) capacitor, etc., which may be additionally connected.
  • the capacitance values of each capacitor will be denoted by the same symbol.
  • the current supply circuit 36(M) is connected between the power supply wiring PL and node N4(M) and supplies a current to node N4(M).
  • the current supply circuit 36(M) has a resistive element RDET(M) connected between the power supply wiring PL and node N4(M). That is, the supply current Ird(M) by the current supply circuit 36(M) is adjusted by the resistance value of the resistive element RDET(M), and the lower the RDET(M), the larger the supply current Ird(M).
  • Inverter INVD(M) outputs a rate detection signal SRDET(M) having a logic level according to the voltage of node N4(M).
  • the voltage of node N4(M) is the power supply voltage AVDD while transistor MND2(M) is off, and changes to ground voltage VSS at a speed according to the supply current Ird(M) according to the on-state of transistor MND2(M). Therefore, while the rate detection signal SRDET(M) is at L level (ground voltage VSS) when transistor MND2(M) is off, it changes from L level to H level according to the on-state of transistor MND2(M).
  • Ic(M) CDET(M) ⁇ VRT...(2)
  • the charging capacitor CREF(M) of the node N3(M) is charged by the detection current Ic(M) generated in response to the change in the power supply voltage AVDD.
  • the rate detection signal SRDET(M) changes from the L level to the H level.
  • a detection signal SRDET(M) is generated.
  • the capacitance ratios Kc of the detection capacitors CDET(0) to CDET(N-1) to the charging capacitors CREF(0) to CREF(N-1) are different between the rate detection units RDUT(0) to RDUT(N-1).
  • the rate detection units RDUT on the lower bit side are designed to have a larger capacitance ratio Kc.
  • the element constants other than the capacitance ratio Kc are set in common between the rate detection units RDUT(0) to RDUT(N-1).
  • the threshold voltage Vt2 is also common between the transistors MND2(0) to MND2(N-1).
  • the capacitance values of the charging capacitors CREF(0) to CREF(N-1) are common between the rate detection units RDUT(0) to RDUT(N-1), while the capacitance values of the detection capacitors CDET(0) to CDET(N-1) are designed to be gradually larger for the rate detection units RDUT on the lower bit side. That is, CDET(0)>...>CDET(M)>...>CDET(N-1).
  • the capacitance values of the detection capacitors CDET(0) to CDET(N-1) can be gradually set so that the capacitance value decreases by a factor of (1/2) in accordance with a factorial ratio of 2.
  • the transistor MND2 of each rate detection unit RDUT corresponds to an embodiment of a "second transistor”
  • the node N3 corresponds to an embodiment of a "third node”
  • the node N4 corresponds to an embodiment of a "fourth node”.
  • the transistor MND2, the current supply circuit 36, and the inverter INVD can constitute an embodiment of a "rate determination circuit" for generating the rate detection signal SRDET.
  • FIG. 8 is a conceptual waveform diagram that explains the operation of the voltage rate detection circuit.
  • the vertical axis of FIG. 8 shows the voltage VN3 at node N3.
  • the detection currents Ic(0) to Ic(N-1) generated in each of the rate detection units RDUT(0) to RDUT(N-1) are proportional to the capacitance values of the detection capacitors CDET(0) to CDET(N-1).
  • the capacitance value (or capacitance ratio Kc) of the detection capacitor CDET is set so that when the power supply voltage AVDD of the minimum rate value is applied to the rate detection unit RDUT(0) in which the capacitance value (i.e., capacitance ratio Kc) of the detection capacitor CDET is maximum, the voltage of the node N3 rises to the threshold voltage Vt2 in a predetermined reference time.
  • the capacitance value (or capacitance ratio Kc) of the detection capacitor CDET is set so that when the power supply voltage AVDD of the maximum rate value is applied, the voltage of the node N3 rises to the threshold voltage Vt2 in the same reference time.
  • the capacitance value (or capacitance ratio Kc) of the detection capacitor CDET is set in stages so that the value becomes smaller toward the higher bit side in the range between the rate detection units RDUT(0) and RDUT(N-1).
  • the rate detection signals SRDET(0) to SRDET(N-1) from the rate detection units RDUT(0) to RDUT(N-1) are generated as shown in FIG. 9.
  • FIG. 9 shows a diagram illustrating the operation of the voltage rate detection circuit shown in FIG. 9, when the power supply voltage AVDD having the minimum rate value R1 is input to the rate detection units RDUT(0) to RDUT(N-1), at the time when the reference time has elapsed since the start of the power supply voltage AVDD was detected based on the voltage of the power supply wiring PL, the transistor MND2(0) is turned on only in the rate detection unit RDUT(0) having the largest capacitance value (i.e., capacitance ratio Kc) of the detection capacitor CDET. Meanwhile, in the other rate detection units RDUT(1) to RDUT(N-1), the transistors MND2(1) to MND2(N-1) remain off.
  • the rate detection signal SRDET(0) is at H level, while the rate detection signals SRDET(1) to SRDET(N-1) are at L level. That is, the rate detection signal SRDET is generated only in the rate detection unit RDUT(0).
  • the rate detection units RDUT(M+1) to RDUT(N-1) which are on the higher bit side and have a smaller capacitance value of the detection capacitor CDET (i.e., capacitance ratio Kc) than the rate detection unit RDUT(M), transistors MND2(M+1) to MND2(N-1) remain off.
  • the rate detection signals SRDET(0) to SRDET(M) are at H level, while the rate detection signals SRDET(M+1) to SRDET(N-1) are at L level. That is, the rate detection signal SRDET is generated in the (M+1) rate detection units RDUT(0) to RDUT(M).
  • the control logic 35 sets only one of the selection signals SEL(0) to SEL(N-1) to the H level and sets the remaining (N-1) signals to the L level according to the rate detection signals SRDET(0) to SRDET(N-1) generated as described above.
  • control logic 35 can be constructed so that only one bit of the selection signal SEL corresponding to the most significant bit of the rate detection signals SRDET(0) to SRDET(N-1) that is set to the H level is set to the H level. Also, when all of the rate detection signals SRDET(0) to SRDET(N-1) are at the L level, the selection signal SEL(0) is set to the H level.
  • the power-on reset circuit 5 can operate according to the equivalent circuit diagram shown in FIG. 6.
  • the voltage rate detection circuit 30 described in the second embodiment has a simple configuration and can quickly detect the voltage change rate in multiple stages (N stages) when the power supply voltage AVDD is started.
  • the resistance values of the resistor elements RD are set in the order RD(0)>...>RD(M)>...>RD(N-1), which allows for such settings of the supply currents Ird(0) to Ird(N-1).
  • each of the resistor elements RD(0) to RD(N-1) corresponds to an example of a "fourth resistor element.”
  • the threshold voltage Vt1 of the transistor 21 of the voltage determination circuit 20 and the threshold voltage Vt2 of the transistor MND2 of each rate detection unit RDUT it is preferable that the threshold voltage Vt1 (transistor 21) is set higher than the threshold voltage Vt2 (transistor MND2) (Vt1>Vt2). That is, it is preferable that the voltage of the node N1 when the transistor 21 is turned on is higher than the voltage of the node N3 when the transistor MND2 is turned on.
  • Embodiment 3 In the third embodiment, a modified example of the configuration of the voltage evaluation circuit and the voltage rate detection circuit exemplified in the first and second embodiments will be described.
  • FIG. 10 is a circuit diagram illustrating a configuration example of a voltage evaluation circuit according to the third embodiment.
  • a voltage evaluation circuit 20X according to the third embodiment differs from voltage evaluation circuit 20 shown in FIG. 5 in that it has a current control circuit 27X instead of current control circuit 27.
  • Current control circuit 27X differs from current control circuit 27 in that it has current source circuits CSD(0) to CSD(N-1) configured to include transistors instead of resistance elements RD(0) to RD(N-1).
  • the other configuration of current control circuit 27X is the same as that of current control circuit 27. That is, current control circuit 27X has current source circuits CSD(0) to CSD(N-1) connected in parallel between power supply wiring PL and node N2, and switch elements SWD(0) to SWD(N-1). Switch elements SWD(0) to SWD(N-1) are connected in series with each of current source circuits CSD(0) to CSD(N-1) between power supply wiring PL and node N2.
  • the output currents Id(0) to Id(N-1) of the current source circuits CSD(0) to CSD(N-1) are different, and specifically, they are set so that Id(0) ⁇ Id(1) ⁇ ... Id(M) ... ⁇ Id(N-1) so that the output current is larger on the higher-order bit side.
  • the switch elements SWD(0) to SWD(N-1) are turned on and off in the same manner as described in the first embodiment according to the selection signals SEL(0) to SEL(N-1). Therefore, the higher the voltage change rate detected by the voltage rate detection circuit 30, the larger the output current of the current source circuit CSD is connected between the power supply wiring PL and node N2 by the switch element SWD.
  • each of the current source circuits CSD(0) to CSD(N-1) corresponds to an example of a "first current source circuit.”
  • FIG. 11 is a circuit diagram illustrating an example of the configuration of a voltage rate detection circuit according to the third embodiment.
  • a voltage rate detection circuit 30X according to the third embodiment differs from the voltage rate detection circuit 30 shown in FIG. 7 in that rate detection units RDUT(0) to RDUT(N-1) have current supply circuits 36X(0) to 36X(N-1) instead of current supply circuits 36(0) to 36(N-1).
  • Current supply circuits 36X(0) to 36X(N-1) differ in that they have current source circuits CSDT(0) to CSDT(N-1) configured to include transistors (not shown) instead of resistive elements RD(0) to RD(N-1).
  • the rest of the configuration of voltage rate detection circuit 30X is the same as that of voltage rate detection circuit 30.
  • the supply currents Ird(0) to Ird(N-1) of the current supply circuits 36(0) to 36(N-1) are Ird(0) ⁇ ... ⁇ Ird(M) ⁇ ... ⁇ to Ird(N-1) so that the supply current Ird becomes larger as the rate detection unit RDUT becomes more significant.
  • the output currents of the current source circuits CSDT(0) to CSDT(N-1) are designed so that the output current becomes larger in the rate detection unit RDUT on the more significant bit side, thereby making it possible to realize such settings of the supply currents Ird(0) to Ird(N-1).
  • each of the current source circuits CSDT(0) to CSDT(N-1) corresponds to an example of a "second current source circuit".
  • the transistor MND2, the current supply circuit 36X, and the inverter INVD constitute one embodiment of a "rate determination circuit" for generating the rate detection signal SRDET.

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Abstract

分圧回路（１０）は、電源電圧（ＡＶＤＤ）の分圧電圧（Ｖｄｉｖ）を第１ノード（Ｎ１）に出力する。電圧レート検出回路（３０）は、電源電圧（ＡＶＤＤ）の起動時における電源電圧（ＡＶＤＤ）の電圧変化レートを検出する。電圧判定回路（２０）は、第１ノード（Ｎ１）の電圧と、予め定められたしきい値電圧との比較結果を示す出力信号（ＶＰＯＲ）を生成する。分圧回路（１０）は、電圧レート検出回路（３０）で検出された電圧変化レートに応じて、分圧比を一定に維持した上で、電源配線（ＰＬ）及び基準電圧配線（ＮＬ）の間のインピーダンスが可変に設定される様に構成される。分圧回路（１０）のインピーダンスは、電圧変化レートが大きいほど低くなる様に設定される。

Description

パワーオンリセット回路
　本開示は、パワーオンリセット回路に関する。
　半導体装置に対して電源電圧の供給が開始される際に、電源電圧が十分なレベルでない段階、具体的には、トランジスタをオンすることができない様な低電圧の段階で半導体装置が動作を開始すると、誤動作が発生する虞がある。
　このため、従来より、電源電圧が一定レベル以上であることを検知して、パワーオンリセット（ＰＯＲ：Power　On　Reset）信号を発生するパワーオンリセット回路が用いられている。半導体装置は、ＰＯＲ信号の生成後に動作を開始することで、誤動作を防止することができる。
　例えば、特開２０１９－１８６９４３号公報（特許文献１）には、低消費電流のパワーオンリセット回路が記載されている。特許文献１に記載のパワーオンリセット回路では、電源電圧の起動時に電源電圧が閾値電圧レベル（ＶＰＯＲ＿Ｒ）よりも上昇したことを電圧検出器１１５によって検出するとともに、当該電圧検出器１１５の出力信号をＰＯＲラッチ１２０で保持してＰＯＲ信号を生成する。そして、電源電圧の上昇後には、電圧検出器１１５をオフすることで、消費電力を抑制することができる。
　更に、特許文献１では、図２Ａ及び図２Ｂに示される様に、電源電圧（Ｖ＿ＢＵＳ）の分圧回路に可調整抵抗（Ｒ１，Ｒ２）が配置されており、可調整抵抗の抵抗値を変えることで、パワーオンリセット回路の閾値電圧レベル（ＶＰＯＲ＿Ｒ）が決定されることが記載されている。
特開２０１９－１８６９４３号公報
　近年、太陽光に代表される自然エネルギを電力に変換するエナジーハーベスティングの適用が拡大されているが、エナジーハーベスト電源を用いる場合には、環境（例えば、太陽電池への光度）の変化に応じて、電源電圧の起動毎に、電圧変化レート及び電圧が供給される期間長が種々変わることが想定される。従って、電源電圧の起動毎に電圧変化レート（上昇レート）が異なる場合にも、種々の電圧変化レートに対応して、ＰＯＲ信号を適切なタイミングで生成することが課題となる。
　特に、エナジーハーベスティングによって電源が得られた際に動作するワイヤレスセンサネットワークに代表される、比較的短期間の電源供給に対応してＰＯＲ信号を適切に生成して半導体装置を作動することが想定されるアプリケーションでは、電源電圧の変化レートが大きいときに、遅れなくＰＯＲ信号を適切なタイミングで生成することが求められる。
　しかしながら、特許文献１に記載のパワーオンリセット回路では、想定される電源電圧のスルーレートに従って、可調整抵抗（Ｒ１，Ｒ２）の抵抗値を適合することは可能であるが、電源電圧のスルーレートが電源電圧の起動毎に変わることは想定されていない。
　更に、特許文献１のパワーオンリセット回路では、低消費電力化の目的で、分圧回路を含む電圧検出器１１５をオフするために、分圧回路と直列に接続されたトランジスタ、及び、後段のラッチ１２０の配置が必要である。このため、電源電圧が大きいレートで立ち上がった際にＰＯＲ信号の生成が遅れることが懸念される。
　本開示は、このような問題点を解決するためになされたものであって、本開示の目的は、消費電力を抑制した上で、電源電圧の起動時における電圧変化レートが変わっても適切に動作可能なパワーオンリセット回路を提供することである。
　本開示のある局面によれば、パワーオンリセット回路は、電源電圧の供給を受ける電源配線と、基準電圧を伝達する基準電圧配線と、分圧回路と、電圧レート検出回路と、電圧判定回路とを備える。分圧回路は、電源配線及び基準電圧の間に接続されて、電源配線上の電源電圧の分圧電圧を第１ノードに出力する。電圧レート検出回路は、電源電圧の起動時における電源電圧の電圧変化レートを検出する。電圧判定回路は、第１ノードの電圧と、予め定められた電圧との比較結果を示す出力信号を生成する。分圧回路は、電圧レート検出回路で検出された電圧変化レートに応じて、電源電圧に対する分圧電圧の分圧比を一定に維持した上で電源配線及び基準電圧の間のインピーダンスが可変に設定される様に構成される。このインピーダンスは、電圧変化レートが大きいほど低くなる様に設定される。
　本開示によれば、電源電圧の起動時における電圧変化レートに応じて分圧回路のインピーダンスを適切に変化させることにより、消費電力を抑制した上で、電源電圧の起動時における電圧変化レートが変わっても適切に動作可能なパワーオンリセット回路を提供することができる。
比較例に係るパワーオンリセット回路の構成を説明する回路図である。 電源電圧の起動時におけるパワーオンリセット回路の概念的な動作波形図である。 実施の形態１に係るパワーオンリセット回路の構成を説明するブロック図である。 図３中の分圧回路の構成例を説明する回路図である。 図３中の電圧判定回路の構成例を説明する回路図である。 実施の形態１に係るパワーオンリセット回路の等価回路図である。 実施の形態２に係る電圧レート検出回路の構成例を説明する回路図である。 図７に示された電圧レート検出回路の動作を説明する概念的な波形図である。 図７に示された電圧レート検出回路の動作を説明する図表である。 実施の形態３に係る電圧判定回路の構成例を説明する回路図である。 実施の形態３に係る電圧レート検出回路の構成例を説明する回路図である。 実施の形態１に係るパワーオンリセット回路の電源電圧の起動時における概念的な動作波形図である。
　以下に、本開示の実施の形態について、図面を参照して詳細に説明する。なお、以下では、図中の同一又は相当部分には同一符号を付して、その説明は原則的に繰返さないものとする。
　実施の形態１．
　実施の形態１に係るパワーオンリセット回路を説明する前に比較例について説明する。
　（比較例の説明）
　図１は、比較例に係るパワーオンリセット回路５♯の構成を説明する回路図である。
　図１に示される様に、パワーオンリセット回路５♯は、分圧回路１０♯と、電圧判定回路２０♯とを備える。
　分圧回路１０♯は、電源電圧ＡＶＤＤの供給を受ける電源配線ＰＬと、基準電圧ＶＳＳを伝達する基準電圧配線ＮＬとの間に直列接続された、抵抗素子ＲＨ及びＲＬを有する。尚、基準電圧ＶＳＳは、代表的にはグランド（接地電圧）であるので、以下では、基準電圧ＶＳＳを接地電圧ＶＳＳと称し、基準電圧配線ＮＬを接地配線ＮＬとも称する。
　抵抗素子ＲＨは、電源配線ＰＬ及びノードＮ１の間に接続され、抵抗素子ＲＬは、ノードＮ１及び接地配線ＮＬの間に接続される。従って、ノードＮ１には、抵抗素子ＲＨ及びＲＬによる電源電圧ＡＶＤＤの分圧電圧Ｖｄｉｖが生じる。
　以下、本明細書では、各抵抗素子の電気抵抗値についても、同じ符号で表記するものとする。このため、分圧電圧Ｖｄｉｖと、電源電圧ＡＶＤＤとの間には、下記の式（１）が成立する。即ち、分圧回路１０♯の分圧比Ｋｖ＝ＲＬ／（ＲＬ＋ＲＨ）である（Ｋｖ＜１）。
　Ｖｄｉｖ＝Ｋｖ・ＡＶＤＤ　　…（１）
　電圧判定回路２０♯は、トランジスタ２１と、電流供給回路２２と、インバータによって構成された信号生成回路２５とを有する。
　トランジスタ２１は、Ｎ型の電界効果トランジスタで構成され、ノードＮ２と接地配線ＮＬとの間に接続されて、ノードＮ１と接続されたゲート（制御電極）を有する。電流供給回路２２は、電源配線ＰＬ及びノードＮ２の間に接続された抵抗素子ＲＤを有する。信号生成回路２５は、ノードＮ２の電圧Ｖｄｅｔに応じた論理レベルを有する出力信号ＶＰＯＲを出力する。出力信号ＶＰＯＲは、所謂、パワーオンリセット信号（ＰＯＲ信号）に相当する。
　信号生成回路２５がインバータで構成される図１の例では、トランジスタ２１のオンに応じて電圧Ｖｄｅｔが接地電圧ＶＳＳに低下すると、出力信号ＶＰＯＲは、論理ハイレベル（以下、「Ｈレベル」と称する）に設定される。一方で、トランジスタ２１のオフ期間には、ノードＮ２が電源電圧ＡＶＤＤにプルアップされるのに応じて、出力信号ＶＰＯＲは、論理ローレベル（以下、「Ｌレベル」と称する）に設定される。トランジスタ２１のしきい値電圧Ｖｔ１に対して、Ｖｄｉｖ≦Ｖｔ１のときトランジスタ２１はオフし、Ｖｄｉｖ＞Ｖｔ１のときトランジスタ２１はオンする。
　従って、パワーオンリセット回路が搭載された半導体装置の起動時に、電源電圧ＡＶＤＤが接地電圧ＶＳＳから立ち上がる際には、Ｖｄｉｖ≦Ｖｔ１の間、出力信号ＶＰＯＲはＬレベル（接地電圧ＶＳＳ）であり、Ｖｄｉｖ＞Ｖｔ１の間、出力信号ＶＰＯＲはＨレベル（電源電圧ＡＶＤＤ）である。この結果、出力信号ＶＰＯＲに基づき、電源電圧ＡＶＤＤが、（Ｖｔ１／Ｋｖ）に相当する判定電圧Ｖｐｒよりも高いか否かを判断することができる。判定電圧Ｖｐｒが半導体装置の動作を保証可能な下限電圧に対応する様に、分圧比Ｋｖを調整することで、出力信号ＶＰＯＲを、半導体装置に搭載された各回路の動作開始を許容するＰＯＲ信号として用いることが可能となる。
　図２には、電源電圧の起動時におけるパワーオンリセット回路の概念的な動作波形図が示される。
　図２には、電源電圧ＡＶＤＤの起動時の波形１０１～１０３が示される。波形１０１～１０３は、起動時における電圧変化レート（ｄＡＶＤＤ／ｄｔ）が異なっている。例えば、太陽電池の出力から電源電圧ＡＶＤＤが供給されるときには、太陽電池の受光量の違いによって、電圧変化レートに違いが生じる。従って、波形１０１～１０３の間では、電源電圧ＡＶＤＤが定格値Ｖｓｔに達するタイミングに差が生じる。
　同様に、電源電圧ＡＶＤＤが上述の判定電圧Ｖｐｒに達するタイミングについても、波形１０１～１０３の間で差が生じる。波形１０１では、電源電圧ＡＶＤＤは時刻ｔ１において判定電圧Ｖｐｒに達する。又、波形１０２では、電源電圧ＡＶＤＤは、時刻ｔ１よりも遅い時刻ｔ２において判定電圧Ｖｐｒに達する。波形１０３では、電源電圧ＡＶＤＤは、時刻ｔ２よりも遅い時刻ｔ３にて、判定電圧Ｖｐｒに達する。
　パワーオンリセット回路５♯では、電源電圧ＡＶＤＤが判定電圧Ｖｐｒに達したタイミングで、分圧電圧Ｖｄｉｖがトランジスタ２１のしきい値電圧Ｖｔ１に達する。このため、理想的には、図２中に実線で示す様に、時刻ｔ１～ｔ３のそれぞれで、トランジスタ２１がオンすることで、出力信号ＶＰＯＲは、Ｌレベル（接地電圧ＶＳＳ）からＨレベル（電源電圧ＡＶＤＤ）に変化する。
　しかしながら、図１中に点線で表記する様に、ノードＮ１には、トランジスタ２１のゲート容量等の寄生容量Ｃｐが存在する。このため、トランジスタ２１のオンタイミングは、当該寄生容量Ｃｐの充電時間により、時刻ｔ１～ｔ３から時刻ｔ１ｘ～ｔ３ｘに遅延する。この結果、出力信号ＶＰＯＲは、実際には点線で示す様に、時刻ｔ１～ｔ３よりも遅い時刻ｔ１ｘ～ｔ３ｘにおいて、ＬレベルからＨレベルに変化する。
　この際に、波形１０１～１０３のそれぞれに対して、出力信号ＶＰＯＲが実際にＨレベルに変化したときの電源電圧ＡＶＤＤと、判定電圧Ｖｐｒとの電圧誤差ΔＶｅｒが、電圧変化レートに依存して変化することが理解される。具体的には、電圧変化レートが大きいほど電圧誤差ΔＶｅｒが大きくなる。
　この結果、出力信号ＶＰＯＲに従う半導体装置の動作開始に遅れが生じることが懸念される。特に、エナジーハーベスト電源のアプリケーションでは、電源電圧ＡＶＤＤの供給が散発的、かつ、短時間であることも想定されるため、この様な場合に、動作開始が遅れると、半導体装置のパフォーマンスが低下することが懸念される。
　ここで、時刻ｔ１～ｔ３から時刻ｔ１ｘ～ｔ３ｘまでの遅延時間は、主に、分圧回路１０♯によるＲ成分と、寄生容量Ｃｐとの積に従うＲＣ時定数によって決まる。従って、分圧回路１０♯での抵抗値（ＲＨ＋ＲＬ）を低くすると、寄生容量Ｃｐの充電電流が大きくなるため、ＲＣ時定数による遅延時間を短くすることができる。即ち、パワーオンリセット回路５♯を高めることができる。
　しかしながら、抵抗値（ＲＨ＋ＲＬ）を低くすると、分圧回路１０♯において、電源配線ＰＬ及び接地配線ＮＬの間に定常的に生じる電流が大きくなる。図１の構成では、特許文献１の様な、分圧回路と直列接続されたトランジスタ及び後段のラッチ回路を用いることなく、高速に出力信号ＶＰＯＲ（ＰＯＲ信号）を生成できる一方で、上記定常的な電流は電源電圧ＡＶＤＤの供給期間において定常的に発生する。この結果、パワーオンリセット回路５♯では、分圧回路１０♯において、抵抗値（ＲＨ＋ＲＬ）を低くすると動作速度が高まる一方で消費電力が増大し、抵抗値（ＲＨ＋ＲＬ）を高くすると消費電力が低下する一方で動作速度が低下することになる。
　又、トランジスタ２１がオンした際に、ノードＮ２の電圧Ｖｄｅｔが接地電圧ＶＳＳへ変化する速度は、電流供給回路２２による供給電流の大きさに影響される。図２の例では、抵抗値ＲＤが低いほど、供給電流が大きくなって、電圧Ｖｄｅｔを接地電圧ＶＳＳに早く変化させることができる。この結果、出力信号ＶＰＯＲがＨレベルに変化するタイミングを早くして、時刻ｔ１～ｔ３から時刻ｔ１ｘ～ｔ３ｘまでの遅延時間を短くすることができる。即ち、パワーオンリセット回路５♯を高めることができる。
　一方で、トランジスタ２１は、出力信号ＶＰＯＲのＨレベル期間中はオン状態に維持される。従って、抵抗素子ＲＤ及びトランジスタ２１（オン状態）によって、電圧判定回路２０♯にも、電源配線ＰＬ及び接地配線ＮＬの間に定常的な電流が発生する。この結果、図１のパワーオンリセット回路５♯では、電圧判定回路２０♯においても、抵抗値ＲＤを低くすると動作速度が高まる一方で消費電力が増大し、抵抗値ＲＤを高くすると消費電力が低下する一方で動作速度が低下することになる。
　（実施の形態１に係るパワーオンリセット回路）
　図３は、本実施の形態に係るパワーオンリセット回路５の構成を説明するブロック図である。
　図３に示される様に、パワーオンリセット回路５は、電源配線ＰＬ及び接地配線ＮＬの間に接続される、分圧回路１０、電圧判定回路２０、及び、電圧レート検出回路３０を備える。分圧回路１０は、電源配線ＰＬ上の電源電圧ＡＶＤＤの分圧電圧ＶｄｉｖをノードＮ１に出力する。電圧判定回路２０は、ノードＮ１の電圧と、予め定められたしきい値電圧（例えば、トランジスタ２１のしきい値電圧Ｖｔ１）との比較結果を示す出力信号ＶＰＯＲを生成する。即ち、ノードＮ１は「第１ノード」に対応する。
　電圧レート検出回路３０は、例えば、キャパシタによる微分回路を用いて、電源電圧ＡＶＤＤの起動時に、電源配線ＰＬの電圧変化レート（即ち、ｄＡＶｄｄ／ｄｔ）を検出する。図３の例では、電圧レート検出回路３０は、電圧変化レートＶＲＴ［Ｖ／ｓ］を、予め定められたＮ段階（Ｎ：２以上の整数）で判定し、判定結果に応じて、選択信号ＳＥＬ（０）～ＳＥＬ（Ｎ－１）のいずれか１個をＨレベルに設定する。
　以下、本明細書では、上記Ｎ段階のそれぞれに対応させて信号、回路素子等を区別する場合には、括弧付の数字を付記してＮ個の信号、回路素子等を表記する。一方で、これらのＮ個の信号、回路素子等を包括的に表記する場合には、括弧付の数字を付記しないものとする。
　電圧変化レートＶＲＴが、Ｎ段階のうちの最も大きいレベルであるときには、選択信号ＳＥＬ（Ｎ－１）がＨレベルに設定されるとともに、残りのＳＥＬ（０）～ＳＥＬ（Ｎ－２）はＬレベルに設定される。これに対して、電圧変化レートＶＲＴが、Ｎ段階のうちの最も小さいレベルであるときには、選択信号ＳＥＬ（０）がＨレベルに設定されるとともに、残りのＳＥＬ（１）～ＳＥＬ（Ｎ－１）はＬレベルに設定される。この様に、電圧変化レートＶＲＴが小さいほど、ｉ＝０～（Ｎ－１）の整数に対する選択信号ＳＥＬ（ｉ）のうち、下位ビット側（ｉが小さい側）の１個がＨレベルに設定される。言い換えると、電圧変化レートＶＲＴが大きいほど、選択信号ＳＥＬ（ｉ）のうち、上位ビット側（ｉが大きい側）の１個がＨレベルに設定される。尚、電圧レート検出回路３０の好ましい構成例については、実施の形態２で詳細に説明する。
　図４には、図３中の分圧回路１０の構成例を説明する回路図が示される。
　図４を参照して、分圧回路１０は、電源配線ＰＬ及び接地配線ＮＬの間に並列接続されたＮ個の分圧抵抗と、選択回路１５とを含む。
　Ｎ個の分圧抵抗は、電源配線ＰＬ及びノードＮ１の間に接続された抵抗素子ＲＨ（０）～ＲＨ（Ｎ－１）と、ノードＮ１及び接地配線ＮＬの間に接続された抵抗素子ＲＬ（０）～ＲＬ（Ｎ－１）とをそれぞれ有する。図４中には、最も下位ビット側の分圧抵抗を構成する抵抗素子ＲＨ（０），ＲＬ（０）と、最も上位ビット側の分圧抵抗を構成するＲＨ（Ｎ－１），ＲＬ（Ｎ－１）と、中間ビットの分圧抵抗を構成するＲＨ（Ｍ），ＲＬ（Ｍ）とが図示されている（０＜Ｍ＜（Ｎ－１））。
　Ｎ個の分圧抵抗の間で、分圧比Ｋｖ、即ち、抵抗素子ＲＨ（０）～ＲＨ（Ｎ－１）と抵抗素子ＲＬ（０）～ＲＬ（Ｎ－１）との抵抗値の比は等しい。即ち、ＲＨ（０）：ＲＬ（０）＝…＝ＲＨ（Ｍ）：ＲＬ（Ｍ）＝…＝ＲＨ（Ｎ－１）：ＲＬ（Ｎ－１）である。
　一方で、Ｎ個の分圧抵抗の間で、抵抗素子ＲＨ（０）～ＲＨ（Ｎ－１）の各々と抵抗素子ＲＬ（０）～ＲＬ（Ｎ－１）の各々との抵抗値の和、即ち、電源配線ＰＬ及び接地配線ＮＬの間のインピーダンスは異なる。具体的には、ＲＨ（０）＋ＲＬ（０）＞…＞ＲＨ（Ｍ）＋ＲＬ（Ｍ）＞…＞ＲＨ（Ｎ－１）＋ＲＬ（Ｎ－１）である。
　選択回路１５は、スイッチ素子ＳＷＨ（０）～ＳＷＨ（Ｎ－１）及びスイッチ素子ＳＷＬ（０）～ＳＷＬ（Ｎ－１）を有する。スイッチ素子ＳＷＨ（０）～ＳＷＨ（Ｎ－１）は、電源配線ＰＬ及びノードＮ１の間に、抵抗素子ＲＨ（０）～ＲＨ（Ｎ－１）のそれぞれと直列に接続される。同様に、スイッチ素子ＳＷＬ（０）～ＳＷＬ（Ｎ－１）は、接地配線ＮＬ及びノードＮ１の間に、抵抗素子ＲＬ（０）～ＲＬ（Ｎ－１）のそれぞれと直列に接続される。
　スイッチ素子ＳＷＨ（０）～ＳＷＨ（Ｎ－１）及びスイッチ素子ＳＷＬ（０）～ＳＷＬ（Ｎ－１）は、選択信号ＳＥＬ（０）～ＳＥＬ（Ｎ－１）に応じてオンオフする、具体的には、スイッチ素子ＳＷＨ（０）～ＳＷＨ（Ｎ－１），ＳＷＬ（０）～ＳＷＬ（Ｎ－１）の各々は、対応する選択信号ＳＥＬがＨレベルのときにオンする一方で、Ｌレベルのときオフする。
　例えば、選択信号ＳＥＬ（０）＝Ｈレベルのとき、スイッチ素子ＳＷＨ（０）及びＳＷＬ（０）がオンする。このときには、他の選択信号ＳＥＬ（１）～ＳＥＬ（Ｎ－１）はＬレベルであるので、他のスイッチ素子ＳＷＨ（１）～ＳＷＨ（Ｎ－１）及びＳＷＬ（１）～ＳＷＬ（Ｎ－１）はオフされる。
　上述の様に、電圧レート検出回路３０は、電源電圧ＡＶＤＤの電圧変化レートに応じて、Ｎ個の選択信号ＳＥＬのうちの１個をＨレベルに設定し、残りの（Ｎ－１）個をＬレベルに設定する。これにより、Ｈレベルに設定された選択信号ＳＥＬが入力されたスイッチ素子ＳＷＨ及びスイッチ素子ＳＷＬがオンする。
　この結果、分圧回路１０では、電圧レート検出回路３０で検出された電圧レートに応じて、Ｎ個の分圧抵抗のうちの、１個の分圧抵抗が選択されて、電源配線ＰＬ及び接地配線ＮＬの間に接続される。一方で、他の（Ｎ－１）個の分圧抵抗では、対応するスイッチ素子ＳＷＨ，ＳＷＬがオフされるので、電源配線ＰＬ及び接地配線ＮＬの間に電流は生じない。又、電圧レート検出回路３０によって電圧レートが検出されるまでの間は、スイッチ素子ＳＷＨ（０）～ＳＷＨ（Ｎ－１）及びＳＷＬ（０）～ＳＷＬ（Ｎ－１）は全てオフ状態である。
　図４の例では、電圧レート検出回路３０によって選択信号ＳＥＬ（Ｍ）がＨレベルに設定されることにより、スイッチ素子ＳＷＨ（Ｍ）及びＳＷＬ（Ｍ）がオンされて、抵抗素子ＲＨ（Ｍ）及びＲＬ（Ｍ）による分圧抵抗が、電源配線ＰＬ及び接地配線ＮＬの間に選択的に接続されている。
　図４において、抵抗素子ＲＨ（０）～ＲＨ（Ｎ－１）の各々は「第２抵抗素子」の一実施例に対応し、抵抗素子ＲＬ（０）～ＲＬ（Ｎ－１）の各々は「第３抵抗素子」の一実施例に対応する。又、ノードＮ１は上述の様に「第１ノード」の一実施例に対応する。
　図５には、図３中の電圧判定回路２０の構成例を説明する回路図が示される。
　図５を参照して、電圧判定回路２０は、図１に示された電圧判定回路２０♯と比較して、電流供給回路２２に代えて、電流制御回路２７を有する点で異なる。電流制御回路２７は、電源配線ＰＬ及びノードＮ２の間に並列接続された抵抗素子ＲＤ（０）～ＲＤ（Ｎ－１）と、スイッチ素子ＳＷＤ（０）～ＳＷＤ（Ｎ－１）とを有する。スイッチ素子ＳＷＤ（０）～ＳＷＤ（Ｎ－１）は、電源配線ＰＬ及びノードＮ２の間に、抵抗素子ＲＤ（０）～ＲＤ（Ｎ－１）のそれぞれと直列接続される。
　スイッチ素子ＳＷＤ（０）～ＳＷＤ（Ｎ－１）は、選択信号ＳＥＬ（０）～ＳＥＬ（Ｎ－１）に応じてオンオフする。具体的には、スイッチ素子ＳＷＤ（０）～ＳＷＤ（Ｎ－１）の各々は、対応する選択信号ＳＥＬがＨレベルのときにオンする一方で、Ｌレベルのときオフする。又、電圧レート検出回路３０によって電圧レートが検出されるまでの間は、スイッチ素子ＳＷＤ（０）～ＳＷＤ（Ｎ－１）は全てオフ状態である。
　図５の例では、電圧レート検出回路３０によって選択信号ＳＥＬ（Ｍ）がＨレベルに設定されることにより、スイッチ素子ＳＷＤ（Ｍ）がオンされて、抵抗素子ＲＤ（Ｍ）が、電源配線ＰＬ及びノードＮ２の間に選択的に接続されている。
　抵抗素子ＲＤ（０）～ＲＤ（Ｎ－１）の抵抗値は異なっており、具体的には、下位ビット側で抵抗値が大きくなる様に、ＲＤ（０）＞ＲＤ（１）＞…ＲＤ（Ｍ）…＞ＲＤ（Ｎ－１）となる様に設定される。電圧判定回路２０のその他の構成は、図１に示された電圧判定回路２０♯と同様である。
　電圧判定回路２０では、Ｈレベルに設定された選択信号ＳＥＬが入力されたスイッチ素子ＳＷＤがオンすることにより、電圧レート検出回路３０で検出された電圧レートに応じて、抵抗値が異なるＮ個の抵抗素子ＲＤ（０）～ＲＤ（Ｎ－１）のうちの１個が選択されて、電源配線ＰＬ及びノードＮ２の間に接続される。
　従って、電圧レート検出回路３０で検出された電圧変化レートが大きいほど、上位ビット側の選択信号ＳＥＬがＨレベルに設定されることで、電源配線ＰＬ及びノードＮ２の間に接続される抵抗素子ＲＤの抵抗値が小さくなる。即ち、電流制御回路２７からノードＮ２への供給電流Ｉｄｅｔが大きくなる。これにより、トランジスタ２１のターンオン時にノードＮ２の電圧の変化速度を高めることができる。
　一方で、電圧レート検出回路３０で検出された電圧変化レートが小さいほど、下位ビット側の選択信号ＳＥＬがＨレベルに設定されることで、電源配線ＰＬ及びノードＮ２の間に接続される抵抗素子ＲＤの抵抗値が大きくなる。これにより、トランジスタ２１のオン期間中に電源配線ＰＬ及び接地配線ＮＬの間に生じる定常電流を小さくすることができる。
　この様に、電圧判定回路２０では、電流制御回路２７が、電圧変化レートが大きくなるのに応じて供給電流Ｉｄｅｔが大きくなる様に、供給電流Ｉｄｅｔを可変制御することができる。尚、図５において、抵抗素子ＲＤ（０）～ＲＤ（Ｎ－１）は「複数の第１抵抗素子」の一実施例に対応し、ノードＮ２は「第２ノード」の一実施例に対応する。又、スイッチ素子ＳＷＤ（０）～ＳＷＤ（Ｎ－１）は「複数のスイッチ素子」の一実施例に対応し、トランジスタ２１は「第１トランジスタ」の一実施例に対応する。
　図６は、実施の形態１に係るパワーオンリセット回路５の等価回路図である。
　図６には、電圧レート検出回路３０によって検出された電圧変化レートに従って、選択信号ＳＥＬ（Ｍ）がＨレベルに設定されている。この結果、分圧回路１０では、抵抗素子ＲＨ（Ｍ）及びＲＬ（Ｍ）によって構成された分圧抵抗が、電源配線ＰＬ及び接地配線ＮＬの間に接続される。
　これにより、電圧レート検出回路３０によって検出された電圧変化レートに従って、分圧回路１０では、分圧比Ｋｖが一定である一方で、電源配線ＰＬ及び接地配線ＮＬの間のインピーダンス（抵抗値）が、電圧変化レートが大きいほど高く、反対に、電圧変化レートが小さいほど低くなる様に分圧抵抗（ＲＨ及びＲＬ）が選択される。
　従って、実施の形態１に係るパワーオンリセット回路５によれば、電圧変化レートが大きいときには、分圧回路１０による電源配線ＰＬ及び接地配線ＮＬの間のインピーダンスを低くすることができる。これにより、電源電圧ＡＶＤＤが判定電圧Ｖｐｒに達した際（Ｖｄｉｖ＞Ｖｔ１）にトランジスタ２１がターンオンまでの遅延時間を縮小することで、動作速度を高めることができる。一方で、電圧変化レートが大きいときには、分圧回路１０による電源配線ＰＬ及び接地配線ＮＬの間のインピーダンスを高くすることで、電源配線ＰＬ及び接地配線ＮＬの間に定常的に生じる電流を抑制して、低消費電力化を図ることができる。
　更に、電圧判定回路２０では、抵抗素子ＲＤ（Ｍ）が電源配線ＰＬ及びノードＮ２の間に接続されて、抵抗値ＲＤ（Ｍ）に従った供給電流ＩｄｅｔがノードＮ２に与えられる。従って、電圧判定回路２０では、電圧レート検出回路３０によって検出された電圧変化レートに従って、電圧変化レートが大きくなるほど供給電流Ｉｄｅｔが大きく、反対に、電圧変化レートが小さくなるほど供給電流Ｉｄｅｔが小さくなる様に、抵抗素子ＲＤが選択される。
　この結果、実施の形態１に係るパワーオンリセット回路５において、電圧変化レートが大きいときには、電流制御回路２７による供給電流Ｉｄｅｔを大きくすることで、トランジスタ２１がターンオンした際に、出力信号ＶＰＯＲがＬレベルからＨレベルに変化するまでの所要時間を縮小することで、動作速度を更に高めることができる。一方で、電圧変化レートが大きいときには、電流制御回路２７による供給電流Ｉｄｅｔを小さくすることで、トランジスタ２１のオン期間中に電源配線ＰＬ及び接地配線ＮＬの間に定常的に生じる電流を抑制して、低消費電力化を図ることができる。
　図１２には、図２と比較される、実施の形態１に係るパワーオンリセット回路の電源電圧の起動時における概念的な動作波形図が示される。図１２においても、電源電圧ＡＶＤＤの起動時の波形１０１～１０３は、図２と同様である。
　実施の形態１に係るパワーオンリセット回路５においても、電圧レート検出回路３０による電圧レート検出の所要時間、及び、ノードＮ１（寄生容量Ｃｐ）の充電時間によって、波形１０１～１０３のそれぞれに対して、出力信号ＶＰＯＲがＬレベルからＨレベルに変化するタイミングは、時刻ｔ１～ｔ３よりも遅い時刻ｔ１ｙ～ｔ３ｙとなる。
　図１２では、電圧変化レートに応じて、主に、分圧回路１０のインピーダンスを変化させ、更に、電流制御回路２７による供給電流Ｉｄｅｔを変えることで、電圧変化レートが大きいときの時間遅れ（例えば、時刻ｔ１～ｔ１ｙ）が、図２の比較例よりも短縮される。
　又、電圧変化レートが小さいときには時間遅れが大きくなるが（例えば、時刻ｔ３～ｔ３ｙ）、これにより、出力信号ＶＰＯＲが実際にＨレベルに変化するときの電源電圧ＡＶＤＤと、判定電圧Ｖｐｒとの電圧誤差ΔＶｅｒを、電圧変化レートが異なっても均一化できることが、図２との比較から理解される。
　この様に、実施の形態１に係るパワーオンリセット回路によれば、電源電圧の起動時における電圧変化レートが変わっても、消費電力を増大させることなく適切なタイミングでＰＯＲ信号を生成することができる。又、特許文献１の様な分圧抵抗と直列接続されたトランジスタ、及び、後段のラッチ回路を配置しないので、ＰＯＲ信号を高速に生成することができる。又、図１２に示した様に、電圧変化レートが異なっても出力信号ＶＰＯＲが実際にＨレベルに変化するときの電源電圧ＡＶＤＤのレベルが同等であるので、当該パワーオンリセット回路が搭載された半導体装置の起動時の動作を安定化することができる。
　実施の形態２．
　実施の形態２では、電圧レート検出回路の好ましい構成例を説明する。
　図７は、実施の形態２に係る電圧レート検出回路の構成例を説明する回路図である。
　図７を参照して、電圧レート検出回路３０は、Ｎ個のレート検出ユニットＲＤＵＴ（０）～ＲＤＵＴ（Ｎ－１）と、制御ロジック３５とを含む。
　レート検出ユニットＲＤＵＴ（０）～ＲＤＵＴ（Ｎ－１）は、電源電圧ＡＶＤＤの電圧変化レートに基づいて、レート検出信号ＳＲＤＥＴ（０）～ＳＲＤＥＴ（Ｎ－１）をそれぞれ出力する。制御ロジック３５は、レート検出信号ＳＲＤＥＴ（０）～ＳＲＤＥＴ（Ｎ－１）に従って、図１の選択信号ＳＥＬ（０）～ＳＥＬ（Ｎ－１）を生成する。
　尚、図７中には、レート検出ユニットＲＤＵＴ（０），ＲＤＵＴ（Ｍ），ＲＤＵＴ（Ｎ－１）が例示されているが、各々の回路構成は同様であり、後述する様に、回路定数の一部のみが異なる。以下では、第Ｍ番目のレート検出ユニットＲＤＵＴ（Ｍ）の構成を代表的に説明する。
　レート検出ユニットＲＤＵＴ（Ｍ）は、検出用キャパシタＣＤＥＴ（Ｍ）と、充電用キャパシタＣＲＥＦ（Ｍ）と、トランジスタＭＮＤ１（Ｍ），ＭＮＤ２（Ｍ）と、電流供給回路３６（Ｍ）と、インバータＩＮＶＤ（Ｍ）とを含む。
　検出用キャパシタＣＤＥＴ（Ｍ）は、電源配線ＰＬとノードＮ３（Ｍ）との間に接続され、トランジスタＭＮＤ１（Ｍ）は、ノードＮ３（Ｍ）と接地配線ＮＬとの間に接続される。トランジスタＭＮＤ２（Ｍ）は、ノードＮ４（Ｍ）と接地配線ＮＬとの間に接続される。トランジスタＭＮＤ１（Ｍ）及びＭＮＤ２（Ｍ）のゲートは、ノードＮ３（Ｍ）と接続され、充電用キャパシタＣＲＥＦ（Ｍ）は、ノードＮ３（Ｍ）及び接地配線ＮＬの間に接続される。即ち、トランジスタＭＮＤ１（Ｍ）はダイオード接続されている。
　充電用キャパシタＣＲＥＦ（Ｍ）は、少なくともトランジスタＭＮＤ２（Ｍ）のゲート容量（寄生容量）を含んでおり、更に、平行平板キャパシタ、ＭＯＳ（Metal　Oxide　Semiconductor）キャパシタ等が追加的に接続されて構成されてもよい。尚、以下、本明細書では、各キャパシタの容量値についても、同じ符号で表記するものとする。
　電流供給回路３６（Ｍ）は、電源配線ＰＬ及びノードＮ４（Ｍ）の間に接続されて、ノードＮ４（Ｍ）に電流を供給する。図７の例では、電流供給回路３６（Ｍ）は、電源配線ＰＬ及びノードＮ４（Ｍ）の間に接続された抵抗素子ＲＤＥＴ（Ｍ）を有する。即ち、電流供給回路３６（Ｍ）による供給電流Ｉｒｄ（Ｍ）は、抵抗素子ＲＤＥＴ（Ｍ）の抵抗値によって調整され、ＲＤＥＴ（Ｍ）が低いほど、供給電流Ｉｒｄ（Ｍ）は大きくなる。
　インバータＩＮＶＤ（Ｍ）は、ノードＮ４（Ｍ）の電圧に応じた論理レベルを有するレート検出信号ＳＲＤＥＴ（Ｍ）を出力する。ノードＮ４（Ｍ）の電圧は、トランジスタＭＮＤ２（Ｍ）のオフ期間には電源電圧ＡＶＤＤであり、トランジスタＭＮＤ２（Ｍ）のオンに応じて、供給電流Ｉｒｄ（Ｍ）に応じた速度で接地電圧ＶＳＳに変化する。従って、レート検出信号ＳＲＤＥＴ（Ｍ）は、トランジスタＭＮＤ２（Ｍ）のオフ時にはＬレベル（接地電圧ＶＳＳ）である一方で、トランジスタＭＮＤ２（Ｍ）のオンに応じて、ＬレベルからＨレベルに変化する。
　次に、電源電圧ＡＶＤＤの入力に対するレート検出ユニットＲＤＵＴ（Ｍ）の動作を説明する。
　容量値Ｃのキャパシタに印加される電圧Ｖｃに変化が生じると、キャパシタにはＩｃ＝Ｃ・ｄＶｃ／ｄｔの電流が生じる。従って、検出用キャパシタＣＤＥＴ（Ｍ）に印加される電源電圧ＡＶＤＤの時間変化率である電圧変化レートＶＲＴ［Ｖ／ｓ］（ＶＲＴ＝ｄＡＶＤＤ／ｄｔ）に対して、検出用キャパシタＣＤＥＴ（Ｍ）には、下記の式（２）に従う検出電流Ｉｃ（Ｍ）が生じる。式（２）から理解される様に、検出電流Ｉｃ（Ｍ）は、検出用キャパシタＣＤＥＴ（Ｍ）が大きいほど大きくなり、電圧変化レートＶＲＴが大きいほど大きくなる。
　Ｉｃ（Ｍ）＝ＣＤＥＴ（Ｍ）・ＶＲＴ　　…（２）
　電源電圧ＡＶＤＤの起動時には、電源電圧ＡＶＤＤの変化に応じて発生した検出電流Ｉｃ（Ｍ）によって、ノードＮ３（Ｍ）の充電用キャパシタＣＲＥＦ（Ｍ）が充電される。充電によってノードＮ３（Ｍ）の電圧がトランジスタＭＮＤ２（Ｍ）のしきい値電圧Ｖｔ２よりも高くなると、トランジスタＭＮＤ２（Ｍ）がターンオンして、レート検出信号ＳＲＤＥＴ（Ｍ）がＬレベルからＨレベルに変化する。これにより、レート検出信号ＳＲＤＥＴ（Ｍ）が生成される。
　レート検出ユニットＲＤＵＴ（０）～ＲＤＵＴ（Ｎ－１）の間で、充電用キャパシタＣＲＥＦ（０）～ＣＲＥＦ（Ｎ－１）に対する検出用キャパシタＣＤＥＴ（０）～ＣＤＥＴ（Ｎ－１）の容量比Ｋｃは互いに異なる。図７では、ＣＤＥＴ（０）／ＣＲＥＦ（０）＞…＞ＣＤＥＴ（Ｍ）／ＣＲＥＦ（Ｍ）＞…＞ＣＤＥＴ（Ｎ－１）／ＣＲＥＦ（Ｎ－１）であり、下位ビット側のレート検出ユニットＲＤＵＴであるほど、容量比Ｋｃが大きく設計される。当該容量比Ｋｃ以外の素子定数は、レート検出ユニットＲＤＵＴ（０）～ＲＤＵＴ（Ｎ－１）の間で共通に設定される。即ち、トランジスタＭＮＤ２（０）～ＭＮＤ２（Ｎ－１）の間でしきい値電圧Ｖｔ２も共通である。
　以下では、上記容量比Ｋｃを実現するために、レート検出ユニットＲＤＵＴ（０）～ＲＤＵＴ（Ｎ－１）の間で、充電用キャパシタＣＲＥＦ（０）～ＣＲＥＦ（Ｎ－１）の容量値を共通とする一方で、検出用キャパシタＣＤＥＴ（０）～ＣＤＥＴ（Ｎ－１）の容量値を、下位ビット側のレート検出ユニットＲＤＵＴであるほど、段階的に大きくなる様に設計する例を説明する。即ち、ＣＤＥＴ（０）＞…＞ＣＤＥＴ（Ｍ）＞…＞ＣＤＥＴ（Ｎ－１）である。例えば、２の階乗比に従って、容量値が（１／２）倍ずつ減少する様に、検出用キャパシタＣＤＥＴ（０）～ＣＤＥＴ（Ｎ－１）の容量値を段階的に設定することができる。
　図７の構成例において、各レート検出ユニットＲＤＵＴのトランジスタＭＮＤ２は「第２トランジスタ」の一実施例に対応し、ノードＮ３は「第３ノード」の一実施例に対応し、ノードＮ４は「第４ノード」の一実施例に対応する。又、トランジスタＭＮＤ２、電流供給回路３６、及び、インバータＩＮＶＤによって、レート検出信号ＳＲＤＥＴを生成するための「レート判定回路」の一実施例を構成することができる。
　図８は、電圧レート検出回路の動作を説明する概念的な波形図である。図８の縦軸には、ノードＮ３の電圧ＶＮ３が示される。
　図８を参照して、時刻ｔ０に電源電圧ＡＶＤＤが起動された際に、レート検出ユニットＲＤＵＴ（０）～ＲＤＵＴ（Ｎ－１）の各々で発生する検出電流Ｉｃ（０）～Ｉｃ（Ｎ－１）は、検出用キャパシタＣＤＥＴ（０）～ＣＤＥＴ（Ｎ－１）の容量値に比例する。
　図８の例では、あるレート検出ユニットＲＤＵＴにおいて、時刻ｔ０からＴ０が経過した時刻ｔａにおいて、ノードＮ３の電圧ＶＮ３がトランジスタＭＮＤ２（０）～ＭＮＤ２（Ｎ－１）のしきい値電圧Ｖｔ２に達する。この場合に、当該レート検出ユニットＲＤＵＴに対して、検出用キャパシタＣＤＥＴの容量値がｋ倍（ｋ：実数）であるレート検出ユニットＲＤＵＴでは、時刻ｔ０から（Ｔ０／ｋ）が経過した時刻ｔｂにおいて、時刻ｔａよりも早く、電圧ＶＮ３がしきい値電圧Ｖｔ２に達する。反対に、検出用キャパシタＣＤＥＴの容量値が（１／ｋ）倍であるレート検出ユニットＲＤＵＴでは、時刻ｔ０から（ｋ・Ｔ０）が経過した時刻ｔｃにおいて、時刻ｔａよりも遅く、電圧ＶＮ３がしきい値電圧Ｖｔ２に達することが理解される。
　このため、電源電圧ＡＶＤＤの電圧変化レートの検出範囲の最小レート値と最大レート値とを予め定めると、検出用キャパシタＣＤＥＴの容量値（即ち、容量比Ｋｃ）が最大であるレート検出ユニットＲＤＵＴ（０）において、上記最小レート値の電源電圧ＡＶＤＤが印加されたときに、予め定められた基準時間で、ノードＮ３の電圧がしきい値電圧Ｖｔ２まで上昇する様に、検出用キャパシタＣＤＥＴの容量値（又は、容量比Ｋｃ）を設定する。
　反対に、検出用キャパシタＣＤＥＴの容量値（即ち、容量比Ｋｃ）が最小であるレート検出ユニットＲＤＵＴ（Ｎ－１）では、上記最大レート値の電源電圧ＡＶＤＤが印加されたときに、同一の基準時間で、ノードＮ３の電圧がしきい値電圧Ｖｔ２まで上昇する様に、検出用キャパシタＣＤＥＴの容量値（又は、容量比Ｋｃ）が設定される。
　更に、中間のレート検出ユニットＲＤＵＴ（１）～ＲＤＵＴ（Ｎ－２）では、レート検出ユニットＲＤＵＴ（０）及びＲＤＵＴ（Ｎ－１）の間の範囲で、上位ビット側になるほど小さい値となる様に、検出用キャパシタＣＤＥＴの容量値（又は、容量比Ｋｃ）が段階的に設定される。これにより、レート検出ユニットＲＤＵＴ（０）～ＲＤＵＴ（Ｎ－１）からのレート検出信号ＳＲＤＥＴ（０）～ＳＲＤＥＴ（Ｎ－１）は、図９に示す様に生成される。
　図９には、図７に示された電圧レート検出回路の動作を説明する図表が示される。
　図９を参照して、最小レート値Ｒ１を有する電源電圧ＡＶＤＤがレート検出ユニットＲＤＵＴ（０）～ＲＤＵＴ（Ｎ－１）に入力されると、電源配線ＰＬの電圧に基づいて電源電圧ＡＶＤＤの起動が検知されてから上記基準時間が経過した時点において、検出用キャパシタＣＤＥＴの容量値（即ち、容量比Ｋｃ）が最大であるレート検出ユニットＲＤＵＴ（０）のみで、トランジスタＭＮＤ２（０）がオンする。一方で、他のレート検出ユニットＲＤＵＴ（１）～ＲＤＵＴ（Ｎ－１）ではトランジスタＭＮＤ２（１）～ＭＮＤ２（Ｎ－１）はオフのままである。この結果、基準時間の経過時において、レート検出信号ＳＲＤＥＴ（０）がＨレベルである一方で、レート検出信号ＳＲＤＥＴ（１）～ＳＲＤＥＴ（Ｎ－１）はＬレベルである。即ち、レート検出ユニットＲＤＵＴ（０）のみでレート検出信号ＳＲＤＥＴが生成される。
　電圧変化レートＶＲＴが、最小レート値Ｒ１及び最大レート値ＲＮの間のレート値ＲＭである電源電圧ＡＶＤＤがレート検出ユニットＲＤＵＴ（０）～ＲＤＵＴ（Ｎ－１）に入力されると、上記基準時間の経過時において、レート検出ユニットＲＤＵＴ（０）～ＲＤＵＴ（Ｍ）において、トランジスタＭＮＤ２（０）～ＭＮ２Ｄ（Ｍ）がオンする。一方で、これより上位ビット側であり、検出用キャパシタＣＤＥＴの容量値（即ち、容量比Ｋｃ）がレート検出ユニットＲＤＵＴ（Ｍ）より小さいレート検出ユニットＲＤＵＴ（Ｍ＋１）～ＲＤＵＴ（Ｎ－１）では、トランジスタＭＮＤ２（Ｍ＋１）～ＭＮＤ２（Ｎ－１）はオフのままである。この結果、基準時間の経過時において、レート検出信号ＳＲＤＥＴ（０）～ＳＲＤＥＴ（Ｍ）がＨレベルである一方で、レート検出信号ＳＲＤＥＴ（Ｍ＋１）～ＳＲＤＥＴ（Ｎ－１）はＬレベルである。即ち、（Ｍ＋１）個のレート検出ユニットＲＤＵＴ（０）～ＲＤＵＴ（Ｍ）において、レート検出信号ＳＲＤＥＴが生成される。
　この様に、電源電圧ＡＶＤＤの電圧変化レートが最小レート値Ｒ１よりも大きいほど、上記基準時間の経過時において、トランジスタＭＮＤ２のオンによってレート検出信号ＳＲＤＥＴを生成するレート検出ユニットＲＤＵＴの個数が、下位ビット側から増加する。
　最大レート値ＲＮを有する電源電圧ＡＶＤＤがレート検出ユニットＲＤＵＴ（０）～ＲＤＵＴ（Ｎ－１）に入力されると、上記基準時間の経過時において、検出用キャパシタＣＤＥＴの容量値（即ち、容量比Ｋｃ）が最小であるレート検出ユニットＲＤＵＴ（Ｎ－１）においてもトランジスタＭＮＤ２（Ｎ－１）がオンする。従って、基準時間の経過時には、レート検出信号ＳＲＤＥＴ（０）～ＳＲＤＥＴ（Ｎ－１）の全てがＨレベルになる。Ｎ個のレート検出ユニットＲＤＵＴ（０）～ＲＤＵＴ（Ｎ－１）において、レート検出信号ＳＲＤＥＴが生成される。
　制御ロジック３５は、上述の様に生成されたレート検出信号ＳＲＤＥＴ（０）～ＳＲＤＥＴ（Ｎ－１）に従って、選択信号ＳＥＬ（０）～ＳＥＬ（Ｎ－１）のうちの１個のみをＨレベルに設定し、他の（Ｎ－１）個をＬレベルに設定する。
　具体的には、レート検出信号ＳＲＤＥＴ（０）～ＳＲＤＥＴ（Ｎ－１）のうちＨレベルに設定されるビットのうちの最も上位側のビットに対応させて、選択信号ＳＥＬの対応する１ビットのみをＨレベルに設定する様に制御ロジック３５を構築することができる。又、レート検出信号ＳＲＤＥＴ（０）～ＳＲＤＥＴ（Ｎ－１）の全てがＬレベルのときには、選択信号ＳＥＬ（０）をＨレベルに設定する。
　この様に生成された選択信号ＳＥＬ（０）～ＳＥＬ（Ｎ－１）を、実施の形態１で説明した分圧回路１０及び電圧判定回路２０に入力することで、パワーオンリセット回路５は、図６に示した等価回路図に従って動作することができる。
　実施の形態２で説明した電圧レート検出回路３０によれば、簡易な構成で、かつ、電源電圧ＡＶＤＤの起動時において高速に電圧変化レートを複数段階（Ｎ段階）で検出することができる。
　尚、図７に示されたレート検出ユニットＲＤＵＴ（０）～ＲＤＵＴ（Ｎ－１）の間で、電流供給回路３６（０）～３６（Ｎ－１）の供給電流Ｉｒｄ（０）～Ｉｒｄ（Ｎ－１）を異なる値に設定することも可能である。具体的には、上位ビット側のレート検出ユニットＲＤＵＴは、相対的に大きい電圧変化レートを検出するために配置されるので、上位ビット側になるほど供給電流Ｉｒｄが大きくなる様に、Ｉｒｄ（０）＜…＜Ｉｒｄ（Ｍ）＜…＜～Ｉｒｄ（Ｎ－１）とすることが好ましい。
　図７の例では、抵抗素子ＲＤの抵抗値について、ＲＤ（０）＞…＞ＲＤ（Ｍ）＞…＞ＲＤ（Ｎ－１）とすることで、この様な供給電流Ｉｒｄ（０）～Ｉｒｄ（Ｎ－１）の設定を実現することができる。図７において、抵抗素子ＲＤ（０）～ＲＤ（Ｎ－１）の各々は「第４抵抗素子」の一実施例に対応する。
　又、図７及び図５において、電圧判定回路２０のトランジスタ２１のしきい値電圧Ｖｔ１と、各レート検出ユニットＲＤＵＴのトランジスタＭＮＤ２のしきい値電圧Ｖｔ２について、しきい値電圧Ｖｔ１（トランジスタ２１）は、しきい値電圧Ｖｔ２（トランジスタＭＮＤ２）よりも高く設定することが好ましい（Ｖｔ１＞Ｖｔ２）。即ち、トランジスタ２１がターンオンするときのノードＮ１の電圧は、トランジスタＭＮＤ２がオンするときのノードＮ３の電圧よりも高いことが好ましい。このようにすると、ＰＯＲ信号が誤って生成される（即ち、出力信号ＶＰＯＲが誤ってＬレベルからＨレベルへ変化する）、パワーオンリセット回路５の誤動作を抑制して、動作の確実化を図ることができる。
　実施の形態３．
　実施の形態３では、実施の形態１及び２で例示した電圧判定回路及び電圧レート検出回路の構成の変形例について説明する。
　図１０は、実施の形態３に係る電圧判定回路の構成例を説明する回路図である。
　図１０を参照して、実施の形態３に係る電圧判定回路２０Ｘは、図５に示された電圧判定回路２０と比較して、電流制御回路２７に代えて、電流制御回路２７Ｘを有する点で異なる。
　電流制御回路２７Ｘは、電流制御回路２７と比較して、抵抗素子ＲＤ（０）～ＲＤ（Ｎ－１）に代えて、トランジスタを含んで構成された電流源回路ＣＳＤ（０）～ＣＳＤ（Ｎ－１）を有する点で異なる。電流制御回路２７Ｘのその他の構成は、電流制御回路２７と同様である。即ち、電流制御回路２７Ｘは、電源配線ＰＬ及びノードＮ２の間に並列接続された電流源回路ＣＳＤ（０）～ＣＳＤ（Ｎ－１）と、スイッチ素子ＳＷＤ（０）～ＳＷＤ（Ｎ－１）とを有する。そして、スイッチ素子ＳＷＤ（０）～ＳＷＤ（Ｎ－１）は、電源配線ＰＬ及びノードＮ２の間に、電流源回路ＣＳＤ（０）～ＣＳＤ（Ｎ－１）のそれぞれと直列接続される。
　電流源回路ＣＳＤ（０）～ＣＳＤ（Ｎ－１）の出力電流Ｉｄ（０）～Ｉｄ（Ｎ－１）は異なっており、具体的には、上位ビット側で出力電流が大きくなる様に、Ｉｄ（０）＜Ｉｄ（１）＜…Ｉｄ（Ｍ）…＜Ｉｄ（Ｎ－１）となる様に設定される。スイッチ素子ＳＷＤ（０）～ＳＷＤ（Ｎ－１）は、選択信号ＳＥＬ（０）～ＳＥＬ（Ｎ－１）に応じて実施の形態１で説明したのと同様にオンオフする。従って、電圧レート検出回路３０で検出された電圧変化レートが大きいほど、出力電流が大きい電流源回路ＣＳＤがスイッチ素子ＳＷＤによって電源配線ＰＬ及びノードＮ２の間に接続される。
　この結果、実施の形態１と同様に、電圧レート検出回路３０で検出された電圧変化レートが大きいほど、電流制御回路２７ＸからノードＮ２への供給電流Ｉｄｅｔを大きくすることができる。これにより、トランジスタ２１のターンオン時にノードＮ２の電圧の変化速度を高めることができる。
　従って、図１０に示された電圧判定回路２０Ｘを用いても、実施の形態１で説明したのと同様のパワーオンリセット回路５を実現することができる。図１０において、電流源回路ＣＳＤ（０）～ＣＳＤ（Ｎ－１）の各々は、「第１電流源回路」の一実施例に対応する。
　図１１は、実施の形態３に係る電圧レート検出回路の構成例を説明する回路図である。
　図１１を参照して、実施の形態３に係る電圧レート検出回路３０Ｘは、図７に示された電圧レート検出回路３０と比較して、レート検出ユニットＲＤＵＴ（０）～ＲＤＵＴ（Ｎ－１）が、電流供給回路３６（０）～３６（Ｎ－１）に代えて、電流供給回路３６Ｘ（０）～３６Ｘ（Ｎ－１）を有する点で異なる。
　電流供給回路３６Ｘ（０）～３６Ｘ（Ｎ－１）は、抵抗素子ＲＤ（０）～ＲＤ（Ｎ－１）に代えて、トランジスタ（図示せず）を含んで構成された電流源回路ＣＳＤＴ（０）～ＣＳＤＴ（Ｎ－１）を有する点で異なる。電圧レート検出回路３０Ｘのその他の構成は、電圧レート検出回路３０と同様である。
　実施の形態２の末尾でも説明した様に、電流供給回路３６（０）～３６（Ｎ－１）の供給電流Ｉｒｄ（０）～Ｉｒｄ（Ｎ－１）は、上位ビット側のレート検出ユニットＲＤＵＴになるほど供給電流Ｉｒｄが大きくなる様に、Ｉｒｄ（０）＜…＜Ｉｒｄ（Ｍ）＜…＜～Ｉｒｄ（Ｎ－１）とすることが好ましい。図１１の構成では、電流源回路ＣＳＤＴ（０）～ＣＳＤＴ（Ｎ－１）の出力電流について、上位ビット側のレート検出ユニットＲＤＵＴで出力電流が大きくなる様に設計することで、この様な供給電流Ｉｒｄ（０）～Ｉｒｄ（Ｎ－１）の設定を実現することができる。図１１において、電流源回路ＣＳＤＴ（０）～ＣＳＤＴ（Ｎ－１）の各々は、「第２電流源回路」の一実施例に対応する。又、図１１の構成例では、トランジスタＭＮＤ２、電流供給回路３６Ｘ、及び、インバータＩＮＶＤによって、レート検出信号ＳＲＤＥＴを生成するための「レート判定回路」の一実施例が構成される。
　今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本開示の範囲は上記した説明ではなくて請求の範囲によって示され、請求の範囲と均等の意味及び範囲内でのすべての変更が含まれることが意図される。
　５，５♯　パワーオンリセット回路、１０，１０♯　分圧回路、１５　選択回路、２０，２０Ｘ，２０♯　電圧判定回路、２１，ＭＮＤ１（０）～ＭＮＤ１（Ｎ－１），ＭＮＤ２（０）～ＭＮＤ２（Ｎ－１）　トランジスタ、２２，３６，３６Ｘ　電流供給回路、２５　信号生成回路、２７，２７Ｘ　電流制御回路、３０，３０Ｘ　電圧レート検出回路、３５　制御ロジック、ＡＶＤＤ　電源電圧、ＣＤＥＴ（０）～ＣＤＥＴ（Ｎ－１）　検出用キャパシタ、ＣＲＥＦ（０）～ＣＲＥＦ（Ｎ－１）　充電用キャパシタ、ＣＳＤ（０）～ＣＳＤ（Ｎ－１），ＣＳＤＴ（０）～ＣＳＤＴ（Ｎ－１）　電流源回路、ＩＮＶＤ（０）～ＩＮＶＤ（Ｎ－１）　インバータ、Ｉｃ（０）～Ｉｃ（Ｎ－１）　検出電流、Ｉｄ（０）～ＩＤ（Ｎ－１）　出力電流（電流源回路）、Ｉｄｅｔ（０）～Ｉｄｅｔ（Ｎ－１），Ｉｒｄ（０）～Ｉｒｄ（Ｎ－１）　供給電流、Ｎ１～Ｎ４　ノード、ＮＬ　基準電圧配線（接地配線）、ＰＬ　電源配線、ＲＤ（０）～ＲＤ（Ｎ－１），ＲＤＥＴ（０）～ＲＤＥＴ（Ｎ－１），ＲＨ（０）～ＲＨ（Ｎ－１），ＲＬ（０）～ＲＬ（Ｎ－１）　抵抗素子、ＲＤＵＴ（０）～ＲＤＵＴ（Ｎ－１）　レート検出ユニット、ＳＥＬ（０）～ＳＥＬ（Ｎ－１）　選択信号、ＳＲＤＥＴ（０）～ＳＲＤＥＴ（Ｎ－１）　レート検出信号、ＳＷＤ（０）～ＳＷＤ（Ｎ－１），ＳＷＨ（０）～ＳＷＨ（Ｎ－１），ＳＷＬ（０）～ＳＷＬ（Ｎ－１）　スイッチ素子、ＶＰＯＲ　出力信号、ＶＲＴ　電圧変化レート、ＶＳＳ　基準電圧（接地電圧）、Ｖｄｉｖ　分圧電圧、Ｖｔ１，Ｖｔ２　しきい値電圧、Ｖｐｒ　判定電圧。

Claims (11)

  1. 　電源電圧の供給を受ける電源配線と、
    　基準電圧を伝達する基準電圧配線と、
    　前記電源配線及び前記基準電圧の間に接続されて、前記電源電圧の分圧電圧を第１ノードに出力する分圧回路と、
    　前記電源電圧の起動時における前記電源電圧の電圧変化レートを検出するための電圧レート検出回路と、
    　前記第１ノードの電圧と、予め定められた電圧との比較結果を示す出力信号を生成する電圧判定回路とを備え、
    　前記分圧回路は、前記電圧レート検出回路で検出された前記電圧変化レートに応じて、前記電源電圧に対する前記分圧電圧の分圧比を一定に維持した上で前記電源配線及び前記基準電圧の間のインピーダンスが可変に設定される様に構成され、
    　前記インピーダンスは、前記電圧変化レートが大きいほど低くなる様に設定される、パワーオンリセット回路。
  2. 　前記電圧判定回路は、
    　前記電源配線と第２ノードとの間に接続されて、前記電圧レート検出回路で検出された前記電圧変化レートに応じて前記電源配線から前記第２ノードへの供給電流を可変に制御する電流制御回路と、
    　前記第２ノードと前記基準電圧配線との間に接続されて、前記第１ノードの電圧に応じてオンオフする第１トランジスタとを含み、
    　前記出力信号は、前記第１トランジスタのオンオフに伴って変化する前記第２ノードの電圧に応じた論理レベルを有する様に生成され、
    　前記電流制御回路は、前記電圧変化レートが大きいほど前記供給電流が大きくなる様に前記供給電流を制御する、請求項１記載のパワーオンリセット回路。
  3. 　前記電流制御回路は、
    　前記電源配線及び前記第２ノードの間に並列接続された複数の第１抵抗素子と、
    　前記電源配線及び前記第２ノードの間に前記複数の第１抵抗素子のそれぞれと直列接続された複数のスイッチ素子とを有し、
    　前記複数のスイッチ素子のオンオフは、前記電圧レート検出回路で検出された前記電圧変化レートに従って、前記電圧変化レートが大きいほど前記電源配線及び前記第２ノードの間の電気抵抗値が小さくなる様に制御される、請求項２記載のパワーオンリセット回路。
  4. 　前記電流制御回路は、前記電源配線及び前記第２ノードの間に並列接続された、トランジスタを含んで構成される複数の第１電流源回路と、
    　前記電源配線及び前記第２ノードの間に前記複数の第１電流源回路のそれぞれと直列接続された複数のスイッチ素子とを有し、
    　前記複数のスイッチ素子のオンオフは、前記電圧レート検出回路で検出された前記電圧変化レートに従って、前記電圧変化レートが大きいほど前記複数の第１電流源回路による前記供給電流が大きくなる様に制御される、請求項２記載のパワーオンリセット回路。
  5. 　前記分圧回路は、
    　複数の分圧抵抗と、
    　前記電圧レート検出回路で検出された前記電圧変化レートに従って前記複数の分圧抵抗を選択的に前記電源配線及び前記基準電圧配線の間に接続するための選択回路とを含み、
    　前記複数の分圧抵抗の各々は、
    　前記電源配線及び前記第１ノードの間に接続される第２抵抗素子と、
    　前記基準電圧配線及び前記第１ノードの間に接続される第３抵抗素子とを含み、
    　前記第２抵抗素子及び前記第３抵抗素子の電気抵抗値の比が前記複数の分圧抵抗の間で共通である一方で、前記第２抵抗素子及び前記第３抵抗素子の電気抵抗値の和は前記複数の分圧抵抗の間で異なり、
    　前記選択回路は、前記電圧変化レートが大きいほど、前記電源配線及び前記基準電圧配線の前記電気抵抗値が小さくなる様に制御される、請求項１～４のいずれか１項に記載のパワーオンリセット回路。
  6. 　前記電圧レート検出回路は、Ｎ個のレート検出ユニットを含み、
    　前記Ｎは２以上の整数であり、
    　前記Ｎ個のレート検出ユニットの各々は、
    　前記電源配線及び第３ノードの間に接続された検出用キャパシタと、
    　前記第３ノードの電圧が予め定められた電圧よりも上昇するのに応じてレート検出信号を生成するレート判定回路とを含み、
    　前記Ｎ個のレート検出ユニットの間で、前記第３ノードの容量値に対する前記検出用キャパシタの容量値の比は互いに異なり、
    　前記電圧レート検出回路は、前記電源電圧の起動から予め定められた基準時間が経過した時点における、前記Ｎ個のレート検出ユニットのうちの前記レート検出信号を生成したレート検出ユニットの個数に基づいて、前記電圧変化レートをＮ段階に検出し、
    　前記電圧変化レートは、前記個数が多いほど大きく検出される、請求項１～５のいずれか１項に記載のパワーオンリセット回路。
  7. 　前記レート判定回路は、
    　前記電源配線と第４ノードとの間に接続されて、前記電源配線から前記第４ノードへ電流を供給する電流供給回路と、
    　前記第４ノードと前記基準電圧配線との間に接続されて、前記第３ノードの電圧に応じてオンオフする第２トランジスタとを含み、
    　前記レート検出信号は、前記第２トランジスタのオンに伴って前記第４ノードの電圧が変化すると生成され、
    　前記電流供給回路による供給電流は、前記Ｎ個のレート検出ユニットの間で異なり、
    　前記検出用キャパシタの容量値が小さいレート検出ユニットほど、前記供給電流は大きく設定される、請求項６記載のパワーオンリセット回路。
  8. 　前記電圧判定回路は、
    　前記電源配線と第２ノードとの間に接続されて、前記電源配線から前記第２ノードへの供給電流を制御する電流制御回路と、
    　前記第２ノードと前記基準電圧配線との間に接続されて、前記第１ノードの電圧に応じてオンオフする第１トランジスタとを含み、
    　前記出力信号は、前記第１トランジスタのオンオフに伴って変化する前記第２ノードの電圧に応じた論理レベルを有する様に生成され、
    　前記電圧レート検出回路は、Ｎ個のレート検出ユニットを含み、
    　前記Ｎは２以上の整数であり、
    　前記Ｎ個のレート検出ユニットの各々は、
    　前記電源配線及び第３ノードの間に接続された検出用キャパシタと、
    　前記電源配線と第４ノードとの間に接続されて、前記電源配線から前記第４ノードへ電流を供給する電流供給回路と、
    　前記第４ノードと前記基準電圧配線との間に接続されて、前記第３ノードの電圧に応じてオンオフする第２トランジスタとを含み、かつ、
    　前記第２トランジスタのオンに伴って前記第４ノードの電圧が変化するとレート検出信号を生成し、
    　前記Ｎ個のレート検出ユニットの間で、前記第３ノードの容量値に対する前記検出用キャパシタの容量値の比は互いに異なり、
    　前記電圧レート検出回路は、前記電源電圧の起動から予め定められた基準時間が経過した時点における、前記Ｎ個のレート検出ユニットのうちの前記レート検出信号を生成したレート検出ユニットの個数に基づいて、前記電圧変化レートをＮ段階に検出し、
    　前記第１トランジスタがターンオンするときの前記第１ノードの電圧は、前記第２トランジスタがターンオンするときの前記第３ノードの電圧よりも高い、請求項１記載のパワーオンリセット回路。
  9. 　前記電流供給回路は、
    　前記電源配線及び前記第４ノードの間に接続された、前記Ｎ個のレート検出ユニットの間で電気抵抗値が異なる第４抵抗素子を有し、
    　前記検出用キャパシタの容量値が小さいレート検出ユニットほど、前記電気抵抗値は小さく設定される、請求項７又は８に記載のパワーオンリセット回路。
  10. 　前記電流供給回路は、
    　前記電源配線及び前記第４ノードの間に接続された、前記Ｎ個のレート検出ユニットの間で出力電流が異なる第２電流源回路を有し、
    　前記検出用キャパシタの容量値が小さいレート検出ユニットほど、前記第２電流源回路の前記出力電流は大きい、請求項７又は８に記載のパワーオンリセット回路。
  11. 　前記Ｎ個のレート検出ユニットの間で、前記第３ノードの容量値は共通である一方で、前記検出用キャパシタの容量値は互いに異なる、請求項７～１０のいずれか１項記載のパワーオンリセット回路。
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