WO2007034540A1 - 電源電圧調整装置 - Google Patents

電源電圧調整装置 Download PDF

Info

Publication number
WO2007034540A1
WO2007034540A1 PCT/JP2005/017312 JP2005017312W WO2007034540A1 WO 2007034540 A1 WO2007034540 A1 WO 2007034540A1 JP 2005017312 W JP2005017312 W JP 2005017312W WO 2007034540 A1 WO2007034540 A1 WO 2007034540A1
Authority
WO
WIPO (PCT)
Prior art keywords
power supply
supply voltage
oscillators
count value
integrated circuit
Prior art date
Application number
PCT/JP2005/017312
Other languages
English (en)
French (fr)
Inventor
Hiroshi Okano
Atsuki Inoue
Original Assignee
Fujitsu Limited
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fujitsu Limited filed Critical Fujitsu Limited
Priority to PCT/JP2005/017312 priority Critical patent/WO2007034540A1/ja
Priority to JP2007536361A priority patent/JP4905354B2/ja
Publication of WO2007034540A1 publication Critical patent/WO2007034540A1/ja
Priority to US12/051,788 priority patent/US8008967B2/en

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
    • G11C5/147—Voltage reference generators, voltage or current regulators; Internally lowered supply levels; Compensation for voltage drops
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L1/00—Stabilisation of generator output against variations of physical values, e.g. power supply

Definitions

  • the present invention relates to a power supply voltage adjustment device that adjusts the power supply voltage of a circuit in accordance with process variations in a manufacturing process of a semiconductor integrated circuit such as an LSI (Large Scale Integration) and temperature fluctuations during operation.
  • LSI Large Scale Integration
  • Multi-Vth design is generally performed in order to reduce power consumption while increasing speed.
  • Multi-Vth design uses multiple cell libraries made up of transistors with different threshold voltages Vth.
  • a high-Vth transistor with a high Vth and a low-Vth transistor with a low Vth there is a margin in the path delay time for the target operating frequency.
  • a cell library composed of high-Vth transistors with low operating speed and low leakage current is used.
  • a cell library consisting of low-Vth transistors with high leakage and high leakage current is used for the part where there is no margin in the path delay time. As a result, the leakage current of the entire circuit is reduced.
  • Patent Documents 1 and 2 a critical path replica is used to perform power supply voltage control according to process variations, and the delay of this critical path is the target operation according to process variations. Depending on whether the frequency is satisfied, power supply voltage control The configuration to do is shown.
  • Patent Document 3 for the purpose of stable writing and erasing of a nonvolatile memory circuit, an accurate pulse width is formed even if the writing pulse and erasing pulse vary in process.
  • a first counter that counts the oscillation frequency of the internal oscillator and a second counter that counts an externally supplied clock or a clock derived from the same are provided, and these count values are used. The configuration is shown.
  • Patent Document 4 includes a frequency generator that supplies a clock signal having a frequency that changes based on an operating voltage, and a fixed frequency generator, and includes a counter that counts each frequency.
  • a circuit for adjusting the power supply voltage by comparing the count values is shown.
  • a configuration is shown in which the power supply voltage is adjusted in consideration of process variations by using a critical path network equivalent to a replica of a critical node and comparing the phase with an internally generated clock. .
  • most cell power in the path is Low—Vth cell, Path A, and most cells in the path are High—Vth cells, Path B, and the High—Vth cell has the larger delay.
  • the first condition that the delay of the Low-Vth cell shifts to the larger one, and the delay of the High-Vth cell shifts to the larger one, and the delay of the Low-Vth cell shifts to the smaller delay.
  • Patent Document 3 considers the process variation of LSIs with a multi-Vth design that can form an accurate pulse width in consideration of the fluctuation of the frequency of the oscillator itself due to process variations. The power supply voltage cannot be adjusted!
  • Patent Document 4 does not have an oscillator and a counter that take into account a plurality of cell libraries composed of transistors having different Vths. The voltage cannot be adjusted!
  • Patent Document 1 Japanese Patent No. 3478284
  • Patent Document 2 Japanese Patent Application Publication No. 2000-216337
  • Patent Document 3 Japanese Patent Application Publication JP 2000-268019
  • Patent Document 4 Japanese Patent Application Publication JP 2005-073494
  • An object of the present invention is to appropriately adjust the power supply voltage of a circuit according to process variations of a multi-Vth designed semiconductor integrated circuit to realize low power consumption and high speed.
  • a power supply voltage adjustment device includes a plurality of oscillators, counters, converters, and controllers, and adjusts a power supply voltage of a semiconductor integrated circuit including a plurality of types of transistors having different threshold voltages To do.
  • the plurality of oscillators are composed of respective types of transistors among the plurality of types of transistors.
  • the counter counts the oscillation frequency of each of these oscillators and outputs the count value.
  • the change converts the count value of the oscillation frequency of these oscillators to the power supply voltage value to be set.
  • the controller controls the power supply voltage value to be set. Output control signal.
  • a power supply voltage adjustment device includes a plurality of oscillators, counters, and controllers, and supplies a power supply voltage of a semiconductor integrated circuit including a plurality of types of transistors having different threshold voltages. adjust.
  • the plurality of oscillators are composed of respective types of transistors among the plurality of types of transistors.
  • the counter counts the oscillation frequency of each of these oscillators and outputs the count value.
  • the controller outputs a control signal indicating the count value of the oscillation frequency of these oscillators. Then, the power supply device that supplies power to the semiconductor integrated circuit sets the power supply voltage according to the output control signal.
  • a power supply voltage adjustment device includes a plurality of oscillators, counters, storage elements, and controllers, and is a semiconductor integrated circuit configured with a plurality of types of transistors having different threshold voltages. Adjust the power supply voltage.
  • the plurality of oscillators are constituted by transistors of each type among the plurality of types of transistors.
  • the counter counts the oscillation frequency of each of these oscillators and outputs the count value.
  • the storage element holds power supply voltage information determined according to the count value of the oscillation frequency of these oscillators.
  • the controller reads the power supply voltage information from the storage element, and outputs a control signal indicating the read power supply voltage information.
  • the oscillation frequency of each oscillator is determined by the delay time of the transistor, and the plurality of oscillators differ depending on the type of transistor. Oscillates at a frequency. Therefore, in a multi-Vth designed semiconductor integrated circuit, it becomes possible to adjust the power supply voltage in accordance with the process variation of a plurality of types of transistors having different threshold voltages.
  • the power supply voltage of the semiconductor integrated circuit can be set at the target operating frequency. Since it can be set to a low voltage value within the operable range, low power consumption and high speed can be achieved.
  • the power supply voltage adjustment device of the first aspect corresponds to, for example, the power supply voltage adjustment device 12-1 of FIG. 1, 9, or 10 described later, and the power supply voltage adjustment device of the second aspect is, for example, , Described later
  • the power supply voltage adjusting device of the third aspect corresponding to the power supply voltage adjusting device 12-2 of FIG. 11 is, for example, the power supply voltage adjusting device 12-3 of FIG. 12 described later or the power supply voltage adjusting device of FIG. — Corresponds to 4.
  • ⁇ 1 It is a block diagram of an LSI chip having a first power supply voltage adjustment device.
  • IV 4 A diagram showing a first conversion table for converting an oscillation frequency code into a process variation code.
  • FIG. 5 is a diagram showing a conversion table for converting process variation codes into voltage codes.
  • FIG. 6 is a diagram showing a correspondence relationship between a voltage code and a set voltage.
  • Fig. 7 is a diagram showing a second conversion table for converting an oscillation frequency code into a process variation code.
  • FIG. 8 is a configuration diagram of a converter.
  • FIG. 13 is a diagram showing the dependency of the count value on process variations.
  • FIG. 14 is a diagram showing the operating characteristics of an LSI.
  • FIG. 15 is a diagram showing the relationship between process variation and minimum voltage.
  • FIG. 16 is a timing chart at the time of LSI power-on reset.
  • FIG. 17 is a flowchart of an operation for measuring process variation and changing voltage at power-on reset. [18] This is a flowchart of the operation to change the voltage using the held voltage value at the power-on reset. [19] FIG. 19 is a block diagram of an LSI chip having an eighth power supply voltage regulator.
  • FIG.20 Flow chart of operation to change voltage during power-on reset and normal operation Is.
  • FIG. 21 is a diagram showing a temperature distribution and an oscillator arrangement during LSI operation.
  • process variations in semiconductor integrated circuits are classified into four types: lot-to-lot variation, wafer-to-wafer variation, chip-to-chip variation, and intra-chip variation.
  • lot-to-lot variation wafer-to-wafer variation
  • chip-to-chip variation chip-to-chip variation
  • intra-chip variation intra-chip variation.
  • a power supply voltage adjustment apparatus that can deal mainly with lot-to-lot variations, wafer-to-chip variations, and chip-to-chip variations will be described, and a configuration that can additionally cope with in-chip variations will be described.
  • the first power supply voltage regulator includes an oscillator for each transistor type that identifies process variations for each transistor type used in the Multi-Vth design, a counter that counts the number of oscillations based on an external clock, and For example, STA (Static Timing Analysis) has conversion characteristics obtained by covering all paths in the circuit, and the counter count value is set to the target operation according to circuit process variations. Low V within the range that can be operated at the frequency, and conversion to convert the voltage value.
  • STA Static Timing Analysis
  • FIG. 1 is a configuration diagram of an LSI chip to which the first power supply voltage regulator is applied.
  • LSI10 consists of a multi-Vth designed main circuit 11, a power supply voltage adjustment device 12-1, and an external interface 18.
  • the power supply voltage adjustment device 12-1 consists of a Low-Vth transistor oscillator 13 and a High-Vth transistor oscillator. 14, counter 15, variable 16 and controller 17.
  • Examples of the main circuit 11 include a processor core and an image processing circuit.
  • the Low—Vth transistor oscillator 13 is composed of the same kind of Low—Vth transistor used in the main circuit 11, and the High—Vth transistor oscillator 14 is the main circuit. Consists of the same type of High-Vth transistors used in path 11.
  • the counter 15 is counted up by the oscillation outputs generated by the oscillators 13 and 14, and the conversion 16 converts the count value of the counter 15 into a desired power supply voltage.
  • the controller 17 controls the oscillation start Z stop of the oscillators 13 and 14, the count up start Z stop of the counter 15, and the operation of the external interface 18.
  • the external interface 18 transfers information received from the controller 17 to the power supply circuit 19.
  • the power supply circuit 19 is an integrated circuit (IC) that supplies power to the LSI 10, and adjusts the power supply voltage according to information received from the external interface 18.
  • the controller 17 sends an oscillation start signal to the Low-Vth transistor oscillator 13 and the High-Vth transistor oscillator 14 in order to identify the process variation of the LSI 10 including the main circuit 11 for each transistor type.
  • the oscillators 13 and 14 that have received the oscillation start signal start oscillation and send the oscillation output to the counter 15.
  • the power counter 15 starts its operation and starts counting according to the oscillation frequencies of the oscillators 13 and 14.
  • the controller 17 requests the counter 15 to stop counting after a plurality of cycles of the external clock signal CLK input to the LSI 10 or an internal clock signal created based on CLK has elapsed.
  • the external clock signal CLK for example, a signal having a specific frequency defined in the operation specification of the LSI 10 is input, and the frequency is specified.
  • the process variation of LSI 10 including main circuit 11 (lot-to-lot variation, wafer-to-wafer variation, and chip-to-chip variation is calculated based on the count value of counter 15 corresponding to the oscillation frequency of oscillators 13 and 14. ) Can be specified.
  • the reset signal RST will be described later.
  • FIG. 2 shows an example of a circuit used in the power supply voltage adjustment device 12-1 in FIG.
  • the oscillation circuit 20 corresponds to the Low-Vth transistor oscillator 13 in FIG. 1
  • the counter circuit 21 corresponds to a circuit in the counter 15 that counts the number of oscillations.
  • Input signals clk, rose-en and count_en are given from the controller 17.
  • the clock signal elk the external clock signal CLK or the internal signal created based on CLK in the controller 17 A clock signal is used.
  • the oscillation circuit 20 includes flip-flop (FF) circuits 31, 38, a NAND circuit 32, inverters 33-36, 39, and a buffer 37, and outputs a signal rose-elk.
  • FF flip-flop
  • the NAND circuit 32 and the inverters 33 to 36 constitute a ring oscillator
  • the FF circuit 38 and the inverter 39 constitute a 1Z2 frequency divider.
  • Low-Vth transistors are used as elements of the ring oscillator, and process variations of the Low-Vth transistors are reflected in the frequency of the signal rose-elk.
  • the ring oscillator oscillates while the signal rose_en is logic “1” among the multiple cycles of the clock signal elk.
  • the oscillation frequency is determined by the delay time of each element constituting the ring oscillator.
  • the counter circuit 21 includes FF circuits 41 to 44, 47, 49, AND circuits 45, 46, and an incrementer 48, and outputs a signal PCODE.
  • This circuit counts how many times the clock signal rose-elk has toggled during the period when the signal count-en is logic “1” among a plurality of cycles of the clock signal elk.
  • Asynchronous signal transfer is required between the FF circuit driven by elk and the FF circuit driven by rose-elk. Therefore, the anti-metastable circuit that has FF circuit 41-43 power and the ANDed circuit 45
  • a clock buffer is provided.
  • FIG. 3 shows operation waveforms of the circuit of FIG.
  • the clock signal elk and the clock signal rose-elk are asynchronous, and the cycles of these clocks are different.
  • the cycle of the clock signal rose-elk is determined by the delay characteristics of the ring oscillator.
  • elk and rose-elk are asynchronous clock signals, so that the signal does not adversely affect the asynchronous start Z stop timing and count start Z stop timing.
  • Rose en and signal count en are given separately.
  • the clock signal rose-gclk stops toggling, and the FF circuit 47 stops counting up.
  • the value of the signal PCODE at this time indicates the number of oscillations of the N force Low-Vth transistor oscillator 13.
  • FIG. 2 shows the oscillation circuit 20 of the Low-Vth transistor oscillator 13 and its counter circuit 21, but the configuration of the oscillation circuit of the High-Vth transistor oscillator 14 and its counter circuit is the same.
  • the ring oscillator of the oscillation circuit 20 is composed of a High-Vth transistor.
  • the counter 15 outputs the count value of the number of oscillations of the oscillators 13 and 14 to the converter 16 as an oscillation frequency code.
  • the converter 16 converts the oscillation frequency code received from the counter 15 into a low voltage value within a range in which the main circuit 11 can operate.
  • the change 16 may be configured such that the oscillation frequency code is converted into a corresponding process variation value and then converted into a voltage value corresponding to the process variation value.
  • the converter 16 converts the oscillation frequency code using, for example, conversion tables as shown in FIGS.
  • the conversion table of FIG. 4 inputs a 14-bit oscillation frequency code [13: 0] and outputs a 6-bit process variation code [5: 0].
  • the oscillation frequency code [13: 0] represents the count value of the Low—Vth transistor oscillator 13
  • the oscillation frequency code [6: 0] represents the High—Vth transistor oscillator 14 Represents a count value.
  • process variation codes [5: 0] represents the conversion result of oscillation frequency code [13: 7]
  • process variation code [2: 0] represents oscillation frequency code [6 : 0] represents the conversion result.
  • the maximum value of the counter 15 is set to 127, and the process variation values are classified into 8 categories of 0 to 7.
  • Correspondence between the oscillation frequency code and the process variation code can be obtained by performing a simulation in advance using a circuit simulator such as the f column XJ3 ⁇ 4, 3 ⁇ 4PICE (Simulation Program with Integrated Circuit Emphasis).
  • the conversion table in FIG. 5 receives the process variation code [5: 0] and outputs a 4-bit voltage code [3: 0].
  • the correspondence between the process variation code and the voltage code can be analyzed, for example, by changing the process variation, temperature, and power supply voltage conditions during design. It can be obtained by acquiring the delay information of LSI10.
  • FIG. 6 shows the correspondence between the voltage code and the actually set voltage.
  • 16 voltage codes are used, the minimum voltage is 1. 000 [V] and the maximum voltage is 1. 375 [V].
  • the number of voltage codes can be increased or decreased as necessary. May be.
  • the controller 17 receives the voltage code converted by the conversion 16 and instructs the external interface 18 to transmit the voltage code to the power supply circuit 19.
  • the external interface 18 sends a control signal for adjusting the power supply voltage to the power supply circuit 19.
  • the power supply circuit 19 receives the control signal from the external interface 18 and sets the power supply voltage of the LSI 10 to a predetermined value corresponding to the control signal.
  • the power supply voltage of the LSI 10 designed for Multi-Vth can be set to a low voltage value within the range in which the main circuit 11 can operate according to the process variation of the LSI 10. High speed and low power consumption can be emphasized.
  • the cell library is divided into two types, each composed of a Low-Vth PMOS transistor and an NMOS transistor, and a High-Vth PMOS transistor and an NMOS transistor.
  • the cell library used in Vth design need not be two types, but it is possible to use three or more types. For example, when three types of cell libraries are used, the same effect can be obtained by adding a third oscillator in the power supply voltage regulator 12-1.
  • the second power supply voltage adjusting device has a function to input a signal indicating a temperature when operating the oscillators 13 and 14 in the power supply voltage adjusting device 12-1 of FIG. Converts the count value of the counter into a voltage value using the input temperature signal.
  • FIG. 7 shows a conversion table of the converter 16 used in the second power supply voltage regulator. Since the temperature of L SI10 is affected by its operating condition and ambient temperature, and the oscillation frequency of oscillators 13 and 14 changes depending on the temperature, the conversion table shows the temperature for each oscillator 13 and 14 operating. The correspondence between the oscillation frequency code and the process variation code is maintained.
  • FIG. 8 shows a configuration example of such a converter 16.
  • Transducers 80, 81, and 82 Based on conversion tables at temperatures of 80 ° C, 40 ° C, and 0 ° C, respectively, the oscillation frequency code is converted into a process variation code.
  • the temperature sensor 83 measures the temperature around the oscillator and outputs a temperature signal, and the selector 84 selects and outputs one of the outputs 80 to 82 according to the output of the temperature sensor 83. .
  • the force temperature range using three types of temperatures may be further subdivided.
  • the output signal of the temperature sensor 83 is used as a signal for switching the output of the transformations 80 to 82, it can be switched by other methods.
  • the temperature mode signal may be given as a fixed value from outside the LSI 10.
  • the third power supply voltage adjustment device can read the count value of the counter 15 from the main circuit 11 in the LSI 10, for example, a microprocessor core, and can rewrite the conversion information by the microprocessor core program. Configured as follows.
  • FIG. 9 is a configuration diagram of an LSI chip to which the third power supply voltage adjusting device is applied.
  • the same reference numerals as those in FIG. 1 denote the same components as those in FIG. 1, and the main circuit 11 corresponding to the microprocessor includes an instruction fetch unit 90, an instruction cache unit 91, a nos interface unit 92, and an execution unit 94. , Data cache unit 95, and internal data bus 96.
  • the bus interface unit 92 performs access control to the internal data bus 96, the system bus 97, and the main memory 93 for storing programs and data, and the execution unit 94 performs instruction decoding, calculation, and the like.
  • the data cache unit 95 processes the load Z store instruction and performs data access.
  • the counter 15 and the variable 16 are configured to be connected to the internal data bus 96, and are configured to be readable and writable from the program of the microphone processor 11, respectively.
  • the conversion table of the converter 16 is rewritten in the following procedure, for example. 1. Test many actual LSIs, measure the count value of each LSI counter and the minimum voltage required for each LSI to operate at the desired frequency, and obtain the corresponding relationship. .
  • the acquired correspondence data is incorporated into the microprocessor 11 program.
  • the microprocessor 11 By executing the program, the microprocessor 11 writes the built-in correspondence data to the internal storage (memory, register, etc.) of the converter 16. The writing of this correspondence is normally performed when the LSI 10 starts operating.
  • the conversion information of the transformation 16 can be rewritten after the LSI 10 is manufactured. Therefore, the power supply voltage is adjusted in consideration of an error between the library used at the time of designing the L SI10 and the actual circuit. Therefore, lower power consumption and higher speed can be achieved.
  • the count value of the counter 15 is read by the program of the microprocessor 11 and the execution unit 94 obtains the voltage value using the correspondence data incorporated in the program.
  • the bus interface unit 92 sends the obtained voltage value to the power supply circuit 19 via the power supply voltage adjustment device 1 2-1 and the external interface 18 to realize voltage adjustment.
  • the fourth power supply voltage adjustment device is configured such that the count value of counter 15 is read out by the device power outside LSI 10, and the conversion information of converter 16 can be rewritten by the device.
  • FIG. 10 is a block diagram of an LSI chip to which the fourth power supply voltage regulator is applied.
  • the same reference numerals as those in FIG. 1 denote the same components as those in FIG.
  • the program of the system controller 100 provided outside the LSI 10 incorporates data on the correspondence relationship between the count value and the voltage acquired in advance, as in the program of the microprocessor 11 in FIG. By executing the program, the system controller 100 writes the correspondence data to the internal storage 16 via the external interface 18.
  • the program of the system controller 100 sends a request for reading the count value of the counter 15 to the external interface 18.
  • External interface 18 reads to controller 17.
  • the counter 15 sends the count value back to the controller 17, and the controller 17 sends the count value to the system controller 100 via the external interface 18.
  • the system controller 100 obtains a voltage value using the correspondence data embedded in the program, and sends the obtained voltage value to the power supply circuit 19 via the external interface 18, thereby realizing voltage adjustment. To do.
  • the conversion information of the conversion 16 can be rewritten after the LSI 10 is manufactured. Therefore, it is possible to adjust the power supply voltage in consideration of errors between the library used at the time of LSI10 design and the actual circuit, and it is possible to achieve lower power consumption and higher speed.
  • ASIC Application Specific Integrated Circuit
  • the fifth power supply voltage adjusting device transfers the count value of the counter 15 to the power supply device that supplies the power supply voltage to the LSI 10, and the power supply device uses the internal converter or program to generate the necessary voltage. Calculate the value and supply the power supply of that voltage to LSI10.
  • FIG. 11 is a configuration diagram of an LSI chip to which the fifth power supply voltage adjusting device is applied.
  • the same reference numerals as those in FIG. 1 represent the same constituent elements as in FIG.
  • Power supply voltage regulator 12 2 Low—Vth transistor oscillator 13, High—Vth transistor oscillator 14, counter 15 and controller 17 and external interface 18 operate in a manner similar to the circuit of FIG.
  • the count value of the counter 15 is transmitted to the power supply circuit 110 with a conversion function via the external interface 18.
  • the power supply circuit 110 with a conversion function converts the received count value into a low voltage value within a range in which the LSI 10 can operate at a target operating frequency, and supplies the voltage to the LSI 10.
  • the converter 16 is not required in the LSI 10, the circuit area of the LSI 10 is reduced, and the main circuit 11 does not have an arithmetic function like a processor. Even a circuit can control the power supply voltage according to process variations. Therefore, low power consumption and high speed can be achieved.
  • the power supply circuit directly reads the count value and determines the power supply voltage to be set As shown in FIG. 10, the power supply voltage can be adjusted without applying a processing load to the system controller 100. For this reason, there is an advantage that the processing performance of the system does not deteriorate.
  • the power supply circuit with modification 110 may be divided into a system controller having a function and a power supply circuit.
  • the external interface 18 transmits the count value of the counter 15 to the system controller, and the system controller converts the received count value into a voltage value and transmits an instruction for setting the voltage to the power supply circuit.
  • the power supply circuit supplies the voltage to the LSI 10.
  • the sixth power supply voltage adjustment device is configured so that the count value of the counter 15 can be read from the outside of the LSI 10. For example, during a test that is performed after the LSI 10 is manufactured, a test is performed at a specific temperature and power supply voltage, the count value is read, the process variation of the LSI 10 is identified from the read count value, and the LSI 10 operates. Calculate a low voltage value within the possible range using an LSI test program. Then, the voltage value is recorded in the nonvolatile memory element, and the power supply voltage is adjusted to the value.
  • FIG. 12 is a configuration diagram of an LSI chip to which the sixth power supply voltage adjusting device is applied.
  • the same reference numerals as those in FIG. 1 denote the same components as those in FIG.
  • the power supply voltage adjustment device 12-3 includes a nonvolatile memory element 120 instead of the converter 16, and the LSI 10 includes a test terminal 121.
  • the power supply voltage regulator 12-3 operates in the same way as the power supply voltage regulator 12-1 in Figure 1 and identifies the process variation of the LSI10 including the main circuit 11 from the count value of the counter 15. To do.
  • the controller 17 receives the count value of the counter 15 and outputs it to the test terminal 121 via the external interface 18. At this time, by performing a test at a specific power supply voltage and temperature, it becomes possible to accurately identify the process variation of each LSI 10.
  • the nonvolatile memory element 120 is configured by a fuse, a flash memory, or the like, and holds a voltage code corresponding to a power supply voltage necessary for operating at a target operating frequency in accordance with process variations of the LSI 10. For example, if the nonvolatile memory element 120 is configured with a fuse, the fuse should be set from the count value read from the test terminal 121 during the test. Specify the voltage code, cut the fuse with a laser device, etc., and hold the voltage code in the fuse.
  • the controller 17 transmits the voltage code held in the nonvolatile storage element 120 to the power supply circuit 19 via the external interface 18, and the power supply circuit 19 Supply voltage to LSI10.
  • the oscillation frequency of the oscillators 13 and 14 can be counted under a specific power supply voltage and temperature set with high accuracy, and the process variation of the LSI 10 can be identified more accurately. it can. Therefore, the margin of the set power supply voltage can be further reduced, and lower power consumption and higher speed can be achieved.
  • the converter 16 since the necessary voltage value is recorded in the nonvolatile memory element 120, the converter 16 is not necessary, and the circuit area can be reduced.
  • test terminal 121 is provided separately and independently from the other terminals, but it does not matter if it is shared with the control signal terminal between the external interface 18 and the power supply circuit 19. .
  • the test terminal 121 is provided separately and independently from the other terminals, but it does not matter if it is shared with the control signal terminal between the external interface 18 and the power supply circuit 19. .
  • LSI10 Using the design data of LSI10, obtain the count value of counter 15 according to various process variations under circuit temperature and power supply voltage by circuit simulation. In addition, the minimum voltage required for the LSI 10 to operate at the target frequency is obtained for each process variation value by STA or the like, and the voltage code is specified based on the correspondence relationship.
  • FIG. 13 shows an example of the dependency of the count value of the Low-Vth transistor oscillator 13 on process variations under the conditions of a temperature of 125 ° C. and a voltage of 1.2 V.
  • the vertical axis represents the force value, and the horizontal axis represents the process variation.
  • the process variation of the Low-Vth transistor and the process of the High-Vth transistor are performed under the conditions of the target operating frequency and the maximum temperature (for example, 125 ° C) at which the LSI10 is guaranteed to operate.
  • the variation and power supply voltage as parameters, obtain the process characteristics of LSI10 and the operating characteristics with respect to the power supply voltage.
  • FIG. 14 shows an example of the operating characteristics of the LSI 10 at a temperature of 125 ° C.
  • the vertical axis represents the Slack value indicating the delay margin of LSI10, and the horizontal axis represents the process variation of the Low-Vth transistor.
  • the straight lines 1401, 1402, and 1403 show the operating characteristics when the power supply voltage is 1.4 V, 1.2 V, and 1. OV, respectively. Such a graph is obtained for each of a plurality of process variation values of the High-Vth transistor.
  • the count value of the counter 15 at a specific temperature and voltage is acquired, and the operation test of the main circuit 11 of the LSI10 is performed under the conditions of the target operating frequency and the maximum temperature at which the LSI10 operation is guaranteed. Do. At this time, the power supply voltage is changed as a parameter to obtain the power supply voltage at which the LSI 10 operates normally, and the correspondence between the count value and the power supply voltage at which the LSI 10 operates normally is obtained.
  • the seventh power supply voltage adjusting device adjusts the power supply voltage during the power-on reset period before the main circuit 11 of the LSI 10 starts its operation. Since this power supply voltage adjusting device is configured in the same manner as any of the above-described power supply voltage adjusting devices 12-1 to 12-3, for example, it will be referred to as a power supply voltage adjusting device 12.
  • FIG. 16 is a timing chart at the time of power-on reset of the LSI chip to which the seventh power supply voltage adjusting device is applied.
  • the period 1601 in FIG. 16 represents the reset extension period of the main circuit 11 for setting the power supply voltage
  • the period 1602 represents the power supply voltage setting period
  • the period 1603 is the user after the main circuit 11 starts operation. Represents the logic normal operation period.
  • the power supply voltage is set to an initial value.
  • the initial value of the power supply voltage is set to the maximum value of the adjustable voltage range, but may be the lowest voltage or the intermediate voltage as long as the power supply voltage adjustment device 12 operates. It's ok! /.
  • the power supply voltage adjustment device 12 starts a series of operations during the reset of the main circuit 11, transmits a voltage code to the power supply circuit 19 or the power supply circuit 110 with a conversion function, and supplies the power supply circuit 19 or the conversion.
  • the function-equipped power supply circuit 110 supplies a predetermined voltage to the LSI 10. When the reset signal RST is negated, the internal reset signal of the main circuit 11 is released and the main circuit 11 starts operating.
  • the element delay is shifted toward the larger leakage current.
  • the power consumption will increase. This may require a more expensive package with lower thermal resistance.
  • the LSI 10 whose device delay is shifted toward a smaller leakage current may not operate when a constant voltage is supplied because the operable frequency is lowered.
  • the power supply voltage can be adjusted while the power consumption by the main circuit 11 is low. It will be possible to use cheaper LSI packages with higher thermal resistance.
  • FIG. 17 is an operation flowchart when the timing of FIG. 16 is applied to the power supply voltage regulator 12-1 of FIG.
  • signal RST is asserted
  • the internal reset signal of main circuit 11 is asserted
  • controller 17 asserts signals rose-en and count-en to cause process variations in oscillators 13, 14, and counter 15. Instruct measurement (step 1701).
  • the converter 16 converts the count value measured by the counter 15 into a power supply voltage to be set (step 1702), and the controller 17 instructs the external interface 18 to change the voltage. (Step 1703). Then, the external interface 18 instructs the power supply circuit 19 to change the voltage (step 1704), and the power supply circuit 19 changes the voltage to the instructed value (step 1705).
  • the signal RST is negated (step 1706)
  • the internal reset signal of the main circuit 11 is negated, and the main circuit 11 starts normal operation based on the user logic (step 1707).
  • FIG. 18 is an operation flowchart when the timing of FIG. 16 is applied to the power supply voltage regulator 12-3 of FIG.
  • the signal RST is asserted
  • the internal reset signal of the main circuit 11 is asserted
  • the controller 17 transfers the voltage value held in the nonvolatile storage element 120 to the external interface 18 to instruct the voltage change.
  • the eighth power supply voltage regulator corresponds to the count value of the counter 15 when the main circuit 11 satisfies the target operating frequency under the conditions of specific process variation, specific temperature, and specific power supply voltage.
  • a nonvolatile memory element that holds power supply voltage information is provided. Then, the value held in the non-volatile memory element is compared with the count value of the counter 15 measured during the operation of the main circuit 11, and if the measured count value is larger than the held value. Adjust the power supply voltage to decrease, and if it is smaller, increase the power supply voltage.
  • FIG. 19 is a configuration diagram of an LSI chip to which the eighth power supply voltage regulator is applied.
  • the power supply voltage adjustment device 12-4 includes a nonvolatile memory element 190 and a comparator 191 in place of the converter 16.
  • the non-volatile memory element 190 holds a value corresponding to the count value of the counter 15, and the comparator 191 holds the count value measured during the operation of the LSI 10 and the value held in the non-volatile memory element 190! And compare.
  • the design data of LSI 10 is used, and the counter 15 that responds to various process variations under the temperature and power supply voltage at the time of the test by circuit simulation or the like. Find the count value. Using this data, the count value of counter 15 measured during the test can also identify process variations.
  • a value to be set in the nonvolatile memory element 190 is obtained.
  • temperature T and power supply voltage V can be selected appropriately for LSI10 to operate at the target operating frequency F-0.
  • the count value C-0 of the counter 15 in the case of process variation P-0, temperature T-0, and power supply voltage V-0 is obtained from the result of circuit simulation or LSI test.
  • the value of C-0 thus obtained is set in the nonvolatile memory element 190.
  • controller 17 when operating LSI 10, during operation of LSI 10, controller 17 sends an oscillation start signal to Low—Vth transistor oscillator 13 or High—Vth transistor oscillator 14, and starts counting to counter 15. Send a signal. Thereafter, a count stop signal is transmitted to counter 15.
  • the comparator 191 compares the count value output from the counter 15 at this time with the value set in the nonvolatile memory element 190 and outputs the comparison result to the controller 17.
  • LSI10 operates at the target operating frequency F-0 by taking into account the influence of the fluctuating temperature and the power supply voltage reduced by IR-drop depending on the operating status of the main circuit 11 of LSI10.
  • Power supply voltage is dynamically adjusted to reduce power consumption Can. Therefore, when the operating rate of the main circuit 11 is low and the temperature is low, or when the IR-Drop of the power supply voltage is small, the power supply voltage can be lowered and power consumption can be reduced.
  • This adjustment method is based on the fact that the dependency of the oscillation frequency of the Low-Vth transistor oscillator 13 or High-Vth transistor oscillator 14 on the temperature and power supply voltage depends on the temperature and power supply voltage at which the LSI 10 can operate. It is based on being similar to dependency. Therefore, it is also possible to obtain the correlation between these dependences on the measurement results, etc. by STA, circuit simulation, or LSI test, and control the power supply voltage by adding an appropriate margin.
  • FIG. 20 is an operation flowchart of the power supply voltage regulator 12-4 in FIG.
  • the operations in steps 2001 to 2005 in FIG. 20 are the same as the operations in steps 1801 to 1805 in FIG.
  • the controller 17 When the main circuit 11 starts normal operation, the controller 17 asserts the signals rose-en and count-en to instruct the oscillators 13 and 14 and the counter 15 to measure process variation (Step 1). 2006).
  • the comparator 191 compares the force count value measured by the counter 15 with the set value of the nonvolatile storage element 190 (step 2007), and the controller 17 changes the voltage to the external interface 18 according to the comparison result. Instruct (step 2008).
  • the external interface 18 instructs the power supply circuit 19 to change the voltage (step 2009), and the power supply circuit 19 changes the voltage to the instructed value (step 2010). Thereafter, the operations in steps 2006 to 2010 are repeated at a predetermined cycle.
  • the ninth power supply voltage adjusting device includes oscillators provided at a plurality of locations inside the LSI 10, and the operation rate varies locally depending on the operation status of the main circuit 11 of the LSI 10, and temperature fluctuations and power supply voltage Even when there are fluctuations, adjust the power supply voltage in consideration of the most severe operating conditions.
  • FIG. 21 shows an example of temperature distribution and oscillator arrangement during operation in an LSI chip to which the ninth power supply voltage regulator is applied.
  • Both oscillators 210 and 211 include a Low-Vth transistor oscillator 13 and a High-Vth transistor oscillator 14.
  • the temperature distribution during operation is, for example, as shown in FIG. It is not uniform.
  • the power supply voltage is not uniform because it may be reduced by IR-drop. Therefore, the power supply voltage cannot be controlled by taking in the temperature and power supply voltage distribution that determines the operating frequency of the LSI 10 only by placing the oscillator 210 in one place in the LSI 10. Therefore, in this example, another oscillator 211 is arranged at another location in the LSI 10.
  • the power required to arrange the oscillators at two locations If the requirements of chip size or chip cost are satisfied, more oscillators may be arranged in the LSI 10. Specify the location of the counter 15 and controller 17 in particular.
  • Controller 17 determines the power supply voltage to be set using the count value of the oscillation frequency of the oscillators 210 and 211 that are arranged at the most severe operating conditions.
  • the temperature and power supply voltage distribution inside the LSI 10 can be taken in, and the power supply voltage can be adjusted appropriately, and variations in the chip of the LSI 10 can be dealt with.
  • the distribution of temperature and power supply voltage varies depending on the operating state of LSI10. However, since the power supply voltage can be adjusted in consideration of the most severe cases, the margin of power supply voltage to be set can be reduced. Low power consumption can be emphasized.
  • Such an arrangement of a plurality of oscillators can be applied to any of the first to eighth power supply voltage adjusting devices described above.
  • the eighth power supply shown in FIG. It is suitable when applied to a voltage regulator.
  • a plurality of counter 15-power LSIs 10 for counting the oscillation frequencies of the plurality of oscillators are provided. Of these count values of the counter 15, the smallest value is selected and input to the comparator 191. This makes it possible to adjust the power supply voltage in consideration of the most severe operating conditions.
  • the power supply voltage of the LSI can be set to a low voltage value within a range operable at a target operating frequency in accordance with process variations. For this reason, LSIs with larger element delays can be increased in speed by increasing the power supply voltage, and LSIs with smaller element delays can be reduced in power supply voltage to suppress leakage current. be able to. Therefore, it is important to speed up the circuit and reduce power consumption. Can do.
  • low-cost LSIs can be realized because low-priced packages with high thermal resistance can be used as power consumption is reduced.
  • the power supply voltage can be set taking into account temperature fluctuations during operation and IR-drop fluctuations in the power supply voltage, which can further reduce power consumption.

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Logic Circuits (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)

Abstract

　異なる閾値電圧を有する複数種類のトランジスタで構成された半導体集積回路内に、それぞれの種類のトランジスタで構成された複数の発振器が設けられる。そして、これらの発振器のそれぞれの発振周波数がカウントされ、カウント値に応じて、半導体集積回路の電源供給装置に設定すべき電圧値が決定される。

Description

明 細 書
電源電圧調整装置
技術分野
[0001] 本発明は、 LSI (Large Scale Integration )等の半導体集積回路の製造プロセスに おけるプロセスばらつきや動作時の温度変動に応じて、回路の電源電圧を調整する 電源電圧調整装置に関する。
背景技術
[0002] 半導体集積回路の最小加工寸法の微細化に伴い、プロセスばらつきによる、素子 の信号遅延時間や、素子の漏れ電流のばらつきが大きくなつてきている。そのため、 半導体集積回路の素子特性のばらつきとは無関係に一定の電源電圧を供給した場 合、素子遅延が設計値より大きな値にずれた場合には、目的の動作周波数を満たす ことができない半導体集積回路が増加し、素子遅延が設計値より小さな値にずれた 場合には、素子の漏れ電流が増加することにより、消費電力が増加してしまうという問 題があった。
[0003] これらの問題に対して、高速化をは力りつつ低消費電力化をは力るために、 Multi —Vth設計が一般的に行われている。 Multi— Vth設計では、閾値電圧 Vthの異な るトランジスタで構成された複数のセルライブラリを用いる。
[0004] 例えば、高い Vthを有する High— Vthトランジスタと低い Vthを有する Low— Vth トランジスタの 2種類のセルライブラリを用いる場合、目的の動作周波数に対して、パ スの遅延時間に余裕がある部分には、動作速度が遅ぐ漏れ電流の少ない High— Vthトランジスタで構成されるセルライブラリを使用する。一方、パスの遅延時間に余 裕の無い部分には、動作速度が速ぐ漏れ電流の多い Low— Vthトランジスタで構 成されるセルライブラリを使用する。これにより、回路全体として漏れ電流が少なくなる ようにしている。
[0005] 下記の特許文献 1および 2においては、プロセスばらつきに応じた電源電圧制御を 行うために、クリティカルパスのレプリカを使用し、プロセスばらつきに応じて、このタリ ティカルパスの遅延が目的の動作周波数を満たすかどうかにより、電源電圧制御を 行う構成が示されている。
[0006] また、下記の特許文献 3においては、不揮発性メモリ回路の安定的な書き込みや消 去を目的として、書き込みパルスや消去パルスを、プロセスがばらついても正確なパ ルス幅を形成するようにするために、内部発振器の発振周波数を計数する第 1のカウ ンタと、外部力 供給されるクロックもしくはそれ力 派生するクロックを計数する第 2 のカウンタとを設け、それらのカウント値を用いた構成が示されて 、る。
[0007] その他、下記の特許文献 4においては、動作電圧に基づいて変化する周波数を有 するクロック信号を供給する周波数発生器と、固定周波数発生器とを備え、それぞれ の周波数をカウントするカウンタを設け、それらのカウント値を比較することにより、電 源電圧の調整を行う回路が示されている。また、クリティカルノ スのレプリカに相当す る臨界経路ネットワークを用い、内部で生成したクロックとの位相比較を行うことにより 、プロセスばらつきを考慮して、電源電圧の調整を行う構成が示されている。
[0008] しかしながら、 Multi— Vth設計の LSIにおいては、パス毎に High— Vthセルと Lo w— Vthセルとの割合が異なり、プロセスばらつきや電源電圧、温度の動作条件に対 する目的の周波数を満たすために必要な遅延余裕の変化量が、パス毎に異なる。こ のため、プロセスばらつきに応じて目的の周波数で動作するための最低電圧を供給 する制御を行う場合に考慮するべきクリティカルパスは、 1つではない。
[0009] 例えば、パス中のほとんどのセル力Low— Vthセルであるパス Aと、パス中のほとん どのセルが High— Vthセルであるパス Bとがあり、 High— Vthセルの遅延が大きい 方にずれ、かつ、 Low— Vthセルの遅延が大きい方にずれるという第 1の条件と、 Hi gh— Vthセルの遅延が大きい方にずれ、かつ、 Low— Vthセルの遅延が小さい方 にずれるという第 2の条件とがある場合を想定する。
[0010] この場合、第 1の条件に偏って製造された LSIにおいて、ノ ス Aがクリティカルパス であったとしても、第 2の条件に偏って製造された LSIでは、パス Bがクリティカルパス になる可能性がある。
[0011] 特許文献 1および 2の方法では、クリティカルパスのレプリカを使用しているため、こ の問題に対処するためには、動作条件毎に対応する複数のクリティカルパスのレプリ 力を設けるか、動作マージンとして電源電圧を高く設定する必要があると考えられる。 したがって、回路の物量が増加する問題、あるいは、消費電力の削減効果が小さくな る問題がある。
[0012] 特許文献 3の方法では、プロセスばらつきにより発振器自身の周波数が変動するこ とを考慮して、正確なパルス幅を形成することができる力 Multi— Vth設計の LSIの プロセスばらつきを考慮して、電源電圧の調整を行うことはできな!、。
[0013] 特許文献 4の方法でも、異なる Vthを有するトランジスタで構成された複数のセルラ イブラリを考慮した発振器とカウンタを持っていないため、 Multi— Vth設計の LSIの プロセスばらつきを考慮して、電源電圧の調整を行うことはできな!、。
[0014] また、温度の変動に着目した電源電圧の制御を行う際には、 2つの発振器とカウン タを動作させる必要があるため、消費電力が増加するとともに、発振器とカウンタの物 量が増加するという問題がある。また、臨界経路ネットワークを用いた方法では、 LSI 全体のパスの遅延を模擬するためには、上述した特許文献 1および 2の方法と同様 に、多数の臨界経路ネットワークを設ける必要があり、回路の物量が増加する問題が ある。
特許文献 1 :日本特許 特許第 3478284号公報
特許文献 2 :日本特許出願公開 特開 2000— 216337号公報
特許文献 3 :日本特許出願公開 特開 2000— 268019号公報
特許文献 4:日本特許出願公開 特開 2005— 073494号公報
発明の開示
[0015] 本発明の課題は、 Multi— Vth設計の半導体集積回路のプロセスばらつきに応じ て回路の電源電圧を適切に調整し、低消費電力化と高速化を実現することである。 本発明の第 1の局面において、電源電圧調整装置は、複数の発振器、カウンタ、変 ^,およびコントローラを備え、異なる閾値電圧を有する複数種類のトランジスタで 構成された半導体集積回路の電源電圧を調整する。
[0016] 複数の発振器は、上記複数種類のトランジスタのうち、それぞれの種類のトランジス タで構成される。カウンタは、これらの発振器のそれぞれの発振周波数をカウントし、 カウント値を出力する。変 は、これらの発振器の発振周波数のカウント値を、設 定すべき電源電圧値に変換する。コントローラは、設定すべき電源電圧値を示す制 御信号を出力する。
[0017] 本発明の第 2の局面において、電源電圧調整装置は、複数の発振器、カウンタ、お よびコントローラを備え、異なる閾値電圧を有する複数種類のトランジスタで構成され た半導体集積回路の電源電圧を調整する。
[0018] 複数の発振器は、上記複数種類のトランジスタのうち、それぞれの種類のトランジス タで構成される。カウンタは、これらの発振器のそれぞれの発振周波数をカウントし、 カウント値を出力する。コントローラは、これらの発振器の発振周波数のカウント値を 示す制御信号を出力する。そして、半導体集積回路に電源を供給する電源供給装 置は、出力された制御信号に応じて電源電圧を設定する。
[0019] 本発明の第 3の局面において、電源電圧調整装置は、複数の発振器、カウンタ、記 憶素子、およびコントローラを備え、異なる閾値電圧を有する複数種類のトランジスタ で構成された半導体集積回路の電源電圧を調整する。
[0020] 複数の発振器は、上記複数種類のトランジスタのうち、それぞれの種類のトランジス タで構成される。カウンタは、これらの発振器のそれぞれの発振周波数をカウントし、 カウント値を出力する。記憶素子は、これらの発振器の発振周波数のカウント値に応 じて決定された電源電圧情報を保持する。コントローラは、記憶素子から電源電圧情 報を読み出し、読み出された電源電圧情報を示す制御信号を出力する。
[0021] 第 1、第 2、および第 3の局面の電源電圧調整装置によれば、各発振器の発振周波 数はトランジスタの遅延時間により決定され、複数の発振器は、トランジスタの種類に 応じて異なる周波数で発振する。したがって、 Multi— Vth設計された半導体集積回 路において、異なる閾値電圧を有する複数種類のトランジスタのプロセスばらつき〖こ 応じて、電源電圧を調整することが可能になる。
[0022] このとき、変換器の変換情報、電源供給装置の変換情報、および記憶素子に保持 される電源電圧情報を適切に設定することで、半導体集積回路の電源電圧を、目的 の動作周波数で動作可能な範囲内の低い電圧値に設定できるため、低消費電力化 と高速ィ匕をは力ることができる。
[0023] 第 1の局面の電源電圧調整装置は、例えば、後述する図 1、 9、または 10の電源電 圧調整装置 12— 1に対応し、第 2の局面の電源電圧調整装置は、例えば、後述する 図 11の電源電圧調整装置 12— 2に対応し、第 3の局面の電源電圧調整装置は、例 えば、後述する図 12の電源電圧調整装置 12— 3または図 19の電源電圧調整装置 1 2— 4に対応する。
図面の簡単な説明
圆 1]第 1の電源電圧調整装置を有する LSIチップの構成図である。
圆 2]発振器とカウンタの回路図である。
圆 3]発振器とカウンタの動作波形を示す図である。
圆 4]発振周波数コードをプロセスばらつきコードに変換する第 1の変換表を示す図 である。
[図 5]プロセスばらつきコードを電圧コードに変換する変換表を示す図である。
[図 6]電圧コードと設定電圧の対応関係を示す図である。
圆 7]発振周波数コードをプロセスばらつきコードに変換する第 2の変換表を示す図 である。
[図 8]変換器の構成図である。
圆 9]第 3の電源電圧調整装置を有する LSIチップの構成図である。
圆 10]第 4の電源電圧調整装置を有する LSIチップの構成図である。
圆 11]第 5の電源電圧調整装置を有する LSIチップの構成図である。
圆 12]第 6の電源電圧調整装置を有する LSIチップの構成図である。
[図 13]カウント値のプロセスばらつきに対する依存性を示す図である。
[図 14]LSIの動作特性を示す図である。
[図 15]プロセスばらつきと最低電圧の関係を示す図である。
[図 16]LSIのパワーオンリセット時のタイミングチャートである。
[図 17]パワーオンリセット時に、プロセスばらつきを測定し、電圧を変更する動作のフ ローチャートである。 圆 18]パワーオンリセット時に、保持された電圧値を用いて電圧を変更する動作のフ ローチャートである。 圆 19]第 8の電源電圧調整装置を有する LSIチップの構成図である。
[図 20]パワーオンリセット時および通常動作中に電圧を変更する動作のフローチヤ一 トである。
[図 21]LSI動作時の温度分布と発振器の配置を示す図である。
発明を実施するための最良の形態
[0025] 以下、図面を参照しながら、本発明を実施するための最良の形態を詳細に説明す る。
一般に、半導体集積回路のプロセスばらつきは、ロット間ばらつき、ウェハ間ばらつ き、チップ間ばらつき、およびチップ内ばらつきの 4つに分類される。以下の実施形 態では、主としてロット間ばらつき、ウェハ間ばらつき、およびチップ間ばらつきに対 処可能な電源電圧調整装置について説明し、付加的にチップ内ばらつきにも対処 可能な構成について説明する。
[0026] 第 1の電源電圧調整装置は、 Multi— Vth設計で使用されるトランジスタ種類毎の プロセスばらつきを特定するトランジスタ種類毎の発振器と、その発振回数を外部ク ロックを基準としてカウントするカウンタと、例えば、 STA (Static Timing Analysis)によ り、回路中のすべてのパスを網羅して求められた変換特性を有し、回路のプロセスば らつきに応じて、カウンタのカウント値を目的の動作周波数で動作可能な範囲内の低 V、電圧値に変換する変翻とを備える。
[0027] 図 1は、第 1の電源電圧調整装置を適用した LSIチップの構成図である。 LSI10は 、 Multi— Vth設計された主要回路 11、電源電圧調整装置 12— 1、および外部イン タフエース 18からなり、電源電圧調整装置 12—1は、 Low— Vthトランジスタ発振器 13、 High— Vthトランジスタ発振器 14、カウンタ 15、変^^ 16、およびコントローラ 17を備える。主要回路 11としては、例えば、プロセッサコアや画像処理回路が挙げ られる。
[0028] ここでは、 Multi— Vth設計で使用しているセルライブラリは 2種類とし、それぞれし ow— Vthの PMOS (Positive-channel Metal-Oxide Semiconductor)トランジスタと N MO S (Negative— channel Metal-Oxide Semiconductor)トランジスタ、 High— Vthの P MOSトランジスタと NMOSトランジスタで構成されているものとする。
[0029] Low— Vthトランジスタ発振器 13は、主要回路 11で使用されているのと同じ種類 の Low— Vthトランジスタで構成され、 High— Vthトランジスタ発振器 14は、主要回 路 11で使用されているのと同じ種類の High— Vthトランジスタで構成される。
[0030] カウンタ 15は、発振器 13および 14で生成される発振出力によりカウントアップされ 、変翻 16は、カウンタ 15のカウント値を所望の電源電圧に変換する。コントローラ 1 7は、発振器 13および 14の発振開始 Z停止、カウンタ 15のカウントアップ開始 Z停 止、および外部インタフェース 18の動作を制御する。
[0031] 外部インタフェース 18は、コントローラ 17から受け取った情報を電源供給回路 19に 転送する。電源供給回路 19は、 LSI10に対して電源を供給する集積回路 (IC)であ り、外部インタフェース 18から受け取った情報に応じて電源電圧を調整する。
[0032] 以下、動作について説明する。コントローラ 17は、主要回路 11を含む LSI10のプ ロセスばらつきをトランジスタ種類毎に特定するために、 Low— Vthトランジスタ発振 器 13と High— Vthトランジスタ発振器 14に、発振開始信号を送る。発振開始信号を 受けた発振器 13および 14は、発振を開始し、その発振出力をカウンタ 15に送る。力 ゥンタ 15は、コントローラ 17からカウント開始信号を受け取ると、動作を開始し、発振 器 13および 14の発振周波数に応じてカウントを開始する。
[0033] コントローラ 17は、 LSI10に入力される外部クロック信号 CLK、または、 CLKを基 準として作成された内部クロック信号の複数サイクルが経過した後に、カウンタ 15に カウントの停止を要求する。外部クロック信号 CLKとしては、例えば、 LSI10の動作 仕様で規定された特定の周波数の信号が入力されるので、その周波数は特定され ている。
[0034] したがって、その周波数を基準として、発振器 13および 14の発振周波数に応じた カウンタ 15のカウント値から、主要回路 11を含む LSI10のプロセスばらつき（ロット間 ばらつき、ウェハ間ばらつき、およびチップ間ばらつき）を特定することができる。リセ ット信号 RSTについては後述する。
[0035] 図 2は、図 1の電源電圧調整装置 12— 1で用いられる回路の例を示している。発振 回路 20は、図 1の Low— Vthトランジスタ発振器 13に相当し、カウンタ回路 21は、そ の発振回数をカウントするカウンタ 15内の回路に相当する。入力信号 clk、 rose— en 、および count_enは、コントローラ 17から与えられる。クロック信号 elkとしては、外 部クロック信号 CLK、または、コントローラ 17内で CLKを基準として作成された内部 クロック信号が用いられる。
[0036] 発振回路 20は、フリップフロップ（FF)回路 31、 38、 NAND回路 32、インバータ 3 3〜36、 39、およびバッファ 37から構成され、信号 rose— elkを出力する。このうち、 NAND回路 32とインバータ 33〜36は、リングオシレータを構成し、 FF回路 38とイン バータ 39は、 1Z2分周器を構成する。
[0037] リングオシレータの素子には Low— Vthトランジスタが使用され、 Low— Vthトラン ジスタのプロセスばらつきが信号 rose— elkの周波数に反映される。リングオシレータ は、クロック信号 elkの複数サイクルのうち、信号 rose— enが論理" 1"の期間、発振す る。その発振周波数は、リングオシレータを構成する各素子の遅延時間により決定さ れる。
[0038] カウンタ回路 21は、 FF回路 41〜44、 47、 49、 AND回路 45、 46、およびインクリメ ンタ 48から構成され、信号 PCODEを出力する。この回路は、クロック信号 elkの複数 サイクルのうち、信号 count— enが論理" 1"の期間に、クロック信号 rose— elkが何 回トグルしたかをカウントする回路である。 elkで駆動される FF回路と rose— elkで駆 動される FF回路間では、信号の非同期乗り換えが必要となるため、 FF回路 41〜43 力もなるメタステーブル対策回路と、 AND回路 45からなるゲーテッドクロックバッファ が設けられている。
[0039] 図 3は、図 2の回路の動作波形を示している。図 3において、クロック信号 elkとクロッ ク信号 rose— elkは非同期であり、これらのクロックのサイクルは異なっている。クロッ ク信号 rose— elkのサイクルは、リングオシレータの遅延特性により決定される。
[0040] 信号 rose— enがアサートされると、リングオシレータが発振を開始し、 rose— elkが トグルを開始する。次に、信号 count_enがアサートされると、ゲーテッドクロック信号 rose— gclkがトグルを開始し、 FF回路 47およびインクリメンタ 48により何回トグルし たかがカウントされる。そのカウント値は、 FF回路 47の出力信号 rose— countとして 現れ、 FF回路 49に保持された後、信号 PCODEとして出力される。
[0041] ここでは、 elkと rose— elkが非同期のクロック信号であるため、発振開始 Z停止の タイミングとカウント開始 Z停止のタイミングに対して、非同期乗り換えが悪影響を及 ぼさないように、信号 rose enと信号 count enとを別々に与えている。 [0042] そして、信号 count— enがネゲートされると、クロック信号 rose— gclkがトグルを停 止し、 FF回路 47はカウントアップを停止する。このときの信号 PCODEの値 N力 Lo w—Vthトランジスタ発振器 13の発振回数を示している。
[0043] 図 2では、 Low— Vthトランジスタ発振器 13の発振回路 20とそのカウンタ回路 21を 示して 、るが、 High— Vthトランジスタ発振器 14の発振回路とそのカウンタ回路の構 成についても同様である。この場合、発振回路 20のリングオシレータは、 High-Vt hトランジスタで構成される。こうして、カウンタ 15は、発振器 13および 14の発振回数 のカウント値を、発振周波数コードとして変換器 16に出力する。
[0044] 変換器 16は、カウンタ 15から受け取った発振周波数コードを、主要回路 11が動作 可能な範囲内の低い電圧値に変換する。
変 16は、例えば、発振周波数コードを、ー且、対応するプロセスばらつき値に 変換した後、そのプロセスばらつき値に対応する電圧値に変換する構成としてもよい 。この場合、変換器 16は、例えば、図 4および図 5に示すような変換表を用いて発振 周波数コードの変換を行う。
[0045] 図 4の変換表は、 14ビットの発振周波数コード [13 : 0]を入力として、 6ビットのプロ セスばらつきコード [5 : 0]を出力する。発振周波数コード [13 : 0]のうち、発振周波数 コード [13： 7]は Low— Vthトランジスタ発振器 13のカウント値を表し、発振周波数コ ード [6 : 0]は High— Vthトランジスタ発振器 14のカウント値を表す。また、プロセス ばらつきコード [5 : 0]のうち、プロセスばらつきコード [5 : 3]は発振周波数コード [13 : 7]の変換結果を表し、プロセスばらつきコード [2： 0]は発振周波数コード [6： 0]の変 換結果を表す。
[0046] この例では、カウンタ 15のカウント値の最大値を 127とし、プロセスばらつき値を 0〜 7の 8カテゴリに分類している。発振周波数コードとプロセスばらつきコードの対応関 係 ίま、 f列 XJ¾、 ¾PICE (Simulation Program with Integrated Circuit Emphasis )等の 回路シミュレータで予めシミュレーションを行って求めることができる。
[0047] 図 5の変換表は、プロセスばらつきコード [5 : 0]を入力として、 4ビットの電圧コード [ 3 : 0]を出力する。プロセスばらつきコードと電圧コードの対応関係は、例えば、設計 時にプロセスばらつき、温度、および電源電圧の条件を変えて STA等の解析を行い 、 LSI10の遅延情報を取得することにより、求めることができる。
[0048] 図 6は、電圧コードと実際に設定される電圧との対応関係を示している。この例では 、 16通りの電圧コードが用いられ、最低電圧は 1. 000[V]、最高電圧は 1. 375 [V] としている力 電圧コードの数は必要に応じて多くしても少なくしてもよい。
[0049] コントローラ 17は、このような変翻 16により変換された電圧コードを受け取り、外 部インタフェース 18に対して、その電圧コードを電源供給回路 19へ送信するように 指示する。外部インタフェース 18は、電源供給回路 19に対して、電源電圧を調整す るための制御信号を送る。電源供給回路 19は、外部インタフェース 18から制御信号 を受け取り、 LSI10の電源電圧を制御信号に対応する所定値に設定する。
[0050] このようにして、 Multi—Vth設計された LSI10の電源電圧を、 LSI10のプロセスば らつきに応じて、主要回路 11が動作可能な範囲内の低い電圧値に設定することがで き、高速化と低消費電力化をは力ることができる。
[0051] 図 1の回路では、セルライブラリを 2種類とし、それぞれ Low— Vthの PMOSトラン ジスタと NMOSトランジスタ、 High— Vthの PMOSトランジスタと NMOSトランジスタ で構成されて 、るものとして説明した力 Multi— Vth設計で使用するセルライブラリ は 2種類である必要はなぐ 3種類以上を用いることも考えられる。例えば、 3種類の セルライブラリを用いる場合には、電源電圧調整装置 12— 1内に第 3の発振器を追 加することで、同様の効果を得ることができる。
[0052] 第 2の電源電圧調整装置は、図 1の電源電圧調整装置 12— 1において、発振器 1 3および 14を動作させる際の温度を示す信号を変 に入力する機能を備え、 変換器 16は入力された温度信号を利用してカウンタのカウント値を電圧値に変換す る。
[0053] 図 7は、第 2の電源電圧調整装置で使用される変換器 16の変換表を示している。 L SI10の温度はその動作状況や周囲の温度により影響を受け、発振器 13および 14 の発振周波数は温度の影響を受けて変化するため、変換表には、発振器 13および 14を動作させる温度毎に、発振周波数コードとプロセスばらつきコードとの対応関係 が保持されている。
[0054] 図 8は、このような変換器 16の構成例を示している。変換器 80、 81、および 82は、 それぞれ温度 80°C、 40°C、および 0°Cにおける変換表に基づき、発振周波数コード をプロセスばらつきコードに変換する。温度センサ 83は、発振器周辺の温度を測定 して温度信号を出力し、セレクタ 84は、温度センサ 83の出力に応じて変翻 80〜8 2の出力のいずれか 1つを選択して出力する。
[0055] このように、発振器 13および 14の動作温度を温度センサ 83により測定し、測定さ れた温度に応じて変換表を切り替えることで、プロセスばらつきを精度よく特定するこ とが可能となる。その結果として、設定される電源電圧のマージンを小さくすることが できるため、より低消費電力化を実現できる。
[0056] 図 7および図 8の例では 3種類の温度を用いている力 温度範囲をもっと細力べ分け てもよい。また、変翻 80〜82の出力を切り替える信号として温度センサ 83の出力 信号を利用しているが、それ以外の方法で切り替えることも可能である。例えば、温 度モード信号として、 LSI10の外部から固定値で与えるようにしてもよい。
[0057] 第 3の電源電圧調整装置は、 LSI10内部の主要回路 11、例えば、マイクロプロセッ サコア等からカウンタ 15のカウント値を読み出し、マイクロプロセッサコアのプログラム により変 の変換情報を書き換えることが可能なように構成される。
[0058] 図 9は、第 3の電源電圧調整装置を適用した LSIチップの構成図である。図 9にお いて、図 1と同じ符号は図 1と同等の構成要素を表し、マイクロプロセッサに対応する 主要回路 11は、命令フェッチユニット 90、命令キャッシュユニット 91、ノ スインタフエ ースユニット 92、実行ユニット 94、データキャッシュユニット 95、および内部データバ ス 96を含む。
[0059] バスインタフェースユニット 92は、内部データバス 96、システムバス 97、およびプロ グラムやデータを格納するメインメモリ 93に対するアクセス制御を行 ヽ、実行ユニット 94は、命令のデコードや演算等を行い、データキャッシュユニット 95は、ロード Zスト ァ命令を処理してデータアクセスを行う。
[0060] カウンタ 15と変 16は、内部データバス 96に接続されるように構成され、マイク 口プロセッサ 11のプログラムから、それぞれ読み出しと書き込みが可能なように構成 されている。変換器 16の変換表の書き換えは、例えば、以下のような手順で行われ る。 1.多数の実物の LSIの試験を行って、各 LSIのカウンタのカウント値と、各 LSIが目 的の周波数で動作するために必要な最低電圧を測定し、その対応関係を取得して おく。
2.取得した対応関係のデータを、マイクロプロセッサ 11のプログラムに組み込む。
3.マイクロプロセッサ 11は、そのプログラムを実行することで、組み込まれた対応関 係のデータを変換器 16の内部記憶 (メモリ、レジスタ等）に書き込む。この対応関係 の書き込みは、通常、 LSI10の動作開始時に行われる。
[0061] これにより、 LSI10の製造後に変翻16の変換情報を書き換え可能となるため、 L SI10の設計時に利用するライブラリと実際の回路との誤差等を考慮して、電源電圧 の調整を行うことができ、より低消費電力化と高速ィ匕をは力ることができる。
[0062] さらに、変換情報の書き換えを行うことなぐ電源電圧の調整を行うことも可能である 。この場合、マイクロプロセッサ 11のプログラムによりカウンタ 15のカウント値を読み出 し、実行ユニット 94が、プログラムに組み込まれた対応関係のデータを用いて電圧値 を求める。バスインタフェースユニット 92は、得られた電圧値を、電源電圧調整装置 1 2 - 1および外部インタフェース 18を介して電源供給回路 19に送り、電圧の調整を 実現する。
[0063] 第 4の電源電圧調整装置は、カウンタ 15のカウント値を LSI10の外部の装置力 読 み出し、その装置により変換器 16の変換情報を書き換え可能なように構成される。 図 10は、第 4の電源電圧調整装置を適用した LSIチップの構成図である。図 10〖こ おいて、図 1と同じ符号は図 1と同等の構成要素を表す。
[0064] LSI10の外部に設けられたシステムコントローラ 100のプログラムには、図 9のマイ クロプロセッサ 11のプログラムと同様に、予め取得したカウント値と電圧の対応関係 のデータが組み込まれている。システムコントローラ 100は、そのプログラムを実行す ることで、外部インタフェース 18を介して、対応関係のデータを変 16の内部記 憶に書き込む。
[0065] また、変換情報の書き換えを行うことなぐ電源電圧の調整を行うことも可能である。
この場合、システムコントローラ 100のプログラムは、カウンタ 15のカウント値の読み出 し要求を外部インタフェース 18に送る。外部インタフェース 18は、コントローラ 17に読 み出し要求を送り、カウンタ 15はカウント値をコントローラ 17に返送し、コントローラ 17 は、外部インタフェース 18を介してシステムコントローラ 100にカウント値を送る。
[0066] システムコントローラ 100は、プログラムに組み込まれた対応関係のデータを用いて 電圧値を求め、得られた電圧値を、外部インタフェース 18を介して電源供給回路 19 に送り、電圧の調整を実現する。
[0067] このような電源電圧調整装置によれば、 LSI10がマイクロプロセッサコアを含まない ASIC (Application Specific Integrated Circuit )等であっても、 LSI10の製造後に変 翻16の変換情報を書き換え可能となるため、 LSI10の設計時に利用するライブラ リと実際の回路との誤差等を考慮して、電源電圧の調整を行うことができ、より低消費 電力化と高速ィ匕をは力ることができる。
[0068] 第 5の電源電圧調整装置は、カウンタ 15のカウント値を、 LSI10に電源電圧を供給 する電源供給装置に転送し、電源供給装置が、その内部の変換器もしくはプロダラ ムにより必要な電圧値を算出して、その電圧の電源を LSI10に供給する。
[0069] 図 11は、第 5の電源電圧調整装置を適用した LSIチップの構成図である。図 11に おいて、図 1と同じ符号は図 1と同等の構成要素を表し、変浦能付電源供給装置 1 10は、カウンタ 15のカウント値を電圧値に変換する機能を有する。
[0070] 以下、動作について説明する。電源電圧調整装置 12— 2の Low— Vthトランジスタ 発振器 13、 High— Vthトランジスタ発振器 14、カウンタ 15、およびコントローラ 17と 、外部インタフェース 18は、図 1の回路とほぼ同様に動作する力 コントローラ 17は、 カウンタ 15のカウント値を、外部インタフェース 18を介して変換機能付電源供給回路 110に送信する。変換機能付電源供給回路 110は、受け取ったカウント値を LSI10 が目的の動作周波数で動作可能な範囲内の低い電圧値に変換し、その電圧を LSI 10に供給する。
[0071] このような電源電圧調整装置によれば、 LSI10内部に変換器 16が不要となり、 LSI 10の回路面積が削減されるとともに、主要回路 11がプロセッサ等のように演算機能 を持たな 、回路であっても、プロセスばらつきに応じた電源電圧の制御が可能となる 。したがって、低消費電力化と高速ィ匕をは力ることができる。
[0072] また、電源供給回路がカウント値を直接読み出して設定する電源電圧を求めるので 、図 10の構成のようにシステムコントローラ 100に処理負荷をかけることなぐ電源電 圧の調整を行うことができる。このため、システムの処理性能が劣化しないという利点 がある。
[0073] ところで、変 能付電源供給回路 110は、変 能を持つシステムコントローラと 電源供給回路に別れていてもよい。この場合、外部インタフェース 18は、カウンタ 15 のカウント値をシステムコントローラに送信し、システムコントローラは、受け取ったカウ ント値を電圧値に変換して、その電圧の設定指示を電源供給回路に送信する。そし て、電源供給回路は、その電圧を LSI10に供給する。
[0074] 第 6の電源電圧調整装置は、カウンタ 15のカウント値を、 LSI10の外部から読み出 し可能なように構成される。例えば、 LSI10の製造後に行われる試験時に、特定の温 度および電源電圧で試験を行い、このカウント値を読み出し、読み出されたカウント 値からその LSI10のプロセスばらつきを特定するとともに、その LSI10が動作可能な 範囲内の低い電圧値を LSI試験プログラム等で算出する。そして、その電圧値を不 揮発性記憶素子に記録し、電源電圧をその値に調整する。
[0075] 図 12は、第 6の電源電圧調整装置を適用した LSIチップの構成図である。図 12〖こ おいて、図 1と同じ符号は図 1と同等の構成要素を表す。電源電圧調整装置 12— 3 は、変換器 16の代わりに不揮発性記憶素子 120を備え、 LSI10はテスト端子 121を 備える。
[0076] 以下、動作について説明する。 LSI10の試験時に、電源電圧調整装置 12— 3は、 図 1の電源電圧調整装置 12— 1と同様に動作して、カウンタ 15のカウント値から、主 要回路 11を含む LSI10のプロセスばらつきを特定する。コントローラ 17は、カウンタ 15のカウント値を受け取り、外部インタフェース 18を介してテスト端子 121に出力す る。このとき、特定の電源電圧および温度で試験を行うことで、個々の LSI10のプロ セスばらつきを精度よく特定することが可能となる。
[0077] 不揮発性記憶素子 120は、ヒューズやフラッシュメモリ等で構成され、 LSI10のプロ セスばらつきに応じて、目的の動作周波数で動作するために必要な電源電圧に対応 する電圧コードを保持する。例えば、不揮発性記憶素子 120をヒューズで構成した場 合、試験時にテスト端子 121から読み出されたカウント値から、ヒューズに設定するべ き電圧コードを特定して、レーザ装置等でヒューズを切断し、ヒューズにその電圧コー ドを保持させる。
[0078] LSI10の動作時には、コントローラ 17は、不揮発性記憶素子 120に保持されてい る電圧コードを、外部インタフェース 18を介して電源供給回路 19に送信し、電源供 給回路 19は、対応する電源電圧を LSI10に供給する。
[0079] これにより、精度よく設定された特定の電源電圧および温度の下で、発振器 13およ び 14の発振周波数をカウントすることができ、 LSI10のプロセスばらつきをより精度よ く特定することができる。したがって、設定される電源電圧のマージンをさらに小さく することができ、より低消費電力化と高速ィ匕をは力ることができる。また、必要な電圧 値は不揮発性記憶素子 120に記録されるため、変換器 16が不要となり、回路面積を 削減できる。
[0080] 図 12では、テスト端子 121は、他の端子と分離独立して設けられているが、外部ィ ンタフェース 18と電源供給回路 19の間の制御信号の端子と共用しても力まわない。 ところで、不揮発性記憶素子 120に設定するべき電圧コードを特定する方法として は、例えば、以下の 2つの方法が考えられる。
(1)第 1の方法
LSI10の設計データを用いて、回路シミュレーション等により、試験時の温度およ び電源電圧の下で、各種プロセスばらつきに応じたカウンタ 15のカウント値を求めて おく。また、 STA等により、それぞれのプロセスばらつき値に対して、 LSI10が目的の 周波数で動作するために必要な最低電圧を求めておき、その対応関係に基づいて 電圧コードを特定する。
[0081] この方法では、まず、回路シミュレーションにより、特定の温度 (例えば、 125°C)お よび電源電圧（例えば、 1. 2V)の下で、カウント値のプロセスばらつきに対する依存 性を取得しておく。
[0082] 図 13は、温度 125°Cおよび電圧 1. 2Vの条件における、 Low— Vthトランジスタ発 振器 13のカウント値のプロセスばらつきに対する依存性の例を示している。縦軸は力 ゥント値を表し、横軸はプロセスばらつきを表す。
[0083] 次に、 LSI試験時に、回路シミュレーションと同じ温度および電圧で試験を行い、力 ゥンタ 15のカウント値 Cをテスト端子 121から読み出す。そして、上述した依存性を用 いて、そのカウント値 Cに対応するプロセスばらつき値 Pを特定する。 High— Vthトラ ンジスタ発振器 14についても、同様にして、読み出されたカウント値に対応するプロ セスばらつき値が特定される。
[0084] 次に、 STAにより、 目的の動作周波数と LSI10の動作が保証される最高温度 (例 えば、 125°C)の条件で、 Low— Vthトランジスタのプロセスばらつき、 High— Vthト ランジスタのプロセスばらつき、および電源電圧をパラメータとして、 LSI10のプロセ スばらつきと電源電圧に対する動作特性を取得しておく。
[0085] 図 14は、温度 125°Cにおける LSI10の動作特性の例を示している。縦軸は、 LSI1 0の遅延余裕を示す Slack値を表し、横軸は、 Low— Vthトランジスタのプロセスばら つきを表す。直線 1401、 1402,および 1403は、それぞれ電源電圧を 1. 4V、 1. 2 V、および 1. OVとした場合の動作特性を示している。このようなグラフは、 High— Vt hトランジスタの複数のプロセスばらつき値のそれぞれについて求められる。
[0086] Slack=0のとき目的の動作周波数が実現され、 Slackく 0の場合はタイミング違反 となるため、 Low— Vthトランジスタのプロセスばらつき値が P1以下の領域では、タイ ミング条件を満たす最低電圧は 1. 4Vとなる。また、 P1〜P2の領域では最低電圧は 1. 2Vとなり、 P2以上の領域では最低電圧は 1. OVとなる。
[0087] これらのグラフ力ら、 High— Vthトランジスタのプロセスばらつきと、 Low— Vthトラ ンジスタのプロセスばらつきのそれぞれの値毎に、 Slack=0となる最低電圧を求める と、図 15のようになる。
[0088] そして、 LSI試験時に特定されたプロセスばらつき値と、図 15のような最低電圧の 情報を用いて、各 LSI10が目的の動作周波数で動作するために必要な最低電圧を 求め、設定すべき電圧コードを特定する。
[0089] なお、 Low— Vthトランジスタの複数のプロセスばらつき値のそれぞれについて、 図 14の横軸を High— Vthトランジスタのプロセスばらつきに置き換えたグラフを求め 、それらのグラフから図 15の最低電圧の情報を得ることも可能である。
(2)第 2の方法
多数の実物の LSI10の試験を行って、各 LSI10のカウンタ 15のカウント値と、各 L SI10が目的の周波数で動作するために必要な最低電圧を測定し、その対応関係を 取得しておき、その対応関係に基づいて電圧コードを特定する。
[0090] この方法では、まず、各 LSI10のカウンタ 15のカウント値と、各 LSI10が動作する 電圧値との対応関係を、多数の LSI10の試験により取得しておく。
例えば、 LSI10の試験時に、特定の温度および電圧におけるカウンタ 15のカウント 値を取得するとともに、目的の動作周波数と LSI10の動作が保証される最高温度の 条件で、 LSI10の主要回路 11の動作試験を行う。このとき、電源電圧をパラメータと して変化させることで LSI10が正常動作する電源電圧を求め、カウント値と正常動作 する電源電圧との対応関係を求める。
[0091] そして、 LSI10の量産時には、試験により取得された対応関係を用いて、カウンタ 1 5のカウント値に対応する電源電圧値を求め、設定すべき電圧コードを特定する。 第 7の電源電圧調整装置は、 LSI10の主要回路 11が動作を開始する前の、パヮ 一オンリセット期間中に電源電圧の調整を行う。この電源電圧調整装置は、例えば、 上述した電源電圧調整装置 12— 1〜 12— 3の 、ずれかと同様に構成されるため、電 源電圧調整装置 12と記すことにする。
[0092] 図 16は、第 7の電源電圧調整装置を適用した LSIチップのパワーオンリセット時の タイミングチャートである。図 16の期間 1601は、電源電圧設定のための主要回路 11 のリセット引き伸ばし期間を表し、期間 1602は、電源電圧設定期間を表し、期間 160 3は、主要回路 11が動作を開始した後のユーザロジック通常動作期間を表す。
[0093] まず、 LSI10に電源電圧が供給された直後は、電源電圧は初期値に設定される。
この例では、電源電圧の初期値は調整可能な電圧範囲の最大値としているが、電源 電圧調整装置 12が動作する電源電圧であれば、最低電圧であってもよいし、中間 電圧であってもかまわな！/、。
[0094] 電源電圧とクロック信号 CLKが安定すると、リセット信号 RST (負論理)がアサートさ れる。これにより、主要回路 11の内部リセット信号 (正論理)と、電源電圧調整装置 12 の内部リセット信号 (正論理)とがアサートされる。電源電圧調整回路 12のリセットが 完了するとその内部リセット信号はネゲートされる力 主要回路 11のリセット信号はァ サートされたままとなる。コントローラ 17は、リセット信号 RSTの立ち下がりエッジを利 用して、このような電源電圧調整装置 12の内部リセット信号を生成する。
[0095] 電源電圧調整装置 12は、主要回路 11のリセット中に一連の動作を開始して、電源 供給回路 19または変換機能付電源供給回路 110に電圧コードを送信し、電源供給 回路 19または変換機能付電源供給回路 110は所定の電圧を LSI10に供給する。リ セット信号 RSTがネゲートされると、主要回路 11の内部リセット信号が解除され、主 要回路 11が動作を開始する。
[0096] もし、パワーオンリセット期間中に電源電圧を調整せず、主要回路 11が動作を開始 してから調整を行った場合には、漏れ電流が大きくなる方に素子遅延がずれた LSI1 0であっても、電圧調整前は一定電圧が供給されるため、消費電力が大きくなつてし まう。このため、熱抵抗の低い、より高価なパッケージが必要になる可能性がある。逆 に、漏れ電流が小さくなる方に素子遅延がずれた LSI10では、動作可能な周波数が 低くなつてしまうために、一定電圧が供給されると動作できない可能性がある。
[0097] これに対して、主要回路 11が動作を開始する前のパワーオンリセット期間中に電源 電圧の調整を行えば、主要回路 11による消費電力が低い状態で電源電圧の調整を 行えるため、熱抵抗の高い、より安価な LSIパッケージを使用することができるように なる。
[0098] ただし、電源電圧の初期値を中間電圧に設定することで問題が解決される場合に は、必ずしもパワーオンリセット期間中に電源電圧を調整する必要はな ヽ。
図 17は、図 1の電源電圧調整装置 12—1に対して図 16のタイミングを適用した場 合の動作フローチャートである。信号 RSTがアサートされると、主要回路 11の内部リ セット信号がアサートされ、コントローラ 17は、信号 rose— enおよび count— enをァ サートして、発振器 13、 14、およびカウンタ 15にプロセスばらつきの測定を指示する (ステップ 1701)。
[0099] 次に、変換器 16は、カウンタ 15により測定されたカウント値を、設定すべき電源電 圧に変換し (ステップ 1702)、コントローラ 17は、外部インタフェース 18に電圧の変 更を指示する (ステップ 1703)。そして、外部インタフェース 18は、電源供給回路 19 に電圧の変更を指示し (ステップ 1704)、電源供給回路 19は、指示された値に電圧 を変更する (ステップ 1705)。 [0100] 次に、信号 RSTがネゲートされると (ステップ 1706)、主要回路 11の内部リセット信 号がネゲートされ、主要回路 11がユーザロジックに基づく通常動作を開始する (ステ ップ 1707)。
[0101] 図 11の電源電圧調整装置 12— 2に対して図 16のタイミングを適用した場合の動作 も、基本的に図 17と同様である。
図 18は、図 12の電源電圧調整装置 12— 3に対して図 16のタイミングを適用した場 合の動作フローチャートである。信号 RSTがアサートされると、主要回路 11の内部リ セット信号がアサートされ、コントローラ 17は、外部インタフェース 18に、不揮発性記 憶素子 120に保持された電圧値を転送して電圧の変更を指示する (ステップ 1801)
[0102] その後のステップ 1802〜1805の動作は、図 17のステップ 1704〜1707の動作と 同様である。
第 8の電源電圧調整装置は、主要回路 11が、特定のプロセスばらつき、特定の温 度、および特定の電源電圧の条件下で目的の動作周波数を満たす場合の、カウンタ 15のカウント値に相当する電源電圧情報を保持する不揮発性記憶素子を備える。そ して、不揮発性記憶素子に保持された値と、主要回路 11の動作中に測定されたカウ ンタ 15のカウント値とを比較し、測定されたカウント値が保持された値よりも大きけれ ば電源電圧を下げ、小さければ電源電圧を上げるように調整する。
[0103] 図 19は、第 8の電源電圧調整装置を適用した LSIチップの構成図である。図 19〖こ おいて、図 1と同じ符号は図 1と同等の構成要素を表す。電源電圧調整装置 12— 4 は、変換器 16の代わりに不揮発性記憶素子 190およびコンパレータ 191を備える。 不揮発性記憶素子 190は、カウンタ 15のカウント値に相当する値を保持し、コンパレ ータ 191は、 LSI10の動作時に測定されたカウント値と、不揮発性記憶素子 190に 保持されて!、る値とを比較する。
[0104] 以下に動作を説明する。 LSI10の試験時において、 LSI10のプロセスばらつきを 特定するために、カウンタ 15のカウント値を外部インタフェース 18を介して LSI10の 外部に読み出すまでの動作は、図 12の場合と同様である。ただし、図 19の構成では 、読み出し用のテスト端子は、外部インタフェース 18と電源供給回路 19の間の制御 信号の端子と共用している。カウンタ 15のカウント値を読み出すことにより、 LSI10の プロセスばらつき P—0が特定される。
[0105] 例えば、上述した第 1の方法と同様に、 LSI10の設計データを用いて、回路シミュ レーシヨン等により、試験時の温度および電源電圧の下で、各種プロセスばらつき〖こ 応じたカウンタ 15のカウント値を求めておく。このデータを用いて、試験時に測定され たカウンタ 15のカウント値力もプロセスばらつきを特定することができる。
[0106] 次に、不揮発性記憶素子 190に設定する値を求める。 LSI10のプロセスばらつき P —0が特定されている場合、 LSI10が目的の動作周波数 F—0で動作するためには、 温度 Tと電源電圧 Vを適切に選べばよい。例えば、温度を T— 0= 125°Cとした場合 に必要な電源電圧 V—0は、 STAあるいは LSI試験の結果から求めることができる。
[0107] 次に、プロセスばらつき P—0、温度 T— 0、および電源電圧 V—0の場合のカウンタ 15のカウント値 C—0を、回路シミュレーションあるいは LSI試験の結果から求める。こ のようにして得られた C—0の値を、不揮発性記憶素子 190に設定する。
[0108] 次に、 LSI10を動作させる場合には、 LSI10の動作中に、コントローラ 17は、 Low —Vthトランジスタ発振器 13あるいは High— Vthトランジスタ発振器 14に発振開始 信号を送信し、カウンタ 15にカウント開始信号を送信する。その後、カウンタ 15に対 してカウント停止信号を送信する。コンパレータ 191は、このときカウンタ 15から出力 されるカウント値と、不揮発性記憶素子 190に設定されている値とを比較し、比較結 果をコントローラ 17に出力する。
[0109] コントローラ 17は、受け取った比較結果力 カウント値の方が設定値よりも大きいこ とを示して!/、る場合、現在の電圧値よりも低！、電圧値に設定するように指示する信号 を、外部インタフェース 18に送る。また、比較結果が双方同じ値であることを示してい る場合、現在の電圧値を保ち、比較結果がカウント値の方が設定値よりも小さいこと を示して!/、る場合、現在の電圧値よりも高！、電圧値に設定するように指示する信号を 、外部インタフェース 18に送る。
[0110] このようにして、 LSI10の主要回路 11の動作状況に応じて、変動する温度や IR— d ropにより低下した電源電圧の影響を取り込んで、 LSI10が目的の動作周波数 F— 0 で動作することを保証しつつ、消費電力が少なくなるように電源電圧を動的に調整す ることができる。したがって、主要回路 11の動作率が低く温度が低い場合や、電源電 圧の IR— Dropが少ない場合には、電源電圧を低下させることができ、低消費電力 化をは力ることができる。
[0111] なお、この調整方法は、 Low— Vthトランジスタ発振器 13あるいは High— Vthトラ ンジスタ発振器 14の発振周波数の温度および電源電圧に対する依存性が、 LSI10 の動作可能な動作周波数の温度および電源電圧に対する依存性と相似であること に基づいている。そこで、 STA、回路シミュレーション、あるいは LSI試験による測定 結果等力もこれらの依存性の相関を取得し、適切なマージンを加えて電源電圧の制 御を行うようにしてもよい。
[0112] 図 20は、図 19の電源電圧調整装置 12— 4の動作フローチャートである。図 20のス テツプ 2001〜2005の動作は、図 18のステップ 1801〜1805の動作と同様である。
[0113] 主要回路 11が通常動作を開始すると、コントローラ 17は、信号 rose— enおよび co unt— enをアサートして、発振器 13、 14、およびカウンタ 15にプロセスばらつきの測 定を指示する（ステップ 2006)。コンパレータ 191は、カウンタ 15により測定された力 ゥント値と、不揮発性記憶素子 190の設定値とを比較し (ステップ 2007)、コントロー ラ 17は、比較結果に応じて外部インタフェース 18に電圧の変更を指示する (ステップ 2008)。
[0114] そして、外部インタフェース 18は、電源供給回路 19に電圧の変更を指示し (ステツ プ 2009)、電源供給回路 19は、指示された値に電圧を変更する (ステップ 2010)。 その後、所定の周期で、ステップ 2006〜2010の動作が繰り返される。
[0115] 第 9の電源電圧調整装置は、 LSI10内部の複数個所に設けられた発振器を備え、 LSI10の主要回路 11の動作状況に応じて局所的に動作率が異なり、温度の変動や 電源電圧の変動がある場合でも、最も厳 ヽ動作条件を考慮して電源電圧の調整を 行う。
[0116] 図 21は、第 9の電源電圧調整装置を適用した LSIチップにおける動作時の温度分 布と発振器の配置例を示している。発振器 210および 211はいずれも、 Low— Vthト ランジスタ発振器 13と High - Vthトランジスタ発振器 14を含んでいる。
[0117] LSI10の動作状況に応じて、動作時の温度分布は、例えば、図 21に示すように、 一様ではない。また、図示されてはいないが、電源電圧も、 IR— dropにより低下する ことがあるため、一様ではない。したがって、 LSI10内の 1箇所に発振器 210を配置 しただけでは、 LSI10の動作周波数を決定する温度や電源電圧の分布を取り込ん で電源電圧を制御することはできない。そこで、この例では、もう 1つの発振器 211を LSI10内の別の場所に配置している。
[0118] 図 21では、発振器を 2箇所に配置している力 チップサイズあるいはチップコストの 要求を満たすならば、 LSI10内により多くの発振器を配置してもよい。カウンタ 15や コントローラ 17等の配置は特に指定して 、な 、。
[0119] コントローラ 17は、発振器 210および 211のうち、最も動作条件が厳しい場所に配 置された発振器の発振周波数のカウント値を用いて、設定すべき電源電圧を決定す る。
このような構成によれば、 LSI10内部の温度や電源電圧の分布を取り込んで、電源 電圧の適切な調整ができるようになり、 LSI10のチップ内ばらつきにも対処可能とな る。温度や電源電圧の分布は LSI10の稼動状態に依存して変動するが、最も厳しい 場合を考慮して電源電圧の調整を行えるため、設定すべき電源電圧のマージンを小 さくすることができ、より低消費電力化をは力ることができる。
[0120] このような複数の発振器の配置は、上述した第 1〜第 8の電源電圧調整装置のい ずれにも適用することが可能であるが、特に、図 19に示した第 8の電源電圧調整装 置に適用した場合に好適である。
[0121] この場合、複数の発振器のそれぞれの発振周波数をカウントする複数のカウンタ 1 5力 LSI10内に設けられる。そして、これらのカウンタ 15のカウント値のうち、最も値 の小さいものが選択され、比較器 191に入力される。これにより、最も厳しい動作条 件を考慮して電源電圧を調整することが可能になる。
[0122] 以上説明したように、本発明によれば、 LSIの電源電圧を、プロセスばらつきに応じ て、目的の動作周波数で動作可能な範囲内の低い電圧値に設定することができる。 このため、素子遅延が大きい方にずれた LSIでは、電源電圧を上げて高速化をはか ることができ、素子遅延が小さい方にずれた LSIでは、電源電圧を下げて漏れ電流を 抑止することができる。したがって、回路の高速ィ匕および低消費電力化をは力ること ができる。
また、低消費電力化に伴って熱抵抗の高い安価なパッケージを利用可能となるた め、 LSIの低価格ィ匕を実現することができる。
加えて、動作時の温度変動や電源電圧の IR— dropの変動を考慮して電源電圧を 設定することもできるため、さらに低消費電力化をは力ることができる。

Claims

請求の範囲
[1] 異なる閾値電圧を有する複数種類のトランジスタで構成された半導体集積回路の 電源電圧を調整する電源電圧調整装置であって、
前記複数種類のトランジスタのうち、それぞれの種類のトランジスタで構成された複 数の発振器と、
前記複数の発振器のそれぞれの発振周波数をカウントし、カウント値を出力する力 ゥンタと、
前記複数の発振器の発振周波数のカウント値を、設定すべき電源電圧値に変換す る変換器と、
前記設定すべき電源電圧値を示す制御信号を出力するコントローラと
を備えることを特徴とする電源電圧調整装置。
[2] 前記変換器は、前記半導体集積回路の温度を検出する温度センサを含み、前記 カウント値を検出された温度に応じて異なる電源電圧値に変換することを特徴とする 請求項 1記載の電源電圧調整装置。
[3] 前記カウンタのカウント値は、前記半導体集積回路内の回路力 読み出し可能であ り、前記変 の変換情報は、該半導体集積回路内の回路力 書き換え可能である ことを特徴とする請求項 1または 2記載の電源電圧調整装置。
[4] 前記カウンタのカウント値は、前記半導体集積回路内の外部から読み出し可能であ り、前記変 の変換情報は、該半導体集積回路内の外部から書き換え可能である ことを特徴とする請求項 1または 2記載の電源電圧調整装置。
[5] 異なる閾値電圧を有する複数種類のトランジスタで構成された半導体集積回路の 電源電圧を調整する電源電圧調整装置であって、
前記複数種類のトランジスタのうち、それぞれの種類のトランジスタで構成された複 数の発振器と、
前記複数の発振器のそれぞれの発振周波数をカウントし、カウント値を出力する力 ゥンタと、
前記複数の発振器の発振周波数のカウント値を示す制御信号を出力するコント口 ーラと を備え、
前記半導体集積回路に電源を供給する電源供給装置は、出力された制御信号に 応じて電源電圧を設定することを特徴とする電源電圧調整装置。
[6] 前記カウンタは、前記半導体集積回路のパワーオンリセット期間中に、前記複数の 発振器の発振周波数をカウントし、前記コントローラは、該パワーオンリセット期間中 に、前記制御信号を出力することを特徴とする請求項 1、 2、 4、または 5記載の電源 電圧調整装置。
[7] 異なる閾値電圧を有する複数種類のトランジスタで構成された半導体集積回路の 電源電圧を調整する電源電圧調整装置であって、
前記複数種類のトランジスタのうち、それぞれの種類のトランジスタで構成された複 数の発振器と、
前記複数の発振器のそれぞれの発振周波数をカウントし、カウント値を出力する力 ゥンタと、
複数の発振器の発振周波数のカウント値に応じて決定された電源電圧情報を保持 する記憶素子と、
前記記憶素子から前記電源電圧情報を読み出し、読み出された電源電圧情報を 示す制御信号を出力するコントローラと
を備えることを特徴とする電源電圧調整装置。
[8] 前記コントローラは、前記半導体集積回路のパワーオンリセット期間中に、前記記 憶素子力 前記電源電圧情報を読み出して前記制御信号を出力することを特徴とす る請求項 7記載の電源電圧調整装置。
[9] 前記複数の発振器の発振周波数のカウント値と前記記憶素子に保持された電源電 圧情報とを比較する比較器をさらに備え、前記コントローラは、比較結果に応じて電 源電圧の増減を指示する制御信号を出力することを特徴とする請求項 7記載の電源 電圧調整装置。
[10] 前記半導体集積回路内において前記複数の発振器とは異なる場所に配置され、 前記複数種類のトランジスタのうち、それぞれの種類のトランジスタで構成された複数 の発振器をさらに備え、前記比較器は、該半導体集積回路の動作状況に応じて、前 記複数の発振器または異なる場所に配置された複数の発振器の発振周波数のカウ ント値を、前記記憶素子に保持された電源電圧情報と比較することを特徴とする請求 項 9記載の電源電圧調整装置。
PCT/JP2005/017312 2005-09-20 2005-09-20 電源電圧調整装置 WO2007034540A1 (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
PCT/JP2005/017312 WO2007034540A1 (ja) 2005-09-20 2005-09-20 電源電圧調整装置
JP2007536361A JP4905354B2 (ja) 2005-09-20 2005-09-20 電源電圧調整装置
US12/051,788 US8008967B2 (en) 2005-09-20 2008-03-19 Power supply voltage adjusting device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PCT/JP2005/017312 WO2007034540A1 (ja) 2005-09-20 2005-09-20 電源電圧調整装置

Related Child Applications (1)

Application Number Title Priority Date Filing Date
US12/051,788 Continuation US8008967B2 (en) 2005-09-20 2008-03-19 Power supply voltage adjusting device

Publications (1)

Publication Number Publication Date
WO2007034540A1 true WO2007034540A1 (ja) 2007-03-29

Family

ID=37888601

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2005/017312 WO2007034540A1 (ja) 2005-09-20 2005-09-20 電源電圧調整装置

Country Status (3)

Country Link
US (1) US8008967B2 (ja)
JP (1) JP4905354B2 (ja)
WO (1) WO2007034540A1 (ja)

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009086848A (ja) * 2007-09-28 2009-04-23 Fujitsu Microelectronics Ltd 半導体装置、半導体装置の制御方法および半導体装置の制御情報の作成方法
JP2010109154A (ja) * 2008-10-30 2010-05-13 Elpida Memory Inc 半導体装置、内部信号タイミング回路、及び遅延時間測定方法
JP2015173270A (ja) * 2007-09-13 2015-10-01 クゥアルコム・インコーポレイテッドＱｕａｌｃｏｍｍ Ｉｎｃｏｒｐｏｒａｔｅｄ 省面積及び省電力のスタンダードセル方法
JP2016139448A (ja) * 2015-01-29 2016-08-04 株式会社ソシオネクスト 半導体装置における信号レベルの調整方法及び半導体装置
CN108475101A (zh) * 2016-01-21 2018-08-31 苹果公司 数字欠压检测和控制的方法和装置

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4248950B2 (ja) 2003-06-24 2009-04-02 株式会社ルネサステクノロジ 乱数発生装置
CN102906732A (zh) * 2010-05-20 2013-01-30 瑞萨电子株式会社 数据处理器以及电子控制单元
KR20180078897A (ko) 2016-12-30 2018-07-10 삼성전자주식회사 반도체 장치의 테스트 방법 및 이를 수행하는 테스트 시스템
KR20230036255A (ko) * 2021-09-07 2023-03-14 에스케이하이닉스 주식회사 누설 전류를 보상할 수 있는 반도체 집적 회로 및 그 구동 방법

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0338862A (ja) * 1989-07-05 1991-02-19 Ricoh Co Ltd 半導体集積回路装置の電源調節方法
JPH08274620A (ja) * 1995-03-29 1996-10-18 Hitachi Ltd 半導体集積回路装置及びマイクロコンピュータ
JPH1131960A (ja) * 1997-07-08 1999-02-02 Hitachi Ltd 半導体集積回路システム
JP2000133772A (ja) * 1998-10-26 2000-05-12 Sony Corp 半導体装置
JP2005073494A (ja) * 2003-08-26 2005-03-17 Hewlett-Packard Development Co Lp 電圧を調整するためのシステム及び方法
JP2005166698A (ja) * 2003-11-28 2005-06-23 Matsushita Electric Ind Co Ltd 半導体集積回路

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000077984A (ja) * 1998-08-31 2000-03-14 Nec Corp リングオッシレータと遅延回路
US6114888A (en) * 1998-09-25 2000-09-05 Conexant Systems, Inc. Digital phase lock loop divider cycling method, apparatus, and communication system incorporating the same
JP2000216337A (ja) 1999-01-20 2000-08-04 Sony Corp 電源電圧制御装置
JP2000268019A (ja) 1999-03-16 2000-09-29 Hitachi Ltd 不揮発性メモリ回路を内蔵した半導体集積回路
WO2001046767A1 (fr) * 1999-12-22 2001-06-28 Sony Corporation Circuit d'alimentation electrique et procede de commande correspondant
JP4489231B2 (ja) * 2000-02-23 2010-06-23 富士通マイクロエレクトロニクス株式会社 遅延時間調整方法と遅延時間調整回路
KR100355302B1 (ko) * 2000-03-14 2002-10-11 학교법인 포항공과대학교 프로그램 가능한 고속의 주파수 분주기
JP2002100967A (ja) * 2000-03-17 2002-04-05 Sony Corp 電源電圧制御装置、半導体装置およびその駆動方法
JP2002359289A (ja) 2001-03-29 2002-12-13 Mitsubishi Electric Corp プロセスモニタ回路を備えた半導体装置、その試験方法、並びにその製造方法
JP3478284B2 (ja) 2001-08-10 2003-12-15 ソニー株式会社 半導体装置
JP4407110B2 (ja) 2002-10-24 2010-02-03 ソニー株式会社 半導体集積回路および電源電圧降下量の測定方法
US6930521B2 (en) * 2003-06-30 2005-08-16 Agilent Technologies, Inc. Circuit for controlling the performance of an integrated circuit
US6956416B2 (en) * 2004-02-25 2005-10-18 Analog Devices, Inc. Powerup control of PLL
US7154304B2 (en) * 2004-07-13 2006-12-26 Semtech Corporation Enhanced phase and frequency detector that improves performance in the presence of a failing clock

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0338862A (ja) * 1989-07-05 1991-02-19 Ricoh Co Ltd 半導体集積回路装置の電源調節方法
JPH08274620A (ja) * 1995-03-29 1996-10-18 Hitachi Ltd 半導体集積回路装置及びマイクロコンピュータ
JPH1131960A (ja) * 1997-07-08 1999-02-02 Hitachi Ltd 半導体集積回路システム
JP2000133772A (ja) * 1998-10-26 2000-05-12 Sony Corp 半導体装置
JP2005073494A (ja) * 2003-08-26 2005-03-17 Hewlett-Packard Development Co Lp 電圧を調整するためのシステム及び方法
JP2005166698A (ja) * 2003-11-28 2005-06-23 Matsushita Electric Ind Co Ltd 半導体集積回路

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2015173270A (ja) * 2007-09-13 2015-10-01 クゥアルコム・インコーポレイテッドＱｕａｌｃｏｍｍ Ｉｎｃｏｒｐｏｒａｔｅｄ 省面積及び省電力のスタンダードセル方法
JP2009086848A (ja) * 2007-09-28 2009-04-23 Fujitsu Microelectronics Ltd 半導体装置、半導体装置の制御方法および半導体装置の制御情報の作成方法
JP2010109154A (ja) * 2008-10-30 2010-05-13 Elpida Memory Inc 半導体装置、内部信号タイミング回路、及び遅延時間測定方法
JP2016139448A (ja) * 2015-01-29 2016-08-04 株式会社ソシオネクスト 半導体装置における信号レベルの調整方法及び半導体装置
CN108475101A (zh) * 2016-01-21 2018-08-31 苹果公司 数字欠压检测和控制的方法和装置
JP2019505997A (ja) * 2016-01-21 2019-02-28 アップル インコーポレイテッドＡｐｐｌｅ Ｉｎｃ． 電圧低下のデジタル検出及び制御のための方法並びに装置
CN108475101B (zh) * 2016-01-21 2021-01-15 苹果公司 数字欠压检测和控制的方法和装置

Also Published As

Publication number Publication date
US20080191681A1 (en) 2008-08-14
US8008967B2 (en) 2011-08-30
JPWO2007034540A1 (ja) 2009-03-19
JP4905354B2 (ja) 2012-03-28

Similar Documents

Publication Publication Date Title
JP4905354B2 (ja) 電源電圧調整装置
KR102179316B1 (ko) 계측 시스템을 위한 기준 회로
EP3430544B1 (en) Dynamic parameter operation of an fpga
US7714635B2 (en) Digital adaptive voltage supply
US7936153B2 (en) On-chip adaptive voltage compensation
US7475366B2 (en) Integrated circuit design closure method for selective voltage binning
US9536038B1 (en) Method and algorithm for functional critical paths selection and critical path sensors and controller insertion
US9564883B1 (en) Circuitry and method for timing speculation via toggling functional critical paths
US8578319B2 (en) Method and apparatus for designing and manufacturing electronic circuits subject to process variations
US8067976B2 (en) Semiconductor integrated circuit
US7459983B2 (en) Temperature detecting semiconductor device
CN101821740B (zh) 面积及功率节省标准单元方法
US20080129357A1 (en) Adaptive Integrated Circuit Clock Skew Correction
US7895454B2 (en) Instruction dependent dynamic voltage compensation
US10886903B1 (en) Programmable clock skewing for timing closure
US7804371B2 (en) Systems, modules, chips, circuits and methods with delay trim value updates on power-up
JP3830656B2 (ja) 電源電圧調整回路及び半導体装置
CN108664066B (zh) 一种芯片及其电压调节方法
TWI534805B (zh) 用以應力編程一積體電路之方法和系統
US8639952B1 (en) Field-programmable gate array having voltage identification capability
US7634746B1 (en) Process corner estimation circuit with temperature compensation
US20050114725A1 (en) Calibrating an integrated circuit to an electronic device
JP2001036008A (ja) 半導体集積回路
US10615802B2 (en) Dynamic parameter operation of an FPGA
EP1583009A1 (en) Method and apparatus for designing and manufacturing electronic circuits subject to process variations

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application
WWE Wipo information: entry into national phase

Ref document number: 2007536361

Country of ref document: JP

NENP Non-entry into the national phase

Ref country code: DE

122 Ep: pct application non-entry in european phase

Ref document number: 05785917

Country of ref document: EP

Kind code of ref document: A1