JP2000133772A - 半導体装置 - Google Patents
半導体装置Info
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- JP2000133772A JP2000133772A JP10304414A JP30441498A JP2000133772A JP 2000133772 A JP2000133772 A JP 2000133772A JP 10304414 A JP10304414 A JP 10304414A JP 30441498 A JP30441498 A JP 30441498A JP 2000133772 A JP2000133772 A JP 2000133772A
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- transmission
- path
- transmission path
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Abstract
(57)【要約】
【課題】レプリカ回路設計の難しさを軽減でき、またレ
プリカ回路に付加するマージンを削減でき、半導体回路
の低消費電力化を図れる半導体装置を提供する。 【解決手段】複数の伝送パスを有する半導体回路１１に
おいて、伝送パスに選択的に異なるしきい値電圧を適用
することによってレプリカ回路にし難しい伝送パスをク
リティカルパスから除外し、レプリカ回路にし易いパス
を選択的にクリティカルパスに変更し、そのクリティカ
ルパスの遅延をモニターするためのレプリカ回路１２を
構成し、また、このレプリカ回路１２を用いて半導体回
路１１に供給する電源電圧ＶDDを制御する。
プリカ回路に付加するマージンを削減でき、半導体回路
の低消費電力化を図れる半導体装置を提供する。 【解決手段】複数の伝送パスを有する半導体回路１１に
おいて、伝送パスに選択的に異なるしきい値電圧を適用
することによってレプリカ回路にし難しい伝送パスをク
リティカルパスから除外し、レプリカ回路にし易いパス
を選択的にクリティカルパスに変更し、そのクリティカ
ルパスの遅延をモニターするためのレプリカ回路１２を
構成し、また、このレプリカ回路１２を用いて半導体回
路１１に供給する電源電圧ＶDDを制御する。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体回路のクリ
ティカルパス遅延をモニターするためのレプリカ回路を
有する半導体装置に関するものである。
ティカルパス遅延をモニターするためのレプリカ回路を
有する半導体装置に関するものである。
【０００２】
【従来の技術】近年、半導体回路では、低電力化のため
に、電源電圧ＶDDを下げる方法が一般的に取られてい
る。これは、半導体回路（ＬＳＩ）の消費電力のＡＣ成
分は電源電圧の２乗に比例するため、ＬＳＩの低電力化
には電源電圧を下げることがもっとも効果的であるから
である。
に、電源電圧ＶDDを下げる方法が一般的に取られてい
る。これは、半導体回路（ＬＳＩ）の消費電力のＡＣ成
分は電源電圧の２乗に比例するため、ＬＳＩの低電力化
には電源電圧を下げることがもっとも効果的であるから
である。
【０００３】このような観点から、近年、ＬＳＩの動作
周波数やプロセスばらつき等に対して電源電圧をダイナ
ミックに制御し、常に最低電圧を供給する方法が報告さ
れている。
周波数やプロセスばらつき等に対して電源電圧をダイナ
ミックに制御し、常に最低電圧を供給する方法が報告さ
れている。
【０００４】このような方法を採用した制御回路では、
ＬＳＩのクリティカルパスと同じ電源電圧−遅延特性を
持ったレプリカ回路を設計し、そのレプリカ回路の遅延
が動作周波数の１周期以上にならないように電源電圧を
制御する。
ＬＳＩのクリティカルパスと同じ電源電圧−遅延特性を
持ったレプリカ回路を設計し、そのレプリカ回路の遅延
が動作周波数の１周期以上にならないように電源電圧を
制御する。
【０００５】
【発明が解決しようとする課題】しかしながら、クリテ
ィカルパスは１本とは限らず、またほぼ同じ遅延時間を
持ったパスが複数存在する場合が多いため、処理内容や
動作電圧の変化などでクリティカルパスが入れ替わる可
能性があり、レプリカ回路とＬＳＩの電源電圧−遅延特
性が一致しなくなるおそれがある。これを防ぐために
は、レプリカ回路の遅延に過剰なマージンを加えて動作
させなければならなくなり、常に最低動作電圧を供給
し、ＬＳＩを低消費電力化するというメリットが薄れて
しまう。
ィカルパスは１本とは限らず、またほぼ同じ遅延時間を
持ったパスが複数存在する場合が多いため、処理内容や
動作電圧の変化などでクリティカルパスが入れ替わる可
能性があり、レプリカ回路とＬＳＩの電源電圧−遅延特
性が一致しなくなるおそれがある。これを防ぐために
は、レプリカ回路の遅延に過剰なマージンを加えて動作
させなければならなくなり、常に最低動作電圧を供給
し、ＬＳＩを低消費電力化するというメリットが薄れて
しまう。
【０００６】また、電源電圧が下がったことによる伝送
速度の劣化を補うために、各伝送配線パスに配置される
伝送素子としての転送ゲートやロジック回路を構成する
トランジスタとして、しきい値電圧Ｖｔｈが通常のトラ
ンジスタより低い低しきい値電圧トランジスタが使われ
ている。
速度の劣化を補うために、各伝送配線パスに配置される
伝送素子としての転送ゲートやロジック回路を構成する
トランジスタとして、しきい値電圧Ｖｔｈが通常のトラ
ンジスタより低い低しきい値電圧トランジスタが使われ
ている。
【０００７】一般に、速度ｖと電源電圧ＶDDとは次の関
係を満足する。
係を満足する。
【０００８】
【数１】 ｖ∝ＶDD／（ＶDD−Ｖｔｈ）A …（１）
【０００９】ここで、Ａは速度飽和の影響を受ける係数
で１〜２である。この（１）式からわかるように、しき
い値電圧Ｖｔｈを小さくすることで、電源電圧ＶDDが下
がっても速度低下を改善できる。
で１〜２である。この（１）式からわかるように、しき
い値電圧Ｖｔｈを小さくすることで、電源電圧ＶDDが下
がっても速度低下を改善できる。
【００１０】ところが、しきい値電圧Ｖｔｈの異なる複
数の伝送素子としてのトランジスタが混在する（たとえ
ば低Ｖｔｈと高Ｖｔｈ）ＬＳＩでは、低しきい値電圧Ｖ
ｔｈｌのトランジスタと高しきい値電圧Ｖｔｈｈのトラ
ンジスタとではプロセスばらつきの割合が異なったり、
また低しきい値電圧Ｖｔｈｌの伝送素子で構成されるパ
スと高しきい値電圧Ｖｔｈｈで構成されるパスでは遅延
に対するプロセスばらつきの影響が異なるといった問題
がある。このようなマルチＶｔｈプロセスを使用したＬ
ＳＩでは、レプリカ回路にさらに多くのマージンが必要
となってくるため、ますます低電圧化がむずかしくなっ
てくる。
数の伝送素子としてのトランジスタが混在する（たとえ
ば低Ｖｔｈと高Ｖｔｈ）ＬＳＩでは、低しきい値電圧Ｖ
ｔｈｌのトランジスタと高しきい値電圧Ｖｔｈｈのトラ
ンジスタとではプロセスばらつきの割合が異なったり、
また低しきい値電圧Ｖｔｈｌの伝送素子で構成されるパ
スと高しきい値電圧Ｖｔｈｈで構成されるパスでは遅延
に対するプロセスばらつきの影響が異なるといった問題
がある。このようなマルチＶｔｈプロセスを使用したＬ
ＳＩでは、レプリカ回路にさらに多くのマージンが必要
となってくるため、ますます低電圧化がむずかしくなっ
てくる。
【００１１】本発明は、かかる事情に鑑みてなされたも
のであり、その目的は、レプリカ回路設計の難しさを軽
減でき、また、レプリカ回路に付加するマージンを削減
でき、半導体回路の低消費電力化を図れる半導体装置を
提供することにある。
のであり、その目的は、レプリカ回路設計の難しさを軽
減でき、また、レプリカ回路に付加するマージンを削減
でき、半導体回路の低消費電力化を図れる半導体装置を
提供することにある。
【００１２】
【課題を解決するための手段】上記目的を達成するた
め、本発明は、複数の伝送パスを有する半導体回路と、
当該半導体回路のクリティカルパスをモニターするレプ
リカ回路とを有する半導体装置であって、上記半導体回
路は、複数の伝送パスの中から、レプリカ回路に適した
伝送パスがクリティカルパスとして構成され、上記レプ
リカ回路は、上記半導体回路の上記クリティカルパスと
して採用された伝送パスと等価な回路により構成されて
いる。
め、本発明は、複数の伝送パスを有する半導体回路と、
当該半導体回路のクリティカルパスをモニターするレプ
リカ回路とを有する半導体装置であって、上記半導体回
路は、複数の伝送パスの中から、レプリカ回路に適した
伝送パスがクリティカルパスとして構成され、上記レプ
リカ回路は、上記半導体回路の上記クリティカルパスと
して採用された伝送パスと等価な回路により構成されて
いる。
【００１３】また、本発明の半導体装置は、複数の伝送
パスを有し、複数の伝送パスの中から、レプリカ回路に
適した少なくとも２つの伝送パスがクリティカルパスと
して構成された半導体回路と、それぞれ上記半導体回路
の上記クリティカルパスとして採用された伝送パスのう
ちの一つと等価な回路を有し、上記半導体回路のクリテ
ィカルパスをモニターする複数のレプリカ回路とを有す
る。
パスを有し、複数の伝送パスの中から、レプリカ回路に
適した少なくとも２つの伝送パスがクリティカルパスと
して構成された半導体回路と、それぞれ上記半導体回路
の上記クリティカルパスとして採用された伝送パスのう
ちの一つと等価な回路を有し、上記半導体回路のクリテ
ィカルパスをモニターする複数のレプリカ回路とを有す
る。
【００１４】また、本発明では、上記複数のレプリカ回
路の出力からより遅延量の大きいレプリカ回路からの出
力をモニター結果として選択する選択手段を有する。
路の出力からより遅延量の大きいレプリカ回路からの出
力をモニター結果として選択する選択手段を有する。
【００１５】また、本発明では、上記記半導体回路にお
いて、各クリティカルパスを構成する伝送パスに配置さ
れた伝送素子のしきい値電圧は異なる値に設定されてい
る。
いて、各クリティカルパスを構成する伝送パスに配置さ
れた伝送素子のしきい値電圧は異なる値に設定されてい
る。
【００１６】また、本発明では、上記半導体回路のクリ
ティカルパスを構成する伝送パスに配置された伝送素子
のしきい値電圧は、他の伝送パスに配置された伝送素子
のしきい値電圧より高く設定されている。
ティカルパスを構成する伝送パスに配置された伝送素子
のしきい値電圧は、他の伝送パスに配置された伝送素子
のしきい値電圧より高く設定されている。
【００１７】また、本発明では、上記半導体回路のクリ
ティカルパスを構成する伝送パスに配置された伝送素子
のしきい値電圧は、他の伝送パスに配置された伝送素子
のしきい値電圧より高く設定されている。
ティカルパスを構成する伝送パスに配置された伝送素子
のしきい値電圧は、他の伝送パスに配置された伝送素子
のしきい値電圧より高く設定されている。
【００１８】また、本発明では、上記半導体回路におい
て、レプリカ回路に適さない伝送パスに配置された伝送
素子のしきい値電圧は、少なくとも上記クリティカルパ
スを構成する伝送パスに配置された伝送素子のしきい値
電圧より低く設定されている。
て、レプリカ回路に適さない伝送パスに配置された伝送
素子のしきい値電圧は、少なくとも上記クリティカルパ
スを構成する伝送パスに配置された伝送素子のしきい値
電圧より低く設定されている。
【００１９】また、本発明では、クリティカルパスに近
い遅延時間を有する伝送パスに配線抵抗Ｒおよび配線容
量Ｃに基づくＲＣ遅延が支配的な伝送パスが含まれてい
る場合、ＲＣ成分も上記レプリカ回路に含まれている。
い遅延時間を有する伝送パスに配線抵抗Ｒおよび配線容
量Ｃに基づくＲＣ遅延が支配的な伝送パスが含まれてい
る場合、ＲＣ成分も上記レプリカ回路に含まれている。
【００２０】また、本発明の半導体装置は、複数の伝送
パスを有し、当該複数の伝送パスの中から、レプリカ回
路に適した伝送パスがクリティカルパスとして構成され
た半導体回路と、上記半導体回路の上記クリティカルパ
スとして採用された伝送パスと等価な電源電圧−遅延特
性をもつ回路により構成され、基準信号を伝播して上記
半導体回路のクリティカルパスをモニターするレプリカ
回路と、上記レプリカ回路のモニター結果に基づいた値
の電源電圧を生成して、上記半導体回路および上記レプ
リカ回路に供給する電圧制御回路とを有する。
パスを有し、当該複数の伝送パスの中から、レプリカ回
路に適した伝送パスがクリティカルパスとして構成され
た半導体回路と、上記半導体回路の上記クリティカルパ
スとして採用された伝送パスと等価な電源電圧−遅延特
性をもつ回路により構成され、基準信号を伝播して上記
半導体回路のクリティカルパスをモニターするレプリカ
回路と、上記レプリカ回路のモニター結果に基づいた値
の電源電圧を生成して、上記半導体回路および上記レプ
リカ回路に供給する電圧制御回路とを有する。
【００２１】また、本発明の半導体装置は、複数の伝送
パスを有し、複数の伝送パスのなかから、レプリカ回路
に適した少なくとも２つの伝送パスがクリティカルパス
として構成された半導体回路と、それぞれ上記半導体回
路の上記クリティカルパスとして採用された伝送パスの
うちの一つと等価な電源電圧−遅延特性をもつ回路を有
し、基準信号を伝播して上記半導体回路のクリティカル
パスをモニターする複数のレプリカ回路と、上記複数の
レプリカ回路の出力からより遅延量の大きいレプリカ回
路からの出力をモニター結果として選択する選択手段
と、上記選択手段で選択されたモニター結果に基づいた
値の電源電圧を生成して、上記半導体回路および上記レ
プリカ回路に供給する電圧制御回路とを有する。
パスを有し、複数の伝送パスのなかから、レプリカ回路
に適した少なくとも２つの伝送パスがクリティカルパス
として構成された半導体回路と、それぞれ上記半導体回
路の上記クリティカルパスとして採用された伝送パスの
うちの一つと等価な電源電圧−遅延特性をもつ回路を有
し、基準信号を伝播して上記半導体回路のクリティカル
パスをモニターする複数のレプリカ回路と、上記複数の
レプリカ回路の出力からより遅延量の大きいレプリカ回
路からの出力をモニター結果として選択する選択手段
と、上記選択手段で選択されたモニター結果に基づいた
値の電源電圧を生成して、上記半導体回路および上記レ
プリカ回路に供給する電圧制御回路とを有する。
【００２２】また、本発明では、上記電圧制御回路は、
レプリカ回路のモニター結果である基準信号の伝播時間
があらじめ決められた時間より遅い場合には電圧値が大
きくなり、速い場合には電圧値が小さくなるように制御
する。
レプリカ回路のモニター結果である基準信号の伝播時間
があらじめ決められた時間より遅い場合には電圧値が大
きくなり、速い場合には電圧値が小さくなるように制御
する。
【００２３】また、本発明では、上記電圧制御回路は、
元の基準信号とレプリカ回路の出力信号との位相を比較
し、レプリカ回路の出力信号が元の基準信号により１周
期以上遅れている場合には電圧値が大きくなり、１周期
以上進んでいる場合には電圧値が小さくなるように制御
する。
元の基準信号とレプリカ回路の出力信号との位相を比較
し、レプリカ回路の出力信号が元の基準信号により１周
期以上遅れている場合には電圧値が大きくなり、１周期
以上進んでいる場合には電圧値が小さくなるように制御
する。
【００２４】本発明によれば、半導体回路のクリティカ
ルパスは、レプリカ回路にし易い伝送パスを選択して構
成される。たとえば、レプリカ回路にし難いクリティカ
ルパスを低しきい値電圧化してクリティカルパスからは
ずし、レプリカにし易い伝送パスが選択的に残されて、
この残されたクリティカルパスと等価な回路によりレプ
リカ回路が構成される。あるいは、低しきい値電圧化し
た伝送パスの中でレプリカ回路に適したパスが意図的に
高しきい値電圧に戻されてクリティカルパスとして構成
され、このクリティカルパスと等価な回路によりレプリ
カ回路が構成される。また、より多くのしきい値電圧が
混在され、伝送パスごとに適用するしきい値電圧を変え
ることで、伝送パスのクリティカルパス度が調整され、
所望のパスがクリティカルパスとなるように順位付けが
行され、これに基づいてレプリカ回路が構成される。
ルパスは、レプリカ回路にし易い伝送パスを選択して構
成される。たとえば、レプリカ回路にし難いクリティカ
ルパスを低しきい値電圧化してクリティカルパスからは
ずし、レプリカにし易い伝送パスが選択的に残されて、
この残されたクリティカルパスと等価な回路によりレプ
リカ回路が構成される。あるいは、低しきい値電圧化し
た伝送パスの中でレプリカ回路に適したパスが意図的に
高しきい値電圧に戻されてクリティカルパスとして構成
され、このクリティカルパスと等価な回路によりレプリ
カ回路が構成される。また、より多くのしきい値電圧が
混在され、伝送パスごとに適用するしきい値電圧を変え
ることで、伝送パスのクリティカルパス度が調整され、
所望のパスがクリティカルパスとなるように順位付けが
行され、これに基づいてレプリカ回路が構成される。
【００２５】また、高しきい値電圧の伝送パスと低しき
い値電圧の伝送パスの両方のクリティカルパスがレプリ
カ回路として採用される。この場合、電源電圧変化はプ
ロセスばらつき等によってより遅延の大きい方の伝送パ
スがクリティカルパスレプリカとして選択される。ま
た、クリティカルパスに近い遅延時間を有するパスにＲ
Ｃ遅延が支配的な伝送パスが含まれている場合、ＲＣ成
分もレプリカ回路として採用され、電源電圧変化やプロ
セスばらつき等によってその中の最も遅延の大きいパス
がクリティカルパスのレプリカとして選択される。
い値電圧の伝送パスの両方のクリティカルパスがレプリ
カ回路として採用される。この場合、電源電圧変化はプ
ロセスばらつき等によってより遅延の大きい方の伝送パ
スがクリティカルパスレプリカとして選択される。ま
た、クリティカルパスに近い遅延時間を有するパスにＲ
Ｃ遅延が支配的な伝送パスが含まれている場合、ＲＣ成
分もレプリカ回路として採用され、電源電圧変化やプロ
セスばらつき等によってその中の最も遅延の大きいパス
がクリティカルパスのレプリカとして選択される。
【００２６】また、本発明によれば、基準信号がレプリ
カ回路を伝播され、電圧制御回路において、たとえばレ
プリカ回路のモニター結果である基準信号の伝播時間が
あらかじめ決められた時間より遅い場合には電圧値が大
きくなり、速い場合には電圧値が小さくなるように制御
されて、電源電圧が半導体回路およびレプリカ回路に供
給される。あるいは、電圧制御回路では、元の基準信号
とレプリカ回路の出力信号との位相が比較され、レプリ
カ回路の出力信号が元の基準信号により１周期以上遅れ
ている場合には電圧値が大きくなり、１周期以上進んで
いる場合には電圧値が小さくなるように制御されて、電
源電圧が半導体回路およびレプリカ回路に供給される。
カ回路を伝播され、電圧制御回路において、たとえばレ
プリカ回路のモニター結果である基準信号の伝播時間が
あらかじめ決められた時間より遅い場合には電圧値が大
きくなり、速い場合には電圧値が小さくなるように制御
されて、電源電圧が半導体回路およびレプリカ回路に供
給される。あるいは、電圧制御回路では、元の基準信号
とレプリカ回路の出力信号との位相が比較され、レプリ
カ回路の出力信号が元の基準信号により１周期以上遅れ
ている場合には電圧値が大きくなり、１周期以上進んで
いる場合には電圧値が小さくなるように制御されて、電
源電圧が半導体回路およびレプリカ回路に供給される。
【００２７】
【発明の実施の形態】第１実施形態 図１は、本発明に係るレプリカ回路を採用した半導体装
置の第１の実施形態を示すブロック図である。本半導体
装置は、レプリカ回路を半導体回路の電源電圧ＶDDをダ
イナミックに変更し、常に最低動作電圧を供給するよう
に制御する電源電圧制御系回路に適用した例を示す図で
ある。
置の第１の実施形態を示すブロック図である。本半導体
装置は、レプリカ回路を半導体回路の電源電圧ＶDDをダ
イナミックに変更し、常に最低動作電圧を供給するよう
に制御する電源電圧制御系回路に適用した例を示す図で
ある。
【００２８】本半導体装置１０は、半導体回路（ＬＳ
Ｉ）１１、レプリカ回路１２、位相比較器１３、チャー
ジポンプ１４、およびＤＣ−ＤＣコンバータ１５により
構成されている。そして、位相比較器１３、チャージポ
ンプ１４、およびＤＣ−ＤＣコンバータ１５により電圧
制御回路が構成される。
Ｉ）１１、レプリカ回路１２、位相比較器１３、チャー
ジポンプ１４、およびＤＣ−ＤＣコンバータ１５により
構成されている。そして、位相比較器１３、チャージポ
ンプ１４、およびＤＣ−ＤＣコンバータ１５により電圧
制御回路が構成される。
【００２９】半導体回路１１は、ＤＣ−ＤＣコンバータ
１５により電源電圧ＶDDが供給され、たとえば図２に示
すように、複数の伝送パスを有する同期系回路であっ
て、信号送信側のフリップフロップ（ＦＦ）１１１−
１，１１１−２，１１１−３、受信側のフリップフロッ
プ１１２−１，１１２−２，１１２−３、送信側と受信
側のフリップフロップを接続する主伝送経路（伝送パ
ス）１１３，１１４，１１５、分岐パス１１３−１、１
１５−１、所定のしきい値電圧を有する伝送素子として
のゲート素子１１６−１〜１１６−１１により構成され
ている。
１５により電源電圧ＶDDが供給され、たとえば図２に示
すように、複数の伝送パスを有する同期系回路であっ
て、信号送信側のフリップフロップ（ＦＦ）１１１−
１，１１１−２，１１１−３、受信側のフリップフロッ
プ１１２−１，１１２−２，１１２−３、送信側と受信
側のフリップフロップを接続する主伝送経路（伝送パ
ス）１１３，１１４，１１５、分岐パス１１３−１、１
１５−１、所定のしきい値電圧を有する伝送素子として
のゲート素子１１６−１〜１１６−１１により構成され
ている。
【００３０】主伝送パス１１３は、信号送信側フリップ
フロップ１１１−１の出力と受信側フリップフロップ１
１２−１の入力との間に接続されている。そして、主伝
送パス１１３の分岐点１１３ａから分岐パス１１３−１
が分岐され、この分岐パス１１３−１がゲート素子１１
６−６の一方の入力端子に接続されている。そして、フ
リップフロップ１１１−１の出力と分岐点１１３ａとの
間の主伝送パス１３にゲート素子１１６−１，１１６−
２が配置され、分岐点１１３ａと受信側フリップフロッ
プ１１２−１の入力との間の主伝送パス１１３にゲート
素子１１６−３が配置されている。
フロップ１１１−１の出力と受信側フリップフロップ１
１２−１の入力との間に接続されている。そして、主伝
送パス１１３の分岐点１１３ａから分岐パス１１３−１
が分岐され、この分岐パス１１３−１がゲート素子１１
６−６の一方の入力端子に接続されている。そして、フ
リップフロップ１１１−１の出力と分岐点１１３ａとの
間の主伝送パス１３にゲート素子１１６−１，１１６−
２が配置され、分岐点１１３ａと受信側フリップフロッ
プ１１２−１の入力との間の主伝送パス１１３にゲート
素子１１６−３が配置されている。
【００３１】主伝送パス１１４は、信号送信側フリップ
フロップ１１１−２の出力と受信側フリップフロップ１
１２−２の入力との間に接続されている。そして、フリ
ップフロップ１１１−２の出力と受信側フリップフロッ
プ１１２−２の入力との間の主伝送パス１１４にゲート
素子１１６−４〜１１６−９が配置されている。具体的
には、ゲート素子１１６−５の一方の入力がゲート素子
１１６−４の出力に接続され、ゲート素子１１６−５の
出力がゲート素子１１６−６の他方の入力に接続され、
ゲート素子１１６−６の出力側にゲート素子１１６−７
〜１１６−９が接続されている。
フロップ１１１−２の出力と受信側フリップフロップ１
１２−２の入力との間に接続されている。そして、フリ
ップフロップ１１１−２の出力と受信側フリップフロッ
プ１１２−２の入力との間の主伝送パス１１４にゲート
素子１１６−４〜１１６−９が配置されている。具体的
には、ゲート素子１１６−５の一方の入力がゲート素子
１１６−４の出力に接続され、ゲート素子１１６−５の
出力がゲート素子１１６−６の他方の入力に接続され、
ゲート素子１１６−６の出力側にゲート素子１１６−７
〜１１６−９が接続されている。
【００３２】主伝送パス１１５は、信号送信側フリップ
フロップ１１１−３の出力と受信側フリップフロップ１
１２−３の入力との間に接続されている。そして、主伝
送パス１１５の分岐点１１５ａから分岐パス１１５−１
が分岐され、この分岐パス１１５−１がゲート素子１１
６−５の一方の入力端子に接続されている。そして、フ
リップフロップ１１１−３の出力と分岐点１１５ａとの
間の主伝送パス１１５にゲート素子１１６−１０，１１
６−１１が配置されている。
フロップ１１１−３の出力と受信側フリップフロップ１
１２−３の入力との間に接続されている。そして、主伝
送パス１１５の分岐点１１５ａから分岐パス１１５−１
が分岐され、この分岐パス１１５−１がゲート素子１１
６−５の一方の入力端子に接続されている。そして、フ
リップフロップ１１１−３の出力と分岐点１１５ａとの
間の主伝送パス１１５にゲート素子１１６−１０，１１
６−１１が配置されている。
【００３３】なお、ゲート素子１１６−１〜１１６−１
１は、たとえば絶縁ゲート型電界効果トランジスタ、す
なわちＭＩＳ( Metal Insulator Semiconductor)系回路
を用いて構成されている。
１は、たとえば絶縁ゲート型電界効果トランジスタ、す
なわちＭＩＳ( Metal Insulator Semiconductor)系回路
を用いて構成されている。
【００３４】図１の同期系半導体回路１１では、元々の
遅延値が最大の遅延パス（クリティカルパス）は、フリ
ップフロップ１１１−３→主伝送パス１１５→ゲート素
子１１６−１０，１１６−１１→分岐パス１１５−１→
ゲート素子１１６−５→主伝送パス１１４→ゲート素子
１１６−６〜１１６−９→フリップフロップ１１２−２
の伝送パスである。したがって、原則的には、このパス
を構成する素子、パスを基準にレプリカ回路１２が構成
されるが、本実施形態では、このクリティカルパスがレ
プリカ回路にし難いパス、たとえば複雑な構成のゲート
素子が存在する、あるいは、ＲＡＭのアクセスを行う回
路が存在するパスである場合には、ゲート素子のしきい
値電圧を調整して、レプリカにし易いパスを選択的にク
リティカルパスにして半導体回路を構成している。そし
て、この構成し直した回路中のクリティカルパスに基づ
いてレプリカ回路１２が構成される。
遅延値が最大の遅延パス（クリティカルパス）は、フリ
ップフロップ１１１−３→主伝送パス１１５→ゲート素
子１１６−１０，１１６−１１→分岐パス１１５−１→
ゲート素子１１６−５→主伝送パス１１４→ゲート素子
１１６−６〜１１６−９→フリップフロップ１１２−２
の伝送パスである。したがって、原則的には、このパス
を構成する素子、パスを基準にレプリカ回路１２が構成
されるが、本実施形態では、このクリティカルパスがレ
プリカ回路にし難いパス、たとえば複雑な構成のゲート
素子が存在する、あるいは、ＲＡＭのアクセスを行う回
路が存在するパスである場合には、ゲート素子のしきい
値電圧を調整して、レプリカにし易いパスを選択的にク
リティカルパスにして半導体回路を構成している。そし
て、この構成し直した回路中のクリティカルパスに基づ
いてレプリカ回路１２が構成される。
【００３５】図２の構成を例にとると、元々のクリティ
カルパスである、フリップフロップ１１１−３→主伝送
パス１１５→ゲート素子１１６−１０，１１６−１１→
分岐パス１１５−１→ゲート素子１１６−５→主伝送パ
ス１１４→ゲート素子１１６−６〜１１６−９→フリッ
プフロップ１１２−２が、レプリカ回路にし難い場合に
は、たとえばゲート素子１１６−１０、１１６−１１、
および１１６−５のしきい値電圧を低しきい値電圧化し
て、レプリカ回路にし易いフリップフロップ１１１−１
→主伝送パス１１３→ゲート素子１１６−１，１１６−
２→分岐パス１１３−１→ゲート素子１１６−６→主伝
送パス１１４→ゲート素子１１６−７〜１１６−９→フ
リップフロップ１１２−２を新しいクリティカルパスと
して構成する。
カルパスである、フリップフロップ１１１−３→主伝送
パス１１５→ゲート素子１１６−１０，１１６−１１→
分岐パス１１５−１→ゲート素子１１６−５→主伝送パ
ス１１４→ゲート素子１１６−６〜１１６−９→フリッ
プフロップ１１２−２が、レプリカ回路にし難い場合に
は、たとえばゲート素子１１６−１０、１１６−１１、
および１１６−５のしきい値電圧を低しきい値電圧化し
て、レプリカ回路にし易いフリップフロップ１１１−１
→主伝送パス１１３→ゲート素子１１６−１，１１６−
２→分岐パス１１３−１→ゲート素子１１６−６→主伝
送パス１１４→ゲート素子１１６−７〜１１６−９→フ
リップフロップ１１２−２を新しいクリティカルパスと
して構成する。
【００３６】その結果、半導体回路１１は、低しきい値
電圧化されたゲート素子と、これよりしきい値電圧が高
い（通常のしきい値電圧）ゲート素子とが混在した回路
構成となっている。
電圧化されたゲート素子と、これよりしきい値電圧が高
い（通常のしきい値電圧）ゲート素子とが混在した回路
構成となっている。
【００３７】低しきい値電圧化するゲート素子が、たと
えばＮＭＯＳ系のエンハンスメント型トランジスタによ
り構成されている場合には、通常のトランジスタの０．
８Ｖ程度より低いしきい値電圧、たとえば０．３Ｖ〜
０．６Ｖ度に設定される。また、低しきい値電圧トラン
ジスタとしては、遅延パスの遅延値によっては、デプレ
ッション型トランジスタにより構成される。
えばＮＭＯＳ系のエンハンスメント型トランジスタによ
り構成されている場合には、通常のトランジスタの０．
８Ｖ程度より低いしきい値電圧、たとえば０．３Ｖ〜
０．６Ｖ度に設定される。また、低しきい値電圧トラン
ジスタとしては、遅延パスの遅延値によっては、デプレ
ッション型トランジスタにより構成される。
【００３８】なお、ＭＯＳトランジスタのしきい値電圧
の設定は、たとえば製造工程において不純物の添加濃度
の調整により行われる。また、通常のしきい値電圧を有
するＭＯＳトランジスタの基板電圧を、少なくとも信号
伝送時に、たとえば０Ｖから正の電圧に切り換えること
により低しきい値電圧化を図るように構成することも可
能である。
の設定は、たとえば製造工程において不純物の添加濃度
の調整により行われる。また、通常のしきい値電圧を有
するＭＯＳトランジスタの基板電圧を、少なくとも信号
伝送時に、たとえば０Ｖから正の電圧に切り換えること
により低しきい値電圧化を図るように構成することも可
能である。
【００３９】以下に、レプリカ回路として適したクリテ
ィカルパスを選択的に残す方法について、図面に関連付
けてさらに詳細に説明する。
ィカルパスを選択的に残す方法について、図面に関連付
けてさらに詳細に説明する。
【００４０】図３は、複数の１送パスを有する半導体回
路において低しきい値電圧化した場合のクリティカルパ
スの変化を説明するための図であり、図４は、低しきい
値電圧化後のクリティカルパス近傍の伝送パスに、さら
に選択的に低しきい値電圧化をを適用することによって
所望のクリティカルパスを選択する方法を説明するため
の図である。
路において低しきい値電圧化した場合のクリティカルパ
スの変化を説明するための図であり、図４は、低しきい
値電圧化後のクリティカルパス近傍の伝送パスに、さら
に選択的に低しきい値電圧化をを適用することによって
所望のクリティカルパスを選択する方法を説明するため
の図である。
【００４１】図３に示すように、一部の伝送パスのみ低
しきい値電圧（Ｖｔｈ）化すると、それまでのクリティ
カルパスはスピードが改善され、別の伝送パスがクリテ
ィカルパスとなって現れる。そして、新しいクリティカ
ルパスの近傍には、図４（ａ）に示すように、低しきい
値電圧Ｖｔｈの素子が存在する伝送パスと高しきい値電
圧の素子が存在する伝送パスが混在している。仮に新し
いクリティカルパスが高しきい値電圧の素子で構成され
ており、レプリカ回路として使用するには難しい伝送パ
スの場合は、さらにこの伝送パスも低しきい値電圧化し
てクリティカルパスからはずしてしまう。このような処
理を繰り返し行うことで、図４（ｂ）に示すように、レ
プリカ回路にしやすい伝送パスを選択的に残して、レプ
リカ回路の設計を行うことができる。
しきい値電圧（Ｖｔｈ）化すると、それまでのクリティ
カルパスはスピードが改善され、別の伝送パスがクリテ
ィカルパスとなって現れる。そして、新しいクリティカ
ルパスの近傍には、図４（ａ）に示すように、低しきい
値電圧Ｖｔｈの素子が存在する伝送パスと高しきい値電
圧の素子が存在する伝送パスが混在している。仮に新し
いクリティカルパスが高しきい値電圧の素子で構成され
ており、レプリカ回路として使用するには難しい伝送パ
スの場合は、さらにこの伝送パスも低しきい値電圧化し
てクリティカルパスからはずしてしまう。このような処
理を繰り返し行うことで、図４（ｂ）に示すように、レ
プリカ回路にしやすい伝送パスを選択的に残して、レプ
リカ回路の設計を行うことができる。
【００４２】図５は、選択的な高しきい値電圧化の適用
によるクリティカルパスの選択方法を説明するための図
である。この場合、低しきい値電圧化後の新しいクリテ
ィカルパスが、レプリカ回路として使用するには難しい
伝送パスで、低しきい値電圧化してスピードが改善され
た伝送パスの中にレプリカ回路に適した伝送パスがあっ
た場合には、その伝送パスを意図的に高しきい値電圧に
戻してクリティカルパスとし、それをレプリカ回路に採
用する。
によるクリティカルパスの選択方法を説明するための図
である。この場合、低しきい値電圧化後の新しいクリテ
ィカルパスが、レプリカ回路として使用するには難しい
伝送パスで、低しきい値電圧化してスピードが改善され
た伝送パスの中にレプリカ回路に適した伝送パスがあっ
た場合には、その伝送パスを意図的に高しきい値電圧に
戻してクリティカルパスとし、それをレプリカ回路に採
用する。
【００４３】また、図６は、３つ以上のしきい値電圧の
素子が混在する場合のクリティカルパスの選択方法を説
明するための図である。このように、多くのしきい値電
圧を混在させ（図６の例では、Ｖｔｈ１〜Ｖｔｈ４の
４）、各しきい値電圧をクリティカルパス近傍の伝送パ
スに適切に適用することで、クリティカルパスのクリテ
ィカル度を調整してその順位付けをすることが可能であ
る。この方法では、クリティカルパスの選択自由度がよ
り向上し、レプリカ回路の設計がより容易になる。以上
のように、それぞれのしきい値電圧を選択的にクリティ
カルパスに適用することによって、レプリカ回路に適し
たクリティカルパスを残した半導体回路１１を構成す
る。これにより、レプリカ回路１２の設計が容易とな
る。
素子が混在する場合のクリティカルパスの選択方法を説
明するための図である。このように、多くのしきい値電
圧を混在させ（図６の例では、Ｖｔｈ１〜Ｖｔｈ４の
４）、各しきい値電圧をクリティカルパス近傍の伝送パ
スに適切に適用することで、クリティカルパスのクリテ
ィカル度を調整してその順位付けをすることが可能であ
る。この方法では、クリティカルパスの選択自由度がよ
り向上し、レプリカ回路の設計がより容易になる。以上
のように、それぞれのしきい値電圧を選択的にクリティ
カルパスに適用することによって、レプリカ回路に適し
たクリティカルパスを残した半導体回路１１を構成す
る。これにより、レプリカ回路１２の設計が容易とな
る。
【００４４】レプリカ回路１２は、半導体回路１１で、
上述したような方法によりレプリカとして採用し易く、
クリティカルパスとして選定されたパス構成と等価な電
源電圧−遅延特性をもつ回路として構成されており、Ｄ
Ｃ−ＤＣコンバータ１５による電源電圧ＶDDの供給を受
けて動作し、所定周期の基準信号ＳＩＮを入力してゲー
ト処理等して伝播させ、遅延信号Ｓ１２として位相比較
器１３に出力する。レプリカ回路１２は、図２の場合を
例にとると、上述したように、半導体回路１１において
レプリカ回路にし易いとして、新しいクリティカルパス
に選定されたフリップフロップ１１１−１→主伝送パス
１１３→ゲート素子１１６−１，１１６−２→分岐パス
１１３−１→ゲート素子１１６−６→主伝送パス１１４
→ゲート素子１１６−７〜１１６−９→フリップフロッ
プ１１２−２と等価な回路で構成される。
上述したような方法によりレプリカとして採用し易く、
クリティカルパスとして選定されたパス構成と等価な電
源電圧−遅延特性をもつ回路として構成されており、Ｄ
Ｃ−ＤＣコンバータ１５による電源電圧ＶDDの供給を受
けて動作し、所定周期の基準信号ＳＩＮを入力してゲー
ト処理等して伝播させ、遅延信号Ｓ１２として位相比較
器１３に出力する。レプリカ回路１２は、図２の場合を
例にとると、上述したように、半導体回路１１において
レプリカ回路にし易いとして、新しいクリティカルパス
に選定されたフリップフロップ１１１−１→主伝送パス
１１３→ゲート素子１１６−１，１１６−２→分岐パス
１１３−１→ゲート素子１１６−６→主伝送パス１１４
→ゲート素子１１６−７〜１１６−９→フリップフロッ
プ１１２−２と等価な回路で構成される。
【００４５】位相比較器１３は、基準信号ＳＩＮとレプ
リカ回路１２の出力遅延信号Ｓ１２との位相を比較し、
遅延信号Ｓ１２が基準信号ＳＩＮより１周期以上遅れて
いる場合にはアップ信号ＵＰを生成し、１周期以上進ん
でいる場合にはダウン信号ＤＮを生成してチャージポン
プ１４に出力する。
リカ回路１２の出力遅延信号Ｓ１２との位相を比較し、
遅延信号Ｓ１２が基準信号ＳＩＮより１周期以上遅れて
いる場合にはアップ信号ＵＰを生成し、１周期以上進ん
でいる場合にはダウン信号ＤＮを生成してチャージポン
プ１４に出力する。
【００４６】チャージポンプ１４は、位相比較器１３に
よりアップ信号ＵＰを受けた場合には、ＤＣ−ＤＣコン
バータ１５による電源電圧ＶDDを大きくし、ダウン信号
ＤＮを受けた場合にはＤＣ−ＤＣコンバータ１５による
電源電圧ＶDDを小さくするように指示する信号Ｓ１４を
ＤＣ−ＤＣコンバータ１５に出力する。
よりアップ信号ＵＰを受けた場合には、ＤＣ−ＤＣコン
バータ１５による電源電圧ＶDDを大きくし、ダウン信号
ＤＮを受けた場合にはＤＣ−ＤＣコンバータ１５による
電源電圧ＶDDを小さくするように指示する信号Ｓ１４を
ＤＣ−ＤＣコンバータ１５に出力する。
【００４７】ＤＣ−ＤＣコンバータ１５は、チャージポ
ンプ１４の出力信号Ｓ１４を受けて、この信号Ｓ１４が
指示するように電源電圧ＶDDの値を調整して、半導体回
路１１およびレプリカ回路１２に供給する。
ンプ１４の出力信号Ｓ１４を受けて、この信号Ｓ１４が
指示するように電源電圧ＶDDの値を調整して、半導体回
路１１およびレプリカ回路１２に供給する。
【００４８】次に、上記構成による動作を説明する。レ
プリカ回路１２は、半導体回路１１において、レプリカ
として採用し易く、クリティカルパスとして選定された
パス構成と等価な回路として構成されている。このレプ
リカ回路１２に所定周期の基準信号ＳＩＮが入力され
る。そして、基準信号ＳＩＮはレプリカ回路１２で、ゲ
ート処理等を受けて所定時間遅延されて遅延信号Ｓ１２
として位相比較器１３に出力される。
プリカ回路１２は、半導体回路１１において、レプリカ
として採用し易く、クリティカルパスとして選定された
パス構成と等価な回路として構成されている。このレプ
リカ回路１２に所定周期の基準信号ＳＩＮが入力され
る。そして、基準信号ＳＩＮはレプリカ回路１２で、ゲ
ート処理等を受けて所定時間遅延されて遅延信号Ｓ１２
として位相比較器１３に出力される。
【００４９】位相比較器１３では、基準信号ＳＩＮとレ
プリカ回路１２の出力遅延信号Ｓ１２とが入力され、両
信号の位相が比較される。比較の結果、遅延信号Ｓ１２
が基準信号ＳＩＮより１周期以上遅れている場合にはア
ップ信号ＵＰが生成されてチャージポンプ回路１４に出
力される。一方、遅延信号Ｓ１２が基準信号ＳＩＮより
１周期以上進んでいる場合にはダウン信号ＤＮが生成さ
れてチャージポンプ１４に出力される。
プリカ回路１２の出力遅延信号Ｓ１２とが入力され、両
信号の位相が比較される。比較の結果、遅延信号Ｓ１２
が基準信号ＳＩＮより１周期以上遅れている場合にはア
ップ信号ＵＰが生成されてチャージポンプ回路１４に出
力される。一方、遅延信号Ｓ１２が基準信号ＳＩＮより
１周期以上進んでいる場合にはダウン信号ＤＮが生成さ
れてチャージポンプ１４に出力される。
【００５０】チャージポンプ１４においては、位相比較
器１３によりアップ信号ＵＰを受けた場合には、ＤＣ−
ＤＣコンバータ１５による電源電圧ＶDDを大きくて、処
理速度が速くなるように（遅延が小さくなるように）指
示する信号Ｓ１４が生成されてＤＣ−ＤＣコンバータ１
５に出力される。一方、位相比較器１３によりダウン信
号ＤＮを受けた場合には、ＤＣ−ＤＣコンバータ１５に
よる電源電圧ＶDDを小さして、処理速度が遅くなるよう
に（遅延が大きくなるように）指示する信号Ｓ１４が生
成され、ＤＣ−ＤＣコンバータ１５に出力される。
器１３によりアップ信号ＵＰを受けた場合には、ＤＣ−
ＤＣコンバータ１５による電源電圧ＶDDを大きくて、処
理速度が速くなるように（遅延が小さくなるように）指
示する信号Ｓ１４が生成されてＤＣ−ＤＣコンバータ１
５に出力される。一方、位相比較器１３によりダウン信
号ＤＮを受けた場合には、ＤＣ−ＤＣコンバータ１５に
よる電源電圧ＶDDを小さして、処理速度が遅くなるよう
に（遅延が大きくなるように）指示する信号Ｓ１４が生
成され、ＤＣ−ＤＣコンバータ１５に出力される。
【００５１】そして、ＤＣ−ＤＣコンバータ１５におい
て、チャージポンプ１４の出力信号Ｓ１４にを受けて、
この信号Ｓ１４が指示するように電源電圧ＶDDの値が調
整されて、半導体回路１１およびレプリカ回路１２に供
給される。
て、チャージポンプ１４の出力信号Ｓ１４にを受けて、
この信号Ｓ１４が指示するように電源電圧ＶDDの値が調
整されて、半導体回路１１およびレプリカ回路１２に供
給される。
【００５２】以上説明したように、本第１の実施形態に
よれば、複数の伝送パスをする半導体回路１１におい
て、パスに選択的に異なるしきい値電圧を適用すること
によってレプリカ回路にし難しいパスをクリティカルパ
スから除外し、レプリカ回路にし易いパスを選択的にク
リティカルパスに変更し、そのクリティカルパスの遅延
をモニターするためのレプリカ回路１２を構成し、ま
た、このレプリカ回路１２を用いて半導体回路１１に供
給する電源電圧ＶDDを制御するので、レプリカ回路の設
計が容易になり、レプリカ回路に付加するマージンを削
減でき、また、最低、最適の動作電圧を供給するので、
半導体装置の低消費電力化を図れる利点がある。また、
レプリカ回路１２を使用して半導体回路１１の電源電圧
ＶDDを制御することによって、半導体回路１１に供給す
る最低動作電圧のマージンを削減することができる。
よれば、複数の伝送パスをする半導体回路１１におい
て、パスに選択的に異なるしきい値電圧を適用すること
によってレプリカ回路にし難しいパスをクリティカルパ
スから除外し、レプリカ回路にし易いパスを選択的にク
リティカルパスに変更し、そのクリティカルパスの遅延
をモニターするためのレプリカ回路１２を構成し、ま
た、このレプリカ回路１２を用いて半導体回路１１に供
給する電源電圧ＶDDを制御するので、レプリカ回路の設
計が容易になり、レプリカ回路に付加するマージンを削
減でき、また、最低、最適の動作電圧を供給するので、
半導体装置の低消費電力化を図れる利点がある。また、
レプリカ回路１２を使用して半導体回路１１の電源電圧
ＶDDを制御することによって、半導体回路１１に供給す
る最低動作電圧のマージンを削減することができる。
【００５３】第２実施形態 図７は、本発明に係るレプリカ回路を採用した半導体装
置の第２の実施形態を示すブロック図である。
置の第２の実施形態を示すブロック図である。
【００５４】本第２の実施形態が上述した第１の実施形
態と異なる点は、レプリカ回路を複数（本第２の実施形
態では２）を設け、それらのうち現時点で遅延時間が大
きい方のレプリカ回路を伝播した遅延基準信号とレプリ
カ回路を介さない元基準信号ＳＩＮとの位相を比較して
半導体回路１１に供給する電源電圧ＶDDを制御するよう
にしたことにある。
態と異なる点は、レプリカ回路を複数（本第２の実施形
態では２）を設け、それらのうち現時点で遅延時間が大
きい方のレプリカ回路を伝播した遅延基準信号とレプリ
カ回路を介さない元基準信号ＳＩＮとの位相を比較して
半導体回路１１に供給する電源電圧ＶDDを制御するよう
にしたことにある。
【００５５】さらに具体的には、本第２の実施形態は、
低しきい値電圧の伝送素子が存在する伝送パスと、高し
きい値電圧の伝送素子が存在する伝送パスがほぼ同じ遅
延時間を持っている場合のレプリカ回路の構成を示して
いる。
低しきい値電圧の伝送素子が存在する伝送パスと、高し
きい値電圧の伝送素子が存在する伝送パスがほぼ同じ遅
延時間を持っている場合のレプリカ回路の構成を示して
いる。
【００５６】このような構成にする理由は、低しきい値
電圧のトランジスタと高しきい値電圧のトランジスタと
では、プロセスばらつきの割合が異なる場合があり、ま
た、仮にプロセスばらつきの割合が同じ場合でも、遅延
時間に対するプロセスばらつきの影響が異なってくるか
らである。
電圧のトランジスタと高しきい値電圧のトランジスタと
では、プロセスばらつきの割合が異なる場合があり、ま
た、仮にプロセスばらつきの割合が同じ場合でも、遅延
時間に対するプロセスばらつきの影響が異なってくるか
らである。
【００５７】したがって、プロセスが最悪（ワースト）
側にばらついたときと、最良（ベスト）側にばらついた
ときとで、低しきい値電圧側の伝送パスと高しきい値電
圧側の伝送パスでどちらがクリティカルパスとなるか分
からなくなり、レプリカ回路としてはより多くのマージ
ンを持たせる必要がでてくる。そこで、図７の回路で
は、レプリカ回路として低しきい値電圧側の伝送パスと
高しきい値電圧側の伝送パスの両方のパスを採用してい
る。そして、選択手段としてのＡＮＤゲート１６で、低
しきい値電圧（低Ｖｔｈ）側のレプリカ回路１２ａと高
しきい値電圧（高Ｖｔｈ）側のレプリカ回路１２ｂの両
遅延の論理積（ＡＮＤ）をとり、より遅延の大きいほう
と、位相比較器１３で位相比較を行うように構成されて
いる。
側にばらついたときと、最良（ベスト）側にばらついた
ときとで、低しきい値電圧側の伝送パスと高しきい値電
圧側の伝送パスでどちらがクリティカルパスとなるか分
からなくなり、レプリカ回路としてはより多くのマージ
ンを持たせる必要がでてくる。そこで、図７の回路で
は、レプリカ回路として低しきい値電圧側の伝送パスと
高しきい値電圧側の伝送パスの両方のパスを採用してい
る。そして、選択手段としてのＡＮＤゲート１６で、低
しきい値電圧（低Ｖｔｈ）側のレプリカ回路１２ａと高
しきい値電圧（高Ｖｔｈ）側のレプリカ回路１２ｂの両
遅延の論理積（ＡＮＤ）をとり、より遅延の大きいほう
と、位相比較器１３で位相比較を行うように構成されて
いる。
【００５８】次に、上記構成による動作を説明する。低
しきい値電圧側のレプリカ回路１２ａと高しきい値電圧
側のレプリカ回路１２ｂに所定周期の基準信号ＳＩＮが
入力される。そして、基準信号ＳＩＮはレプリカ回路１
２ａ，１２ｂ、ゲート処理等を受けて所定時間遅延され
て遅延信号Ｓ１２ａ，１２ｂとしてＡＮＤゲート１６に
出力される。ＡＮＤゲート１６においては、より遅延が
大きい方のレプリカ回路の出力を受けた時点でハイレベ
ルの信号Ｓ１６が生成されて位相比較器１３に出力され
る。
しきい値電圧側のレプリカ回路１２ａと高しきい値電圧
側のレプリカ回路１２ｂに所定周期の基準信号ＳＩＮが
入力される。そして、基準信号ＳＩＮはレプリカ回路１
２ａ，１２ｂ、ゲート処理等を受けて所定時間遅延され
て遅延信号Ｓ１２ａ，１２ｂとしてＡＮＤゲート１６に
出力される。ＡＮＤゲート１６においては、より遅延が
大きい方のレプリカ回路の出力を受けた時点でハイレベ
ルの信号Ｓ１６が生成されて位相比較器１３に出力され
る。
【００５９】位相比較器１３では、基準信号ＳＩＮとＡ
ＮＤゲート１６の出力信号Ｓ１６とが入力され、両信号
の位相が比較される。比較の結果、遅延信号Ｓ１６が基
準信号ＳＩＮより１周期以上遅れている場合にはアップ
信号ＵＰが生成されてチャージポンプ回路１４に出力さ
れる。一方、遅延信号Ｓ１６が基準信号ＳＩＮより１周
期以上進んでいる場合にはダウン信号ＤＮが生成されて
チャージポンプ１４に出力される。
ＮＤゲート１６の出力信号Ｓ１６とが入力され、両信号
の位相が比較される。比較の結果、遅延信号Ｓ１６が基
準信号ＳＩＮより１周期以上遅れている場合にはアップ
信号ＵＰが生成されてチャージポンプ回路１４に出力さ
れる。一方、遅延信号Ｓ１６が基準信号ＳＩＮより１周
期以上進んでいる場合にはダウン信号ＤＮが生成されて
チャージポンプ１４に出力される。
【００６０】チャージポンプ１４においては、位相比較
器１３によりアップ信号ＵＰを受けた場合には、ＤＣ−
ＤＣコンバータ１５による電源電圧ＶDDを大きくして、
処理速度が速くなるように（遅延が小さくなるように）
指示する信号Ｓ１４が生成されてＤＣ−ＤＣコンバータ
１５に出力される。一方、位相比較器１３によりダウン
信号ＤＮを受けた場合には、ＤＣ−ＤＣコンバータ１５
による電源電圧ＶDDを小さくして、処理速度が遅くなる
ように（遅延が大きくなるように）指示する信号Ｓ１４
が生成され、ＤＣ−ＤＣコンバータ１５に出力される。
器１３によりアップ信号ＵＰを受けた場合には、ＤＣ−
ＤＣコンバータ１５による電源電圧ＶDDを大きくして、
処理速度が速くなるように（遅延が小さくなるように）
指示する信号Ｓ１４が生成されてＤＣ−ＤＣコンバータ
１５に出力される。一方、位相比較器１３によりダウン
信号ＤＮを受けた場合には、ＤＣ−ＤＣコンバータ１５
による電源電圧ＶDDを小さくして、処理速度が遅くなる
ように（遅延が大きくなるように）指示する信号Ｓ１４
が生成され、ＤＣ−ＤＣコンバータ１５に出力される。
【００６１】そして、ＤＣ−ＤＣコンバータ１５におい
て、チャージポンプ１４の出力信号Ｓ１４にを受けて、
この信号Ｓ１４が指示するように電源電圧ＶDDの値が調
整されて、半導体回路１１およびレプリカ回路１２ａ，
１２ｂに供給される。
て、チャージポンプ１４の出力信号Ｓ１４にを受けて、
この信号Ｓ１４が指示するように電源電圧ＶDDの値が調
整されて、半導体回路１１およびレプリカ回路１２ａ，
１２ｂに供給される。
【００６２】本第２の実施形態によれば、低しきい値電
圧の伝送素子が存在する伝送パスと、高しきい値電圧の
伝送素子が存在する伝送パスがほぼ同じ遅延時間を持っ
ている場合に両者のレプリカ回路１２ａ，１２ｂを設
け、それらのうち現時点で遅延時間が遅い方のレプリカ
回路を伝播した遅延基準信号とレプリカ回路を介さない
元基準信号ＳＩＮとの位相を比較して半導体回路１１に
供給する電源電圧ＶDDを制御するようにしたので、上述
した第１の実施形態の効果に加えて、異なるしきい値電
圧間のプロセスばらつきの差を吸収でき、レプリカ回路
への余分なマージン追加を抑制することができる利点あ
る。
圧の伝送素子が存在する伝送パスと、高しきい値電圧の
伝送素子が存在する伝送パスがほぼ同じ遅延時間を持っ
ている場合に両者のレプリカ回路１２ａ，１２ｂを設
け、それらのうち現時点で遅延時間が遅い方のレプリカ
回路を伝播した遅延基準信号とレプリカ回路を介さない
元基準信号ＳＩＮとの位相を比較して半導体回路１１に
供給する電源電圧ＶDDを制御するようにしたので、上述
した第１の実施形態の効果に加えて、異なるしきい値電
圧間のプロセスばらつきの差を吸収でき、レプリカ回路
への余分なマージン追加を抑制することができる利点あ
る。
【００６３】第３実施形態 図８は、本発明に係るレプリカ回路を採用した半導体装
置の第３の実施形態を示すブロック図である。
置の第３の実施形態を示すブロック図である。
【００６４】本第３の実施形態が上述した第２の実施形
態と異なる点は、低しきい値電圧（低Ｖｔｈ）側のレプ
リカ回路１２ａおよび高しきい値電圧（高Ｖｔｈ）側の
レプリカ回路１２ｂに加えて、配線抵抗Ｒと配線容量Ｃ
に基づくＲＣ遅延を含むクリティカルパスのレプリカ回
路１２ｃを設け、３つのレプリカ回路１２ａ，１２ｂ、
１２ｃの遅延を３入力ＡＮＤゲート１７において論理積
（ＡＮＤ）をとり、より遅延の大きいほうと、位相比較
器１３で位相比較を行うように構成したことにある。そ
の他の構成は第２の実施形態と同様である。
態と異なる点は、低しきい値電圧（低Ｖｔｈ）側のレプ
リカ回路１２ａおよび高しきい値電圧（高Ｖｔｈ）側の
レプリカ回路１２ｂに加えて、配線抵抗Ｒと配線容量Ｃ
に基づくＲＣ遅延を含むクリティカルパスのレプリカ回
路１２ｃを設け、３つのレプリカ回路１２ａ，１２ｂ、
１２ｃの遅延を３入力ＡＮＤゲート１７において論理積
（ＡＮＤ）をとり、より遅延の大きいほうと、位相比較
器１３で位相比較を行うように構成したことにある。そ
の他の構成は第２の実施形態と同様である。
【００６５】すなわち本第３の実施形態では、ＲＣ成分
は、ゲート遅延とは異なる遅延時間−電圧特性を持って
いるため、ＲＣ成分が支配的なパスが存在する場合に
は、これもレプリカ回路として採用している。
は、ゲート遅延とは異なる遅延時間−電圧特性を持って
いるため、ＲＣ成分が支配的なパスが存在する場合に
は、これもレプリカ回路として採用している。
【００６６】本第３の実施形態によれば、上述した第１
および第２の実施形態の効果に加えて、ゲート遅延とは
異なる電圧−遅延時間特性を持ったＲＣ成分によるクリ
ティカルパスにも対応でき、レプリカ回路のマージンを
削減できる利点がある。
および第２の実施形態の効果に加えて、ゲート遅延とは
異なる電圧−遅延時間特性を持ったＲＣ成分によるクリ
ティカルパスにも対応でき、レプリカ回路のマージンを
削減できる利点がある。
【００６７】
【発明の効果】以上説明したように、本発明によれば、
レプリカ回路の設計が容易になり、レプリカ回路に付加
するマージンを削減できる利点がある。
レプリカ回路の設計が容易になり、レプリカ回路に付加
するマージンを削減できる利点がある。
【００６８】また、低しきい値電圧の伝送パスと高しき
い値電圧の伝送パスの両方をクリティカルパスとしてレ
プリカ回路に採用し、電源電圧やプロセスばらつき、使
用条件によってより遅延時間の大きい方のパスをクリテ
ィカルパスとして選択することにより、マルチしきい値
電圧化によるレプリカ回路への余分なマージンを削減す
ることができる。
い値電圧の伝送パスの両方をクリティカルパスとしてレ
プリカ回路に採用し、電源電圧やプロセスばらつき、使
用条件によってより遅延時間の大きい方のパスをクリテ
ィカルパスとして選択することにより、マルチしきい値
電圧化によるレプリカ回路への余分なマージンを削減す
ることができる。
【００６９】また、ＲＣ遅延成分が支配的な伝送パスが
存在する場合に、ＲＣ成分もレプリカ回路として採用す
ることで、ゲート遅延とは異なる電圧−遅延時間特性を
持ったＲＣ成分によるクリティカルパスにも対応でき、
レプリカ回路のマージンを削減できる。
存在する場合に、ＲＣ成分もレプリカ回路として採用す
ることで、ゲート遅延とは異なる電圧−遅延時間特性を
持ったＲＣ成分によるクリティカルパスにも対応でき、
レプリカ回路のマージンを削減できる。
【００７０】また、上述した簡易に設計しレプリカ回路
を使用して半導体回路の電源電圧を制御することによっ
て、半導体回路に供給する最低動作電圧のマージンを削
減することができる。
を使用して半導体回路の電源電圧を制御することによっ
て、半導体回路に供給する最低動作電圧のマージンを削
減することができる。
【図１】本発明に係るレプリカ回路を採用した半導体装
置の第１の実施形態を示すブロック図である。
置の第１の実施形態を示すブロック図である。
【図２】本発明に係る半導体回路の構成例を示す回路図
である。
である。
【図３】複数の伝送パスを有する半導体回路において低
しきい値電圧化した場合のクリティカルパスの変化を説
明するための図である。
しきい値電圧化した場合のクリティカルパスの変化を説
明するための図である。
【図４】低しきい値電圧化後のクリティカルパス近傍の
パスに、さらに選択的に低しきい値電圧化をを適用する
ことによって所望のクリティカルパスを選択する方法を
説明するための図である。
パスに、さらに選択的に低しきい値電圧化をを適用する
ことによって所望のクリティカルパスを選択する方法を
説明するための図である。
【図５】選択的な高しきい値電圧化の適用によるクリテ
ィカルパスの選択方法を説明するための図である。
ィカルパスの選択方法を説明するための図である。
【図６】３つ以上のしきい値電圧の素子が混在する場合
のクリティカルパスの選択方法を説明するための図であ
る。
のクリティカルパスの選択方法を説明するための図であ
る。
【図７】本発明に係るレプリカ回路を採用した半導体装
置の第２の実施形態を示すブロック図である。
置の第２の実施形態を示すブロック図である。
【図８】本発明に係るレプリカ回路を採用した半導体装
置の第３の実施形態を示すブロック図である。
置の第３の実施形態を示すブロック図である。
１０，１０ａ，１０ｂ…半導体装置、１１…半導体回
路、１２，１２ａ，１２ｂ，１２ｃ…レプリカ回路、１
３…位相比較器、１４…チャージポンプ、１５…ＤＣ−
ＤＣコンバータ、１１１−１〜１１１−３…信号送信側
フリップフロップ、１１２−２〜１１２−３…受信側フ
リップフロップ、１１３，１１４，１１５…主伝送パ
ス、１１３−１，１１５−１…分岐パス、１６−１〜１
６−１１…ゲート素子、１６，１７…ＡＮＤゲート。
路、１２，１２ａ，１２ｂ，１２ｃ…レプリカ回路、１
３…位相比較器、１４…チャージポンプ、１５…ＤＣ−
ＤＣコンバータ、１１１−１〜１１１−３…信号送信側
フリップフロップ、１１２−２〜１１２−３…受信側フ
リップフロップ、１１３，１１４，１１５…主伝送パ
ス、１１３−１，１１５−１…分岐パス、１６−１〜１
６−１１…ゲート素子、１６，１７…ＡＮＤゲート。
Claims (31)
- 【請求項１】 複数の伝送パスを有する半導体回路と、
当該半導体回路のクリティカルパスをモニターするレプ
リカ回路とを有する半導体装置であって、 上記半導体回路は、複数の伝送パスの中から、レプリカ
回路に適した伝送パスがクリティカルパスとして構成さ
れ、 上記レプリカ回路は、上記半導体回路の上記クリティカ
ルパスとして採用された伝送パスと等価な回路により構
成されている半導体装置。 - 【請求項２】 上記半導体回路のクリティカルパスを構
成する伝送パスに配置された伝送素子のしきい値電圧
は、他の伝送パスに配置された伝送素子のしきい値電圧
より高く設定されている請求項１記載の半導体装置。 - 【請求項３】 上記半導体回路において、レプリカ回路
に適さない伝送パスに配置された伝送素子のしきい値電
圧は、少なくとも上記クリティカルパスを構成する伝送
パスに配置された伝送素子のしきい値電圧より低く設定
されている請求項１記載の半導体装置。 - 【請求項４】 上記半導体回路において、各伝送パスに
配置された伝送素子のしきい値電圧は、各伝送パス毎に
異なる値に設定されている請求項２記載の半導体装置。 - 【請求項５】 上記半導体回路において、各伝送パスに
配置された伝送素子のしきい値電圧は、各伝送パス毎に
異なる値に設定されている請求項３記載の半導体装置。 - 【請求項６】 クリティカルパスに近い遅延時間を有す
る伝送パスに配線抵抗Ｒおよび配線容量Ｃに基づくＲＣ
遅延が支配的な伝送パスが含まれている場合、ＲＣ成分
も上記レプリカ回路に含まれている請求項１記載の半導
体装置。 - 【請求項７】 複数の伝送パスを有し、複数の伝送パス
の中から、レプリカ回路に適した少なくとも２つの伝送
パスがクリティカルパスとして構成された半導体回路
と、 それぞれ上記半導体回路の上記クリティカルパスとして
採用された伝送パスと等価な回路を有し、上記半導体回
路のクリティカルパスをモニターする複数のレプリカ回
路とを有する半導体装置。 - 【請求項８】 上記複数のレプリカ回路の出力からより
遅延量の大きいレプリカ回路からの出力をモニター結果
として選択する選択手段を有する請求項７記載の半導体
装置。 - 【請求項９】 上記半導体回路において、各クリティカ
ルパスを構成する伝送パスに配置された伝送素子のしき
い値電圧は異なる値に設定されている請求項７記載の半
導体装置。 - 【請求項１０】 上記半導体回路において、各クリティ
カルパスを構成する伝送パスに配置された伝送素子のし
きい値電圧は異なる値に設定されている請求項８記載の
半導体装置。 - 【請求項１１】 上記半導体回路のクリティカルパスを
構成する伝送パスに配置された伝送素子のしきい値電圧
は、他の伝送パスに配置された伝送素子のしきい値電圧
より高く設定されている請求項７記載の半導体装置。 - 【請求項１２】 上記半導体回路のクリティカルパスを
構成する伝送パスに配置された伝送素子のしきい値電圧
は、他の伝送パスに配置された伝送素子のしきい値電圧
より高く設定されている請求項８記載の半導体装置。 - 【請求項１３】 上記半導体回路において、レプリカ回
路に適さない伝送パスに配置された伝送素子のしきい値
電圧は、少なくとも上記クリティカルパスを構成する伝
送パスに配置された伝送素子のしきい値電圧より低く設
定されている請求項７記載の半導体装置。 - 【請求項１４】 上記半導体回路において、レプリカ回
路に適さない伝送パスに配置された伝送素子のしきい値
電圧は、少なくとも上記クリティカルパスを構成する伝
送パスに配置された伝送素子のしきい値電圧より低く設
定されている請求項８記載の半導体装置。 - 【請求項１５】 クリティカルパスに近い遅延時間を有
する伝送パスに配線抵抗Ｒおよび配線容量Ｃに基づくＲ
Ｃ遅延が支配的な伝送パスが含まれている場合、ＲＣ成
分も上記レプリカ回路に含まれている請求項７記載の半
導体装置。 - 【請求項１６】 クリティカルパスに近い遅延時間を有
する伝送パスに配線抵抗Ｒおよび配線容量Ｃに基づくＲ
Ｃ遅延が支配的な伝送パスが含まれている場合、ＲＣ成
分も上記レプリカ回路に含まれている請求項１０記載の
半導体装置。 - 【請求項１７】 複数の伝送パスを有し、当該複数の伝
送パスの中から、レプリカ回路に適した伝送パスがクリ
ティカルパスとして構成された半導体回路と、 上記半導体回路の上記クリティカルパスとして採用され
た伝送パスと等価な電源電圧−遅延特性をもった回路に
より構成され、基準信号を伝播して上記半導体回路のク
リティカルパスをモニターするレプリカ回路と、上記レ
プリカ回路のモニター結果に基づいた値の電源電圧を生
成して、上記半導体回路および上記レプリカ回路に供給
する電圧制御回路とを有する半導体装置。 - 【請求項１８】 上記電圧制御回路は、レプリカ回路の
モニター結果である基準信号の伝播時間があらじめ決め
られた時間より遅い場合には電圧値が大きくなり、速い
場合には電圧値が小さくなるように制御する請求項１７
記載の半導体装置。 - 【請求項１９】 上記電圧制御回路は、元の基準信号と
レプリカ回路の出力信号との位相を比較し、レプリカ回
路の出力信号が元の基準信号により１周期以上遅れてい
る場合には電圧値が大きくなり、１周期以上進んでいる
場合には電圧値が小さくなるように制御する請求項１７
記載の半導体装置。 - 【請求項２０】 上記半導体回路のクリティカルパスを
構成する伝送パスに配置された伝送素子のしきい値電圧
は、他の伝送パスに配置された伝送素子のしきい値電圧
より高く設定されている請求項１７記載の半導体装置。 - 【請求項２１】 上記半導体回路において、レプリカ回
路に適さない伝送パスに配置された伝送素子のしきい値
電圧は、少なくとも上記クリティカルパスを構成する伝
送パスに配置された伝送素子のしきい値電圧より低く設
定されている請求項１７記載の半導体装置。 - 【請求項２２】 上記半導体回路において、各伝送パス
に配置された伝送素子のしきい値電圧は、各伝送パス毎
に異なる値に設定されている請求項２０記載の半導体装
置。 - 【請求項２３】 上記半導体回路において、各伝送パス
に配置された伝送素子のしきい値電圧は、各伝送パス毎
に異なる値に設定されている請求項２１記載の半導体装
置。 - 【請求項２４】 クリティカルパスに近い遅延時間を有
する伝送パスに配線抵抗Ｒおよび配線容量Ｃに基づくＲ
Ｃ遅延が支配的な伝送パスが含まれている場合、ＲＣ成
分も上記レプリカ回路に含まれている請求項１７記載の
半導体装置。 - 【請求項２５】 複数の伝送パスを有し、複数の伝送パ
スの中から、レプリカ回路に適した少なくとも２つの伝
送パスがクリティカルパスとして構成された半導体回路
と、 それぞれ上記半導体回路の上記クリティカルパスとして
採用された伝送パスと等価な電源電圧−遅延特性をもっ
た回路を有し、基準信号を伝播して上記半導体回路のク
リティカルパスをモニターする複数のレプリカ回路と、 上記複数のレプリカ回路の出力からより遅延量の大きい
レプリカ回路からの出力をモニター結果として選択する
選択手段と、 上記選択手段で選択されたモニター結果に基づいた値の
電源電圧を生成して、上記半導体回路および上記レプリ
カ回路に供給する電圧制御回路とを有する半導体装置。 - 【請求項２６】 上記電圧制御回路は、選択手段で選択
されたレプリカ回路のモニター結果である基準信号の伝
播時間があらじめ決められた時間より遅い場合には電圧
値が大きくなり、速い場合には電圧値が小さくなるよう
に制御する請求項２５記載の半導体装置。 - 【請求項２７】 上記電圧制御回路は、元の基準信号と
選択手段の出力信号との位相を比較し、レプリカ回路の
出力信号が元の基準信号により１周期以上遅れている場
合には電圧値が大きくなり、１周期以上進んでいる場合
には電圧値が小さくなるように制御する請求項２５記載
の半導体装置。 - 【請求項２８】 上記半導体回路において、各クリティ
カルパスを構成する伝送パスに配置された伝送素子のし
きい値電圧は異なる値に設定されている請求項２５記載
の半導体装置。 - 【請求項２９】 上記半導体回路のクリティカルパスを
構成する伝送パスに配置された伝送素子のしきい値電圧
は、他の伝送パスに配置された伝送素子のしきい値電圧
より高く設定されている請求項２５記載の半導体装置。 - 【請求項３０】 上記半導体回路において、レプリカ回
路に適さない伝送パスに配置された伝送素子のしきい値
電圧は、少なくとも上記クリティカルパスを構成する伝
送パスに配置された伝送素子のしきい値電圧より低く設
定されている請求項２５記載の半導体装置。 - 【請求項３１】 クリティカルパスに近い遅延時間を有
する伝送パスに配線抵抗Ｒおよび配線容量Ｃに基づくＲ
Ｃ遅延が支配的な伝送パスが含まれている場合、ＲＣ成
分も上記レプリカ回路に含まれている請求項２５記載の
半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10304414A JP2000133772A (ja) | 1998-10-26 | 1998-10-26 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10304414A JP2000133772A (ja) | 1998-10-26 | 1998-10-26 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000133772A true JP2000133772A (ja) | 2000-05-12 |
Family
ID=17932723
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10304414A Pending JP2000133772A (ja) | 1998-10-26 | 1998-10-26 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000133772A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2001071445A1 (en) * | 2000-03-17 | 2001-09-27 | Sony Corporation | Power supply control device, semiconductor device and method of driving semiconductor device |
| JP2004221243A (ja) * | 2003-01-14 | 2004-08-05 | Fujitsu Ltd | 半導体集積回路 |
| JP2004303882A (ja) * | 2003-03-31 | 2004-10-28 | Sony Corp | 半導体装置 |
| WO2007034540A1 (ja) * | 2005-09-20 | 2007-03-29 | Fujitsu Limited | 電源電圧調整装置 |
| JP2008199637A (ja) * | 1999-01-20 | 2008-08-28 | Sony Corp | 半導体装置およびその構成方法 |
| US8248099B2 (en) | 2009-05-29 | 2012-08-21 | Renesas Electronics Corporation | Semiconductor integrated circuit and circuit operation method |
-
1998
- 1998-10-26 JP JP10304414A patent/JP2000133772A/ja active Pending
Cited By (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008199637A (ja) * | 1999-01-20 | 2008-08-28 | Sony Corp | 半導体装置およびその構成方法 |
| JP4544317B2 (ja) * | 1999-01-20 | 2010-09-15 | ソニー株式会社 | 半導体装置 |
| WO2001071445A1 (en) * | 2000-03-17 | 2001-09-27 | Sony Corporation | Power supply control device, semiconductor device and method of driving semiconductor device |
| US6924679B2 (en) | 2000-03-17 | 2005-08-02 | Sony Corporation | Power supply control device, semiconductor device and method of driving semiconductor device |
| JP2004221243A (ja) * | 2003-01-14 | 2004-08-05 | Fujitsu Ltd | 半導体集積回路 |
| JP4549026B2 (ja) * | 2003-01-14 | 2010-09-22 | 富士通セミコンダクター株式会社 | 半導体集積回路 |
| JP2004303882A (ja) * | 2003-03-31 | 2004-10-28 | Sony Corp | 半導体装置 |
| JP4501352B2 (ja) * | 2003-03-31 | 2010-07-14 | ソニー株式会社 | 半導体装置 |
| WO2007034540A1 (ja) * | 2005-09-20 | 2007-03-29 | Fujitsu Limited | 電源電圧調整装置 |
| US8008967B2 (en) | 2005-09-20 | 2011-08-30 | Fujitsu Limited | Power supply voltage adjusting device |
| JP4905354B2 (ja) * | 2005-09-20 | 2012-03-28 | 富士通株式会社 | 電源電圧調整装置 |
| US8248099B2 (en) | 2009-05-29 | 2012-08-21 | Renesas Electronics Corporation | Semiconductor integrated circuit and circuit operation method |
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