JP4939655B2

JP4939655B2 - デジタル回路内の電力消費量を低減させる補償技法

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Publication number: JP4939655B2
Application number: JP2010530986A
Authority: JP
Inventors: アニッドジャー，ジョセフ; モビン，モハメド，エス．; シーツ，グレゴリー，ダブリュ．; シンダロヴスキー，ヴラッデミール; スミス，レーン，エー．
Original assignee: Agere Systems LLC
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Priority date: 2007-10-31
Filing date: 2007-10-31
Publication date: 2012-05-30
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Description

本発明は、一般に電子回路に関し、より詳細には電子回路内の電力消費量を低減させる技法に関する。

最近のデジタル回路（たとえば、シリアライザ／デシリアライザ（ＳｅｒＤｅｓ））は、所与の用途において回路がさらされる場合がある製造プロセス、電源電圧および／または温度（以下“ＰＶＴ”という）の条件のばらつきの影響を頻繁に受けやすい。ＰＶＴ条件のこのようなばらつきの影響を受ける可能性がある電気特性は、セットアップ・タイムおよびホールド・タイム、電圧降下（電流％抵抗（ＩＲ）降下ともいう）、遅延などを含むが、これらに限定されない。回路の所与の用途の特定の仕様を満たすために、１つまたは複数のこれらの電気特性の緻密な制御を必要とする場合がある。

特定のＰＶＴ範囲で確実に動作させるために、デジタル回路は、従来、ワースト・ケース（たとえば、最遅）のＰＶＴ条件の組合せに対して設計されている。しかしこの手法では、通常、回路が規格どおり動作する、より好ましい条件に対して過剰設計された回路が得られ、したがって頑強になり過ぎる。回路が動作するように設計されたプロセス、電源電圧、および／または温度がワースト・ケースの条件から外れる場合に、過剰設計された回路が、そうではない回路よりも、より好ましい条件下で信頼できる回路動作に必要な電力を著しく消費することは好ましくない。さらに、ワースト・ケースのＰＶＴ条件で設計された回路は、そうではない回路よりも一般に、より好ましい条件下で信頼できる動作に必要な大きいゲート・カウントを有する。このようにゲート・カウントが大きくなると、結果的に製造コストがさらにかさむ大型の集積回路（ＩＣ）となる。

主としてＩＣプロセシングに起因するデジタル回路の遅延ばらつきを補償するために、ウエハ試験手順（たとえば、プレパッケージング）でヒューズ・プログラミングおよびレーザ・トリミングを用いることが知られている。しかし、この方法ではＩＣの試験時間が大幅に増加し、その上回路の電源電圧および／または温度のばらつきを補償する適切な手段が提供されない。

したがって、電力消費量を低減して、特定のＰＶＴ範囲内で確実にデジタル回路が動作できるようにし、従来の回路設計手法で提示された１つまたは複数の問題に煩わされることのない技法が必要とされる。

本発明の例示的な実施形態は、デジタル回路を備えるＩＣの電力消費量を低減させる技法を提供することによって、上述の要求を満たす。さらに、本発明の技法では、ＩＣの寸法を大幅に増加させることはなく、したがってコストもそれほど上昇しない。このことを達成するために、本発明の例示的な一実施形態は、ＰＶＴ条件の特定範囲内で、デジタル回路の機能をサポートするのに必要な最低レベルの電源電圧を維持するためにＰＶＴ条件を監視し、電源電圧をＩＣの１つまたは複数のデジタル回路に動的に適合させる補償回路を提供する。したがって、ＩＣの電力消費量を標準的な手法と比べて大幅に低減することができる。

本発明の一実施形態によれば、少なくとも１つのデジタル回路内の電力消費量を低減させる補償回路は、第１および第２のサンプル回路を含む。第１のサンプル回路は、第１の電源電圧に接続され、ＰＶＴ条件の特定範囲の全体にわたって機能する。第２のサンプル回路は、第２の電源電圧に接続され、デジタル回路の１つまたは複数の動作特性をモデル化するように構成される。第１および第２のサンプル回路は、互いに機能上実質的に同等であるが、ＰＶＴ条件の特定範囲内で、異なる動作領域に対して最適化される。補償回路は、第１のサンプル回路と比較して第２のサンプル回路の機能を監視するために、第１および第２のサンプル回路からそれぞれの出力信号を受け取る働きをし、ＰＶＴ条件の特定範囲の全体にわたって第２の電源電圧のレベルを調整して、第２のサンプル回路の補正動作が確実に行われるようにする働きをするコントローラであって、デジタル回路が第２の電源電圧により機能するコントローラをさらに含む。１つまたは複数のこのような補償回路を集積回路内に形成することができる。

本発明のもう一つの実施形態によれば、少なくとも１つのデジタル回路がさらされる場合があるプロセス条件と温度条件の少なくとも１つのばらつきに対して、デジタル回路を補償する方法が提供される。この方法は、第１の電源電圧に接続された第１のサンプル回路と比較して、第２の電源電圧に接続された第２のサンプル回路の機能を監視するステップであって、第１のサンプル回路が、ＰＶＴ条件の特定範囲の全体にわたって機能し、第２のサンプル回路が、デジタル回路の１つまたは複数の動作特性をモデル化するように構成され、第１および第２のサンプル回路が、互いに機能上実質的に同等であるが、ＰＶＴ条件の特定範囲内で、異なる動作領域に対して最適化されるステップと、ＰＶＴ条件の特定範囲の全体にわたって第２の電源電圧のレベルを調整して、第２のサンプル回路の補正動作が確実に行われるようにするステップであって、デジタル回路が第２の電源電圧により機能するステップとを含む。

本発明のさらにもう一つの実施形態によれば、電圧供給補償システムが提供される。このシステムは、さらされる場合があるプロセス条件と温度条件の少なくとも１つのばらつきに対して補償されるべき少なくとも１つのデジタル回路と、デジタル回路に接続された少なくとも１つの補償回路とを含む。補償回路は、第１および第２のサンプル回路を含む。第１のサンプル回路は、第１の電源電圧に接続され、ＰＶＴ条件の特定範囲の全体にわたって機能する。第２のサンプル回路は、第２の電源電圧に接続され、デジタル回路の１つまたは複数の動作特性をモデル化するように構成される。第１および第２のサンプル回路は、互いに機能上実質的に同等であるが、ＰＶＴ条件の特定範囲内で、異なる動作領域に対して最適化される。補償回路は、第１のサンプル回路と比較して第２のサンプル回路の機能を監視するために、第１および第２のサンプル回路からそれぞれの出力信号を受け取る働きをし、ＰＶＴ条件の特定範囲の全体にわたって第２の電源電圧のレベルを調整して、第２のサンプル回路の補正動作が確実に行われるようにする働きをするコントローラであって、デジタル回路が第２の電源電圧により機能するコントローラをさらに含む。

本発明のこれらのならびにその他の特徴、目的および利点は、添付した図面に関連して読まれるであろう以下の例示的な実施形態の詳細な説明から明らかになるであろう。

最小規定電源電圧時のワースト・ケースのプロセスおよび温度の条件で、所定の性能仕様を満たすように設計された例示の回路の電力消費量を示すグラフである。本発明の一実施形態による、最大規定電源電圧時のワースト・ケースのプロセスおよび温度の条件で、所定の性能仕様を満たすように設計された例示の回路の電力消費量を示すグラフである。本発明の一実施形態による、例示の補償回路の少なくとも一部を示す概略図である。本発明の一実施形態による、図３に示す補償回路での使用に適した例示のサンプル回路の少なくとも一部を示す概略図である。本発明の一実施形態による、デジタル回路を補償する少なくとも一部の例示のシステムを示すブロック図である。

本明細書では、本発明をＰＶＴ監視装置および電圧レギュレータを含む例示的な補償回路に照らして説明する。しかし、本発明がこの回路構成にも他の特定の回路構成にも限定されないことを理解されるべきである。むしろ本発明は、プロセス条件および温度条件に応じてデジタル回路の電圧供給レベルを制御することによって、デジタル回路における電力消費量を低減させる技法に、より一般に適用可能である。

相補形型金属酸化膜半導体（ＣＭＯＳ）の製造プロセスを用いて形成することができる、ｐチャネル金属酸化物半導体（ＰＭＯＳ）およびｎチャネル金属酸化物半導体（ＮＭＯＳ）トランジスタ素子に特に関して、本発明の実施を本明細書で説明するが、当業者には理解されるように、本発明は、そのようなトランジスタ素子、および／またはそのような製造プロセスに限定されず、たとえばバイポーラ接合トランジスタ（ＢＪＴ）などの他の適した素子、および／または製造プロセス（たとえば、バイポーラ型ＢｉＣＭＯＳなど）も、同様に用いることができることを理解されたい。さらに、本発明の好ましい実施形態は、通常シリコン・ウエハに製造されるが、本発明の実施形態を、代わりに別の材料を含むウエハに製造することもでき、この別の材料は、ガリウム・ヒ素（ＧａＡｓ）、燐化インジウム（ＩｎＰ）などを含むがこれらに限定されない。

図１は、最小規定電源電圧時のワースト・ケースのプロセスと温度（ＰＴ）の条件で、所定の性能仕様を満たすように設計された例示の回路の電力消費量を示すグラフ１０２を示している。ワースト・ケースのＰＶＴ条件とは、たとえば、遅いＩＣプロセス、最小規定電源電圧（たとえば、公称のＶｄｄより１０パーセント低い電圧）、および最大規定温度（たとえば、摂氏１２５度）を示す。ほとんどの回路設計の労力は、多くの場合グラフ１０２の単一範囲１０４に費やされ、この範囲は、ワースト・ケースのプロセスおよび温度の条件、ならびに最小規定電源電圧を表す。図示のように、例示の回路は、電力の消費を最小にするように最適化され、そのようなワースト・ケースのＰＶＴ条件下で規定の機能を与える。

セットアップ・タイムおよびホールド・タイムは、回路がさらされる様なＰＶＴ条件下でデジタル回路性能を比較検討するための好ましいベンチマークであるが、別の性能評価方法も同様に用いることができる。当業者には周知のように、回路のセットアップ・タイムおよびホールド・タイム、ならびに使用の際の特定のライブラリの要求に対する追従性を測定する手段として、回路のタイミング解析法を利用することができる。たとえば、ＮａｎｏＴｉｍｅは、Ｓｙｎｏｐｓｙｓ，Ｉｎｃ．から市販されている注文ＩＣ設計のトランジスタ・レベルの静的タイミング解析ツールであり、ＰｒｉｍｅＴｉｍｅ（Ｓｙｎｏｐｓｙｓ，Ｉｎｃ．の登録商標）は、標準セルのデジタル設計用のタイミング解析ツールである。

グラフ１０２から明らかなように、ワースト・ケースのＰＶＴ条件下で、所定の性能仕様を満たすように設計された回路では、ＩＣのプロセスおよび温度が最遅の特定のコーナーにあり、電源電圧が最小規定電位にある場合に、回路の電力消費量が最小となる。しかし、この方法の１つの欠点は、ＰＶＴ条件が、より好ましくなり、ワースト・ケースから外れると、回路の電力消費量は大幅に上昇するということである。さらに最低電源電圧時のワースト・ケースのプロセスおよび温度に合わせて回路を設計するために、通常、より大きいゲート・カウントを必要とし、それによって、ＩＣ素子の全体的な寸法およびコストが上昇する。

本発明の例示的な実施形態によれば、図２は、規定の最大（たとえば、ベスト・ケース）電源電圧（たとえば、公称Ｖｄｄの１０パーセントを超える）時のワースト・ケースのプロセスおよび温度（ＰＴ）の条件で、所定の性能仕様を満たすように設計された例示の回路の電力消費量を示すグラフ２０２である。グラフ２０２上の範囲２０４は、最大電源電圧時のワースト・ケースのプロセスおよび温度の条件を表す。この回路設計法の利点は、ワースト・ケースのプロセスおよび温度から外れることによって条件がより好ましくなるので、電源電圧を、電力消費量が低減された時を除き、所定の回路の性能仕様が確実に満たされるレベルまで低減することができることである。グラフ２０２上の範囲２０６は、ベスト・ケースのプロセスおよび温度の条件下で、性能仕様を満たすために必要とされる最低電源電圧を表す。この場合、プロセスおよび温度のばらつきの影響を受ける電力消費量は比較的一定である。

デジタルＣＭＯＳ回路で消費される電力は、動的電力損失である、主に負荷容量充電、短絡電力損失、および漏れの３つの主な要因によるものとすることができる。負荷容量充電による動的電力損失Ｐ_ｃを、次式（負荷容量がＶｄｄまで充電され、０に放電されるとすると）により表すことができる。
Ｐ_ｃ＝Ｃ_Ｌ・Ｆ・Ｖｄｄ^２
ここで、Ｃ_Ｌは容量負荷の値（単位ファラド）を表し、Ｆはスイッチング周波数（単位ヘルツ）を表し、Ｖｄｄは電源電圧（単位ボルト）を表す。同様に、短絡電力損失Ｐ_ＳＣを次式により表すことができる。

ここで、βは金属酸化物半導体（ＭＯＳ）の利得係数を表し、Ｖ_ΤはＭＯＳのしきい値電圧を表し、τは最大の立上がりまたは立下りの時間を表す。

上式からわかるように、動的電力損失は、電源電圧とともに、少なくともその２乗で上昇する。さらに、漏れ電力は、ＩＣ内の漏れ電流路による電力損失であり、おおむね電源電圧に比例しているといっても差し支えない。

電源電圧が上昇するにつれて、通常、所与の回路の性能は向上する。したがって所与のデジタル回路設計のタイミングが、最遅プロセスと最高温度と最大規定電源電圧のために終了する場合は、低電源電圧時の、より好ましいプロセスおよび温度で回路性能を維持することができ、それによって、どんなプロセスおよび温度の条件の組合せでも、可能な限り低レベルで電力損失を保つことができる。温度のばらつきの影響を受ける所与の回路に対して電源電圧を動的に制御することによって、いくつかある回路の動作特性の中で、本発明の例示的な実施形態は、電力消費量の低減を除く所定の仕様値の範囲内で、回路の適正な動作を有利に維持することができる。

図３は、本発明の一実施形態により形成された例示の補償回路３００の少なくとも一部を示す概略図である。補償回路３００は、ＶＤＤとすることができる非安定化電圧源から供給された第１のサンプル回路３０２と、電圧レギュレータ３０６とすることができる制御された電圧供給源から供給された第２のサンプル回路３０４とを含む。電圧レギュレータ３０６は、ＶＤＤに接続されることが好ましく、安定化電源電圧ＶＲＥＧを生成する働きをし、これは電圧レギュレータに供給された少なくとも１つの制御信号Ｖｃｔｌに応じて制御される。安定化電源電圧ＶＲＥＧは、ＩＣ内の１つまたは複数の別のデジタル回路に電力を供給するのに使用されることが好ましい。

電流％抵抗（ＩＲ）ブロック３０８を、安定化電圧源と直列に（たとえば、電圧レギュレータ３０６と第２のサンプル回路３０４との間に）入れて、ＩＣ内のワースト・ケースの電力分布をエミュレートすることができる。ＩＣ内のＩＲ降下は、たとえば、導電電圧供給導体（current carrying voltage supply conductors）（たとえば、供給電圧バス）に結合された寄生抵抗を原因とする場合があり、これは、他のＩＣの特性の中の、回路の配置形状寸法（たとえば、導体長および導体幅）および導体材料の種類（たとえば、アルミニウム、多結晶シリコン、銅など）に応じて変えることができる。ＩＲブロック３０８は、簡単な抵抗器として例示的な一実施形態で実施することができるが、ＶＲＥＧから供給される、ＩＣ内の１つまたは複数の他のデジタル回路に対して電源電圧マージンを増大させる。

第１のサンプル回路３０２と第２のサンプル回路３０４は、それぞれ互いに機能上同等であるか、または少なくとも実質的に同等であるが、回路がさらされる場合があるＰＶＴ条件の特定範囲の様々な領域に対して最適化される。たとえば、第１のサンプル回路３０２は、所定のワースト・ケースのＰＶＴ条件（たとえば、最低許容電源電圧、最遅プロセス、および最遅温度（slowest temperature））で設計されており、したがって、サンプル回路が過剰設計されていることを示す。第２のサンプル回路３０４は、規定最大電源電圧時の、ワースト・ケースのプロセスおよび温度の条件で設計されることが好ましい。

サンプル回路３０２および３０４は、たとえば組合せ論理回路などのデジタル回路であることが好ましい。第２のサンプル回路３０４は、補償されるべきＩＣ内の１つまたは複数の別のデジタル回路を、たとえば使用の際の伝搬遅延、セットアップ・タイムおよびホールド・タイムの要求値、ならびにライブラリ・セルの設定など少なくとも回路の所定の動作特性に関して、モデル化するように構成される。安定化電源電圧ＶＲＥＧは、第２のサンプル回路３０４のように、規定最大電源電圧時のワースト・ケースのプロセスおよび温度の条件で設計されることが好ましい、ＩＣ内の１つまたは複数の別の回路に供給される。したがって、第２のサンプル回路３０４は、実質的にＩＣ内の１つまたは複数の別の回路と同じように、ＰＶＴ条件のばらつきに合わせるように適合される。

前述のように、回路がさらされる様々なＰＶＴ条件下で回路性能を比較検討するために、セットアップ・タイムおよびホールド・タイムは良いベンチマークであるが、他の性能評価方法も同様に企図される。第１のサンプル回路３０２を参照基準として使用し、第２のサンプル回路３０４は、第１のサンプル回路を基準に比較されて、回路がさらされるＰＶＴ条件のばらつきの影響下で、第２のサンプル回路が適切に機能しているかどうかを判定する。このような比較を実施するために、補償回路３００は、第１のサンプル回路３０２によって生成された第１の出力信号Ｖｏｕｔ１および第２のサンプル回路３０４によって生成された第２の出力信号Ｖｏｕｔ２を受け取り、第１および第２の出力信号に応じて、電圧レギュレータ３０６によって生成された安定化電源電圧ＶＲＥＧの大きさを制御する制御信号Ｖｃｔｌを生成する働きをする、コントローラ３０９を含む。電圧レギュレータ３０６とともにコントローラ３０９は、ＰＴ条件の特定範囲の全体にわたって第２のサンプル回路の補正動作が確実に行われるようにするために、第２のサンプル回路３０４の機能を監視し、安定化電源電圧ＶＲＥＧのレベルを動的に調整する働きをする。電圧レギュレータ３０６は、実質的にすべての規定電源電圧レベル（たとえば、公称Ｖｄｄの±１０パーセント）で、安定化電源電圧ＶＲＥＧを制御できるものとする。

第２のサンプル回路３０４を確実に、適切に機能させるために、第１のサンプル回路３０２も第２のサンプル回路３０４も、同じクロック信号ＣＬＫによってクロック制御され、同じリセット信号ＲＥＳＥＴによってリセットされる。このようにして第１および第２のサンプル回路は、互いに同期して起動し、そのまま維持することが好ましい。第１のサンプル回路３０２によって生成された出力信号Ｖｏｕｔ１は、正しく機能している場合は、すべての特定のＰＶＴ条件下で予想された出力シーケンスに一致するものと考えられる。第２のサンプル回路３０４によって生成された出力信号Ｖｏｕｔ２が、出力信号Ｖｏｕｔ１に一致する場合は、第２のサンプル回路３０４は、回路性能の所定の仕様値範囲内で機能していることが推定される。

クロック信号ＣＬＫは、ＶＲＥＧによって供給された回路の領域内で最大周波数を示すものと理解されたい。（たとえば、ＳｅｒＤｅｓ回路によってサポートされた様々な形態でＳｅｒＤｅｓを適用するために）安定化電源電圧ＶＲＥＧに接続されたＩＣ内で、１つまたは複数の別のデジタル回路に供給されたクロック信号の周波数が変化する場合は、クロック周波数に応じてセットアップ条件が変化するので、それに応じてＶＲＥＧを変更する。したがって、補償回路３００は、ＰＴ条件を監視するだけではなく、ＩＣ内のクロック速度を監視し、サンプル回路３０２へのクロック速度に応じて安定化電源電圧ＶＲＥＧを調整することが好ましい。

コントローラ３０９は、排他的論理和の論理ゲート３１０と、排他的論理和のゲートに接続されたフリップ・フロップ回路３１２と、フリップ・フロップ回路に接続された有限状態機械（ＦＳＭ）３１４と、ＦＳＭに接続されたＤ−Ａコンバータ（ＤＡＣ）３１６とを含むことが好ましい。代替の制御回路は同様に企図される。排他的論理和のゲート３１０は、それぞれ第１の出力信号Ｖｏｕｔ１および第２の出力信号Ｖｏｕｔ２を受け取り、タイミング障害が第２のサンプル回路３０４に現れるかどうかを示すエラー信号Ｅｒｒｏｒを生成する働きをする。具体的には第１の出力信号Ｖｏｕｔ１と第２の出力信号Ｖｏｕｔ２が同じ場合（たとえば、Ｖｏｕｔ１とＶｏｕｔ２の両方が論理ハイ・レベルか、または、Ｖｏｕｔ１とＶｏｕｔ２が論理ロー・レベルである）は、排他的論理和のゲート３１０によって生成されたエラー信号は、論理ロー・レベルになり、第２のサンプル回路が適切に機能していることを示している。第１の出力信号Ｖｏｕｔ１と第２の出力信号Ｖｏｕｔ２が異なる場合（たとえば、Ｖｏｕｔ１が論理ローでＶｏｕｔ２が論理ハイであるか、または、Ｖｏｕｔ１が論理ハイでＶｏｕｔ２は論理ローである）は、エラー信号は、第２のサンプル回路３０４のエラーを示す論理ハイ・レベルになる。

第１のサンプル回路３０２および第２のサンプル回路３０４によってそれぞれ生成された出力信号Ｖｏｕｔ１およびＶｏｕｔ２は、データ・ワードの場合のように複数ビットを備えることができることを理解されたい。したがって、本明細書で本発明の教示を与えられた当業者には明らかになるように、Ｖｏｕｔ１およびＶｏｕｔ２は、単一導体ではなくバスを示す場合がある。このシナリオでは、別々の排他的論理和ゲートを、出力信号Ｖｏｕｔ１、Ｖｏｕｔ２の各ビットに対応して用いることができる。

排他的論理和ゲート３１０によって生成されたエラー信号は、フリップ・フロップ回路３１２のデータ（Ｄ）入力部、または代替のラッチ回路に供給される。フリップ・フロップ回路のクロック入力は、第１のサンプル回路３０２および第２のサンプル回路３０４に印加された同じクロック信号ＣＬＫを受け取ることが好ましい。これにより、フリップ・フロップ回路３１２がエラー信号をサンプリングする速度を、第１のサンプル回路３０２および第２のサンプル回路３０４と同期させることができる。フリップ・フロップ回路３１２の出力（Ｑ）は、ＦＳＭ３１４または代替制御回路（たとえば、プロセッサ）に接続される。ＦＳＭ３１４は、フリップ・フロップ回路３１２の出力に応じてデジタル制御信号を生成し、この制御信号は、安定化電源電圧ＶＲＥＧのレベルを制御する電圧レギュレータ３０６にフィードバックされるアナログ制御信号Ｖｃｔｌを生成するのに使用されるＤＡＣ３１６に供給される。ＦＳＭ３１４は、エラーが検出された後に第１および第２のサンプル回路を再同期させるために、第１のサンプル回路３０２および第２のサンプル回路３０４に供給されるリセット信号も出すことが好ましい。フリップ・フロップ回路３１２は、次のクロック周期まで主にエラー信号の状態をラッチする働きをする。したがって、制御ループが補償回路３００内に形成され、サンプル回路３０２、３０４、コントローラ３０９、および電圧レギュレータ３０６を備えることができる。

本発明は、示された特定のコントローラ構成に限定されるものではなく、代替の制御回路構成を用いることができるものと理解されたい。たとえば、デジタル制御信号に応じて電圧レギュレータ３０６が制御可能な電圧源を備える場合は、ＦＳＭ３１４からの出力信号を直接用いて調整電圧レベルに調整することができ、その結果ＤＡＣ３１６を省くことができる。

補償回路３００の制御ループの安定性を保証するために、たとえば、ＤＡＣ３１６と電圧レギュレータ３０６の間に、フィードバック経路と直列に接続されたロー・パス・フィルタ（ＬＰＦ）３１８など、さらにフィルタを入れることができる。ＬＰＦ３１８は、たとえばデジタル・フィルタを含むことができるが、代替のフィルタ装置も同様に企図される。ＬＰＦ３１８は、ＤＡＣ３１６から出力を受け取り、電圧レギュレータ３０６に供給される制御信号Ｖｃｔｌを生成する働きをする。

次に補償回路３００の動作について説明する。２個のサンプル回路３０２、３０４は、リセットによってほぼ同時に解除され、所定のシーケンスより対応する出力データの生成を開始する。２つのサンプル回路３０２、３０４からの出力データ（複数ビットであってもよい）は、コントローラ３０９によって比較され、それらが互いに一致しない時は必ず、第２のサンプル回路３０４内のエラーを示すアクティブな（たとえば、論理ハイ）エラー信号が生成される。第２のサンプル回路３０４内にエラーが検出されると、コントローラ３０９は、第２のサンプル回路３０４が再度正しく機能し始めるまで、安定化電源電圧ＶＲＥＧのレベルを上昇させるように電圧レギュレータ３０６に命令する適切な制御信号を出力する。同様に、コントローラ３０９は、第２のサンプル回路３０４のエラーが検出されるまで、安定化電源電圧ＶＲＥＧのレベルを下げるように電圧レギュレータ３０６に指示する適切な制御信号を生成する働きをすることが好ましい。このようにして、ＩＣ内の１つまたは複数の別の機能回路に供給された電圧ＶＲＥＧを、回路がさらされる場合があるＰＴ条件のばらつきの影響を受ける１つまたは複数の回路の適切な機能を維持するために必要な最低レベルまで下げることができる。このことにより、ＩＣ内の全電力消費量が低減する。

第２のサンプル回路３０４がエラーの生成を開始する安定化電源電圧ＶＲＥＧのレベルを、ワースト・ケースの条件下で別の回路が確実に適切に機能するために、ある規定のマージンの分だけ、ＶＲＥＧに接続された別の回路のエラー・レベルより高くすべきであることに留意されたい。これは、たとえば第２のサンプル回路３０４に対して（たとえば、ＩＲブロック３０８を通る）ＩＲ降下を増大させることによって、または別の回路に供給されたＶＲＥＧのレベルと比べて第２のサンプル回路３０４へより低いレベルのＶＲＥＧを提供することによって、達成することができる。

第２のサンプル回路３０４は、エラーを発生させるたびに第１のサンプル回路３０２との同期を失う。そのため、２つのサンプル回路は、エラー状態を検出後その都度、リセットされることが好ましい。したがって、エラーが検出されるたびに、ＦＳＭ３１４によってリセット信号ＲＥＳＥＴを生成することができる。一実施形態では、たとえば手動リセット信号（明示せず）で、第１のサンプル回路３０２および第２のサンプル回路３０４に供給されたリセット信号ＲＥＳＥＴを生成する制御信号を論理的に論理和演算することができる。このようにして、リセット信号は、エラー状態が検出され次第ＦＳＭ３１４によって自動的に生成されるか、あるいは第２の制御信号によって生成され、この信号は手動リセット信号とすることができる。

単に例示を目的としており、一般性を失うものではないが、図４は、本発明の一実施形態による図３の補償回路３００での使用に適した例示のサンプル回路４００の少なくとも一部を示す概略図である。サンプル回路４００は、図示の簡単な３ビットの擬似ランダム・シーケンス発生器として実施することができるが、本発明は、どんな特定の回路構成にも限定されない。

より具体的には、例示的なサンプル回路４００は、図３の補償回路３００内の第１のサンプル回路３０２および／または第２のサンプル回路３０４の実施を表すことができ、１つのフリップ・フロップ回路の出力部（Ｑ）がそれに続くフリップ・フロップ回路のデータ入力部（Ｄ）に直接または間接的に供給されるように接続された第１のフリップ・フロップ回路４０２、第２のフリップ・フロップ回路４０４、および第３のフリップ・フロップ回路４０６を備える。詳細に述べると、第１のフリップ・フロップ回路４０２の出力は、第２のフリップ・フロップ回路４０４のデータ入力部に接続され、第２のフリップ・フロップ回路の出力は、第３のフリップ・フロップ回路４０６のデータ入力部に接続される。第１のフリップ・フロップ回路４０２および第３のフリップ・フロップ回路４０６のそれぞれの出力は、対応する排他的否定論理和の論理ゲート４０８の入力部に供給される。次に排他的否定論理和４０８の出力は、第１のフリップ・フロップ回路４０２のデータ入力部にフィードバックされ、３つのフリップ・フロップ回路の周りのループを閉じる。それぞれのフリップ・フロップ回路４０２、４０４、４０６は、同じクロック信号ＣＬＫを受け取る。さらに、それぞれのフリップ・フロップ回路は、同じリセット信号ＲＥＳＥＴを受け取る。したがって、フリップ・フロップ回路は、適切なクロック信号とリセット信号をそれぞれ与えることによって、ほぼ同時にクロック制御され、ほぼ同時にリセットされる。第３のフリップ・フロップ回路４０６の出力は、サンプル回路４００の出力信号ＶＯＵＴを生成することが好ましい。

リセットによって解除されると、フリップ・フロップ回路のそれぞれの出力はすべて同じになり、すなわち論理ローになる。第１および第３のフリップ・フロップ回路のそれぞれの出力が同じになると、排他的否定論理和４０８は、次のクロック周期のときに第１のフリップ・フロップ回路内へ入ってクロック制御される論理ハイ出力を生成する。このクロック周期中、第１のフリップ・フロップ回路４０２の出力は、論理ハイになり、第３のフリップ・フロップ回路４０６の出力は、論理ローのままである。第１および第３のフリップ・フロップ回路のそれぞれの出力が互いに異なる状態では、排他的否定論理和４０８は、次のそれに続くクロック周期のときに第１のフリップ・フロップ回路に入ってクロック制御される論理ロー出力を生成する。このような擬似ランダム・パターンが続く。

補償回路３００によって生成された安定化電源電圧ＶＲＥＧに接続された１つまたは複数のデジタル回路のワースト・ケースのセットアップ条件およびホールド条件をエミュレートするために、追加遅延を、第２のサンプル回路３０４（図３参照）内に加えることができる。第２のサンプル回路３０４内のデータ信号経路とクロック信号経路の少なくとも１つと直列に遅延を加えることができる。この追加遅延は、サンプル回路４００に、遅延素子４１０（ＨＤ）および遅延素子４１２（ＳＤ）として表されている。たとえば第２のフリップ・フロップ回路４０４に対してクロック入力と直列に、遅延素子４１０を接続することができる。たとえば第３のフリップ・フロップ回路４０６に対してデータ入力と直列に、遅延素子４１２を接続することができる。本発明は、サンプル回路４００内の遅延素子の数および／または配置に限定されない。遅延素子４１０、４１２は、安定化電源電圧ＶＲＥＧに接続されたＩＣ内の１つまたは複数の別のデジタル回路に、たとえば、ワースト・ケースのセットアップ経路およびホールド経路をモデル化するように構成された組合せ論理回路を備えることができる。

所与の技術に対するオンチップばらつきが懸念される場合は、複数の補償回路を、ＩＣの複数の異なる場所に配置することができる。補償回路の配置は、たとえば、ＩＣに対応するプロセス勾配情報に基づくことができる。あるいは、補償回路は、たとえばＩＣ全体にわたってほぼ均一に分配させることができる。補償回路をＩＣ内に配置する方法にかかわらず、それぞれの補償回路は、出力として、所定の補償回路の近辺にある１つまたは複数の局部デジタル回路の安定化電源電圧ＶＲＥＧを供給する、それ自体の電圧レギュレータを別々に制御することができる。

あるいは、１つの電圧レギュレータを複数の補償回路によって制御することができ、したがって安定化電源電圧ＶＲＥＧを、ＩＣの複数の場所から検出されたワースト・ケースのＰＴ条件を満たすように調整する。たとえば、ＩＣの様々な場所に分配された複数の補償回路は、様々な場所で検出された対応するＰＴ条件に基づいたそれぞれの制御信号を生成する。複数の補償回路によって共有された単一の電圧レギュレータを、対応する補償回路からそれぞれの制御信号を受け取り（たとえば、論理ＯＲ構成によって）、これらの制御信号に応じて安定化電源電圧を調整するように構成することができる。補償回路のいずれかがエラー状態を検出すると、安定化電源電圧を、エラー状態がもはや存在しなくなるまで、所定の値だけ上げることが好ましい。同様に、補償回路のいずれもエラー状態を検出しないと、安定化電源電圧を下げることができる。

図５は、本発明の一実施形態による、有利にはデジタル回路を補償する例示のシステム５００の少なくとも一部を示すブロック図である。システム５００は、電圧源ＶＤＤに接続された補償回路５０２および補償回路に接続されたデジタル回路５０４を含む。デジタル回路５０４は、少なくとも１つのデジタル回路を含むが、たとえば混合信号回路設計の場合のアナログ回路など他の回路も含むことができる。補償回路５０２は、有利にはＰＴ条件を監視し、ＰＴ条件の特定範囲内で、デジタル回路の機能をサポートするのに必要な最低レベルでのデジタル回路に対する電源電圧を維持するためにデジタル回路５０４に供給される安定化電源電圧ＶＲＥＧを調整する。補償回路５０２をデジタル回路５０４と同期させるためには、デジタル回路または何かその派生してできた回路に供給された同じクロック信号ＣＬＫを補償回路に供給することが好ましい。補償回路５０２は、本明細書中の教示による、図３に示す例示の補償回路３００、またはデジタル回路を補正する機能を実施するのに適した代替の回路構成を備えることができる。このようにして、標準的な方法と比較し、大幅にＩＣの電力消費量を低減することができる。

本発明の技法の少なくとも一部を、集積回路で実施することができる。集積回路を形成する際には、通常、半導体ウエハの表面上に同一のダイを繰り返しパターンで製造する。各ダイは、本明細書で説明したデバイスを含み、他の構成物および／または回路を含むことができる。個々のダイは、ウエハから切り取られるかまたはダイシングされ、次に集積回路としてパッケージされる。当業者には、集積回路を製造するために、どのようにウエハをダイシングし、ダイをパッケージするかがわかるだろう。このようにして製造された集積回路は、本発明の一部とみなされる。

本発明による集積回路は、デジタル回路の電力消費量を低減させることが望ましいどんな用途および／または電子システムでも用いられることができる。本発明の技法を実施するために適したシステムは、パーソナル・コンピュータ、通信ネットワーク、電子計器（たとえば、自動試験装置（ＡＴＥ））、インターフェース・ネットワークなどを含むことができるが、これらに限定されるものではない。このような集積回路を組み込むシステムは、本発明の一部とみなされる。本明細書で提供された本発明の教示によれば、当業者は本発明の技法の別の実施および応用を企図することができるだろう。

本明細書で添付図面を参照して本発明の例示的な実施形態を説明してきたが、本発明がそれらの厳密な実施形態に限定されず、添付の特許請求の範囲から逸脱することなく、その中で当業者によって他の様々な変更および改良を行うことができることが理解されるべきである。

Claims

少なくとも１つのデジタル回路がさらされる場合があるプロセス条件と温度条件とのうちの少なくとも１つのばらつきに対する補償回路に接続された前記デジタル回路内の電力消費量を低減させる補償回路であって、
第１の電源電圧に接続された第１のサンプル回路を含み、前記第１のサンプル回路は、プロセス条件、電源電圧条件、および温度条件の特定範囲の全体にわたって機能し、さらに、
第２の電源電圧に接続された第２のサンプル回路を含み、前記第２のサンプル回路は、前記少なくとも１つのデジタル回路の１つまたは複数の動作特性をモデル化するように構成され、前記第１および第２のサンプル回路が、互いに機能上実質的に同等であるが、プロセス条件、電源電圧条件、および温度条件の前記特定範囲内で、異なる動作領域に対して最適化され、さらに、
コントローラを含み、前記コントローラは、前記第１のサンプル回路に対する前記第２のサンプル回路の機能を監視するために前記第１および第２のサンプル回路からそれぞれの出力信号を受信し、そして、プロセス条件、電源電圧条件、および温度条件の前記特定範囲の全体にわたって前記第２のサンプル回路の補正動作を確保すべく前記第２の電源電圧のレベルを調整するよう機能するものであり、前記少なくとも１つのデジタル回路は前記第２の電源電圧により機能する、補償回路。
前記コントローラは、プロセス条件、電源電圧条件、および温度条件の前記特定範囲内で、前記少なくとも１つのデジタル回路の機能をサポートするのに必要な最低レベルの前記第２の電源電圧を維持すべく前記第２の電源電圧を動的に制御するよう機能する、請求項１に記載の補償回路。
前記第１および第２の回路からの前記それぞれの出力信号が互いに同じ論理レベルであるときには、前記コントローラは前記第２の電源電圧供給の電位を下げるよう機能する、請求項１に記載の補償回路。
前記第１および第２の回路からの前記それぞれの出力信号が互いに異なる論理レベルであるときには、前記コントローラは前記第２の電源電圧供給の電位を上げるよう機能する、請求項１に記載の補償回路。
前記コントローラは、前記第１のサンプル回路から前記出力信号を受信する第１の入力部と、前記第２のサンプル回路から前記出力信号を受信する第２の入力部と、前記第１および第２の入力部が同じ論理レベルであるかどうかを示す制御信号を生成する出力部とを有するコンパレータを含む、請求項１に記載の補償回路。
前記コントローラは、前記第１のサンプル回路から前記出力信号を受信する第１の入力部と、前記第２のサンプル回路から前記出力信号を受信する第２の入力部と、エラー状態の有無を示すエラー信号を生成する出力部とを有するコンパレータと、
前記コンパレータで生成された前記エラー信号の状態を少なくとも一時的に保存するよう動作するラッチ回路とを含み、前記ラッチが前記第１および第２のサンプル回路と同期するものであり、さらに、
前記第２の電源電圧の前記レベルを調整する制御信号を生成するよう機能する、前記ラッチ回路の出力部に接続された有限状態機械を含み、前記有限状態機械は前記第１および第２のサンプル回路と同期する、請求項１に記載の補償回路。
少なくとも前記第２のサンプル回路は、前記第２のサンプル回路内に、データ信号経路およびクロック信号経路の少なくとも１つと直列に存在する少なくとも１つの遅延素子を含み、前記遅延素子は、前記少なくとも１つのデジタル回路内で、ワースト・ケースのセットアップ経路とワースト・ケースのホールド経路の少なくとも１つにほぼ一致する、関連する遅延値を有する、請求項１に記載の補償回路。
少なくとも１つのデジタル回路がさらされる場合があるプロセスと温度のうちの少なくとも１つのばらつきに対して前記デジタル回路を補償する方法であって、
第２の電源電圧に接続された第２のサンプル回路に対する第１の電源電圧に接続された第１のサンプル回路の機能を監視するステップを含み、前記第１のサンプル回路は、プロセス条件、電源電圧条件、および温度条件の特定範囲の全体にわたって機能し、前記第２のサンプル回路は、前記少なくとも１つのデジタル回路の１つまたは複数の動作特性をモデル化するように構成され、前記第１および第２のサンプル回路が、互いに機能上実質的に同等であるが、プロセス条件、電源電圧条件、および温度条件の前記特定範囲内で、異なる動作領域に対して最適化され、さらに、
プロセス条件、電源電圧条件、および温度条件の前記特定範囲の全体にわたって前記第２のサンプル回路の補正動作を確保すべく前記第２の電源電圧のレベルを調整するステップを含み、前記少なくとも１つのデジタル回路は前記第２の電源電圧により機能する、方法。
電圧供給補償システムであって、
少なくとも１つのデジタル回路を含み、前記少なくとも１つのデジタル回路は、前記少なくとも１つのデジタル回路がさらされる場合があるプロセス条件、電源電圧条件、および温度条件のうちの少なくとも１つのばらつきに対して補償され、さらに、
前記デジタル回路に接続された少なくとも１つの補償回路を含み、前記補償回路は、
第１の電源電圧に接続された第１のサンプル回路を含み、前記第１のサンプル回路は、プロセス条件、電源電圧条件、および温度条件の特定範囲全体にわたって機能し、さらに、
第２の電源電圧に接続された第２のサンプル回路を含み、前記第２のサンプル回路は、前記少なくとも１つのデジタル回路の１つまたは複数の動作特性をモデル化するように構成され、前記第１および第２のサンプル回路が、互いに機能上実質的に同等であるが、プロセス条件、電源電圧条件、および温度条件の前記特定範囲内で、異なる動作領域に対して最適化され、さらに、
コントローラを含み、前記コントローラは、前記第１のサンプル回路に対する前記第２のサンプル回路の機能を監視するために前記第１および第２のサンプル回路からそれぞれの出力信号を受信し、そして、プロセス条件、電源電圧条件、および温度条件の前記特定範囲の全体にわたって前記第２のサンプル回路の補正動作を確保すべく前記第２の電源電圧のレベルを調整するよう機能するものであり、前記少なくとも１つのデジタル回路は前記第２の電源電圧により機能する、電圧供給補償システム。
請求項１に記載の補償回路を少なくとも１つ備える集積回路。