KR101392102B1 - 보상 회로, 디지털 회로 보상 방법, 전압 공급 보상 시스템 및 집적 회로 - Google Patents
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Abstract
적어도 하나의 디지털 회로 내의 전력 소비를 감소시키는 보상 회로(300)는 제 1 공급 전압(VDD)에 접속된 제 1 샘플 회로(302), 제 2 공급 전압(VREG)에 접속된 제 2 샘플 회로(304) 및 제 1 및 제 2 샘플 회로에 접속된 제어기(309)를 포함한다. 제 1 샘플 회로와 제 2 샘플 회로는 서로 실질적으로 기능이 같지만 PVT 조건의 지정 범위 내에서 상이한 동작 영역에 대해 최적화된다. 제어기는 제 1 샘플 회로에 대하여 제 2 샘플 회로의 기능을 모니터링하도록 제 1 샘플 회로(VOUT1) 및 제 2 샘플 회로(VOUT2)로부터 각각의 출력 신호를 수신하고, PVT 조건의 지정 범위에 걸쳐 제 2 샘플 회로의 정확한 동작을 보장하도록 제 2 공급 전압(VREG)의 레벨을 조정하도록 동작한다. 디지털 회로는 제 2 공급 전압으로부터 동작한다.
Description
본 발명은 일반적으로 전자 회로에 관한 것으로, 보다 구체적으로는, 전자 회로에서 전력 소비를 감소시키는 기술에 관한 것이다.
현대의 디지털 회로(예컨대, 직렬변환기/직병렬변환기(serializer /deserializer(SerDes))의 특정 전기적 특성은 흔히 회로가 주어진 애플리케이션에 종속될 수 있는 제조 공정, 전력 공급 전압 및/또는 온도(이하 "PVT"로 지칭됨) 조건의 변동의 영향을 받기 쉽다. 이러한 PVT 조건의 변동에 의해 영향을 받을 수 있는 전기적 특성은 설정 및 보류 시간, 전압 강하(전류×저항(IR) 강하로도 지칭됨), 지연 등을 포함하지만, 이것으로 제한되지 않는다. 회로의 주어진 애플리케이션에 대해 특정 성능 규격을 만족시키기 위해 이들 전기적 특성 중 하나 이상에 대한 엄격한 제어가 필요할 수 있다.
지정된 PVT 범위에 걸쳐 확실하게 동작하기 위해, 디지털 회로는 통상적으로 최악의 (예컨대, 가장 느린) PVT 조건의 결합에 대해 설계된다. 그러나, 이 방안은 전형적으로 회로가 과도하게 설계되게 할 것이므로, 회로가 명목상 작동할 가장 유리한 조건에 대해 너무 강건하다. 공정, 전력 공급 전압 및/또는 온도가 회로가 동작하도록 설계되는 최악의 조건으로부터 벗어나면, 과도하게 설계된 회로는 바람직하지 않게, 보다 유리한 조건 하에서 회로의 확실한 동작에 필요한 것보다 상당히 많은 전력을 소비할 것이다. 부가적으로, 최악의 PVT 조건에 대해 설계된 회로는 일반적으로 보다 유리한 조건 하에서의 확실한 동작에 필요한 것보다 큰 게이트 수를 갖는다. 이 큰 게이트 수는 제조 비용이 많이 드는 큰 집적 회로(IC)를 초래한다.
디지털 회로에 대해 IC 프로세싱에 주로 기인하는 지연 변동을 보상하기 위해 웨이퍼 테스트 절차(예컨대, 사전 패키징) 시에 퓨즈 프로그래밍 및 레이저 트리밍을 이용한다는 것이 알려져 있다. 그러나, 이 방안은 IC 테스트 시간을 상당히 증가시키며, 게다가 회로에 대해 공급 전압 및/또는 온도의 변동을 보상하는 적합한 수단을 제공하지 않는다.
따라서, 전력 소비가 감소한 디지털 회로가 특정 PVT 범위 내에서 확실하게 동작하게 하고, 종래의 회로 설계 방안에 의해 나타난 하나 이상의 문제로 인해 손상되지 않는 기술이 필요하다.
본 발명의 예시적인 실시예는 디지털 회로를 포함하는 IC 내의 전력 소비를 감소시키는 기술을 제공함으로써 전술한 필요성을 충족시킨다. 또한, 본 발명의 기술은 IC의 크기 및 비용을 현저히 증가시키지 않는다. 이를 달성하기 위해, 본 발명의 예시적인 실시예는 PVT 조건을 모니터링하고, PVT 조건의 지정 범위 내에서 디지털 회로의 기능을 지원하는 데 필요한 최저 레벨의 공급 전압을 유지하도록 IC 상의 하나 이상의 디지털 회로에 대한 공급 전압을 동적으로 조정하는 보상 회로를 제공한다. 따라서, IC 내의 전력 소비는 표준 방안에 비해 상당히 감소할 수 있다.
본 발명의 일 실시예에 따르면, 적어도 하나의 디지털 회로 내의 전력 소비를 감소시키는 보상 회로는 제 1 및 제 2 샘플 회로를 포함한다. 제 1 샘플 회로는 제 1 공급 전압에 접속되고 PVT 조건의 지정 범위에 걸쳐 동작한다. 제 2 샘플 회로는 제 2 공급 전압에 접속되고 디지털 회로의 하나 이상의 성능 특성을 모델링하도록 구성된다. 제 1 샘플 회로와 제 2 샘플 회로는 서로 실질적으로 기능이 같지만 PVT 조건의 지정 범위 내에서 상이한 동작 영역에 대해 최적화된다. 보상 회로는 제 1 샘플 회로에 대하여 제 2 샘플 회로의 기능을 모니터링하도록 제 1 및 제 2 샘플 회로로부터 각각의 출력 신호를 수신하고, PVT 조건의 지정 범위에 걸쳐 제 2 샘플 회로의 정확한 동작을 보장하도록 제 2 공급 전압의 레벨을 조정하도록 동작하는 제어기를 더 포함하되, 디지털 회로는 제 2 공급 전압으로부터 동작한다. 이러한 보상 회로 중 하나 이상이 집적 회로 내에 형성될 수 있다.
본 발명의 다른 실시예에 따르면, 디지털 회로가 종속될 수 있는 공정 및 온도 중 적어도 하나의 변동에 대해 적어도 하나의 디지털 회로를 보상하는 방법이 제공된다. 방법은 제 2 공급 전압에 접속된 제 2 샘플 회로에 대하여 제 1 공급 전압에 접속된 제 1 샘플 회로의 기능을 모니터링하는 단계 -제 1 샘플 회로는 PVT 조건의 지정 범위에 걸쳐 동작하고, 제 2 샘플 회로는 디지털 회로의 하나 이상의 성능 특성을 모델링하도록 구성되며, 제 1 샘플 회로와 제 2 샘플 회로는 서로 실질적으로 기능이 같지만 PVT 조건의 지정 범위 내에서 상이한 동작 영역에 대해 최적화됨- 와, PVT 조건의 지정 범위에 걸쳐 제 2 샘플 회로의 정확한 동작을 보장하도록 제 2 공급 전압의 레벨을 조정하는 단계를 포함하되, 디지털 회로는 제 2 공급 전압으로부터 동작한다.
본 발명의 또 다른 실시예에 따르면, 전압 공급 보상 시스템이 제공된다. 그 시스템은 디지털 회로가 종속될 수 있는 공정 및 온도 조건 중 적어도 하나의 변동에 대해 보상되는 적어도 하나의 디지털 회로 및 그 디지털 회로에 접속된 적어도 하나의 보상 회로를 포함한다. 보상 회로는 제 1 및 제 2 샘플 회로를 포함한다. 제 1 샘플 회로는 제 1 공급 전압에 접속되고 PVT 조건의 지정 범위에 걸쳐 동작한다. 제 2 샘플 회로는 제 2 공급 전압에 접속되고 디지털 회로의 하나 이상의 성능 특성을 모델링하도록 구성된다. 제 1 샘플 회로와 제 2 샘플 회로는 서로 실질적으로 기능이 같지만 PVT 조건의 지정 범위 내에서 상이한 동작 영역에 대해 최적화된다. 보상 회로는 제 1 샘플 회로에 대하여 제 2 샘플 회로의 기능을 모니터링하도록 제 1 및 제 2 샘플 회로로부터 각각의 출력 신호를 수신하고, PVT 조건의 지정 범위에 걸쳐 제 2 샘플 회로의 정확한 동작을 보장하도록 제 2 공급 전압의 레벨을 조정하도록 동작하는 제어기를 더 포함하되, 디지털 회로는 제 2 공급 전압으로부터 동작한다.
본 발명의 이들 및 다른 특징, 목적 및 장점은 본 발명의 예시적인 실시예의 후속하는 상세한 설명을 첨부 도면과 관련지어 읽음으로써 자명해질 것이다.
도 1은 최소 지정 공급 전압에서 최악의 공정 및 온도 조건에 대해 규정된 성능 규격을 만족시키도록 설계된 예시적인 회로 내의 전력 소비를 도시하는 그래프이다.
도 2는 본 발명의 실시예에 따라서, 최대 지정 공급 전압에서 최악의 공정 및 온도 조건에 대해 규정된 성능 규격을 만족시키도록 설계된 예시적인 회로 내의 전력 소비를 도시하는 그래프이다.
도 3은 본 발명의 실시예에 따른 예시적인 보상 회로의 적어도 일부를 도시하는 개략도이다.
도 4는 본 발명의 실시예에 따라서, 도 3에 도시된 보상 회로에서 사용하기에 적합한 예시적인 샘플 회로의 적어도 일부를 도시하는 개략도이다.
도 5는 본 발명의 실시예에 따라서, 디지털 회로를 보상하는 예시적인 시스템의 적어도 일부를 도시하는 블록도이다.
본 명세서에서 본 발명은 PVT 모터 및 전압 조절기를 포함하는 예시적인 보 상 회로의 측면에서 설명될 것이다. 그러나, 본 발명이 이러한 또는 임의의 다른 특정 회로 장치로 제한되지 않음을 알아야 한다. 오히려, 본 발명은 보다 일반적으로 공정 및 온도 조건의 기능으로서 디지털 회로의 전압 공급 레벨을 제어함으로써 디지털 회로 내의 전력 소비를 감소시키는 기술에 적용가능하다.
본 명세서에서 본 발명의 구현은 상보적 금속 산화물 반도체(CMOS) 제조 공정을 사용하여 형성될 수 있는, 특정 p 채널 금속 산화물 반도체(PMOS) 및 n 채널 금속 산화물 반도체(NMOS) 트랜지스터 장치에 관하여 설명되지만, 본 발명이 이러한 트랜지스터 장치 및/또는 이러한 제조 공정으로 제한되지 않고, 다른 적합한 장치, 예컨대, 바이폴라 접합 트랜지스터(BJT) 등 및/또는 제조 공정(예컨대, 바이폴라, BiCMOS 등)이 유사하게 이용될 수 있음을 알아야 하며, 당업자는 이를 알게 될 것이다. 또한, 본 발명의 바람직한 실시예는 전형적으로 실리콘 웨이퍼에서 제조되지만, 본 발명의 실시예는 이와 달리 비화갈륨(GaAs), 인화인듐(InP) 등을 포함하지만 이것으로 제한되지 않는 다른 물질을 포함하는 웨이퍼에서 제조될 수 있다.
도 1은 최소 지정 공급 전압에서 최악의 공정 및 온도(PT) 조건에 대해 규정된 성능 규격을 만족시키도록 설계된 예시적인 회로 내의 전력 소비를 도시하는 그래프(102)이다. 이 경우에 최악의 PVT 조건은 예컨대, 느린 IC 공정, 최소 지정 공급 전압(예컨대, 공칭 Vdd보다 10% 낮음) 및 최대 지정 온도(예컨대, 섭씨 125°)를 나타낸다. 대부분의 회로 설계 노력은 흔히 최악의 공정 및 온도 조건 및 최소 지정 공급 전압을 나타내는 그래프(102)의 단일 영역(104)에서 소진된다. 도시된 바와 같이, 예시적인 회로는 이러한 최악의 PVT 조건 하에서 최소 전력을 소 비하고 지정된 기능을 제공하도록 최적화된다.
설정 및 보류 시간은 회로가 종속되는 다양한 PVT 조건 하에서 디지털 회로 성능을 평가하는 바람직한 벤치마크(benchmark)이지만, 다른 성능 평가 방법이 유사하게 이용될 수 있다. 당업자가 알게 되듯이, 회로 타이밍 분석 기술은 회로의 설정 및 보류 시간을 측정하는 수단으로서 사용시 특정 라이브러리의 요구조건에 준거하여 이용될 수 있다. 예컨대, 나노타임(NanoTime)은 Synopsys, Inc.로부터 상용가능한 커스텀 IC 설계용 트랜지스터 레벨 정적 타이밍 분석 툴이다. PrimeTime®(Synopsys, Inc.의 등록 상표)은 표준 셀 디지털 설계용 타이밍 분석 툴이다.
그래프(102)로부터 자명한 바와 같이, 최악의 PVT 조건 하에서 규정된 성능 규격을 만족시키도록 설계된 회로의 경우에, 회로 내에서 최저 전력 소비는 IC 공정 및 온도가 가장 느린 지정 코너에 존재하고 공급 전압이 최소 지정 전위에 존재할 때 발생할 것이다. 그러나 이 방안의 한가지 단점은 PVT 조건이 최악의 조건에서 벗어나고 보다 유리하게 됨에 따라 회로 내의 전력 소비가 현저히 증가할 것이라는 점이다. 부가적으로, 최악의 공정 및 온도에 대한 회로를 최소 공급 전압에서 설계하기 위해, 전형적으로 더 큰 게이트 수가 필요하며, 이로써 IC 장치의 전체 크기와 비용이 증가한다.
본 발명의 예시적인 실시예에 따르면, 도 2는 지정된 최대(예컨대, 최고 조건의) 공급 전압에서 최악의 공정 및 온도(PT) 조건에 대해 규정된 성능 규격을 만 족시키도록 설계된 예시적인 회로 내의 전력 소비를 도시하는 그래프(202)이다. 그래프(202) 상의 영역(204)은 최대 공급 전압에서의 최악의 공정 및 온도 조건을 나타낸다. 이 회로 설계 방안의 장점은 최악의 공정 및 온도로부터 벗어남으로써 조건이 보다 유리해짐에 따라, 규정된 회로 성능 규격이 충족되는 한편 전력 소비 감소를 보장하는 레벨까지 공급 전압이 감소할 수 있다는 것이다. 그래프(202) 상의 영역(206)은 최악의 공정 및 온도 조건 하에서 성능 규격을 만족시키는 데 필요한 최저 공급 전압을 나타낸다. 이 경우에 공정 및 온도 변동에 대한 전력 소비는 비교적 일정하다.
디지털 CMOS 회로에서 소비된 전력은 주로 부하 캐패시턴스 충전에 기인하는 동적 전력 손실, 단락 회로 전력 손실 및 누설과 같은 3 가지 주요 원인 때문일 수 있다. 부하 캐패시턴스 충전(PC)에 기인하는 동적 전력 손실은 후속하는 식(부하 캐패시턴스가 Vdd까지 충전되고 0까지 방전된다고 가정함)에 따라 설명될 수 있다.
여기서, CL은 용량성 부하의 값(패러드(Farads)이고, F는 스위칭 주파수(Hz)를 나타내며, Vdd는 공급 전압(V)을 나타낸다. 마찬가지로, 후속하는 식에 따라 단락 회로 전력 손실(PSC)이 설명될 수 있다.
여기서, β는 금속 산화물 반도체(MOS) 이득 계수를 나타내고, VT는 MOS 임계 전압을 나타내며, τ는 최대 승압 또는 강압 시간(maximum rise or fall time)을 나타낸다.
이상의 식으로부터 알 수 있듯이, 동적 전력 손실은 전력 공급 전압에 따라 적어도 2의 거듭제곱으로서 증가한다. 부가적으로, 이 식은 IC 내의 누설 전류 경로에 기인하는 전력 손실인 누설 전력이 전력 공급 전압에 대략 비례한다고 나타내기에 충분하다.
주어진 회로의 성능은 보통 전력 공급 전압이 증가함에 따라 강화된다. 그러므로, 주어진 디지털 회로 설계에 대한 타이밍이 가장 느린 공정 및 최고 온도 및 최대 지정 공급 전압에 대해 정지되면, 회로 성능은 낮은 공급 전압에서 보다 유리한 공정 및 온도에 대해 유지될 수 있으며, 이로써 공정 및 온도 조건의 임의의 조합에 대해 전력 손실을 최저 가능 레벨로 유지한다. 온도 변동에 대해 주어진 회로에 대한 공급 전압을 동적으로 제어함으로써, 회로의 다른 성능 특성 중에서, 본 발명의 예시적인 실시예는 회로의 적합한 동작을 규정된 규격 내에서 감소한 전력 소비로 유리하게 유지할 수 있다.
도 3은 본 발명의 실시예에 따라 형성된 예시적인 보상 회로(300)의 적어도 일부를 도시하는 개략도이다. 보상 회로(300)는 VDD일 수 있는 조절되지 않은 전 압 공급원으로부터 공급된 제 1 샘플 회로(302) 및 전압 조절기(306)일 수 있는 제어된 전압 공급원으로부터 공급된 제 2 샘플 회로(304)를 포함한다. 전압 조절기(306)는 VDD에 접속되는 것이 바람직하고, 전압 조절기로 공급된 적어도 하나의 제어 신호(Vctl)의 함수로서 제어되는 조절된 공급 전압(VREG)을 생성하도록 작동한다. 조절된 공급 전압(VREG)은 IC 내의 하나 이상의 다른 디지털 회로에 전원을 공급하는 데 사용되는 것이 바람직하다.
전류 × 저항 (IR) 블록(308)은 조절된 전압 공급원과 직렬로 (예컨대, 전압 조절기(306)와 제 2 샘플 회로(304) 사이에) 포함되어 IC 내의 최악의 전력 분배를 에뮬레이팅할 수 있다. IC 내의 IR 강하(IR drop)는 예컨대, 회로 배치 기하형태(예컨대, 도전체 길이 및 폭)의 함수로서 변할 수 있는 전압 공급 도전체(예컨대, 공급 전압 버스)를 도통시키는 전류 및 도전 물질 유형(예컨대, 알루미늄, 폴리실리콘, 구리 등), 특히 IC의 특성(예컨대, 도핑 물질 유형, 도핑 밀도 등)과 관련된 기생 저항의 결과일 수 있다. 예시적인 실시예에서 간단한 저항기로서 구현될 수 있는 IR 블록(308)은 VREG로부터 공급된 IC 내의 하나 이상의 다른 디지털 회로에 대한 공급 전압 마진을 증가시킬 것이다.
제 1 및 제 2 샘플 회로(302, 304)는 각각 기능적으로 서로 같거나, 적어도 실질적으로 같지만, 회로가 종속될 수 있는 PVT 조건의 지정 범위 내의 상이한 영역에 대해 최적화된다. 예컨대, 제 1 샘플 회로(302)는 규정된 최악의 PVT 조건(예컨대, 최소 허용가능 공급 전압, 가장 느린 공정 및 최저 온도)에 대해 설계될 수 있으므로, 샘플 회로의 과도하게 설계된 버전을 나타낸다. 제 2 샘플 회 로(304)는 지정된 최대 공급 전압에서 최악의 공정 및 온도 조건에 대해 설계되는 것이 바람직하다.
제 1 및 제 2 샘플 회로(302, 304)는 예컨대, 조합 논리 회로를 포함하는 디지털 회로인 것이 바람직하다. 제 2 샘플 회로(304)는 적어도 예컨대, 전파 지연, 설정 및 보류 시간 요구조건 및 사용중인 라이브러리 셀 세트를 포함하는 회로의 규정된 성능 특성의 관점에서, IC 내의 하나 이상의 다른 디지털 회로가 보상되도록 모델링하도록 구성된다. 조절된 공급 전압(VERG)은 IC 내의 하나 이상의 다른 회로에 공급되며, 그 회로는 제 2 샘플 회로(304)와 같이, 지정된 최대 공급 전압에서 최악의 공정 및 온도 조건에 대해 설계되는 것이 바람직하다. 결과적으로, 제 2 샘플 회로(304)는 IC 내의 하나 이상의 다른 회로와 실질적으로 동일한 방식으로 PVT 조건의 변동을 추적하도록 구성된다.
전술한 바와 같이, 설정 및 보류 시간은 회로가 종속되는 다양한 PVT 조건 하에서 회로 성능을 평가하기에 좋은 벤치마크이지만, 다른 성능 평가 방법이 유사하게 고려될 수 있다. 제 1 샘플 회로(302)를 참조 표준으로서 사용하여, 제 2 샘플 회로(304)를 제 1 샘플 회로와 비교함으로써 회로가 종속되는 PVT 조건의 변동 하에서 제 2 샘플 회로가 적절히 기능하고 있는지 여부를 판정한다. 이 비교를 수행하기 위해, 보상 회로(300)는 제 1 샘플 회로(302)에 의해 생성된 제 1 출력 신호(Vout1) 및 제 2 샘플 회로(304)에 의해 생성된 제 2 출력 신호(Vout2)를 수신하고, 전압 조절기(306)에 의해 생성된 조절된 공급 전압(VREG)의 크기를 제어하기 위해 제 1 및 제 2 출력 신호의 함수로서 제어 신호(Vctl)를 생성하도록 동작하는 제어기(309)를 포함한다. 제어기(309)는 전압 조절기(306)와 함께 제 2 샘플 회로(304)의 기능을 모니터링하고, 조절된 공급 전압(VREG)의 레벨을 동적으로 조정하도록 동작하여, PT 조건의 지정 범위에 걸쳐 제 2 샘플 회로의 정확한 작동을 보장한다. 전압 조절기(306)가 실질적으로 지정된 공급 전압 레벨의 전체 범위(예컨대, 공칭 Vdd의 ±10%)에 걸쳐 조절된 공급 전압(VREG)을 제어할 수 있다고 가정한다.
제 2 샘플 회로(304)의 적절한 기능을 결정하기 위해 제 1 및 제 2 샘플 회로(302, 304) 모두 동일한 클록 신호(CLK)에 의해 클로킹되고 동일한 리셋 신호(RESET)에 의해 리셋된다. 이 방식으로, 제 1 및 제 2 샘플 회로는 바람직하게 시작되고 서로와 계속 동기화될 것이다. 정확히 기능할 때, 제 1 샘플 회로(302)에 의해 생성된 출력 신호(Vout1)가 모든 지정 PVT 조건 하에서 예상 출력 시퀀스와 일치한다고 가정한다. 제 2 샘플 회로(304)에 의해 생성된 출력 신호(Vout2)가 출력 신호(Vout1)와 일치할 때, 제 2 샘플 회로(304)가 회로 성능에 대해 규정된 규격 내에서 기능하고 있다고 가정한다.
클록 신호(CLK)가 VREG에 의해 공급된 회로의 영역 내의 최고 주파수를 나타냄을 알아야 한다. (예컨대, SerDes 애플리케이션의 경우에, SerDes 회로에 의해 지원되는 상이한 모드에서) 조절된 공급 전압(VREG)에 접속된 IC 내의 하나 이상의 다른 디지털 회로에 공급된 클록 신호의 주파수가 변하면, 설정 요구조건이 클록 주파수의 함수로서 변하므로 VREG는 이에 대응하여 변할 것이다. 결과적으로, 보상 회로(300)는 바람직하게 PT 조건을 모니터링할 뿐만 아니라 클록 속도도 모니터링하고, 제 1 샘플 회로(302)에 대한 클록 속도에 따라 조절된 공급 전압(VREG)을 조정한다.
제어기(309)는 배타적 OR 논리 게이트(310), 배타적 OR 게이트에 접속된 플립플롭(312), 플립플롭에 접속된 유한 상태 머신(FSM)(314) 및 FSM에 접속된 디지털-아날로그 변환기(DAC)(316)를 포함하는 것이 바람직하다. 다른 제어 회로는 이와 유사하게 고려된다. 배타적 OR 게이트(310)는 제 1 및 제 2 출력 신호(Vout1, Vout2)를 각각 수신하고, 제 2 샘플 회로(304)에서 타이밍 오류가 있는지 여부를 나타내는 에러 신호(ERROR)를 생성하도록 동작한다. 특히, 제 1 및 제 2 출력 신호(Vout1, Vout2)가 동일하면(예컨대, Vout1과 Vout2 양자 모두가 논리 하이 레벨이거나 논리 로우 레벨이면), 배타적 OR 게이트(301)에 의해 생성된 에러 신호는 논리 로우 레벨일 것이며, 이는 제 2 샘플 회로가 적절히 기능하고 있음을 나타낸다. 제 1 및 제 2 출력 신호(Vout1, Vout2)가 다르면(예컨대, Vout1은 논리 로우이고 Vout2는 논리 하이이거나, Vout1은 논리 하이이고 Vout2는 논리 로우이면), 에러 신호는 제 2 샘플 회로(304) 내의 오류를 나타내는 논리 하이 레벨일 것이다.
데이터 워드의 경우에서와 같이, 각각 제 1 및 제 2 샘플 회로(302, 304)에 의해 생성된 출력 신호(Vout1, Vout2)의 각각이 다수의 비트를 포함할 수 있음을 알아야 한다. 따라서, Vout1과 Vout2는 단일 도전체보다는 버스들을 나타낼 수 있으며, 본 발명의 교시를 고려하면 당업자는 이를 알게 될 것이다. 이 시나리오에서, 출력 신호(Vout1, Vout2) 내의 각각의 비트에 대응하는 개별 배타적 OR 게이트가 이용될 수 있다.
배타적 OR 게이트(310)에 의해 생성된 에러 신호는 플립플롭(312)의 데이터(D) 입력 또는 다른 래치 회로에 공급된다. 플립플롭의 클록 입력은 제 1 및 제 2 샘플 회로(302, 304)에 인가된 동일한 클록 신호(CLK)를 수신하는 것이 바람직하다. 이것은 플립플롭(312)이 에러 신호를 샘플링하는 속도가 제 1 및 제 2 샘플 회로(302, 304)와 동기화되게 한다. 플립플롭(312)의 출력(Q)은 FSM(314) 또는 다른 제어 회로(예컨대, 프로세서)에 접속된다. FSM(314)은 플립플롭(312)의 출력의 함수로서 디지털 제어 신호를 생성하며, 그 디지털 제어 신호는 아날로그 제어 신호(Vctl)를 생성하는 데 사용되는 DAC(316)에 공급되고, 그 아날로그 제어 신호(Vctl)는 조절된 공급 전압(VREG)의 레벨을 제어하는 전압 조절기(306)로 다시 공급된다. FSM(314)은 바람직하게 에러가 검출된 후에 제 1 및 제 2 샘플 회로를 재동기화하도록 제 1 및 제 2 샘플 회로(302, 304)에 공급되는 RESET 신호도 발생시킨다. 플립플롭(312)은 주로 다음 클록 사이클까지 에러 신호의 상태를 래치하도록 기능한다. 그러므로, 제 1 및 제 2 샘플 회로(302, 304), 제어기(309) 및 전압 조절기(306)를 포함할 수 있는 제어 루프가 보상 회로(300)에 제공된다.
본 발명이 도시된 특정 제어기 장치로 제한되지 않으며, 다른 제어 회로 장치가 이용될 수 있음을 알아야 한다. 예컨대, 전압 조절기(306)가 디지털 제어 신호의 함수로서 제어가능한 전압원을 포함하면, 조절된 전압 레벨을 조정하는 데 FSM(314)으로부터의 출력 신호가 직접 사용될 수 있으므로, DAC(316)가 생략될 수 있다.
보상 회로(300) 내의 제어 루프의 안정성을 보장하기 위해, 보상 회로는 DAC(316)와 전압 조절기(306) 사이에서 피드백 경로와 직렬로 접속된 필터, 예컨대, 저역 통과 필터(LPF)(318)를 더 포함할 수 있다. LPF(318)는 예컨대, 디지털 필터를 포함할 수 있지만, 다른 필터 장치도 유사하게 고려된다. LPF(318)는 DAC(316)로부터 출력을 수신하고, 전압 조절기(306)에 공급되는 제어 신호(Vctl)를 생성하도록 동작한다.
이제 보상 회로(300)의 동작을 설명할 것이다. 제 1 및 제 2 샘플 회로(302, 304)는 실질적으로 동시에 리셋으로부터 해제되고, 사전결정된 시퀀스에 따라 대응하는 출력 데이터를 생성하기 시작한다. 제 1 및 제 2 샘플 회로(302, 304)로부터의 출력 데이터(다수의 비트일 수 있음)는 제어기(309)에 의해 비교되고, 그것들이 서로 일치할 때마다, 제 2 샘플 회로(304) 내의 오류를 나타내는 활성(예컨대, 논리 하이) 에러 신호가 생성된다. 제 2 샘플 회로(304)에서 오류가 검출되면, 제어기(309)는 제 2 샘플 회로(304)가 다시 정확하게 기능하기 시작할 때까지 조절된 공급 전압(VREG)의 레벨을 증가시키라고 전압 조절기(306)에게 지시하는 적합한 제어 신호를 출력한다. 마찬가지로, 제어기(309)는 제 2 샘플 회로(304) 내의 오류가 검출될 때까지 조절된 공급 전압(VREG)의 레벨을 감소시키라고 전압 조절기(306)에게 지시하는 적합한 제어 신호를 생성하도록 동작하는 것이 바람직하다. 이 방식으로, IC 내의 하나 이상의 다른 기능 회로에 공급된 전압(VERG)은 회로가 종속될 수 있는 PT 조건의 변동에 대해 하나 이상의 회로의 적합한 기능을 유지하는 데 필요한 최소 레벨까지 감소할 수 있다. 이것은 IC 내의 전체 전력 소비를 감소시킨다.
최악의 조건 하에서 다른 회로의 적합한 기능을 보장하기 위해, 제 2 샘플 회로(304)가 에러를 생성하기 시작하는 조절된 공급 전압(VREG)의 레벨이 VREG에 접속된 다른 회로에 대한 오류 레벨보다 소정의 규정된 마진만큼 더 높아져야만 함을 알아야 한다. 이는 예컨대, 제 2 샘플 회로(304)에 대한 (예를 들어, IR 블록(308)을 통해) IR 강하를 증가시키거나, 다른 회로에 공급된 VREG의 레벨에 비해 낮은 VREG 레벨을 제 2 샘플 회로(304)에 공급함으로써 달성될 수 있다.
제 2 샘플 회로(304)가 에러를 생성할 때마다, 제 1 샘플 회로(302)와의 동기화를 잃는다. 결과적으로, 각각의 에러 상태가 검출될 때마다 제 1 및 제 2 샘플 회로를 리셋하는 것이 바람직하다. 따라서 에러가 검출될 때마다 FSM(314)에 의해 리셋 신호(RESET)가 생성될 수 있다. 일 실시예에서, 제어 신호는 예컨대, 제 1 및 제 2 샘플 회로(302, 304)에 공급되는 리셋 신호(RESET)를 생성하는 수동 리셋 신호(명확히 도시되지 않음)와 논리적 OR된다. 이 방식으로, 에러 상태의 표시에 따라 FSM(314)에 의해 자동으로 또는 수동 리셋 신호일 수 있는 제 2 제어 신호에 의해 리셋 신호가 생성될 것이다.
예로써만 그리고 일반성을 잃지 않으면서, 도 4는 본 발명의 실시예에 따라서, 도 3에 도시된 보상 회로(300)에서 사용하기에 적합한 예시적인 샘플 회로(400)의 적어도 일부를 도시하는 개략도이다. 도시된 바와 같이 샘플 회로(400)는 단일 3 비트 의사 랜덤 시퀀스 발생기로서 구현될 수 있지만, 본 발명은 임의의 특정 회로 구성으로 제한되지 않는다.
보다 구체적으로, 도 3의 보상 회로(300) 내의 제 1 및/또는 제 2 샘플 회로(302, 304)의 구현을 나타낼 수 있는 예시적인 샘플 회로(400)는 하나의 플립플 롭이 다음 플립플롭의 데이터 입력(D)에 공급되도록 직접 또는 간접적으로 접속되는 제 1 플립플롭(402), 제 2 플립플롭(404) 및 제 3 플립플롭(406)을 포함한다. 특히, 제 1 플립플롭(402)의 출력은 제 2 플립플롭(404)의 데이터 입력에 접속되고, 제 2 플립플롭의 출력은 제 3 플립플롭(406)의 데이터 입력에 접속된다. 제 1 및 제 3 플립플롭(402, 406)의 출력은 각각 배타적 NOR 논리 게이트(408)의 대응하는 입력에 공급된다. 이어서 배타적 NOR(408)의 출력은 제 1 플립플롭(402)의 데이터 입력에 다시 공급되어 3 개의 플립플롭 주변의 루프를 폐쇄한다. 플립플롭(402, 404, 406)의 각각은 동일한 클록 신호(CLK)를 수신한다. 부가적으로, 플립플롭의 각각은 동일한 리셋 신호(RESET)를 수신한다. 그러므로, 플립플롭은 각각 적합한 클록 신호와 리셋 신호의 인가에 의해 실질적으로 동시에 클로킹되고, 실질적으로 동시에 리셋된다. 제 3 플립플롭(406)의 출력은 샘플 회로(400)의 출력 신호(VOUT)를 형성하는 것이 바람직하다.
리셋으로부터 해제되면, 플립플롭의 각각의 출력은 모두 동일해질 것이다. 즉, 논리 로우가 될 것이다. 제 1 및 제 3 플립플롭의 각각의 출력이 동일하면, 배타적 NOR(408)은 다음 클록 사이클에서 제 1 플립플롭으로 클로킹되는 논리 하이 출력을 생성할 것이다. 이 클록 사이클 동안에, 제 1 플립플롭(402)의 출력은 논리 하이일 것이고, 제 3 플립플롭(406)의 출력은 여전히 논리 로우일 것이다. 제 1 및 제 3 플립플롭의 각각의 출력이 서로 상이하면, 배타적 NOR(408)은 다음 클록 사이클에서 제 1 플립플롭으로 클로킹되는 논리 로우 출력을 생성할 것이다. 이 의사 랜덤 패턴은 계속될 것이다.
보상 회로(300)에 의해 생성된 조절된 공급 전압(VREG)에 접속된 하나 이상의 디지털 회로 내의 최악의 설정 및 보류 조건을 에뮬레이팅하기 위해, 제 2 샘플 회로(304)(도 3 참조) 내에 추가 지연이 부가될 수 있다. 지연은 제 2 샘플 회로(304)에서 데이터 신호 경로와 클록 신호 경로 중 적어도 하나와 직렬로 추가될 수 있다. 이 추가 지연은 샘플 회로(400) 내에 지연 소자(410)(HD) 및 지연 소자(412)(SD)로서 표시된다. 지연 소자(410)는 예컨대, 클록 입력과 직렬로 제 2 플립플롭(404)에 접속될 수 있다. 지연 소자(412)는 예컨대, 데이터 입력과 직렬로 제 3 플립플롭(406)에 접속될 수 있다. 본 발명은 샘플 회로(400) 내의 지연 소자의 개수 및/또는 배치로 제한되지 않는다. 지연 소자(410, 412)는 예컨대, 조절된 공급 전압(VREG)에 접속된 IC 내의 하나 이상의 다른 디지털 회로에서 최악의 설정 및 보류 경로를 모델링하도록 구성된 조합 논리를 포함할 수 있다.
주어진 기술에 대한 온칩 변동이 관계되면, IC 상의 복수의 상이한 위치에 다수의 보상 회로가 배치될 수 있다. 보상 회로의 배치는 예컨대, IC에 대응하는 공정 변화도 정보에 기초할 수 있다. 이와 달리, 보상 회로는 예컨대, IC에 걸쳐 실질적으로 균일하게 분산될 수 있다. 보상 회로가 IC 내에 배치되는 방식과 상관없이, 각각의 보상 회로는 보상 회로의 규정된 근접성 내에 존재하는 하나 이상의 로컬 디지털 회로에 조절된 공급 전압(VREG)을 출력으로서 공급하는 그것 자신의 전압 조절기를 독립적으로 제어할 수 있다.
이와 달리, 하나의 전압 조절기는 조절된 공급 전압(VREG)이 IC 상의 다수의 장소 중에서 검출된 최악의 PT 조건을 충족시키기 위해 조정되도록 다수의 보상 회 로에 의해 제어될 수 있다. 예컨대, IC 상의 다양한 장소에 분산된 복수의 보상 회로는 다양한 장소에서 검출된 대응하는 PT 조건에 기초하여 각각의 제어 신호를 생성할 것이다. 다수의 보상 회로에 의해 공유된 단일 전압 조절기가 (예컨대, 논리적 OR 장치를 통해) 대응하는 보상 회로로부터 제어 신호를 수신하고, 조절된 공급 전압을 이들 제어 신호의 함수로서 조정하도록 구성될 수 있다. 임의의 보상 회로가 에러 상태를 검출하면, 조절된 공급 전압이 에러 상태가 더 이상 존재하지 않을 때까지 규정된 양만큼 증가하는 것이 바람직하다. 마찬가지로, 보상 회로 중 어느 것도 에러 상태를 검출하지 않으면, 조절된 공급 전압은 감소할 수 있다.
도 5는 본 발명의 실시예에 따라서, 디지털 회로를 유리하게 보상하는 예시적인 시스템(500)의 적어도 일부를 도시하는 블록도이다. 시스템(500)은 전압 공급원(VDD)에 접속된 보상 회로(502) 및 보상 회로에 접속된 디지털 회로(504)를 포함한다. 디지털 회로(504)는 적어도 하나의 디지털 회로를 포함하지만, 혼합 신호 회로 설계의 경우에 예컨대, 아날로그 회로와 같은 다른 회로도 포함할 수 있다. 보상 회로(502)는 PT 조건을 유리하게 모니터링하고, 디지털 회로(504)에 공급된 조절된 공급 전압(VREG)을 동적으로 조정하여, 디지털 회로로의 공급 전압을 PT 조건의 지정 범위 내에서 디지털 회로의 기능을 지원하는 데 필요한 최저 레벨로 유지한다. 보상 회로(502)가 디지털 회로(504)와 동기화되게 하기 위해, 디지털 회로에 공급된 동일한 클록 신호(CLK) 또는 이의 몇몇 파생 신호가 보상 회로에 공급되는 것이 바람직하다. 보상 회로(502)는 도 3에 도시된 예시적인 보상 회로(300) 또는 본 명세서의 교시에 따라 디지털 회로를 보상하는 기능을 구현하기에 적합한 다른 회로 장치를 포함할 수 있다. 이 방식으로, IC 내의 전력 소비는 표준 방안에 비해 상당히 감소할 수 있다.
본 발명의 기술의 적어도 일부는 집적 회로에 구현될 수 있다. 집적 회로를 형성할 때, 이상적인 다이는 전형적으로 반도체 웨이퍼의 표면 상에 반복 패턴으로 제조된다. 각각의 다이는 본 명세서에 설명된 장치를 포함하고, 다른 구조체 및/또는 회로를 포함할 수 있다. 개별 다이는 웨이퍼로부터 잘리거나 다이싱되고, 이어서 집적 회로로서 패키징된다. 당업자는 웨이퍼를 다이싱하고 다이를 패키징하여 집적 회로를 생성하는 방법을 알 것이다. 따라서 제조된 집적 회로는 본 발명의 일부로서 고려된다.
본 발명에 따른 집적 회로는 디지털 회로 내의 전력 소비를 감소시키는 것이 바람직한 임의의 애플리케이션 및/또는 전자 시스템에서 이용될 수 있다. 본 발명의 기술을 구현하기에 적합한 시스템은 개인용 컴퓨터, 통신 네트워크, 전자 장비(예컨대, 자동화 테스트 장비(ATE)), 인터페이스 네트워크 등을 포함할 수 있지만, 이것으로 제한되지 않는다. 이러한 집적 회로를 통합한 시스템은 본 발명의 일부로서 고려된다. 본 명세서에 제공된 본 발명의 교시를 고려하면, 당업자는 본 발명의 기술의 다른 구현 및 애플리케이션을 예측할 수 있을 것이다.
본 발명의 예시적인 실시예는 후속 도면을 참조하여 설명되었지만, 본 발명이 바로 그 실시예로 제한되지 않으며, 첨부된 특허청구범위의 범주로부터 벗어나지 않으면서 당업자에 의해 다양한 다른 변경 및 수정이 이루어질 수 있음을 알아야 한다.
Claims (21)
- 디지털 회로가 종속될 수 있는 공정 및 온도 조건 중 적어도 하나의 변동에 대한 보상 회로에 접속된 적어도 하나의 상기 디지털 회로 내의 전력 소비를 감소시키는 상기 보상 회로에 있어서,제 1 공급 전압에 접속된 제 1 샘플 회로 -상기 제 1 샘플 회로는 공정, 공급 전압 및 온도 조건의 지정 범위에 걸쳐 동작함- 와,제 2 공급 전압에 접속된 제 2 샘플 회로 -상기 제 2 샘플 회로는 상기 적어도 하나의 디지털 회로의 하나 이상의 성능 특성을 모델링하고, 상기 제 1 샘플 회로와 상기 제 2 샘플 회로는 서로 기능이 같지만 상기 공정, 공급 전압 및 온도 조건의 지정 범위 내에서 상이한 동작 영역에 대해 최적화됨- 와,상기 제 1 샘플 회로에 대하여 상기 제 2 샘플 회로의 기능을 모니터링하도록 상기 제 1 샘플 회로 및 제 2 샘플 회로로부터 각각의 출력 신호를 수신하고, 상기 공정, 공급 전압 및 온도 조건의 지정 범위에 걸쳐 상기 제 2 샘플 회로의 정확한 동작을 보장하도록 상기 제 2 공급 전압의 레벨을 조정하도록 동작하는 제어기를 포함하되,상기 적어도 하나의 디지털 회로는 상기 제 2 공급 전압으로부터 동작하는보상 회로.
- 제 1 항에 있어서,상기 제어기는 상기 공정, 공급 전압 및 온도 조건의 지정 범위 내에서 상기 적어도 하나의 디지털 회로의 기능을 지원하는 데 필요한 상기 제 2 공급 전압의 최저 레벨을 유지하도록 상기 제 2 공급 전압을 동적으로 제어하도록 동작하는보상 회로.
- 제 1 항에 있어서,상기 제어기는 상기 제 1 샘플 회로 및 제 2 샘플 회로로부터의 각각의 출력 신호가 서로에 대해 동일한 논리 레벨이면 상기 제 2 공급 전압의 전위를 감소시키도록 동작하는보상 회로.
- 제 1 항에 있어서,상기 제어기는 상기 제 1 샘플 회로 및 제 2 샘플 회로로부터의 각각의 출력 신호가 서로에 대해 상이한 논리 레벨이면 상기 제 2 공급 전압의 전위를 증가시키도록 동작하는보상 회로.
- 제 1 항에 있어서,상기 제어기는 상기 제 1 샘플 회로로부터 상기 출력 신호를 수신하는 제 1 입력과, 상기 제 2 샘플 회로로부터 상기 출력 신호를 수신하는 제 2 입력 및 상기 제 1 및 제 2 입력이 동일한 논리 레벨인지 여부를 나타내는 제어 신호를 생성하는 출력을 가지는 비교기를 포함하는보상 회로.
- 제 1 항에 있어서,상기 제어기는,상기 제 1 샘플 회로로부터 상기 출력 신호를 수신하는 제 1 입력과, 상기 제 2 샘플 회로로부터 상기 출력 신호를 수신하는 제 2 입력 및 에러 상태가 존재하는지 여부를 나타내는 에러 신호를 생성하는 출력을 가지는 비교기와,상기 비교기에 의해 생성된 상기 에러 신호의 상태를 적어도 임시로 저장하도록 동작하며 상기 제 1 및 제 2 샘플 회로와 동기화되는 래치 회로와,상기 래치 회로의 출력에 접속되고, 상기 제 2 공급 전압의 레벨을 조정하는 제어 신호를 생성하도록 동작하며, 상기 제 1 및 제 2 샘플 회로와 동기화되는 유한 상태 머신을 포함하는보상 회로.
- 제 1 항에 있어서,적어도 상기 제 2 샘플 회로는 상기 제 2 샘플 회로 내의 데이터 신호 경로와 클록 신호 경로 중 적어도 하나와 직렬로 연결된 적어도 하나의 지연 소자를 포함하되,상기 지연 소자는 상기 적어도 하나의 디지털 회로 내의 최악의 설정 경로 및 최악의 보류 경로 중 적어도 하나와 일치하는 관련된 지연 값을 가지는보상 회로.
- 디지털 회로가 종속될 수 있는 공정 및 온도 중 적어도 하나의 변동에 대해 적어도 하나의 상기 디지털 회로를 보상하는 방법에 있어서,제 1 공급 전압에 접속된 제 1 샘플 회로에 대하여 제 2 공급 전압에 접속된 제 2 샘플 회로의 기능을 모니터링하는 단계 -상기 제 1 샘플 회로는 공정, 공급 전압 및 온도 조건의 지정 범위에 걸쳐 동작하고, 상기 제 2 샘플 회로는 상기 적어도 하나의 디지털 회로의 하나 이상의 성능 특성을 모델링하며, 상기 제 1 샘플 회로와 상기 제 2 샘플 회로는 서로 기능이 같지만 상기 공정, 공급 전압 및 온도 조건의 지정 범위 내에서 상이한 동작 영역에 대해 최적화됨- 와,상기 공정, 공급 전압 및 온도 조건의 지정 범위에 걸쳐 상기 제 2 샘플 회로의 정확한 동작을 보장하도록 상기 제 2 공급 전압의 레벨을 조정하는 단계를 포함하되,상기 적어도 하나의 디지털 회로는 상기 제 2 공급 전압으로부터 동작하는디지털 회로 보상 방법.
- 전압 공급 보상 시스템에 있어서,디지털 회로가 종속될 수 있는 공정, 공급 전압 및 온도 조건 중 적어도 하나의 변동에 대해 보상되는 적어도 하나의 상기 디지털 회로와,상기 디지털 회로에 접속된 적어도 하나의 보상 회로를 포함하되,상기 보상 회로는,제 1 공급 전압에 접속된 제 1 샘플 회로 -상기 제 1 샘플 회로는 공정, 공급 전압 및 온도 조건의 지정 범위에 걸쳐 동작함- 와,제 2 공급 전압에 접속된 제 2 샘플 회로 -상기 제 2 샘플 회로는 상기 적어도 하나의 디지털 회로의 하나 이상의 성능 특성을 모델링하고, 상기 제 1 샘플 회로와 상기 제 2 샘플 회로는 서로 기능이 같지만 상기 공정, 공급 전압 및 온도 조건의 지정 범위 내에서 상이한 동작 영역에 대해 최적화됨- 와,상기 제 1 샘플 회로에 대하여 상기 제 2 샘플 회로의 기능을 모니터링하도록 상기 제 1 샘플 회로 및 제 2 샘플 회로로부터 각각의 출력 신호를 수신하고, 상기 공정, 공급 전압 및 온도 조건의 지정 범위에 걸쳐 상기 제 2 샘플 회로의 정확한 동작을 보장하도록 상기 제 2 공급 전압의 레벨을 조정하도록 동작하는 제어기를 포함하되,상기 적어도 하나의 디지털 회로는 상기 제 2 공급 전압으로부터 동작하는전압 공급 보상 시스템.
- 제 1 항에 따른 보상 회로를 적어도 하나 포함하는집적 회로.
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