JPH0282566A - Ｃｍｏｓスタテイツク回路用のバイアス電圧発生装置 - Google Patents
Ｃｍｏｓスタテイツク回路用のバイアス電圧発生装置Info
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- JPH0282566A JPH0282566A JP1124570A JP12457089A JPH0282566A JP H0282566 A JPH0282566 A JP H0282566A JP 1124570 A JP1124570 A JP 1124570A JP 12457089 A JP12457089 A JP 12457089A JP H0282566 A JPH0282566 A JP H0282566A
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/14—Modifications for compensating variations of physical values, e.g. of temperature
- H03K17/145—Modifications for compensating variations of physical values, e.g. of temperature in field-effect transistor switches
-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F3/00—Non-retroactive systems for regulating electric variables by using an uncontrolled element, or an uncontrolled combination of elements, such element or such combination having self-regulating properties
- G05F3/02—Regulating voltage or current
- G05F3/08—Regulating voltage or current wherein the variable is dc
- G05F3/10—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics
- G05F3/16—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices
- G05F3/20—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations
- G05F3/24—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations wherein the transistors are of the field-effect type only
- G05F3/242—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations wherein the transistors are of the field-effect type only with compensation for device parameters, e.g. channel width modulation, threshold voltage, processing, or external variations, e.g. temperature, loading, supply voltage
- G05F3/247—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations wherein the transistors are of the field-effect type only with compensation for device parameters, e.g. channel width modulation, threshold voltage, processing, or external variations, e.g. temperature, loading, supply voltage producing a voltage or current as a predetermined function of the supply voltage
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
Ａ、産業上の利用分野
本発明は一般に集積回路、更に詳細に説明すれば、超大
規模集積回路（ＶＬＳＩ）チップにおける選択された半
導体デバイスにバイアスをかけるための回路配列に関す
る。
規模集積回路（ＶＬＳＩ）チップにおける選択された半
導体デバイスにバイアスをかけるための回路配列に関す
る。
Ｂ、従来技術及びその問題点
大抵のＶＬＳＩチップは今ではＣＭＯＳ技術によって設
計されている。この傾向はＣＭＯＳ技術が提供する改良
された電力及び性能特性を利用するための試みであると
考えられる。典型的なＶＬＳ Ｉチップは単一基板に集
積された多数の回路配列から構成される。これらの回路
のうち２例えばプログラム式ロジック・アレイ （ＰＬ
Ａ）、幾つかの点在するドライバーを有するバス等は、
正しい作動を保証するためにスタティック電力を消費す
る回路を必要とする。
計されている。この傾向はＣＭＯＳ技術が提供する改良
された電力及び性能特性を利用するための試みであると
考えられる。典型的なＶＬＳ Ｉチップは単一基板に集
積された多数の回路配列から構成される。これらの回路
のうち２例えばプログラム式ロジック・アレイ （ＰＬ
Ａ）、幾つかの点在するドライバーを有するバス等は、
正しい作動を保証するためにスタティック電力を消費す
る回路を必要とする。
これらのスタティック回路の不利点の１つは最悪の場合
にそれらが比較的大電力を消費することである。 ＣＭ
ＯＳ技術は低電力技術であるためＣＭＯ５チップ上のス
タティック回路の存在は０ＭＯ５技術に関連した利益の
１つを打ち消すか又は阻害する。
にそれらが比較的大電力を消費することである。 ＣＭ
ＯＳ技術は低電力技術であるためＣＭＯ５チップ上のス
タティック回路の存在は０ＭＯ５技術に関連した利益の
１つを打ち消すか又は阻害する。
スタテイ２９０８０５回路には複数の異なるタイプがあ
るが、典型的なスタテイ２９０８０５回路が消費する比
較的大容量の電力を説明するためにはインバータ回路が
用いられる。
るが、典型的なスタテイ２９０８０５回路が消費する比
較的大容量の電力を説明するためにはインバータ回路が
用いられる。
第２図はＰチャネル・デバイス０２６、Ｃ３０の対とＮ
チャネル・デバイス０２８． Ｃ３２の対を含む２つの
代表的なインバータ回路の概要図を示す、Ｐチャネル・
デバイスのソース電極は電源（Ｖｐｓ）に接続され、Ｎ
チャネル・デバイスのソース電極はアース電位に接続さ
れる。デプレション形ＮＭＯＳデバイスが使用できない
スタティック０Ｍ０３回路では一般にＰチャネル形ＦＥ
Ｔデバイス （０２６）が負荷装置として用いられる。
チャネル・デバイス０２８． Ｃ３２の対を含む２つの
代表的なインバータ回路の概要図を示す、Ｐチャネル・
デバイスのソース電極は電源（Ｖｐｓ）に接続され、Ｎ
チャネル・デバイスのソース電極はアース電位に接続さ
れる。デプレション形ＮＭＯＳデバイスが使用できない
スタティック０Ｍ０３回路では一般にＰチャネル形ＦＥ
Ｔデバイス （０２６）が負荷装置として用いられる。
負荷機能を実現するため、 Ｑｌのゲート電極はアース
電位に接続される。
電位に接続される。
Ｐチャネル・デバイスの電流は下記の簡略化された式で
表わすことができる。
表わすことができる。
Ｉ ＝Ｋ （Ｖｇａｔｅ−Ｖｓ −Ｖｔ ）２上式で、
にはパラメータ、例えばデバイスの幅、長さ、ゲート酸
化物の厚さ等の関数である。
にはパラメータ、例えばデバイスの幅、長さ、ゲート酸
化物の厚さ等の関数である。
Ｖ ｇａｔｅはＰチャネル・デバイスのゲート電圧であ
る。
る。
Ｖｓはデバイスのソース、電源Ｖｐｓである。
Ｖｔはしきい電圧、一般に一１ボルトである。
図示のＰチャネル・デバイスでは、（Ｖｇａｔｅ−Ｖｓ
）＝ｖｐｓ、 Ｖ ｐｓは電源電圧で、一般に５±ｌθ
％である。
）＝ｖｐｓ、 Ｖ ｐｓは電源電圧で、一般に５±ｌθ
％である。
プロセス・パラメータの変動によりＫは一３シグマ〜＋
３シグマの範囲内で＋／−６０％はど変動する。電源電
圧Ｖｐｓが４．５ボルトから ５．５ボルトに上昇する
と、Ｐチャネル・デバイスの電流は５０％増加する。プ
ロセスの変動と電源の公差を組合わせて、最悪の場合（
−３シグマの限界）から最良の場合（＋３シグマの限界
）までデバイスの電流を４００％以上変動させることが
できる。−３シグマ及び＋３シグマの限界は公称値から
の標準偏差を記述するために用いる統計用語である。
３シグマの範囲内で＋／−６０％はど変動する。電源電
圧Ｖｐｓが４．５ボルトから ５．５ボルトに上昇する
と、Ｐチャネル・デバイスの電流は５０％増加する。プ
ロセスの変動と電源の公差を組合わせて、最悪の場合（
−３シグマの限界）から最良の場合（＋３シグマの限界
）までデバイスの電流を４００％以上変動させることが
できる。−３シグマ及び＋３シグマの限界は公称値から
の標準偏差を記述するために用いる統計用語である。
回路の性能は最悪の状態と最良の状態の間で４のファク
ターにより改善することができる０通常。
ターにより改善することができる０通常。
設計者は設計中の回路について最悪の性能目標を持って
いる。そして設計者は回路の電力消費を最良の状態に合
わせることができなければならない。
いる。そして設計者は回路の電力消費を最良の状態に合
わせることができなければならない。
もし％ｌＬＳＩチップ上にかなりの数のスタティック回
路があれば、電力消費は最良の状態でもチップの接合部
の温度を上昇させ、その信頼性を低下させるとともに他
の回路の性能も低下させる。
路があれば、電力消費は最良の状態でもチップの接合部
の温度を上昇させ、その信頼性を低下させるとともに他
の回路の性能も低下させる。
電力消費問題を解決するための直裁的な方法はチップを
セラミック容器中にパッケージにすることである１通常
、前記容器は低い熱抵抗−接合部の温度を低く維持する
−を有する。セラミック・パッケージはプラスチック・
パッケージよりも低い熱抵抗を有するが高価であるので
、それを用いた構成装置は市場における競争力が低い、
更に、電流の増加は金属及び接点構造の電流密度の限界
を押上げるので信頼性の問題を複雑にする。
セラミック容器中にパッケージにすることである１通常
、前記容器は低い熱抵抗−接合部の温度を低く維持する
−を有する。セラミック・パッケージはプラスチック・
パッケージよりも低い熱抵抗を有するが高価であるので
、それを用いた構成装置は市場における競争力が低い、
更に、電流の増加は金属及び接点構造の電流密度の限界
を押上げるので信頼性の問題を複雑にする。
Ｃ０問題点を解決するための手段
本発明の一般的な目的は、性能を最適化しながらスタテ
イ２９０８０５回路にバイアスをかけ、該回路により消
費される最大電力を減少するオンチップ回路配列を提供
することである。
イ２９０８０５回路にバイアスをかけ、該回路により消
費される最大電力を減少するオンチップ回路配列を提供
することである。
該回路配列はＰチャネル負荷デバイスのゲート電極に印
加される出力電圧を供給する出力回路を介して結合され
る複数の補償回路を含む、該電圧は装置チャネルの長さ
、チャネル幅及びしきい電圧のプロセス・パラメータに
よる変動を補償する。
加される出力電圧を供給する出力回路を介して結合され
る複数の補償回路を含む、該電圧は装置チャネルの長さ
、チャネル幅及びしきい電圧のプロセス・パラメータに
よる変動を補償する。
該電圧は電ｇ電圧（Ｖｄｄ）の変動についても調整され
る。
る。
一般に、直列に結合されている２つのＦＥＴデバイスの
公称パラメータの比をとる手法により補償が行われる。
公称パラメータの比をとる手法により補償が行われる。
所望の公称値の出力電圧を供給するため複数の直列結合
されたデバイスが並列に配列される。
されたデバイスが並列に配列される。
更に詳細に説明すると、第１図に示すように、直列結合
されたＮチャネル・デバイスＱ１及びＣ２は電圧ソース
Ｖｄｄとアース電位の間に配置される。
されたＮチャネル・デバイスＱ１及びＣ２は電圧ソース
Ｖｄｄとアース電位の間に配置される。
Ｎチャネル・デバイスは、Ｖｄｄとアース電位の間に接
続される直並列配列のＦＥＴデバイス（０３、Ｃ４及び
Ｃ５）に供給される第１の制御された電圧を（ノード１
に）生成する。 ＦＥＴデバイスＱ３．Ｃ４及びＱ５は
第２の制御された電圧を制御ノード２に供給する。ノー
ド２は、出力バイアス電圧Ｖ ｒｅｆを供給するため、
デバイスＱ６及び０１６によって形成された反転ステー
ジを介して結合されている。デバイス０１〜Ｑ６は電源
電圧Ｖｄｄの変動及びデバイス・パラメータの変動を補
償する。
続される直並列配列のＦＥＴデバイス（０３、Ｃ４及び
Ｃ５）に供給される第１の制御された電圧を（ノード１
に）生成する。 ＦＥＴデバイスＱ３．Ｃ４及びＱ５は
第２の制御された電圧を制御ノード２に供給する。ノー
ド２は、出力バイアス電圧Ｖ ｒｅｆを供給するため、
デバイスＱ６及び０１６によって形成された反転ステー
ジを介して結合されている。デバイス０１〜Ｑ６は電源
電圧Ｖｄｄの変動及びデバイス・パラメータの変動を補
償する。
デバイスしきい値電圧（Ｖ ｔ）の変動の補償はデバイ
ス０７〜Ｑ１２によって行われる。デバイスＱ７、Ｑ８
、及びＱＩＯｌＱｌｌはＶｄｄとアースの間に並列組合
せ回路配列を形成する。デバイスＱ９及びＱ１２は該並
列組合せを制御ノード２に相互連結する。
ス０７〜Ｑ１２によって行われる。デバイスＱ７、Ｑ８
、及びＱＩＯｌＱｌｌはＶｄｄとアースの間に並列組合
せ回路配列を形成する。デバイスＱ９及びＱ１２は該並
列組合せを制御ノード２に相互連結する。
バイアス電圧発生装置はデバイスＱ１３〜Ｑ１５及びＱ
１７によって非活動状態にすることができる。
１７によって非活動状態にすることができる。
十チップ電力が活動状態になると、デバイス０１３〜Ｑ
１５はバイアス発生装置内の全ての直流電力消費の禁止
を実行し、Ｖｒｅｆ電位は電源電圧−杯に上昇する。
Ｖｒｅｆ ＝Ｖｐｓになると、設計の範囲内の制御され
た素子の全ての電力消費は減少してゼロになる。活動状
態になると、デバイスＱ１７はバイアス発生装置が全て
の制御さ九た素子に０ボルト電位を供給することを禁止
する。デバイスＱ１３〜Ｑ１５． Ｑ１７に関連した特
徴はバイアス発生装置の機能に対しては補助的であって
最小及び最大の両電力検査並びに分析のための自動指定
変更の付加機能を提供する。
１５はバイアス発生装置内の全ての直流電力消費の禁止
を実行し、Ｖｒｅｆ電位は電源電圧−杯に上昇する。
Ｖｒｅｆ ＝Ｖｐｓになると、設計の範囲内の制御され
た素子の全ての電力消費は減少してゼロになる。活動状
態になると、デバイスＱ１７はバイアス発生装置が全て
の制御さ九た素子に０ボルト電位を供給することを禁止
する。デバイスＱ１３〜Ｑ１５． Ｑ１７に関連した特
徴はバイアス発生装置の機能に対しては補助的であって
最小及び最大の両電力検査並びに分析のための自動指定
変更の付加機能を提供する。
Ｄ、実施例
第３図はゲート電極がアースに接続された負荷デバイス
０２６（第２図）のＰチャネル負荷電流及び回路遅延の
グラフを示す、このグラフは本発明によって改良される
電力／性能問題を理解するのに役立つ、第３図に示すよ
うに、最悪の場合（−３シグマの限界）から最良の場合
（＋３シグマの限界）までの統計的な分布即ち広がりは
横軸にプロットされ、正規化された回路遅延、即ちＰチ
ャネル電流比は縦軸にプロットされている。変動は電源
電圧（Ｖｐｓ）の公差とプロセス及び（又ハ）装置パラ
メータによる変動とにより生ずる。Ｐチャネル電流を表
わす曲線は正の傾きを有するが。
０２６（第２図）のＰチャネル負荷電流及び回路遅延の
グラフを示す、このグラフは本発明によって改良される
電力／性能問題を理解するのに役立つ、第３図に示すよ
うに、最悪の場合（−３シグマの限界）から最良の場合
（＋３シグマの限界）までの統計的な分布即ち広がりは
横軸にプロットされ、正規化された回路遅延、即ちＰチ
ャネル電流比は縦軸にプロットされている。変動は電源
電圧（Ｖｐｓ）の公差とプロセス及び（又ハ）装置パラ
メータによる変動とにより生ずる。Ｐチャネル電流を表
わす曲線は正の傾きを有するが。
回路遅延を表わす曲線は負の傾きを有する。その時々の
曲線の観察は、デバイス性能が一３シグマと＋３シグマ
の間で変動すると、回路性能が４の比率で変動すること
を示す、この幅広い変動を改善するために実現されたの
が本発明である。
曲線の観察は、デバイス性能が一３シグマと＋３シグマ
の間で変動すると、回路性能が４の比率で変動すること
を示す、この幅広い変動を改善するために実現されたの
が本発明である。
本発明の核心は、負荷デバイス０２６（第２図）のゲー
ト即ち制御電極に印加するバイアス電圧を電圧発生装置
（次に説明する）により発生することである。電圧発生
装置はプロセス・パラメータ及び電源公差による変動を
補償し、負荷デバイスの電流変動を４００％かも４０％
に減少させる。
ト即ち制御電極に印加するバイアス電圧を電圧発生装置
（次に説明する）により発生することである。電圧発生
装置はプロセス・パラメータ及び電源公差による変動を
補償し、負荷デバイスの電流変動を４００％かも４０％
に減少させる。
第４図は本発明に従って構成されたＶＬＳＩチップ１０
を示す０本発明を説明するため、チップはその通常の大
きさ以上に拡大されている。実際には、チップの表面領
域はミリメートルの範囲内にある。
を示す０本発明を説明するため、チップはその通常の大
きさ以上に拡大されている。実際には、チップの表面領
域はミリメートルの範囲内にある。
第４図では、チップは複数の回路配列が集積されている
基板１２を含む、簡略化のため、本発明に密接な関係が
ある回路配列だけが示されているが、チップは第４図に
は図示されていない他の回路配列とともに配置されてい
ることがわかる。複数のスタティックＣＭＯ５回路配列
１４−１〜１４−Ｎが基板１２に集積されている。スタ
ティックＣ８０５回路はＰＬＡ、バス構造として接続さ
れた分散された回路、インバータ回路等を含む、これら
の回路配列の各々は、電力消費を最小にするように本発
明がバイアスをかけるプルアップ装置を含む。
基板１２を含む、簡略化のため、本発明に密接な関係が
ある回路配列だけが示されているが、チップは第４図に
は図示されていない他の回路配列とともに配置されてい
ることがわかる。複数のスタティックＣＭＯ５回路配列
１４−１〜１４−Ｎが基板１２に集積されている。スタ
ティックＣ８０５回路はＰＬＡ、バス構造として接続さ
れた分散された回路、インバータ回路等を含む、これら
の回路配列の各々は、電力消費を最小にするように本発
明がバイアスをかけるプルアップ装置を含む。
特に、本発明はスタティックＣ８０３回路の各々のプル
アップ・デバイス（図示せず）に印加される電圧Ｖ ｒ
ｅｆｅｒａｎｃｅ（Ｖ ｒｅｆ）を出力するオンチップ
・バイアス発生装置を提供する０例えば、もしスタティ
ックＣ８０５回路１４−１〜１４−Ｎがインバータ回路
、例えば第２図の従来技術のインバータ回路を含むなら
、バイアス発生装置がらの出力ＶｒｅｆはＰチャネル・
エンハンスメント形のデバイスＱｌのゲート電極に印加
される。この構成により、Ｐチャネル・デバイスの電力
性能の幅は許容できる範囲内に収められる。もちろん１
本発明は他のタイプのスタティックＣ８０３回路にバイ
アスをかけるのに用いることができる。
アップ・デバイス（図示せず）に印加される電圧Ｖ ｒ
ｅｆｅｒａｎｃｅ（Ｖ ｒｅｆ）を出力するオンチップ
・バイアス発生装置を提供する０例えば、もしスタティ
ックＣ８０５回路１４−１〜１４−Ｎがインバータ回路
、例えば第２図の従来技術のインバータ回路を含むなら
、バイアス発生装置がらの出力ＶｒｅｆはＰチャネル・
エンハンスメント形のデバイスＱｌのゲート電極に印加
される。この構成により、Ｐチャネル・デバイスの電力
性能の幅は許容できる範囲内に収められる。もちろん１
本発明は他のタイプのスタティックＣ８０３回路にバイ
アスをかけるのに用いることができる。
第１図はバイアス電圧発生装置の回路図を示す。
バイアス電圧発生装置は補償回路配列１４及び補償回路
配列１６を含む、補償回路配列１４は電源（Ｖｄｄ）の
公差及びプロセス変動による装置パラメータの変動を補
償し、補償回路配列１６はデバイスしきい値電圧 （Ｖ
ｔ）の変動を調整する。補償回路配列１４はノード２
に結合され、ノード２は出力回路配列１８によりＶｒｅ
ｆに結合される。
配列１６を含む、補償回路配列１４は電源（Ｖｄｄ）の
公差及びプロセス変動による装置パラメータの変動を補
償し、補償回路配列１６はデバイスしきい値電圧 （Ｖ
ｔ）の変動を調整する。補償回路配列１４はノード２
に結合され、ノード２は出力回路配列１８によりＶｒｅ
ｆに結合される。
本発明の良好な実施例において、出力回路配列１８はデ
バイスＱ６及びＱＩＯにより形成されたインバータ回路
である。０１６等のような斜線を持つデバイスはＰチャ
ネル・エンハンスメント形デバイスであり、０６等のよ
うな斜線を持たないデバイスはＮチャネル・エンハンス
メント形デバイスである０回路配列２０及び２２は電圧
発生装置の分析を可能にする。
バイスＱ６及びＱＩＯにより形成されたインバータ回路
である。０１６等のような斜線を持つデバイスはＰチャ
ネル・エンハンスメント形デバイスであり、０６等のよ
うな斜線を持たないデバイスはＮチャネル・エンハンス
メント形デバイスである０回路配列２０及び２２は電圧
発生装置の分析を可能にする。
第１図で、補償回路配列１４はＮチャネルＦＥＴデバイ
スＱ１．Ｑ２、Ｑ４及びＱ５．ＰチャネルＦＥＴデバイ
スＱ３から成る。デバイスＱ１及びＱ２はＶｄｄとアー
ス電位の間に直列に接続される。デバイスＱ３はＶｄｄ
に接続され、デバイスＱ４及びＱ５はデバイスＱ３のド
レーン電極に並列に接続される、即ちＱ３、Ｑ４及びＱ
５の組合せはＶｄｄとアース電位の間に接続される。デ
バイスＱｌと０２の間に位置するノード１はＱ４のゲー
ト電極に結合される。デバイス０１〜Ｑ５の動作は電圧
とパラメータの大抵の組合せについて所望のバイアス電
圧が得られるようにノード２にバイアスをかける。ノー
ド１の電圧は概ねＶｄｄ／２に設計される。電源電圧が
４．５ボルトから ５．５ボルトに上昇すると、 Ｑ４
の （Ｖ ｇｓ −Ｖ ｔ）はほぼ４０％増加する。デ
バイスＱ３及びＱ５の場合、それら（７） Ｖ ｇｓ−
ｖｔは、Ｖｄｄが４．５ボルトから５．５ボルトに上昇
すると、はぼ３０％増加する。所望の出力電圧を得るた
め、Ｖｄｄが４．５ボルトから５．５ボルトに上昇する
間にノード２の電圧は０．１００ボルトだけ増加しなけ
ればならない、もしデバイスＱ５だけが使用されたなら
、ノード２の電圧はＶｄｄが増加するにつれて上昇し過
ぎるであろう、もしデバイスＱ４だけが使用されたなら
、ノード２の電圧はＶｄｄが増加するにつれて減少する
であろう、 Ｑ４及びＱ５の正しいデバイス・サイズ
を選択することにより、ノード２に所望の電圧増加０．
１００ボルトが得られる。
スＱ１．Ｑ２、Ｑ４及びＱ５．ＰチャネルＦＥＴデバイ
スＱ３から成る。デバイスＱ１及びＱ２はＶｄｄとアー
ス電位の間に直列に接続される。デバイスＱ３はＶｄｄ
に接続され、デバイスＱ４及びＱ５はデバイスＱ３のド
レーン電極に並列に接続される、即ちＱ３、Ｑ４及びＱ
５の組合せはＶｄｄとアース電位の間に接続される。デ
バイスＱｌと０２の間に位置するノード１はＱ４のゲー
ト電極に結合される。デバイス０１〜Ｑ５の動作は電圧
とパラメータの大抵の組合せについて所望のバイアス電
圧が得られるようにノード２にバイアスをかける。ノー
ド１の電圧は概ねＶｄｄ／２に設計される。電源電圧が
４．５ボルトから ５．５ボルトに上昇すると、 Ｑ４
の （Ｖ ｇｓ −Ｖ ｔ）はほぼ４０％増加する。デ
バイスＱ３及びＱ５の場合、それら（７） Ｖ ｇｓ−
ｖｔは、Ｖｄｄが４．５ボルトから５．５ボルトに上昇
すると、はぼ３０％増加する。所望の出力電圧を得るた
め、Ｖｄｄが４．５ボルトから５．５ボルトに上昇する
間にノード２の電圧は０．１００ボルトだけ増加しなけ
ればならない、もしデバイスＱ５だけが使用されたなら
、ノード２の電圧はＶｄｄが増加するにつれて上昇し過
ぎるであろう、もしデバイスＱ４だけが使用されたなら
、ノード２の電圧はＶｄｄが増加するにつれて減少する
であろう、 Ｑ４及びＱ５の正しいデバイス・サイズ
を選択することにより、ノード２に所望の電圧増加０．
１００ボルトが得られる。
デバイス・パラメータの変動を補償するように大小の幅
及びチャネル長のＦＥＴが設計される。最良のパラメー
タ（最高のデバイス電流）の場合、出力電圧は更に高く
なければならない、それ故、Ｍ良（＋３シグマ）のパラ
メータの場合、ノード２の電圧は減少しなければならな
い、デバイスの幅り讐と長さＤＬは夫々公称値上公差で
ある。
及びチャネル長のＦＥＴが設計される。最良のパラメー
タ（最高のデバイス電流）の場合、出力電圧は更に高く
なければならない、それ故、Ｍ良（＋３シグマ）のパラ
メータの場合、ノード２の電圧は減少しなければならな
い、デバイスの幅り讐と長さＤＬは夫々公称値上公差で
ある。
ＤＷ ＝ Ｗ （公称値）十分差 （式１）ＤＬ
＝ Ｌ （公称値）十分差 （式２）上式でＷは幅
、Ｌは長さを表わす。
＝ Ｌ （公称値）十分差 （式２）上式でＷは幅
、Ｌは長さを表わす。
Ｗ及びＬの公称値が大きいデバイスでは、電流はパラメ
ータの変動（公差）に対し感度が鈍い。
ータの変動（公差）に対し感度が鈍い。
Ｗ及びＬの公称値が小さいデバイスでは、最良のパラメ
ータ（＋３シグマ）の場合の電流は最悪のパラメータ（
−３シグマ）の場合よりもかなり増大する。
ータ（＋３シグマ）の場合の電流は最悪のパラメータ（
−３シグマ）の場合よりもかなり増大する。
パラメータが一３シグマから＋３シグマに変るにつれて
ノード２の電圧が減少するようにデバイスＱ３（第１図
）の外形は大きく、デバイスＱ４及びＱ５の外形は小さ
い０例えば、下記のパラメータのセットはデバイス０３
、Ｑ４及びＱ５には適切な値である。
ノード２の電圧が減少するようにデバイスＱ３（第１図
）の外形は大きく、デバイスＱ４及びＱ５の外形は小さ
い０例えば、下記のパラメータのセットはデバイス０３
、Ｑ４及びＱ５には適切な値である。
幅 長さ
０３ ５０ Ｂ
Ｏ２２０３
Ｑ５ １０ ３
公差 ＝±１
よって、デバイスＱ３の幅対長さの比（Ｗ／Ｌ）は公称
値〜＋３σ（シグマ）に対し２０％だけ変動するが、Ｑ
５のＷ／Ｌ比は公称値〜＋３σに対し ６５％変動する
ことがわかる。
値〜＋３σ（シグマ）に対し２０％だけ変動するが、Ｑ
５のＷ／Ｌ比は公称値〜＋３σに対し ６５％変動する
ことがわかる。
第１図で、補償回路配列１６はデバイス０７〜Ｑ１２か
ら成る。ＰチャネルＦＥＴデバイスＱ７及びＱＩＯの対
は並列に結合される。これらのデバイスはデバイスしき
い値電圧の変動を補償する。デバイスの各々はＮチャネ
ル・デバイスＱ８及びＱｌｌと直列に結合される。デバ
イスＱ７及びＱ８はノード４に結合され、ノード４はデ
バイスＱ９のゲート電極に結合される。デバイスＱＱの
ソース電極はノード２に結合され、ドレーン電極はアー
ス電位に接続される。同様に、デバイスＱＩＯ及びＱｌ
ｌはノード５で直列に結合され、ノード５はＱ１２のゲ
ート電極に結合される。デバイスＱ１２はノード２とＶ
ｄｄに結合される。デバイスＱ７〜Ｑ１２の動作はデバ
イスしきい値電圧 （Ｖｔ）の変動を補償する。Ｐチャ
ネルしきい電圧Ｖｔが低い（Ｖｇｓ−Ｖｔが大きい）と
、（第２図のＱ２６のような）負荷デバイスの電流は過
大になる。デバイスＱ７（第１図）の電流が増加し、ノ
ード４の電圧が上昇してデバイスＱ９をオンにする。デ
バイスＱ９の電流はノード２の電圧を低下させ、そのた
めデバイスＱ６の電流容量を減少させる。バイアス電圧
は僅かに上昇し、負荷デバイス及びＱ７の電流を減少す
る。Ｐチャネル・デバイスのＶｔが高い（Ｖｇｓ−Ｖｔ
が小さい）と、負荷デバイスの電流は低下し過ぎる。デ
バイスＱＩＯの電流が減少しノード５の電圧が低下し、
デバイスＱ１２をオンにする。デバイスＱ１２の電流は
ノード２の電圧を上昇させる。
ら成る。ＰチャネルＦＥＴデバイスＱ７及びＱＩＯの対
は並列に結合される。これらのデバイスはデバイスしき
い値電圧の変動を補償する。デバイスの各々はＮチャネ
ル・デバイスＱ８及びＱｌｌと直列に結合される。デバ
イスＱ７及びＱ８はノード４に結合され、ノード４はデ
バイスＱ９のゲート電極に結合される。デバイスＱＱの
ソース電極はノード２に結合され、ドレーン電極はアー
ス電位に接続される。同様に、デバイスＱＩＯ及びＱｌ
ｌはノード５で直列に結合され、ノード５はＱ１２のゲ
ート電極に結合される。デバイスＱ１２はノード２とＶ
ｄｄに結合される。デバイスＱ７〜Ｑ１２の動作はデバ
イスしきい値電圧 （Ｖｔ）の変動を補償する。Ｐチャ
ネルしきい電圧Ｖｔが低い（Ｖｇｓ−Ｖｔが大きい）と
、（第２図のＱ２６のような）負荷デバイスの電流は過
大になる。デバイスＱ７（第１図）の電流が増加し、ノ
ード４の電圧が上昇してデバイスＱ９をオンにする。デ
バイスＱ９の電流はノード２の電圧を低下させ、そのた
めデバイスＱ６の電流容量を減少させる。バイアス電圧
は僅かに上昇し、負荷デバイス及びＱ７の電流を減少す
る。Ｐチャネル・デバイスのＶｔが高い（Ｖｇｓ−Ｖｔ
が小さい）と、負荷デバイスの電流は低下し過ぎる。デ
バイスＱＩＯの電流が減少しノード５の電圧が低下し、
デバイスＱ１２をオンにする。デバイスＱ１２の電流は
ノード２の電圧を上昇させる。
ノード２の電圧が高くなるとデバイスＱ６の電流が増加
し、負荷デバイスでバイアス電圧を減少させるとともに
電流を増加する。電源電圧とノード４及び５の電圧のプ
ロセス・パラメータとの大抵の組合せは、デバイスＱ９
及びＱ１２がオフで出力電圧に影響を与えないようにな
っている。
し、負荷デバイスでバイアス電圧を減少させるとともに
電流を増加する。電源電圧とノード４及び５の電圧のプ
ロセス・パラメータとの大抵の組合せは、デバイスＱ９
及びＱ１２がオフで出力電圧に影響を与えないようにな
っている。
Ｐチャネル・デバイスＱ１３はＶｄｄとアース電位の間
にＮチャネル・デバイスＱ１４と直列に結合される。信
号がチップ電力オフ入力に印加されると。
にＮチャネル・デバイスＱ１４と直列に結合される。信
号がチップ電力オフ入力に印加されると。
ＶｒｅｆはＶｄｄになるように強制され、チップ上の直
流電力は非活動化される。同様に、デイゲート（１）ｅ
ｇａｔｅ）人力に信号が印加されると、デバイスＱ１７
及びＱ１５は電圧発生装置の出力を非活動化し、最大直
流電力消費を可能にする。これで本発明の良好な実施例
の詳細な説明を終る。
流電力は非活動化される。同様に、デイゲート（１）ｅ
ｇａｔｅ）人力に信号が印加されると、デバイスＱ１７
及びＱ１５は電圧発生装置の出力を非活動化し、最大直
流電力消費を可能にする。これで本発明の良好な実施例
の詳細な説明を終る。
Ｅ０発明の効果
補償回路を組込むことにより、スタティックＣ８０５回
路が消費する電力を減少することが出来た。
路が消費する電力を減少することが出来た。
第１図は本発明によるオンチップ・バイアス電圧発生装
置の概要回路図である。 第２図はＣＭＯ３技術で実現された、ゲート電極がアー
スに接続されたＰチャネル形ＦＥＴの負荷デバイスを有
する。従来技術のスタティック電力消費回路の概要図で
ある。 第３図はプロセス・パラメータ及び電源公差に対する回
路遅延及びＰチャネル電流の変化を示す図である。 第４図は本発明に従って構成されたＶＬＳ Ｉチップを
示す図である。 第５図は負荷デバイスの電流が一３シグマと＋３シグマ
の間で変化するときの電圧発生装置の出力電圧のグラフ
を示す図である。 １０・・・・ＶＬＳＩチップ、１２・・・・基板、１４
゜１６・・・・補償回路配列、１８・・・・出力回路配
列、２０．２２・・・・回路配列。 出願人 インターナショナル・ビジネス・マシーンズ
・コーポレーシミン 復代理人 弁理士 篠 １） 文 雄第３図 １４−１〜１４−Ｎ−ＣＭＯＳＣ！ｌｌｉ＆配列第４図 第５図
置の概要回路図である。 第２図はＣＭＯ３技術で実現された、ゲート電極がアー
スに接続されたＰチャネル形ＦＥＴの負荷デバイスを有
する。従来技術のスタティック電力消費回路の概要図で
ある。 第３図はプロセス・パラメータ及び電源公差に対する回
路遅延及びＰチャネル電流の変化を示す図である。 第４図は本発明に従って構成されたＶＬＳ Ｉチップを
示す図である。 第５図は負荷デバイスの電流が一３シグマと＋３シグマ
の間で変化するときの電圧発生装置の出力電圧のグラフ
を示す図である。 １０・・・・ＶＬＳＩチップ、１２・・・・基板、１４
゜１６・・・・補償回路配列、１８・・・・出力回路配
列、２０．２２・・・・回路配列。 出願人 インターナショナル・ビジネス・マシーンズ
・コーポレーシミン 復代理人 弁理士 篠 １） 文 雄第３図 １４−１〜１４−Ｎ−ＣＭＯＳＣ！ｌｌｉ＆配列第４図 第５図
Claims (1)
- 【特許請求の範囲】 ＣＭＯＳチップ上のスタティック回路をバイアスするた
めのバイアス電圧発生装置であって、電力供給源と、 制御ノードと、 上記電力供給源及び上記制御ノードに結合された回路手
段であって、上記電力供給源及びデバイス・プロセス・
パラメータの公差に対して補償する第１の回路手段と。 上記制御ノードに結合された回路手段であって、デバイ
スしきい値電圧によって生じる変動を補償するため、上
記制御ノードに於ける制御電圧を調整する第２の回路手
段と、 を含むことを特徴とするＣＭＯＳスタティック回路用の
バイアス電圧発生装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US232399 | 1988-08-15 | ||
| US07/232,399 US4918334A (en) | 1988-08-15 | 1988-08-15 | Bias voltage generator for static CMOS circuits |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0282566A true JPH0282566A (ja) | 1990-03-23 |
| JP2538669B2 JP2538669B2 (ja) | 1996-09-25 |
Family
ID=22872941
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1124570A Expired - Lifetime JP2538669B2 (ja) | 1988-08-15 | 1989-05-19 | Ｃｍｏｓスタテイツク回路用のバイアス電圧発生装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4918334A (ja) |
| EP (1) | EP0356020B1 (ja) |
| JP (1) | JP2538669B2 (ja) |
| DE (1) | DE68918203T2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1054340C (zh) * | 1994-11-21 | 2000-07-12 | 理想科学工业株式会社 | 轮转印刷机械 |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5315167A (en) * | 1992-04-09 | 1994-05-24 | International Business Machines Corporation | Voltage burn-in scheme for BICMOS circuits |
| FR2737319B1 (fr) * | 1995-07-25 | 1997-08-29 | Sgs Thomson Microelectronics | Generateur de reference de tension et/ou de courant en circuit integre |
| US5892409A (en) * | 1997-07-28 | 1999-04-06 | International Business Machines Corporation | CMOS process compensation circuit |
| WO2002003161A2 (en) * | 2000-07-03 | 2002-01-10 | Broadcom Corporation | Bis circuit for establishing a plurality of bias voltages |
| US8829964B1 (en) * | 2013-03-15 | 2014-09-09 | Freescale Semiconductor, Inc. | Compensated hysteresis circuit |
| TWI654510B (zh) | 2017-03-24 | 2019-03-21 | 立積電子股份有限公司 | 偏壓電路 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59211328A (ja) * | 1983-05-17 | 1984-11-30 | Toshiba Corp | チツプ上電源変換回路 |
| JPS60103827A (ja) * | 1983-11-11 | 1985-06-08 | Fujitsu Ltd | 電圧変換回路 |
| JPS61190793A (ja) * | 1984-12-20 | 1986-08-25 | サイプレス・セミコンダクタ−・コ−ポレ−シヨン | 高速ｃｍｏｓデバイスのメモリ・アレイ バイアス回路 |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4323846A (en) * | 1979-06-21 | 1982-04-06 | Rockwell International Corporation | Radiation hardened MOS voltage generator circuit |
| US4453121A (en) * | 1981-12-21 | 1984-06-05 | Motorola, Inc. | Reference voltage generator |
| US4433252A (en) * | 1982-01-18 | 1984-02-21 | International Business Machines Corporation | Input signal responsive pulse generating and biasing circuit for integrated circuits |
| US4446383A (en) * | 1982-10-29 | 1984-05-01 | International Business Machines | Reference voltage generating circuit |
| US4563595A (en) * | 1983-10-27 | 1986-01-07 | National Semiconductor Corporation | CMOS Schmitt trigger circuit for TTL logic levels |
| US4614882A (en) * | 1983-11-22 | 1986-09-30 | Digital Equipment Corporation | Bus transceiver including compensation circuit for variations in electrical characteristics of components |
| JPS61103223A (ja) * | 1984-10-26 | 1986-05-21 | Mitsubishi Electric Corp | 定電圧発生回路 |
| US4723108A (en) * | 1986-07-16 | 1988-02-02 | Cypress Semiconductor Corporation | Reference circuit |
| US4763021A (en) * | 1987-07-06 | 1988-08-09 | Unisys Corporation | CMOS input buffer receiver circuit with ultra stable switchpoint |
-
1988
- 1988-08-15 US US07/232,399 patent/US4918334A/en not_active Expired - Fee Related
-
1989
- 1989-05-19 JP JP1124570A patent/JP2538669B2/ja not_active Expired - Lifetime
- 1989-07-27 EP EP89307640A patent/EP0356020B1/en not_active Expired - Lifetime
- 1989-07-27 DE DE68918203T patent/DE68918203T2/de not_active Expired - Fee Related
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JPS59211328A (ja) * | 1983-05-17 | 1984-11-30 | Toshiba Corp | チツプ上電源変換回路 |
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Also Published As
| Publication number | Publication date |
|---|---|
| US4918334A (en) | 1990-04-17 |
| EP0356020B1 (en) | 1994-09-14 |
| DE68918203T2 (de) | 1995-03-30 |
| EP0356020A1 (en) | 1990-02-28 |
| DE68918203D1 (de) | 1994-10-20 |
| JP2538669B2 (ja) | 1996-09-25 |
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