JPS59211328A - チツプ上電源変換回路 - Google Patents
チツプ上電源変換回路Info
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- JPS59211328A JPS59211328A JP58086030A JP8603083A JPS59211328A JP S59211328 A JPS59211328 A JP S59211328A JP 58086030 A JP58086030 A JP 58086030A JP 8603083 A JP8603083 A JP 8603083A JP S59211328 A JPS59211328 A JP S59211328A
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- power supply
- circuit
- potentials
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
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- Mathematical Physics (AREA)
- Semiconductor Integrated Circuits (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は半導体ＬＳＩ装置に係シ、特にＭＯ８Ｏ８撰集
積回路一のチップ上に形成されるチップ上電源変換回路
に関する。
積回路一のチップ上に形成されるチップ上電源変換回路
に関する。
ＭＯＳ）ランジスタを含む集積回路技術の発展はめざま
しく、１９６０年代後半に実効チャンネル長１０μ風の
ＭＯＳトランジスタを用いた数十〜数百素子のＩＣが実
現された後、加工の微細化および集積化技術が進み、近
年では実効チャンネル長が１．５μｍ程度のＭＯＳ）ラ
ンジスタを用いた数十万素子のＶＬＳＩが実現されてき
ている。さらに近い将来には、実効チャンネル長が１μ
ｍ以下のサブミクロンＭＯ８）ランジスタによるサブミ
クロン半導体集積回路の出現が予想されている。
しく、１９６０年代後半に実効チャンネル長１０μ風の
ＭＯＳトランジスタを用いた数十〜数百素子のＩＣが実
現された後、加工の微細化および集積化技術が進み、近
年では実効チャンネル長が１．５μｍ程度のＭＯＳ）ラ
ンジスタを用いた数十万素子のＶＬＳＩが実現されてき
ている。さらに近い将来には、実効チャンネル長が１μ
ｍ以下のサブミクロンＭＯ８）ランジスタによるサブミ
クロン半導体集積回路の出現が予想されている。
ところで、従来このような集積回路への電源供給は、外
部電源を直接に回路に与えることにより行なっており、
これによってＭＯＳＬＳＩが動作させられている。この
ように、従来は外部電源を直接回路に与えるように構成
しているため、この外部電源電圧は素子の実効チャンネ
ルの縮小とともに低くなってきている。例えば、現在の
実効チャンネル長が１．５μｍの素子を用いる集積回路
では、５Ｖ単一電源を外部から供給することによって動
作させている。
部電源を直接に回路に与えることにより行なっており、
これによってＭＯＳＬＳＩが動作させられている。この
ように、従来は外部電源を直接回路に与えるように構成
しているため、この外部電源電圧は素子の実効チャンネ
ルの縮小とともに低くなってきている。例えば、現在の
実効チャンネル長が１．５μｍの素子を用いる集積回路
では、５Ｖ単一電源を外部から供給することによって動
作させている。
上記の如〈従来は、外部電源を直接回路に供給している
ため、素子の実効チャンネル長が小さくなるにつれて外
部電源の動作範囲の制限が厳しくなるという欠点がある
。なぜならば、実効チャンネル長が小さくなるにつれて
素子中の電界が尚くな９、■インパクトイオン化による
ホットエレクトロン、ホットホールの発生、■基板電流
の増大、■パンチスルー現象の発生、■ソース・ドレイ
ン接合のブレークダウン、■ホットエレクトロン、ホッ
トホールがゲート絶縁膜と半導体基板表面の間に形成さ
れたポテンシャルバリアを越えてゲート絶縁膜中に放出
され、これがゲート絶縁膜中にトラップされることによ
！０Ｍ０８）ランジスタのしきい値が経時変化する等の
問題が生じるからである。特に、実効チャンネル長が１
μｍ以下のＭＯＳトランジスタを含むサブミクロン半導
体集積回路では、上記■で説明したＭＯＳ）ランジスタ
のしきい値の経時変化によって動作速度、性能の著しい
劣化や不良動作が引きおこされる。従って、電源電圧を
現在の５ｖ単一電源ではなく、よシミ正値の低い外部電
源を使用する必要が生じてくる。
ため、素子の実効チャンネル長が小さくなるにつれて外
部電源の動作範囲の制限が厳しくなるという欠点がある
。なぜならば、実効チャンネル長が小さくなるにつれて
素子中の電界が尚くな９、■インパクトイオン化による
ホットエレクトロン、ホットホールの発生、■基板電流
の増大、■パンチスルー現象の発生、■ソース・ドレイ
ン接合のブレークダウン、■ホットエレクトロン、ホッ
トホールがゲート絶縁膜と半導体基板表面の間に形成さ
れたポテンシャルバリアを越えてゲート絶縁膜中に放出
され、これがゲート絶縁膜中にトラップされることによ
！０Ｍ０８）ランジスタのしきい値が経時変化する等の
問題が生じるからである。特に、実効チャンネル長が１
μｍ以下のＭＯＳトランジスタを含むサブミクロン半導
体集積回路では、上記■で説明したＭＯＳ）ランジスタ
のしきい値の経時変化によって動作速度、性能の著しい
劣化や不良動作が引きおこされる。従って、電源電圧を
現在の５ｖ単一電源ではなく、よシミ正値の低い外部電
源を使用する必要が生じてくる。
ところが、焦積回路を構成するＴＴＬ回路などは現在は
５ｖ電源によって動作するように設計されているため、
例えば外部電源をサブミクロン半導体集積回路にあわせ
て３ｖ単一電源にすると、これらの間の適合性を保持で
きないという欠点が生じる。
５ｖ電源によって動作するように設計されているため、
例えば外部電源をサブミクロン半導体集積回路にあわせ
て３ｖ単一電源にすると、これらの間の適合性を保持で
きないという欠点が生じる。
また、外部電源を２電源とする（例えばサブミクロン半
導体集積回路用の３Ｖ電源とＴＴＬ回路等に用いる５ｖ
電源との併用にする）ことは、装置の大型化、高コスト
化等を招くので好ましくない０ さらに別の観点から考えると、一般にＭＯＳ型ＬＳＩの
性能（特に動作速度、消費電流等）は電源の電圧に大き
く依存し変化するので、外部電源を直接に回路に与えて
動作させる方式では、ＬＳＩ設計上の困難性やシステム
応用上の使いＫくさなどがある。なぜなら、外部電源電
圧に高い安定度を要求するのは容易ではなく（通常は数
チの変動を伴うことが多い）、この電源電圧の変化に対
してＭＯＳ型ＬＳＩの性能が敏感に反応するからである
。
導体集積回路用の３Ｖ電源とＴＴＬ回路等に用いる５ｖ
電源との併用にする）ことは、装置の大型化、高コスト
化等を招くので好ましくない０ さらに別の観点から考えると、一般にＭＯＳ型ＬＳＩの
性能（特に動作速度、消費電流等）は電源の電圧に大き
く依存し変化するので、外部電源を直接に回路に与えて
動作させる方式では、ＬＳＩ設計上の困難性やシステム
応用上の使いＫくさなどがある。なぜなら、外部電源電
圧に高い安定度を要求するのは容易ではなく（通常は数
チの変動を伴うことが多い）、この電源電圧の変化に対
してＭＯＳ型ＬＳＩの性能が敏感に反応するからである
。
また、一般にＭＯＳ型ＬＳＩは安定度の高い電源の下で
動作させないと、過大電圧のために性能が劣化した９信
頼性が低下することがある。特に、ＭＯＳ型ＬＳＩの場
合、動作に同期した電源電流スパイクが発生することが
多く、このスパイクが電源電圧の変動を引きおこし、デ
バイスを実装したシステムの動作不良をもたらすことが
多い０〔発明の目的〕 本発明は上記の如き従来技術の欠点に鑑みてなされたも
ので、以下の点を目的とする。第１の目的は、広い範囲
で電圧値が変動する外部電源の下で劣化なく高い信頼性
で動作し、一定電圧（外部電源電圧より低い）の内部電
源を供給するチップ上電源変換回路を提供することにあ
る。第２の目的は、動作時の消費電流に過大電流ピーク
成分を有するＭＯ８型来積回路に、電流の変動にかかわ
′シなく電位の安定した内部電源を供給することのでき
るチップ上電源変換回路を提供することにあるＯ 〔発明の概要〕 上記の目的を実現するため本発明は、以下の如く構成さ
れ、ＭＯ８集積回路と同一のチップ上に設けられるチッ
プ上電源変換回路を提供するものである。すなわち、本
発明のチップ上電源変換回路はソースまたはドレインの
いずれか一方の端子に第１の外部電源線（電位Ｖ１）が
接続されかつ他方の端子に接続された内部電源線に降圧
電源（電位■Ａ）を出力する降圧用ＦＥＴと、第１．第
２の外部電源（電位Ｖ、、Ｖ２）にもとづき電位Ｖ。の
昇圧電源（電位Ｖ。は■１．Ｖ２の間にはなく、かつＶ
１１ｖ２ のいずれとも等しくない）を出力する電源昇
圧回路と、電位■えが電位Ｖ２と設定電位ＶＢ（■□と
ｖ２の間であらかじめ設定される）の間にあるときは電
位Ｖ。と降圧用ＦＥＴのゲートに出力し、電位ｖＡが電
位ｖ２と設定電位ＶＢの間にないときは電位ｖ１と■２
の間のレベルの出力を降圧用ＦＥＴのゲートに出力する
降圧電源レベル検知回路とを備えたものである。
動作させないと、過大電圧のために性能が劣化した９信
頼性が低下することがある。特に、ＭＯＳ型ＬＳＩの場
合、動作に同期した電源電流スパイクが発生することが
多く、このスパイクが電源電圧の変動を引きおこし、デ
バイスを実装したシステムの動作不良をもたらすことが
多い０〔発明の目的〕 本発明は上記の如き従来技術の欠点に鑑みてなされたも
ので、以下の点を目的とする。第１の目的は、広い範囲
で電圧値が変動する外部電源の下で劣化なく高い信頼性
で動作し、一定電圧（外部電源電圧より低い）の内部電
源を供給するチップ上電源変換回路を提供することにあ
る。第２の目的は、動作時の消費電流に過大電流ピーク
成分を有するＭＯ８型来積回路に、電流の変動にかかわ
′シなく電位の安定した内部電源を供給することのでき
るチップ上電源変換回路を提供することにあるＯ 〔発明の概要〕 上記の目的を実現するため本発明は、以下の如く構成さ
れ、ＭＯ８集積回路と同一のチップ上に設けられるチッ
プ上電源変換回路を提供するものである。すなわち、本
発明のチップ上電源変換回路はソースまたはドレインの
いずれか一方の端子に第１の外部電源線（電位Ｖ１）が
接続されかつ他方の端子に接続された内部電源線に降圧
電源（電位■Ａ）を出力する降圧用ＦＥＴと、第１．第
２の外部電源（電位Ｖ、、Ｖ２）にもとづき電位Ｖ。の
昇圧電源（電位Ｖ。は■１．Ｖ２の間にはなく、かつＶ
１１ｖ２ のいずれとも等しくない）を出力する電源昇
圧回路と、電位■えが電位Ｖ２と設定電位ＶＢ（■□と
ｖ２の間であらかじめ設定される）の間にあるときは電
位Ｖ。と降圧用ＦＥＴのゲートに出力し、電位ｖＡが電
位ｖ２と設定電位ＶＢの間にないときは電位ｖ１と■２
の間のレベルの出力を降圧用ＦＥＴのゲートに出力する
降圧電源レベル検知回路とを備えたものである。
以下、図面を参照して本発明の詳細な説明する０
第１図は本発明の一実施例の回路図である。降圧用ＦＥ
Ｔ １０のソースまだはドレインの一方の端子には第１
の外部電源線１から電位ｖ１の外部電源が与えられ、電
位■えの出力はソースまたはドレインの他方の端子から
内部電源線２に与えられている。電位■、の外部電源は
電源昇圧回路加にも与えられており、電圧昇圧回路銀は
電位■。の昇圧電源を昇圧電源線３を介して降圧電源レ
ベル検知回路（９）に与える。また、電源昇圧回路加お
よび降圧電源レベル検知回路間には第２の外部電源線４
を介して電位ｖ２の外部電源が与えられている。
Ｔ １０のソースまだはドレインの一方の端子には第１
の外部電源線１から電位ｖ１の外部電源が与えられ、電
位■えの出力はソースまたはドレインの他方の端子から
内部電源線２に与えられている。電位■、の外部電源は
電源昇圧回路加にも与えられており、電圧昇圧回路銀は
電位■。の昇圧電源を昇圧電源線３を介して降圧電源レ
ベル検知回路（９）に与える。また、電源昇圧回路加お
よび降圧電源レベル検知回路間には第２の外部電源線４
を介して電位ｖ２の外部電源が与えられている。
ここで、昇圧電源の電位Ｖ。は外部電源Ｖ１．■２の間
になく、かつＶｌＡ Ｖ。、■２へ■。の関係が成立す
るようにする。
になく、かつＶｌＡ Ｖ。、■２へ■。の関係が成立す
るようにする。
降圧用ＦＥＴ １０の出力Ｃ電位ＶＡ）は内部電源線２
を介して降圧電源レベル検知回路間に帰還され、降圧電
源レベル検知回路刃から出力された設定電位ＶＢの降圧
電源は内部電源線２を介して降圧用ＦＥＴｌ０に与えら
れる。ここで、電位ＶＢは電位Ｖ□とＶ２の間に設定さ
れておシ、降圧電源レベル検知回路間は降圧電源の電位
ｖＡが設定電位ＶＢと外部電源電位ｖ２の間にあること
を検知したときに昇圧電源（電位Ｖ。）をレベル検知信
号出力線５を介して降圧用ＦＥＴｌ０のゲートに与える
。電位ＶＡが電位■、とｖ２の間にないことを検知した
ときは、電位■１とＶ２の間の電位を降圧用ＦＥＴｌ０
のゲートに与える。
を介して降圧電源レベル検知回路間に帰還され、降圧電
源レベル検知回路刃から出力された設定電位ＶＢの降圧
電源は内部電源線２を介して降圧用ＦＥＴｌ０に与えら
れる。ここで、電位ＶＢは電位Ｖ□とＶ２の間に設定さ
れておシ、降圧電源レベル検知回路間は降圧電源の電位
ｖＡが設定電位ＶＢと外部電源電位ｖ２の間にあること
を検知したときに昇圧電源（電位Ｖ。）をレベル検知信
号出力線５を介して降圧用ＦＥＴｌ０のゲートに与える
。電位ＶＡが電位■、とｖ２の間にないことを検知した
ときは、電位■１とＶ２の間の電位を降圧用ＦＥＴｌ０
のゲートに与える。
電位ｖＡの内部電源は電源線キャパシタＣ８およびＭＯ
８型集積回路４０に与えられてお！Ｄ、ＭＯ８型集積回
路には電位■１．■２の外部電源も与えられている。
８型集積回路４０に与えられてお！Ｄ、ＭＯ８型集積回
路には電位■１．■２の外部電源も与えられている。
次に、第１図に示す回路の動作を説明する。
電位ｖＡが電位ＶＢと■２の間のレベルにあるときは、
電位■。が降圧用ＦＥＴｌ０のゲートに与えられるので
強反転チャネルが形成され、いわゆるＭＯＳＦＥＴの３
極管領域のコンダクタンスの著しく高い状態が形成され
る。そのため、電位ｖ１の外部電源が降圧用ＦＥＴｌ０
を介して大電流となって内部電源線２に供給される。こ
うしてＭＯ８型集積回路４０に内部電源（電位ｖＡ）を
供給しな７５（ら電源線キャパシタＣを充電するので、
電位７辺しだいに上昇していく。
電位■。が降圧用ＦＥＴｌ０のゲートに与えられるので
強反転チャネルが形成され、いわゆるＭＯＳＦＥＴの３
極管領域のコンダクタンスの著しく高い状態が形成され
る。そのため、電位ｖ１の外部電源が降圧用ＦＥＴｌ０
を介して大電流となって内部電源線２に供給される。こ
うしてＭＯ８型集積回路４０に内部電源（電位ｖＡ）を
供給しな７５（ら電源線キャパシタＣを充電するので、
電位７辺しだいに上昇していく。
電位■。が設定電位ＶＢに達すると、降圧電源レベル検
知回路３０はこれを検知し、降圧用ＦＥＴ１０のゲート
への出力レベルを電位■。から電位ｖ１と■の間のレベ
ルヘスイツチさせる。こうして、降圧用ＦＥＴ１０のコ
ンダクタンスが低くなり、内部電源線への電流の供給が
少なくなってくる。
知回路３０はこれを検知し、降圧用ＦＥＴ１０のゲート
への出力レベルを電位■。から電位ｖ１と■の間のレベ
ルヘスイツチさせる。こうして、降圧用ＦＥＴ１０のコ
ンダクタンスが低くなり、内部電源線への電流の供給が
少なくなってくる。
さらに、電位ｖＡが設定電位ＶＢを越えると降圧用ＦＥ
Ｔｌ０は非導通化し、電位鳳はＭＯ８型集積回路４０を
流れる電流によりすみやかに設定電位値ＶＢに戻る。
Ｔｌ０は非導通化し、電位鳳はＭＯ８型集積回路４０を
流れる電流によりすみやかに設定電位値ＶＢに戻る。
こうして、降圧用ＦＦＪＴ １０から降圧電源レベル検
知回路（９）へ、さらに降圧電源レベル検知回路間から
降圧用ＦＥＴｌ０に戻るフィードバックループによシ、
内部電源線の電位Ｖ は設定電位ＶＢとの間で常に Ｖ ＝Ｖ 山・・印・・・・ （１）Ｂ の関係が満されることになる。そして、降圧用ＦＥＴ］
、０へのフィードバック信号として電位Ｖ。の昇圧電源
が降圧用ＦＥＴｌ０のゲートに加わるので、降圧用ＦＥ
Ｔ１０の電流駆動力が著しく向上することになる。
知回路（９）へ、さらに降圧電源レベル検知回路間から
降圧用ＦＥＴｌ０に戻るフィードバックループによシ、
内部電源線の電位Ｖ は設定電位ＶＢとの間で常に Ｖ ＝Ｖ 山・・印・・・・ （１）Ｂ の関係が満されることになる。そして、降圧用ＦＥＴ］
、０へのフィードバック信号として電位Ｖ。の昇圧電源
が降圧用ＦＥＴｌ０のゲートに加わるので、降圧用ＦＥ
Ｔ１０の電流駆動力が著しく向上することになる。
第２図は第１図に示す電源昇圧回路加のより詳細な回路
図で、第１図と同一要素は同一符号で示しである。イン
バータＧｌ ｒ ０２ ＊ Ｇ３によ多構成されるリン
グオシレータ型の発振回路２００ （第１゜第２の外部
電源線から電力を供給されている）の出力は、インバー
タＧ４１ Ｇ５によ多構成される発振出力バッファに与
えられる。インバータＧ４の発振出力■は、出力信号線
７および昇圧用コンデンサＣ２を介してＮＭＯ８ＦＥＴ
２３のゲートおよび節点１２に与えられる。インバータ
Ｇ５の発振出力φは、出力信号線８および昇圧用コンデ
ンサＣ０を介してＮＭＯ８ＦＥＴ２２のゲートおよび節
点１１に与えられる。ここで、節点１１はＮＭＯ８ＦＥ
Ｔ２１のソースおよびＮＭＯ８ＦＥＴ２２のドレインに
接続され、節点１２はＮＭＯ８ＦＥＴ２２のソースおよ
びＮＭＯ８ＦＥＴムのドレインに接続されている。
図で、第１図と同一要素は同一符号で示しである。イン
バータＧｌ ｒ ０２ ＊ Ｇ３によ多構成されるリン
グオシレータ型の発振回路２００ （第１゜第２の外部
電源線から電力を供給されている）の出力は、インバー
タＧ４１ Ｇ５によ多構成される発振出力バッファに与
えられる。インバータＧ４の発振出力■は、出力信号線
７および昇圧用コンデンサＣ２を介してＮＭＯ８ＦＥＴ
２３のゲートおよび節点１２に与えられる。インバータ
Ｇ５の発振出力φは、出力信号線８および昇圧用コンデ
ンサＣ０を介してＮＭＯ８ＦＥＴ２２のゲートおよび節
点１１に与えられる。ここで、節点１１はＮＭＯ８ＦＥ
Ｔ２１のソースおよびＮＭＯ８ＦＥＴ２２のドレインに
接続され、節点１２はＮＭＯ８ＦＥＴ２２のソースおよ
びＮＭＯ８ＦＥＴムのドレインに接続されている。
第１の外部電源線１からＮＭＯＳ ＦＥＴ ２１のゲー
トおよびドレインに与えられた電位Ｖ１の外部電源はＮ
ＭＯ８ＦＥＴ２］ 、２２．２３を経て昇圧され、昇圧
電源線３に与えられる。また、平滑用キャパシタＣ２の
一端には昇圧電源線３が接続され、他端には電源線６（
例えば、第１の外部電源線に接続されている）が接続さ
れる。
トおよびドレインに与えられた電位Ｖ１の外部電源はＮ
ＭＯ８ＦＥＴ２］ 、２２．２３を経て昇圧され、昇圧
電源線３に与えられる。また、平滑用キャパシタＣ２の
一端には昇圧電源線３が接続され、他端には電源線６（
例えば、第１の外部電源線に接続されている）が接続さ
れる。
次に、第２図に示す回路の動作を第３図を参照して説明
する。第２図はインバータＧ４．Ｇ５の発振出力（蔓、
φ）を示すグラフで、例えば１０ ＭＨｚで発振してい
る。すると、信号線７，８にはそれぞれ電位振幅ＩＶ１
−Ｖ２１の発振用カフ、φが与えられる。この発振出力
φ、φは昇圧用キャパシタＣ２，Ｃ１の一端をそれぞれ
駆動するので、ＮＭＯ８ＦＥＴ２１，２２．２３のしき
い値をｖｔｈとすると、昇圧電源線３に発生する電位Ｖ
。はＶＣ＝ ３ （ｖ□−ｖｔｈ ） ・−＝−・・
（２）となる。但し電位Ｖ２−ＯＶ（接地）とする。
する。第２図はインバータＧ４．Ｇ５の発振出力（蔓、
φ）を示すグラフで、例えば１０ ＭＨｚで発振してい
る。すると、信号線７，８にはそれぞれ電位振幅ＩＶ１
−Ｖ２１の発振用カフ、φが与えられる。この発振出力
φ、φは昇圧用キャパシタＣ２，Ｃ１の一端をそれぞれ
駆動するので、ＮＭＯ８ＦＥＴ２１，２２．２３のしき
い値をｖｔｈとすると、昇圧電源線３に発生する電位Ｖ
。はＶＣ＝ ３ （ｖ□−ｖｔｈ ） ・−＝−・・
（２）となる。但し電位Ｖ２−ＯＶ（接地）とする。
いま、しきい値Ｖｔｈの値をバックゲートバイアス効果
による増加分ΔＶも含めて ｖｔｈ＝ｖｔｈｏ＋Δｖ〜２Ｖ・・・・・・・・・（３
）とすると、式（２） 、 （３１より電位Ｖ１＝ ５
ＶのときにＶｏ＝ ３＜５−２）＝９Ｖ ・・・・・
・・・・（４）となる。すなわち、第２図の回路におい
て、第１の外部電源線１の電位Ｖ□を５■とし、第２の
外部電源線４の電位■２を０■（接地電位）とすると、
昇圧電源線３にはＶ。−９ｖの電位が得られることにな
る。
による増加分ΔＶも含めて ｖｔｈ＝ｖｔｈｏ＋Δｖ〜２Ｖ・・・・・・・・・（３
）とすると、式（２） 、 （３１より電位Ｖ１＝ ５
ＶのときにＶｏ＝ ３＜５−２）＝９Ｖ ・・・・・
・・・・（４）となる。すなわち、第２図の回路におい
て、第１の外部電源線１の電位Ｖ□を５■とし、第２の
外部電源線４の電位■２を０■（接地電位）とすると、
昇圧電源線３にはＶ。−９ｖの電位が得られることにな
る。
巣４図は第１図に示す降圧電源レベル検知回路間のよシ
詳細な回路図で、第１図と同一要素は同一符号で示しで
ある。昇圧電源線３を介して降圧電源レベル検知回路間
に寿えられた電位Ｖ の列圧電源はＮＭＯ８ＦＥＴ３１
のドレインに与えられる。
詳細な回路図で、第１図と同一要素は同一符号で示しで
ある。昇圧電源線３を介して降圧電源レベル検知回路間
に寿えられた電位Ｖ の列圧電源はＮＭＯ８ＦＥＴ３１
のドレインに与えられる。
ＮＭＯ８ＦＥＴ３１はコンダクタンスの小さな負荷用デ
プレッションモードＦＥＴで、そのゲートとソースはＮ
ＭＯ８ＦＥＴ３２のドレインおよび降圧用ＦＥＴｌ０の
ゲートに共通接続されている。また、ＮＭＯ８ＦＥＴ３
２のゲートには内部電源線２〃・ら電位ｖＡが与えられ
、ＮＭＯ８ＦＥＴ３２のソースにはＰＮ接合ダイオード
Ｄ工、 Ｄ２． Ｄ３． Ｄ４を介して電位ｖ２が与え
られる。
プレッションモードＦＥＴで、そのゲートとソースはＮ
ＭＯ８ＦＥＴ３２のドレインおよび降圧用ＦＥＴｌ０の
ゲートに共通接続されている。また、ＮＭＯ８ＦＥＴ３
２のゲートには内部電源線２〃・ら電位ｖＡが与えられ
、ＮＭＯ８ＦＥＴ３２のソースにはＰＮ接合ダイオード
Ｄ工、 Ｄ２． Ｄ３． Ｄ４を介して電位ｖ２が与え
られる。
次に、第４図に示す回路の動作を第５図および第６図を
参照して説明する。なお、外部電源Ｖ！＝５Ｖ、Ｖ２＝
ＯＶ（Ｊｉ地）、ダイオードＤ１〜Ｄ４のフォワード電
位をそれぞれＶＦＴｈＱ、５Ｖとし、ＮＭＯＳ １ｉ’
Ｅ’Ｉ’ ３２ （７）しきい値をｉ、ｏｖ、内部電源
線２の設定電位をＶＢ＝３．ＯＶとする。
参照して説明する。なお、外部電源Ｖ！＝５Ｖ、Ｖ２＝
ＯＶ（Ｊｉ地）、ダイオードＤ１〜Ｄ４のフォワード電
位をそれぞれＶＦＴｈＱ、５Ｖとし、ＮＭＯＳ １ｉ’
Ｅ’Ｉ’ ３２ （７）しきい値をｉ、ｏｖ、内部電源
線２の設定電位をＶＢ＝３．ＯＶとする。
第５図は内部電源線２の降圧電位ｖＡの変化に対するレ
ベル検知信号出方線５の電位Ｖ５の変化を示すグラフで
、実線は昇圧電源線３にｔ位Ｖ。
ベル検知信号出方線５の電位Ｖ５の変化を示すグラフで
、実線は昇圧電源線３にｔ位Ｖ。
（昇圧されている）が与えられたときを示し、破線は昇
圧電源線３に外部電源（電位Ｖ、＝ ５Ｖ）がそのまま
与えられたときを示している。
圧電源線３に外部電源（電位Ｖ、＝ ５Ｖ）がそのまま
与えられたときを示している。
降圧電位■。が３Ｖ以下（設定電位ＶＢ以下）のときは
、ＮＭＯ８Ｊｔ’ＥＴ ３２は非導通なので、レベル検
知信号出力線５の電位Ｖ５は電位■３と同じになシ昇圧
電源線３に電位ＶＣ（昇圧電源）が与えられているとき
にはＶ５＝９■（Ｖｏ）、電位Ｖ１＝５■（外部電源）
が与えられているときには Ｖ５−５ｖ（Ｖｌ）となる
。
、ＮＭＯ８Ｊｔ’ＥＴ ３２は非導通なので、レベル検
知信号出力線５の電位Ｖ５は電位■３と同じになシ昇圧
電源線３に電位ＶＣ（昇圧電源）が与えられているとき
にはＶ５＝９■（Ｖｏ）、電位Ｖ１＝５■（外部電源）
が与えられているときには Ｖ５−５ｖ（Ｖｌ）となる
。
降圧電位Ｖ が３ｖ以上（設定電位■８以上）になると
、ＮＭＯ８ＦＥＴ３２は導通し、電位■５は低下する。
、ＮＭＯ８ＦＥＴ３２は導通し、電位■５は低下する。
そして、ダイオードＤ１〜Ｄ４のフォワード電位（岑）
の和２．０■に限りなく近づく。
の和２．０■に限りなく近づく。
第６図は第５図に示す電位の変化に対応した電流の変化
を示すグラフである。図に示す如く、電位Ｖ３＝９Ｖ（
Ｖｏ）としたときには、電位■６二３■付近で大電流を
供給することができる。これに対し、電位ｖ３−５■（
ｖ２）としたときには大電流を供給することができない
。上記の如く第１図乃至第６図に示す実施例では電位Ｖ
□、 Ｖ２． ＶＢ、 Ｖ。
を示すグラフである。図に示す如く、電位Ｖ３＝９Ｖ（
Ｖｏ）としたときには、電位■６二３■付近で大電流を
供給することができる。これに対し、電位ｖ３−５■（
ｖ２）としたときには大電流を供給することができない
。上記の如く第１図乃至第６図に示す実施例では電位Ｖ
□、 Ｖ２． ＶＢ、 Ｖ。
の間にＶ２＜ Ｖ、 ＜ Ｖ□〈ｖｏの関係が成立して
いるが、降圧用ＦＥＴをＰチャンネル形で構成したとき
は■。＜Ｖ２〈ＶＢ〈■１が成立することになる０ 第７図は本発明の他の実施例の回路図で、第１図、第２
図および第４図と同一要素は同一符号で示しである０第
４図に示す降圧レベル検知回路側の負荷用ＮＭＯ８，Ｆ
ＥＴ３１はデプレッションモードのＮＭＯ８ＩＴに限ら
ず、第７図（ａ）に示すようにＰＭＯ８ＦＥＴ３１ａと
してもよい。゛なお、このときはゲートに第２の外部電
源（■２）を与えるようにする。また、第７図（ｂ）に
示すようにエンノ・ンスメント型のＮＭＯ８ＦＥＴ３１
ｂとしてもよく、また抵抗素子としてもよい。第７図（
ｂ）の如くするときは、レベル検知出力信号線５への出
力電位はＶ３からしきい値分だけドロップする。
いるが、降圧用ＦＥＴをＰチャンネル形で構成したとき
は■。＜Ｖ２〈ＶＢ〈■１が成立することになる０ 第７図は本発明の他の実施例の回路図で、第１図、第２
図および第４図と同一要素は同一符号で示しである０第
４図に示す降圧レベル検知回路側の負荷用ＮＭＯ８，Ｆ
ＥＴ３１はデプレッションモードのＮＭＯ８ＩＴに限ら
ず、第７図（ａ）に示すようにＰＭＯ８ＦＥＴ３１ａと
してもよい。゛なお、このときはゲートに第２の外部電
源（■２）を与えるようにする。また、第７図（ｂ）に
示すようにエンノ・ンスメント型のＮＭＯ８ＦＥＴ３１
ｂとしてもよく、また抵抗素子としてもよい。第７図（
ｂ）の如くするときは、レベル検知出力信号線５への出
力電位はＶ３からしきい値分だけドロップする。
第８図は本発明の他の実施例の一部の回路図でζ第１図
、第２図および第４図と同一要素は同一符号で示しであ
る。図に示す如く、降圧電源レベル検知回路（９）から
レベル検知出力信号線５への信号出力は、信号整形回路
３１０を介して行なうようにしてもよい。ここで、信号
整形回路３１０は、ＮＭＯ８ＦＥＴ３３およびディプレ
ッションモードの負荷用ＭＯ８ＦＥＴ３４で構成される
インバータと、ＮＭＯ５ＦＥＴ３５およびディプレッシ
ョンモードの負荷用ＭＯ８ＦＥＴ３６で構成されるイン
バータの２段縦続接続から成っている。
、第２図および第４図と同一要素は同一符号で示しであ
る。図に示す如く、降圧電源レベル検知回路（９）から
レベル検知出力信号線５への信号出力は、信号整形回路
３１０を介して行なうようにしてもよい。ここで、信号
整形回路３１０は、ＮＭＯ８ＦＥＴ３３およびディプレ
ッションモードの負荷用ＭＯ８ＦＥＴ３４で構成される
インバータと、ＮＭＯ５ＦＥＴ３５およびディプレッシ
ョンモードの負荷用ＭＯ８ＦＥＴ３６で構成されるイン
バータの２段縦続接続から成っている。
第９図は本発明の実施例の一部の回路図で、第１図、第
２図、第４図および第８図と同一要素は同一符号で示し
である。図に示す如く、第８図に示す回路において、Ｎ
ＭＯ８ＦＥＴ３１をＰＭＯ８ＦＥＴ３１ａに置き換え、
波形整形回路３１０をＣＭＯＳインバータの２段縦続接
続されたものに置き換えることができる。
２図、第４図および第８図と同一要素は同一符号で示し
である。図に示す如く、第８図に示す回路において、Ｎ
ＭＯ８ＦＥＴ３１をＰＭＯ８ＦＥＴ３１ａに置き換え、
波形整形回路３１０をＣＭＯＳインバータの２段縦続接
続されたものに置き換えることができる。
また、第１０図に示す如く、降圧用ＦＥＴ１０デイプレ
ツシヨンモードのＭＯ８ＦＥＴ１０’に置き換えること
ができ、しきい値がＯ■のＭＯＳＦＥＴであってもよい
。
ツシヨンモードのＭＯ８ＦＥＴ１０’に置き換えること
ができ、しきい値がＯ■のＭＯＳＦＥＴであってもよい
。
第１１図は本発明の他の実施例の回路図で、第１図、第
２図および第４図と同一要素は同一符号で示しである。
２図および第４図と同一要素は同一符号で示しである。
電位Ｖ１ ＋ Ｖ２の間にＶｔ ＞ ｖ２ ＯｆＱ 係
が成り立つときは、降圧用ＦＥＴ １０”はＰチャンネ
ル型とし、電源昇圧回路側のチャージポンプ用ＭＯ８Ｆ
ＥＴ １２１ 、１２２ 、１２３はそれぞれＰチャン
ネルになる。そして、ＰＭＯ８ＦＥＴ１２１への入力は
第２の外部電源線４（電位Ｖ２）から与えられる。
が成り立つときは、降圧用ＦＥＴ １０”はＰチャンネ
ル型とし、電源昇圧回路側のチャージポンプ用ＭＯ８Ｆ
ＥＴ １２１ 、１２２ 、１２３はそれぞれＰチャン
ネルになる。そして、ＰＭＯ８ＦＥＴ１２１への入力は
第２の外部電源線４（電位Ｖ２）から与えられる。
電源昇圧回路側の出力は昇圧電源線３を介してＮＭＯ８
ＦＥＴ １３１と、ＮＭＯ８ＦＥＴ１３４およびＰＭＯ
８ＦＥＴ １３３の直列接続で構成されるＣＭＯＳイン
ノく−タとに与えられる。ＰＭＯ８ＦＥＴ１３２のソー
スにはＰＮ接合ダイオードＤ５．Ｄ６を介して第１の外
部電源（電位■１）が与えられ、ＰＭＯ８ＦＥＴ１３２
のドレインの電位はＣＭＯＳインノ（−夕を介して降圧
用ＦＥＴ １０″に与えられる。
ＦＥＴ １３１と、ＮＭＯ８ＦＥＴ１３４およびＰＭＯ
８ＦＥＴ １３３の直列接続で構成されるＣＭＯＳイン
ノく−タとに与えられる。ＰＭＯ８ＦＥＴ１３２のソー
スにはＰＮ接合ダイオードＤ５．Ｄ６を介して第１の外
部電源（電位■１）が与えられ、ＰＭＯ８ＦＥＴ１３２
のドレインの電位はＣＭＯＳインノ（−夕を介して降圧
用ＦＥＴ １０″に与えられる。
次に、第１１図に示す回路の動作を説明する。なお、昇
圧、電位Ｖ。を例えば−４ｖとし、ダイオードＤ５．Ｄ
６のフォワード電圧（ｖＦ）をそれぞれ０．５■とする
。
圧、電位Ｖ。を例えば−４ｖとし、ダイオードＤ５．Ｄ
６のフォワード電圧（ｖＦ）をそれぞれ０．５■とする
。
内部電源線２の電位ｖＡが設定電位■８より低くなると
、ＰＭＯ８ＦＥＴ１３２が導通し、ドレイン側の電位は
電位Ｖ□（５ｖ）からダイオードＤ、Ｄ ６ のフォワード電圧の和分（ＩＶ）だけ低いＶｌ−ＩＶ＝
４Ｖ となる。従って、ＰＭｏｓＦＥＴ１３３とＮＭＯ８ＦＥ
Ｔ１３４で構成されるＣＭＯＳインバータの出方電位は
一４Ｖとなシ、昇圧電位Ｖ。と等しくなる。その結果、
降圧用ＦＥＴｌ０“が強く反転し、Ｍｏｓ型集撰集積回
路４０源電流を供給して、さらに内部電源線２に付随す
るキャパシタＣ８を充電する。
、ＰＭＯ８ＦＥＴ１３２が導通し、ドレイン側の電位は
電位Ｖ□（５ｖ）からダイオードＤ、Ｄ ６ のフォワード電圧の和分（ＩＶ）だけ低いＶｌ−ＩＶ＝
４Ｖ となる。従って、ＰＭｏｓＦＥＴ１３３とＮＭＯ８ＦＥ
Ｔ１３４で構成されるＣＭＯＳインバータの出方電位は
一４Ｖとなシ、昇圧電位Ｖ。と等しくなる。その結果、
降圧用ＦＥＴｌ０“が強く反転し、Ｍｏｓ型集撰集積回
路４０源電流を供給して、さらに内部電源線２に付随す
るキャパシタＣ８を充電する。
内部電源線２の電位Ｖが設定電位ＶＢよシ高くなると、
ＰＭＯ８ＦＥＴ１３２が非導通になシ、ドレイン側の電
位＊負ｕ用ＮＭｏ５ＦＥＴｘ３１Ｋ よ、！１）ｖｒ位
Ｖ。となる。従って、レベル検知出力信号線５の電位は
Ｖ□＝５Ｖとなシ降圧用ＦＥＴｌ０”は非導通になる。
ＰＭＯ８ＦＥＴ１３２が非導通になシ、ドレイン側の電
位＊負ｕ用ＮＭｏ５ＦＥＴｘ３１Ｋ よ、！１）ｖｒ位
Ｖ。となる。従って、レベル検知出力信号線５の電位は
Ｖ□＝５Ｖとなシ降圧用ＦＥＴｌ０”は非導通になる。
このように、第１１図に示す回路においても、第１図に
示す回路と同様に大電流を供給することのできる定電圧
のチップ上電源変換回路が得られる。
示す回路と同様に大電流を供給することのできる定電圧
のチップ上電源変換回路が得られる。
なお、第１１図に示す回路では電位ｖ１．■２．ＶＢ、
ｖｃの間にＶ。＜Ｖ□＜ＶＢ＜ｖ２の関係が成立してい
るが、降圧用ＦＥＴをＮチャンネル型とするとＶｌ〈Ｖ
Ｂ＜■２〈ｖｏの関係が成立する。
ｖｃの間にＶ。＜Ｖ□＜ＶＢ＜ｖ２の関係が成立してい
るが、降圧用ＦＥＴをＮチャンネル型とするとＶｌ〈Ｖ
Ｂ＜■２〈ｖｏの関係が成立する。
第１２図は本発明の他の実施例の一部の回路図で、第１
図および第９図と同一要素は同一符号で示す。
図および第９図と同一要素は同一符号で示す。
図に示す降圧電源レベル検知回路Ｉは第９図に示すダイ
オードＤ１〜Ｄ４ 、 ＦＥＴ３１ ａ 、 ３２から
なる回路を差動増幅器３３０に置き換えだもので、差動
増幅器３３０の一方の入力（ＮＭＯ８ＦＥＴ３１２のゲ
ート）には設定電位■３が与えられ、他方の入力（ＮＭ
Ｏ８ＦＥＴ３１３のゲート）には内部電源線２の電位■
いが与えられる。上記の如く構成した場合にも第９図に
示す回路と同様に機能させることができる。
オードＤ１〜Ｄ４ 、 ＦＥＴ３１ ａ 、 ３２から
なる回路を差動増幅器３３０に置き換えだもので、差動
増幅器３３０の一方の入力（ＮＭＯ８ＦＥＴ３１２のゲ
ート）には設定電位■３が与えられ、他方の入力（ＮＭ
Ｏ８ＦＥＴ３１３のゲート）には内部電源線２の電位■
いが与えられる。上記の如く構成した場合にも第９図に
示す回路と同様に機能させることができる。
なお、上記の実施例の説明においては、電位■１゜Ｖ２
の関係を全てＶ□〉Ｖ２としたが、Ｖｌ〈Ｖ２とした場
合であっても構成のＭＯＳＦＥＴのチャンネル形を反転
させ、かつＰＮ接合ダイオードの向きを逆転させるのみ
でよい。
の関係を全てＶ□〉Ｖ２としたが、Ｖｌ〈Ｖ２とした場
合であっても構成のＭＯＳＦＥＴのチャンネル形を反転
させ、かつＰＮ接合ダイオードの向きを逆転させるのみ
でよい。
また、降圧用ＦＥＴは複数のＦＥＴのソース、ドレイン
、ゲートのそれぞれを並列に共通接続したものにしても
よい。この場合には、よシ大きな電流を供給することが
可能になる。
、ゲートのそれぞれを並列に共通接続したものにしても
よい。この場合には、よシ大きな電流を供給することが
可能になる。
上記の如く本発明のチップ上電源変換回路は、ソースま
たはドレインのいずれか一方の端子に第１の外部電源線
（電位Ｖ１）が接続されかつ他方の端子に接続された内
部電源線に降圧電源（電位■Ａ）を出力する降圧用ＦＥ
Ｔと、第１．第２の外部電源（電位Ｖ１． Ｖ２）にも
とづき電位ｖｃの昇圧電源（電位Ｖ。はＶｌ、Ｖ２の間
にはなく、がっ、■１゜Ｖ２のいずれとも等しくない）
を出力する電源昇圧回路と、電位■えが電位ｖ２と設定
電位ＶＢ（Ｖｌと■２の間であらかじめ設定される）の
間にあるときは電位■。を降圧用ＦＥＴのゲートに出力
し、電位ｖＡが電位■２と設定電位ＶＢの間にないとき
は電位ｖ１とＶ２の間のレベルの出力を降圧用ＦＥＴの
ゲートに出力する降圧電源レベル検知回路とを備えたの
で、降圧電源電位■□が設定電位ＶＢに達しなければ降
圧用ＦＥＴを強反転の状態にしてコンダクタンスをよげ
、設定電位ＶＢに達したときはコンダクタンスを下げる
か非導通とする様なフィードバックを形成することによ
り、大電流駆動能力を有しかつ定圧源に近い特性を実現
できる。そして、この回路は、定電圧源の下において高
い信頼性で動作するＭＯ８型集積回路と同一のチップ上
に集積することができる。
たはドレインのいずれか一方の端子に第１の外部電源線
（電位Ｖ１）が接続されかつ他方の端子に接続された内
部電源線に降圧電源（電位■Ａ）を出力する降圧用ＦＥ
Ｔと、第１．第２の外部電源（電位Ｖ１． Ｖ２）にも
とづき電位ｖｃの昇圧電源（電位Ｖ。はＶｌ、Ｖ２の間
にはなく、がっ、■１゜Ｖ２のいずれとも等しくない）
を出力する電源昇圧回路と、電位■えが電位ｖ２と設定
電位ＶＢ（Ｖｌと■２の間であらかじめ設定される）の
間にあるときは電位■。を降圧用ＦＥＴのゲートに出力
し、電位ｖＡが電位■２と設定電位ＶＢの間にないとき
は電位ｖ１とＶ２の間のレベルの出力を降圧用ＦＥＴの
ゲートに出力する降圧電源レベル検知回路とを備えたの
で、降圧電源電位■□が設定電位ＶＢに達しなければ降
圧用ＦＥＴを強反転の状態にしてコンダクタンスをよげ
、設定電位ＶＢに達したときはコンダクタンスを下げる
か非導通とする様なフィードバックを形成することによ
り、大電流駆動能力を有しかつ定圧源に近い特性を実現
できる。そして、この回路は、定電圧源の下において高
い信頼性で動作するＭＯ８型集積回路と同一のチップ上
に集積することができる。
また本発明によれば、昇圧電源を降圧用ＦＥＴに加えて
なおフィードバックループを有するので、広い範囲で電
位が変動する外部電源に対して、一定電位の大電流供給
可能なチップ上電源変換回路が実現できるという特有の
効果がある。
なおフィードバックループを有するので、広い範囲で電
位が変動する外部電源に対して、一定電位の大電流供給
可能なチップ上電源変換回路が実現できるという特有の
効果がある。
さらに゛、本発明によれば定猶、圧源に近い大電流駆動
能力を有する内部電源が実現できるので、過大電流ピー
ク成分を動作時の消費電流に有するＭＯ８型集積回路に
も適用できる。
能力を有する内部電源が実現できるので、過大電流ピー
ク成分を動作時の消費電流に有するＭＯ８型集積回路に
も適用できる。
第１図は本発明の一実施例の回路図、第２図は第１図の
電源昇圧回路の詳細な回路図、第３図は第２図の回路の
動作を説明するグラフ、第４図は第１図の降圧電源レベ
ル検知回路の詳細な回路図、第５図および第６図は第４
図に示す回路の動作を説明するグラフ、第７図乃至第１
２図は本発明の他の実施例の回路図である。 １．４・・・外部電源線、２・・・内部電源線、３・・
・昇圧電源線、５・・・レベル検知（ｉ号出力線、１０
，１σ。 １０′ｆ・・降圧用ＦＥＴ、 ２１，２２，２３，３１
．３１ｂ 、３２，３３゜讃、 ３５ 、３６ 、１３
１ 、１３４ 、３１１ 、３１２ 、３１３・・・Ｎ
ＭＯ８ＦＥＴ 、 ３１ ａ 、 ３７ 、３８ 、１
２１ 、１２２ 、１２３゜１３２ 、１３３ 、３１
４ 、３１５・・・ｐＭｏｓＦＥＴ、２０（１・・・発
振回路、３１０・・・波形整形回路、３３０・・・差動
増幅器。 出願人代理人 猪 股 清 栴１図 畜２Ｍ ”ｌ ■ ［：ｊ；：；１１１：：ｉ；１１１１，１５．］１１：
ＩＩｉ 図楕４図 第５図 第６図 −ｖＡ閏 穎Ｖ） 帯７図 （０） （ｂ） 第８図 楕９図 嗜） １０ ［≧１ 第１１図 ２゜ 二 ； ； ＝
電源昇圧回路の詳細な回路図、第３図は第２図の回路の
動作を説明するグラフ、第４図は第１図の降圧電源レベ
ル検知回路の詳細な回路図、第５図および第６図は第４
図に示す回路の動作を説明するグラフ、第７図乃至第１
２図は本発明の他の実施例の回路図である。 １．４・・・外部電源線、２・・・内部電源線、３・・
・昇圧電源線、５・・・レベル検知（ｉ号出力線、１０
，１σ。 １０′ｆ・・降圧用ＦＥＴ、 ２１，２２，２３，３１
．３１ｂ 、３２，３３゜讃、 ３５ 、３６ 、１３
１ 、１３４ 、３１１ 、３１２ 、３１３・・・Ｎ
ＭＯ８ＦＥＴ 、 ３１ ａ 、 ３７ 、３８ 、１
２１ 、１２２ 、１２３゜１３２ 、１３３ 、３１
４ 、３１５・・・ｐＭｏｓＦＥＴ、２０（１・・・発
振回路、３１０・・・波形整形回路、３３０・・・差動
増幅器。 出願人代理人 猪 股 清 栴１図 畜２Ｍ ”ｌ ■ ［：ｊ；：；１１１：：ｉ；１１１１，１５．］１１：
ＩＩｉ 図楕４図 第５図 第６図 −ｖＡ閏 穎Ｖ） 帯７図 （０） （ｂ） 第８図 楕９図 嗜） １０ ［≧１ 第１１図 ２゜ 二 ； ； ＝
Claims (1)
- 【特許請求の範囲】 １、集積回路と同一のチップ上に、ソースまたはドレイ
ンのいずれか一方の端子から電位■１の第１の外部電源
線を入力し他方の端子から電位■□の降圧電源を出力す
る降圧用ＦＥＴと、前記第１の外部電源線および電位■
２の第２の外部電源線を入力し電位■１．■２のいずれ
とも等しくなくかつ電位Ｖ１とＶ２の間にない電位Ｖ。 の昇圧電源を出力する電源昇圧回路と、電位ｖＡが電位
■１とｖ２の間で設定された設定電位ＶＢと電位Ｖ２
との間にあるときは前記昇圧電源電位を前記降圧用Ｆ
ＥＴのゲートに与え、電位ｖＡが設定電位■８と電位Ｖ
２の間にないときは電位■、と■２の間の電位の出力を
前記降圧用ＦＢ’ｌ’のゲートに与える降圧電源レベル
検知回路とを備えるチップ上電源変換回路。 ２、前記降圧用ＦＥＴはＮＭＯ８ＦＥＴであり、前記電
位Ｖｌ 、 Ｖ２ ＋ ＶＢ ｔ Ｖ（２）間にはｖ２
〈ｖＢ〈ｖｌ〈ｖｃなる関係が成立する特許請求の範囲
第１項記載のチップ上電源変換回路。 ３、前記降圧用ＦＥＴはＰＭＯ８ＦＥＴであシ、前記電
位ｖ、 、 Ｖ２． ＶＢ、 ＶｏｔＤ間には■。＜ｖ
２〈ｖＢ＜ｖ□なる関係が成立する特許請求の範囲第１
項記載のチップ上電源変換回路。 ４、前記降圧用Ｆ Ｅ、ＴはＰＭＯ８ＦＥＴであり、前
記電位ｖ□、 Ｖ２． ＶＢ、 ＶｏｔＤ間にはｖ。＜
Ｖｌ＜■８〈ｖ２なる関係が成立する特許請求の範囲第
１項記載のチップ上電源変換回路。 ５、前記降圧用ＦＥＴはＮＭＯ８ＦＥＴであり、前記電
位ｖ１１Ｖ２． ｖ、 、 ｖｏの間には■□〈■８〈
■２〈ｖｏなる関係が成立する特許請求の範囲第１項記
載のチップ上電源変換回路。 ６、前記降圧用ＦＥＴは互いに並列接続された複数のＦ
ＥＴである特許請求の範囲第１項乃至第５項記載のチッ
プ上電源変換回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58086030A JPS59211328A (ja) | 1983-05-17 | 1983-05-17 | チツプ上電源変換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58086030A JPS59211328A (ja) | 1983-05-17 | 1983-05-17 | チツプ上電源変換回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59211328A true JPS59211328A (ja) | 1984-11-30 |
Family
ID=13875256
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58086030A Pending JPS59211328A (ja) | 1983-05-17 | 1983-05-17 | チツプ上電源変換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59211328A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0282566A (ja) * | 1988-08-15 | 1990-03-23 | Internatl Business Mach Corp <Ibm> | Ｃｍｏｓスタテイツク回路用のバイアス電圧発生装置 |
-
1983
- 1983-05-17 JP JP58086030A patent/JPS59211328A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0282566A (ja) * | 1988-08-15 | 1990-03-23 | Internatl Business Mach Corp <Ibm> | Ｃｍｏｓスタテイツク回路用のバイアス電圧発生装置 |
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