JP4925621B2 - 電源電位制御回路、半導体集積回路装置、フラッシュメモリ、及び電源電位の調整方法 - Google Patents

Description

本発明は、半導体集積回路装置に関する。特に、本発明は、半導体集積回路装置の電源電位を制御するための回路、及びその電源電位の調整方法に関する。

半導体集積回路装置では、チャージポンプ等を用いることにより、装置内部で特定の電位を生成する必要がしばしばある。例えば、フラッシュメモリでは、書き換えに用いられる特定の電位が内部で生成される。その電位（以下、電源電位または内部電位と参照される）を生成するための基準電位は、製造される半導体チップ毎にばらつく可能性がある。従って、半導体チップ毎に、内部電位を微調整する必要がある。その内部電位の調整は「トリミング」と呼ばれている。

図１は、従来の半導体集積回路装置の構成を示している。チャージポンプ１０１は、第１ノードＮ１に内部電位Ｖ１を供給する。第１ノードＮ１には分圧抵抗１０４が接続されており、第２ノードＮ２の電位Ｖ２は、内部電位Ｖ１と分圧抵抗１０４の分圧比によって決定される値になる。比較器１０５は、第２ノードＮ２の電位Ｖ２と所定の基準電位ＶＲＥＦとの比較を行う。比較結果はチャージポンプ１０１にフィードバックされる。これにより、チャージポンプ１０１は、電位Ｖ２と基準電位ＶＲＥＦが等しくなるような内部電位Ｖ１を出力する。

ここで、例えば、基準電位ＶＲＥＦが半導体チップ毎にばらつく可能性がある。よって、分圧抵抗１０４の分圧比を半導体チップ毎に調整し、製造される全ての半導体チップで内部電位Ｖ１を揃える必要がある。その分圧比の調整を行うために、トリミングデコーダ１０３が設けられている。トリミングデコーダ１０３は、「トリミングコード」と呼ばれるコードをデコードし、分圧抵抗１０４の分圧比をそのトリミングコードに応じた値に設定する。トリミングコードを変更することによって、分圧比が変わり、それによって内部電位Ｖ１も変わる。半導体チップ毎にトリミングコードを調節することにより、内部電位Ｖ１を所望の値に揃えることができる、すなわち、基準電位ＶＲＥＦのばらつきを吸収することが可能となる。

具体的には、トリミング時、スイッチ開閉信号ＳＷによりスイッチ１０６がＯＮされ、電圧モニタ用パッド１０７には内部電位Ｖ１が現れる。また、トリミングデコーダ１０３には、外部テスタから複数種類のトリミングコードが与えられる。トリミングコードを切り替えながら、電圧モニタ用パッド１０７から出力される内部電位Ｖ１をモニタすることにより、所望の内部電位Ｖ１に対応したトリミングコード（最適トリミングコード）を決定することができる。このようなトリミングが、製造された半導体チップのそれぞれに対して行われる。トリミングの目的は、製造される半導体チップ毎に、最適トリミングコードを決定することである。通常動作時には、トリミングで決定された最適トリミングコードが用いられればよい。これにより、各半導体チップのチャージポンプ１０１は、所望の内部電位Ｖ１を出力するように動作する。

上記従来技術によれば、電圧モニタ用パッド１０７からの出力をモニタしながらトリミングコードを切り替える必要があり、それはトリミングにかかる時間の増大を招く。トリミングを容易にし、トリミング時間を抑制することを目的とした技術が、例えば特許文献１に開示されている。特許文献１に記載された技術によれば、内蔵ＣＰＵが、内蔵プログラムに従って、自己完結的にトリミングを実行する。

トリミングを容易にすることを目的とした他の技術として、特許文献２に開示された半導体装置が知られている。図２は、特許文献２に記載されたトリミング用回路（チューニング用回路）の構成を示している。内部電位ＩｎｔＶＣＣは、内部電源電位発生回路２０１により生成される。その内部電位ＩｎｔＶＣＣのレベルは、４ビットのトリミングコード（Ｐ０〜Ｐ３）に応じて変動する。トリミング時、内蔵の信号発生回路２０２は、複数のトリミングコードを１つずつ順番に内部電源電位発生回路２０１に与える。比較回路２０３は、内部電位ＩｎｔＶＣＣと基準電位ＶＲを比較し、比較結果を示す信号φをメモリ回路２０４に出力する。メモリ回路２０４は、全てのトリミングコードに対する信号φを格納する。メモリ回路２０４に格納されたデータφＴを解析することによって、所望の内部電位ＩｎｔＶＣＣが生成される最適トリミングコードを決定することが可能となる。

特開２００２−３１８２６５号公報 特開２００２−３６８１１３号公報

本願発明者は、次の点に初めて着目した。図２に示された従来技術によれば、信号発生回路２０２は、トリミング時、全種類のトリミングコードを内部電源電位発生回路２０１に順番に与える。比較回路２０３は、全種類のトリミングコードに応じた内部電位ＩｎｔＶＣＣを、基準電位ＶＲと比較する。このように、内部電源電位発生回路２０１、信号発生回路２０２、及び比較回路２０３は、トリミングのたびに、全種類のトリミングコードに対して動作する必要がある。トリミングの目的は、１つの最適トリミングコードを決定することであり、従来のトリミング方法では電力が無駄に消費される可能性がある。

以下に、［発明を実施するための最良の形態］で使用される番号・符号を用いて、［課題を解決するための手段］を説明する。これらの番号・符号は、［特許請求の範囲］の記載と［発明を実施するための最良の形態］との対応関係を明らかにするために括弧付きで付加されたものである。ただし、それらの番号・符号を、［特許請求の範囲］に記載されている発明の技術的範囲の解釈に用いてはならない。

本発明に係る電源電位制御回路は、出力端子（Ｎ３）と、入力端子（Ｎ１）と、制御部（２０，４０，５０）とを備える。出力端子（Ｎ３）は、出力電位制御信号に応じて電源電位を出力する電源発生装置（１０）へ、その出力電位制御信号を出力するための端子である。入力端子（Ｎ１）は、電源発生装置（１０）が出力する出力電位を受け取るための端子である。制御部（２０，４０，５０）は、その出力電位に基づいた調整電位（Ｖ２）と所定の基準電位（ＶＲＥＦ）との比較を行い、当該比較の結果に応じて出力電位制御信号（ＣＯＭＰ）を出力する。更に、トリミング動作モードにおいて、制御部（２０，４０，５０）は、上記比較の結果に基づいて調整電位（Ｖ２）を変更する。

その制御部（２０，４０，５０）は、トリミングコード生成回路（２０）と比較回路（５０）とを備える。トリミングコード生成回路（２０）は、上記出力電位を調整するためのトリミングコード（ＴＣ）を生成する。上記調整電位（Ｖ２）は、出力電位とトリミングコード（ＴＣ）に応じて変動する。比較回路（５０）は、調整電位（Ｖ２）と基準電位（ＶＲＥＦ）との比較を行い、当該比較の結果を表す比較結果信号（ＣＯＭＰ）を出力する。例えば、基準電位（ＶＲＥＦ）が調整電位（Ｖ２）より大きい場合、比較回路（５０）は、第１信号を比較結果信号（ＣＯＭＰ）として出力する。また、基準電位（ＶＲＥＦ）が調整電位（Ｖ２）より小さい場合、比較回路（５０）は、第２信号を比較結果信号（ＣＯＭＰ）として出力する。

その比較結果信号（ＣＯＭＰ）は、出力電位制御信号として電源発生装置（１０）に入力されるだけでなく、トリミングコード生成回路（２０）にもフィードバックされる。そして、トリミング動作モードにおいて、トリミングコード生成回路（２０）は、比較結果信号（ＣＯＭＰ）に応じてトリミングコード（ＴＣ）を変更あるいは保持する。例えば、トリミングコード生成回路（２０）は、第１信号を受け取った場合、調整電位（Ｖ２）が増加するようにトリミングコード（ＴＣ）を変更する。調整電位（Ｖ２）が徐々に増加するうち、比較結果信号（ＣＯＭＰ）は、第１信号から第２信号に切り替わる。そして、トリミングコード生成回路（２０）は、第２信号を受け取った場合、第２信号を受け取った時点のトリミングコード（ＴＣ）を保持する。

このように、トリミングコード生成回路（２０）は、トリミングコード（ＴＣ）を順次変更していくが、比較回路（５０）から第２信号を受け取った時点で、トリミングコード（ＴＣ）の変更を停止する。従って、全種類のトリミングコード（ＴＣ）は必ずしも生成されず、全種類のトリミングコード（ＴＣ）について調整電位（Ｖ２）を生成する必要も無くなる。その結果、トリミング時の消費電力が削減される。これは、比較結果信号（ＣＯＭＰ）がトリミングコード生成回路（２０）にフィードバックされるからこその効果である。尚、第２信号に応答して保持されるトリミングコード（ＴＣ）が、最適トリミングコード（ＯＴＣ）である。通常動作モードにおいては、その最適トリミングコード（ＯＴＣ）が用いられ、その最適トリミングコード（ＯＴＣ）に応じた所望の電源電位が生成される。

本発明に係る半導体集積回路装置によれば、内部電位のトリミング時の消費電力が低減される。

添付図面を参照して、本発明による半導体集積回路装置を説明する。

１．第１の実施の形態
１−１．概略構成・動作
図３は、本発明の第１の実施の形態に係る半導体集積回路装置の構成を示す回路ブロック図である。図３においては、特に、内部電位（電源電位）を供給するための電源ユニットに関連した構成が示されている。この半導体集積回路装置は、チャージポンプ１０、トリミングコード生成回路２０、調整回路４０、比較器５０、スイッチ６０、及び電圧印加・モニタ用パッド７０を備えている。

チャージポンプ１０は、内部電位を生成し、その内部電位を第１ノードＮ１に供給する。トリミングコード生成回路２０は、トリミングコードＴＣを生成し、そのトリミングコードＴＣを調整回路４０に出力する。調整回路４０は、第１ノードＮ１とトリミングコード生成回路２０に接続されている。調整回路４０は、第１ノードＮ１の電位Ｖ１とトリミングコードＴＣに基づいて、第２ノードＮ２の電位Ｖ２を調整する。具体的には、調整回路４０は、トリミングコードＴＣに応じて、第２ノードの電位Ｖ２を、電位Ｖ１とグランド電位ＧＮＤとの間で変化させる。この第２ノードＮ２の電位は、以下「調整電位Ｖ２」と参照される。調整電位Ｖ２は、トリミングコードＴＣと第１ノードＮ１の電位Ｖ１に応じて変動する。

比較器（比較回路）５０は、第２ノードＮ２の調整電位Ｖ２と所定の基準電位ＶＲＥＦとの比較を行う。そして、比較器５０は、その比較の結果を表す比較結果信号ＣＯＭＰを、第３ノードＮ３に出力する。例えば、基準電位ＶＲＥＦが調整電位Ｖ２より大きい場合、比較結果信号ＣＯＭＰは“Ｌｏｗ（第１信号）”であり、基準電位ＶＲＥＦが調整電位Ｖ２より小さい場合、比較結果信号ＣＯＭＰは“Ｈｉｇｈ（第２信号）”である。その比較結果信号ＣＯＭＰは、チャージポンプ１０にフィードバックされる。チャージポンプ１０は、受け取った比較結果信号ＣＯＭＰに応じて、昇圧の実行・停止を行う。例えば、比較結果信号ＣＯＭＰが“Ｌｏｗ”の場合、チャージポンプ１０は昇圧を行う。一方、比較結果信号ＣＯＭＰが“Ｈｉｇｈ”の場合、チャージポンプ１０は昇圧を停止する。これにより、チャージポンプ１０は、調整電位Ｖ２と基準電位ＶＲＥＦが等しくなるような内部電位を第１ノードＮ１に供給する。

ここで、例えば基準電位ＶＲＥＦは、製造される半導体チップ毎にばらつく可能性があり、その基準電位ＶＲＥＦのばらつきは、チャージポンプ１０の出力電位、すなわち内部電位のばらつきの原因となる。その基準電位ＶＲＥＦのばらつきを吸収するためには、半導体チップ毎にトリミングコードＴＣが調節されればよい。トリミングコードＴＣは、例えば４ビットのバイナリコードである。その場合、４ビットのトリミングコードＴＣ［３：０］により、チャージポンプ１０の出力電位を１６段階で調整することが可能である。トリミングコードＴＣは、内部電位Ｖ１をトリミング（調整）するためのコードであると言える。

トリミングにおいては、所望の内部電位Ｖ１を実現することができる１つのトリミングコードＴＣが、半導体チップ毎に決定される。その１つのトリミングコードＴＣは、以下「最適トリミングコードＯＴＣ」と参照される。つまり、トリミングとは、複数種類のトリミングコードＴＣから、所望の内部電位Ｖ１に対応する最適トリミングコードＯＴＣをチップ毎に選択するための動作であるとも言える。

トリミングコードＴＣを出力するトリミングコード生成回路２０の動作は、トリミング動作時と通常動作時とで異なる。トリミング動作時には最適トリミングコードＯＴＣを決定する必要があるため、トリミングコード生成回路２０は、複数種類のトリミングコードＴＣを生成し出力する。一方の通常動作時、トリミングコード生成回路２０は、決定された最適トリミングコードＯＴＣだけを出力すればよい。トリミングコード生成回路２０の動作モードは、モードセレクト信号ＭＯＤで選択可能である。例えば、モードセレクト信号ＭＯＤが“Ｈｉｇｈ”に設定された場合、トリミングコード生成回路２０は、「トリミング動作モード」で動作する。一方、モードセレクト信号ＭＯＤが“Ｌｏｗ”に設定された場合、トリミングコード生成回路２０は、「通常動作モード」で動作する。

まず、トリミング動作モードの概略について説明を行う。上述の通り、トリミング時には、所望の内部電位Ｖ１に対応する最適トリミングコードＯＴＣが決定されればよい。その場合に、第１ノードＮ１の電位Ｖ１をモニタしながらトリミングコードＯＴＣを変更する（従来技術：図１参照）必要はなく、第１ノードＮ１の電位Ｖ１を予め所望の値に設定しておけばよい。チャージポンプ１０の出力電位は時間的に変動してしまうので、第１ノードＮ１の電位Ｖ１は、他の手段により強制的に固定されればよい。そのために、本実施の形態によれば、第１ノードＮ１は、スイッチ６０を介して電圧印加・モニタ用パッド７０に接続されている。トリミング時、スイッチ６０はスイッチ開閉信号ＳＷによりＯＮされる。電圧印加・モニタ用パッド７０はテスタに接続され、第１ノードＮ１の電位Ｖ１は、電圧印加・モニタ用パッド７０を通して、所望の値に設定される。これにより、トリミングにおいて、チャージポンプ１０の動作を考慮する必要はなくなる。最適トリミングコードＯＴＣさえ決定されれば、通常動作時、チャージポンプ１０の出力電位は上記所望の値に自動的に制御される。

トリミング動作モード時、トリミングコード生成回路２０は、複数種類のトリミングコードＴＣを調整回路４０に出力することが可能である。上述の通り、調整回路４０が出力する調整電位Ｖ２は、トリミングコードＴＣと第１ノードＮ１の電位Ｖ１の両方に依存する。しかしトリミング時、第１ノードＮ１の電位Ｖ１は固定されているため、調整電位Ｖ２は、トリミングコードＴＣの変化だけに応じて変動する。比較器５０は、変動する調整電位Ｖ２と所定の基準電位ＶＲＥＦとの比較を行い、比較結果信号ＣＯＭＰを第３ノードＮ３に出力する。

本実施の形態によれば、トリミングコード生成回路２０は第３ノードＮ３に接続されており、比較結果信号ＣＯＭＰはトリミングコード生成回路２０に供給される。すなわち、本実施の形態によれば、比較結果信号ＣＯＭＰは、チャージポンプ１０だけでなく、トリミングコード生成回路２０にもフィードバックされる。そして、トリミングコード生成回路２０は、比較結果信号ＣＯＭＰに応じて、トリミングコードＴＣを変更あるいは保持する。トリミングコードＴＣの変更に伴い、調整電位Ｖ２は再び変動する。

例えば、トリミングコード生成回路２０は、トリミングコードＴＣの値を初期値から段階的に増加させる。調整回路４０は、トリミングコードＴＣの値が大きくなるにつれて、調整電位Ｖ２を増加させる。ここで、初期状態において、調整電位Ｖ２は基準電位ＶＲＥＦより小さいとする。また、基準電位ＶＲＥＦが調整電位Ｖ２より大きい場合、比較結果信号ＣＯＭＰは“Ｌｏｗ（第１信号）”であり、基準電位ＶＲＥＦが調整電位Ｖ２より小さい場合、比較結果信号ＣＯＭＰは“Ｈｉｇｈ（第２信号）”であるとする。

トリミングコード生成回路２０は、第１信号（Ｌｏｗ）を受け取った場合、トリミングコードＴＣを増加させる。これにより、調整電位Ｖ２も増加する。つまり、第１信号（Ｌｏｗ）を受け取った場合、トリミングコード生成回路２０は、調整電位Ｖ２が増加するようにトリミングコードＴＣを変更する。このような動作が繰り返され、調整電位Ｖ２が徐々に増加する。そして、あるトリミングコードＴＣが出力された時、調整電位Ｖ２が基準電位ＶＲＥＦより大きくなる。これにより、比較結果信号ＣＯＭＰは、第１信号（Ｌｏｗ）から第２信号（Ｈｉｇｈ）に切り替わる。第２信号（Ｈｉｇｈ）を受け取った場合、トリミングコード生成回路２０は、トリミングコードＴＣの変更は行わず、その時点のトリミングコードＴＣを保持する。この保持されたトリミングコードＴＣが、所望の電位Ｖ１に対応した最適トリミングコードＯＴＣである。

あるいは、トリミングコード生成回路２０は、トリミングコードＴＣの値を初期値から段階的に減少させてもよい。この場合、調整回路４０は、トリミングコードＴＣの値が小さくなるにつれて、調整電位Ｖ２を減少させる。ここで、初期状態において、調整電位Ｖ２は基準電位ＶＲＥＦより大きいとする。また、基準電位ＶＲＥＦが調整電位Ｖ２より小さい場合、比較結果信号ＣＯＭＰは“Ｌｏｗ（第１信号）”であり、基準電位ＶＲＥＦが調整電位Ｖ２より大きい場合、比較結果信号ＣＯＭＰは“Ｈｉｇｈ（第２信号）”であるとする。

トリミングコード生成回路２０は、第１信号（Ｌｏｗ）を受け取った場合、トリミングコードＴＣを減少させる。これにより、調整電位Ｖ２も減少する。つまり、第１信号（Ｌｏｗ）を受け取った場合、トリミングコード生成回路２０は、調整電位Ｖ２が減少するようにトリミングコードＴＣを変更する。このような動作が繰り返され、調整電位Ｖ２が徐々に減少する。そして、あるトリミングコードＴＣが出力された時、調整電位Ｖ２が基準電位ＶＲＥＦより小さくなる。これにより、比較結果信号ＣＯＭＰは、第１信号（Ｌｏｗ）から第２信号（Ｈｉｇｈ）に切り替わる。第２信号（Ｈｉｇｈ）を受け取った場合、トリミングコード生成回路２０は、トリミングコードＴＣの変更は行わず、その時点のトリミングコードＴＣを保持する。この保持されたトリミングコードＴＣが、所望の電位Ｖ１に対応した最適トリミングコードＯＴＣである。

このように、最適トリミングコードＯＴＣは、ＬＳＩ内部で自己整合的に決定される。ここで、トリミングコード生成回路２０は、トリミングコードＴＣを順次変更していくが、比較器５０から第２信号を受け取った時点で、トリミングコードＴＣの変更を停止する。従って、全種類のトリミングコードＴＣは必ずしも生成されず、全種類のトリミングコードＴＣについて調整電位Ｖ２を生成する必要も無くなる。その結果、トリミング時の消費電力が削減される。これは、比較結果信号ＣＯＭＰがトリミングコード生成回路２０にフィードバックされるからこその効果である。

次に、通常動作モードの概略について説明を行う。通常動作時、電圧印加・モニタ用パッド７０からノイズが入らないように、スイッチ６０はＯＦＦされる。よって、第１ノードＮ１の電位Ｖ１は、チャージポンプ１０の出力電位である。また、モードセレクト信号ＭＯＤが“Ｌｏｗ”に設定され、トリミングコード生成回路２０は、通常動作モードに設定される。この時、トリミングコード生成回路２０は、上記トリミングで決定された最適トリミングコードＯＴＣを調整回路４０に出力する。最適トリミングコードＯＴＣは、例えば、図示されないメモリに格納されていればよい。

通常動作モード時、トリミングコードＴＣは、最適トリミングコードＯＴＣに固定される。従って、調整回路４０が出力する調整電位Ｖ２は、第１ノードＮ１の電位Ｖ１の変化だけに応じて変動する。比較器５０は、調整電位Ｖ２と所定の基準電位ＶＲＥＦとの比較を行い、比較結果信号ＣＯＭＰを第３ノードＮ３に出力する。この比較結果信号ＣＯＭＰは、チャージポンプ１０にフィードバックされる。そして、チャージポンプ１０は、調整電位Ｖ２が基準電位ＶＲＥＦと等しくなるように、第１ノードＮ１の電位Ｖ１を調整する。調整電位Ｖ２が基準電位ＶＲＥＦと等しくなった時、第１ノードＮ１の電位Ｖ１は、上述の“所望の値”となっている。このように、チャージポンプ１０は、所望の内部電位を第１ノードＮ１に供給する。

１−２．詳細な回路構成例
上述のトリミング動作及び通常動作を実現するための、各回路の具体的な構成が以下に例示される。尚、下記の例において、トリミングコードＴＣは４ビットのバイナリコード［３：０］であるとする。また、基準電位ＶＲＥＦが調整電位Ｖ２より大きい場合、比較結果信号ＣＯＭＰは“Ｌｏｗ（第１信号）”であり、基準電位ＶＲＥＦが調整電位Ｖ２より小さい場合、比較結果信号ＣＯＭＰは“Ｈｉｇｈ（第２信号）”であるとする。

（チャージポンプ１０）
図４は、チャージポンプ１０の構成例を示している。このチャージポンプ１０は、発振器１１、インバータ１２、１３、複数のＮＭＯＳ１４、及び複数のキャパシタ１５を有している。ＮＭＯＳ１４ａ〜１４ｆは、電源と第１ノードＮ１との間に直列で接続されている。ＮＭＯＳ１４ａ〜１４ｆのそれぞれのゲートは、キャパシタ１５ａ〜１５ｆのそれぞれに接続されている。キャパシタ１５ｂ、１５ｄ、１５ｆは、インバータ１２を介して、発振器１１の出力に接続されている。キャパシタ１５ａ、１５ｃ、１５ｅは、インバータ１２及び１３を介して、発振器１１の出力に接続されている。

このようなチャージポンプ１０において、発振器１１が発振することにより、電流は、ＮＭＯＳ１４ａ側からＮＭＯＳ１４ｆ側に流れていく。これにより、第１ノードＮ１の電位Ｖ１が昇圧される。ここで、発振器１１は、第３ノードＮ３に接続されており、比較結果信号ＣＯＭＰを受け取る。そして、比較結果信号ＣＯＭＰが“Ｌｏｗ（第１信号）”の場合、発振器１１は発振を行う。つまり、チャージポンプ１０は、昇圧を行う。一方、比較結果信号ＣＯＭＰが“Ｈｉｇｈ”の場合、発振器１１は発振を停止する。つまり、チャージポンプ１０は昇圧を停止する。

（トリミングコード生成回路２０）
図３に示されるように、本実施の形態に係るトリミングコード生成回路２０は、カウンタ３０とセレクタ２１を有している。カウンタ３０は、クロック信号ＣＬＫに応じてカウントを行い、カウント値ｃｏｕｔ［３：０］をセレクタ２１に出力する。トリミング動作モード時、セレクタ２１は、そのカウント値ｃｏｕｔ［３：０］を、トリミングコードＴＣ［３：０］として調整回路４０に出力する。一方、通常動作モード時、セレクタ２１は、所定の記憶領域に格納された最適トリミングコードＯＴＣを、調整回路４０に出力する。モードの切り替えは、モードセレクト信号ＭＯＤにより行われる。

図５は、本実施の形態に係るカウンタ３０の構成例を示している。このカウンタ３０は、インバータ３１、ＡＮＤ３２、フリップフロップ３３−０〜３３−３、ＡＮＤ３４、３６、ＥＸＯＲ３５、３７、及びセレクタ３８を有している。フリップフロップ３３−０〜３３−３、ＡＮＤ３４、３６、ＥＸＯＲ３５、３７、及びセレクタ３８は、周知のカウンタと同様に接続されている。フリップフロップ３３−０〜３３−３の出力Ｑは、カウント値ｃｏｕｔ（０）〜ｃｏｕｔ（３）のそれぞれに対応する。

リセット信号ＲＳＴは、各フリップフロップ３３のリセット端子に入力される。このリセット信号ＲＳＴに応答して、各フリップフロップ３３の出力Ｑは“０”にセットされる。これにより、カウント値ｃｏｕｔ［３：０］は、“００００”にリセットされる。また、クロック信号ＣＬＫは、ＡＮＤ３２を通して、各フリップフロップ３３のクロック入力端子に入力される。このクロック信号ＣＬＫに同期して、各フリップフロップ３３はラッチを行う。これにより、カウンタ３０はカウントを行い、カウント値［３：０］はクロック信号ＣＬＫに同期して１ずつ増加する。すなわち、トリミングコードＴＣ［３：０］は、クロック信号ＣＬＫに同期して１ずつ増加する。例えば、クロック信号ＣＬＫが４回入力された場合、トリミングコードＴＣ［３：０］は“０１００”になる。

本実施の形態において、インバータ３１の入力は第３ノードＮ３に接続されており、その出力はＡＮＤ３２の入力の一方に接続されている。これにより、比較結果信号ＣＯＭＰの反転信号がＡＮＤ３２の一方に入力される。比較結果信号ＣＯＭＰが“Ｌｏｗ（第１信号）”の場合、クロック信号ＣＬＫは、そのまま各フリップフロップ３３に供給される。従って、カウンタ３０はカウントを行う。すなわち、トリミングコード生成回路２０は、クロック信号ＣＬＫに基づいてトリミングコードＴＣ［３：０］を変更する。一方、比較結果信号ＣＯＭＰが“Ｈｉｇｈ（第２信号）”の場合、クロック信号ＣＬＫはＡＮＤ３２でマスクされる。つまり、クロック信号ＣＬＫが変化したとしても、その変化はフリップフロップ３３には入力されない。従って、カウンタ３０はカウントを停止する。すなわち、第２信号に応答して、カウンタ３０は非活性化され、トリミングコード生成回路２０はトリミングコードＴＣの変更を停止する。

（調整回路４０）
図３に示されるように、調整回路４０は、分圧抵抗４４とトリミングデコーダ４５を有する。トリミングデコーダ４５は、トリミングコード生成回路２０から、トリミングコードＴＣ［３：０］を受け取る。そして、トリミングデコーダ４５は、トリミングコードＴＣ［３：０］をデコードし、１６ビットのデコード信号ｄｏｕｔ［１５：０］を生成する。そのデコード信号ｄｏｕｔ［１５：０］は、分圧抵抗４４の分圧比を決定する。

図６は、分圧抵抗４４を示している。この分圧抵抗４４は、固定抵抗４１と可変抵抗４２を有している。固定抵抗４１は、第１ノードＮ１と中間ノード４３の間に接続されている。可変抵抗４２は、中間ノード４３とグランドとの間に接続されている。中間ノード４３は、第２ノードＮ２に接続されており、中間ノード４３の電位が調整電位Ｖ２として出力される。この中間ノード４３の電位Ｖ２は、第１ノードＮ１の電位Ｖ１、分圧抵抗４４の総抵抗値Ｒ１、及び可変抵抗４２の抵抗値Ｒ２を用いて、次の式（１）で表される。

Ｖ２＝（Ｒ２／Ｒ１）×Ｖ１＝αＶ１ …（１）

上記式（１）を変形することにより、次の式（２）が得られる。

Ｖ１＝（Ｒ１／Ｒ２）×Ｖ２＝βＶ２ …（２）

上記式（１）において、係数αは分圧比と呼ばれ、上記式（２）において、係数βは抵抗倍率と呼ばれる。本実施の形態において、可変抵抗４２の抵抗値Ｒ２は、デコード信号ｄｏｕｔ［１５：０］に応じて変化する。つまり、分圧比αや抵抗倍率βは、デコード信号ｄｏｕｔ［１５：０］に応じて変化する。

図７は、可変抵抗４２の構成例を示している。この可変抵抗４２は、直列接続された抵抗４６−０〜４６−１６を有している。抵抗４６−０は中間ノード４３に接続され、抵抗４６−１６はグランドに接続されている。また、抵抗間の複数のノードとグランドとの間には、それぞれ複数のＮＭＯＳが設けられている。例えば、抵抗４６−３と抵抗４６−４の間のノード４７は、ＮＭＯＳ４８を介してグランドに接続されている。複数のＮＭＯＳのそれぞれのゲートには、デコード信号ｄｏｕｔ［１５：０］のそれぞれが供給される。例えば、トリミングコードＴＣ［３：０］が“００１１”である場合、デコード信号ｄｏｕｔ（３）だけが“Ｈｉｇｈ”である。よって、ＮＭＯＳ４８がＯＮし、ノード４７がグランドに接続される。トリミングコードＴＣ［３：０］の値が大きくなるにつれ、抵抗値Ｒ２や分圧比αは大きくなり、抵抗倍率βは小さくなる。

このように、分圧比αや抵抗倍率βは、トリミングコードＴＣ［３：０］に応じて変化する。よって式（１）から明らかなように、調整電位Ｖ２は、トリミングコードＴＣと第１ノードＮ１の電位Ｖ１に依存している。また、総抵抗値Ｒ１は抵抗値Ｒ２より大きいため、分圧比αは１より小さい。よって、調整電位Ｖ２は、トリミングコードＴＣに応じて、電位Ｖ１とグランド電位ＧＮＤとの間で変化する。

トリミング動作時、電位Ｖ１は固定される。そして、中間ノード４３の電位Ｖ２が基準電位ＶＲＥＦと等しくなるように、分圧比αや抵抗倍率βがトリミングコード生成回路２０により調整される。その結果、最適トリミングコードＯＴＣが決定する。一方、通常動作時、最適トリミングコードＯＴＣが与えられ、分圧比αや抵抗倍率βが固定される。そして、中間ノード４３の電位Ｖ２が基準電位ＶＲＥＦと等しくなるように、第１ノードＮ１の電位Ｖ１がチャージポンプ１０によって調整される。その結果、チャージポンプ１０は、最適トリミングコードＯＴＣに応じた内部電位Ｖ１を出力する。

１−３．トリミング動作モード
図８は、本実施の形態に係るトリミングを示すタイミングチャートである。図８には、モードセレクト信号ＭＯＤ、第１ノード電位Ｖ１、リセット信号ＲＳＴ、クロック信号ＣＬＫ、トリミングコードＴＣ［３：０］、デコード信号ｄｏｕｔ［１５：０］、調整電位Ｖ２、及び比較結果信号ＣＯＭＰが示されている。

時刻ｔ０において、モードセレクト信号ＭＯＤが“Ｈｉｇｈ”になる。これにより、トリミングコード生成回路２０は、トリミング動作モードに設定される。トリミング時、第１ノード電位Ｖ１は、所望の電位に固定される。また、モードセレクト信号ＭＯＤに同期して、リセット信号ＲＳＴが入力される。これにより、カウンタ３０がリセットされ、トリミングコードＴＣは“００００”にセットされる。デコード信号ｄｏｕｔ（０）が“Ｈｉｇｈ”になり、可変抵抗４２の抵抗値Ｒ２は最小値をとる（図７参照）。分圧比αも最小となり、その分圧比αと第１ノード電位Ｖ１により決定される調整電位Ｖ２が、ノードＮ２に出力される。この時点で調整電位Ｖ２は、基準電位ＶＲＥＦより小さいとする。よって、比較結果信号ＣＯＭＰは、“Ｌｏｗ（第１信号）”である。

時刻ｔ１において、１回目のクロック信号ＣＬＫが入力される。比較結果信号ＣＯＭＰが“Ｌｏｗ”なので、カウンタ３０はカウントを行い、トリミングコードＴＣは“０００１”にセットされる。その結果、デコード信号ｄｏｕｔ（１）が“Ｈｉｇｈ”になり、抵抗値Ｒ２や分圧比αが増加する。調整電位Ｖ２も増加するが、まだ基準電位ＶＲＥＦより小さい。よって、比較結果信号ＣＯＭＰは、“Ｌｏｗ”のままである。

同様に、時刻ｔ２、ｔ３においてクロック信号ＣＬＫが入力され、トリミングコードＴＣが増加していく。それに伴い、調整電位Ｖ２も増加していく。そして、時刻ｔ４におけるカウントの結果、調整電位Ｖ２が基準電位ＶＲＥＦより大きくなる。これにより、比較結果信号ＣＯＭＰは、“Ｈｉｇｈ（第２信号）”に切り替わる。この時のトリミングコードＴＣは“０１００”である。

時刻ｔ５において、５回目のクロック信号ＣＬＫが入力される。しかしながら、比較結果信号ＣＯＭＰが“Ｈｉｇｈ”なので、カウンタ３０はカウントを行わない。従って、トリミングコードＴＣは“０１００”のままである。それ以降、クロック信号ＣＬＫが入力されてもトリミングコードＴＣは変わらない。

本例において、トリミングコードＴＣ［３：０］は、１６種類の値（００００〜１１１１）を表すことができる。この場合、トリミングコードＴＣの切り替えは、最大で１５回行われ得る。従って、トリミング用のクロック信号ＣＬＫは、１５回入力されればよい。時刻ｔ１５において、１５回目のクロック信号が入力される。そして、時刻ｔ１６において、モードセレクト信号ＭＯＤが“Ｌｏｗ”にセットされる。これにより、トリミングコード生成回路２０のトリミング動作モードは終了する。時刻ｔ１６においてカウンタ３０が保持しているカウンタ値“０１００”が、最適トリミングコードＯＴＣである。

図９は、本実施の形態に係るトリミングを要約的に示すフローチャートである。トリミング時、第１ノードＮ１の電位Ｖ１は、電圧印加・モニタ用パッド７０を通して、所望の値に固定される（ステップＳ１）。次に、リセット信号ＲＳＴが入力され、カウンタ３０がリセットされる（ステップＳ２）。基準電位ＶＲＥＦが調整電位Ｖ２より大きい場合（ステップＳ３；Ｎｏ）、クロック信号ＣＬＫはマスクされず、クロック入力に応答してカウンタ３０はカウントを行う（ステップＳ５）。基準電位ＶＲＥＦより調整電位Ｖ２が大きくなると（ステップＳ３；Ｙｅｓ）、クロック信号ＣＬＫはマスクされ、カウンタ３０は非活性化される（ステップＳ４）。その後は、クロックが入力されても（ステップＳ５）、カウントは行われない。クロック数が１５より大きくなると（ステップＳ６；Ｙｅｓ）、トリミングは終了する。カウンタ３０により最後にカウントされた最終カウント値が、最適トリミングコードＯＴＣである（ステップＳ７）。その最適トリミングコードＯＴＣは、メモリ等の記憶領域に格納されればよい。

以上に説明されたように、本実施の形態に係るトリミングによれば、トリミングコードＴＣが順次変更されていく途中で、最適トリミングコードＯＴＣを自己整合的に決定することが可能である。最適トリミングコードＯＴＣが決定された後は、トリミングコードＴＣは変更されない（図８参照）。つまり、トリミングコード生成回路２０は、全種類のトリミングコードＴＣを生成する必要はない。最適トリミングコードＯＴＣが決定された後は、カウンタ３０は非活性化されるので、消費電力が低減される。また、最適トリミングコードＯＴＣが決定された後は、調整電位Ｖ２も変わらないので、調整回路４０や比較器５０の消費電力も低減される。このような動作は、比較器５０による比較結果信号ＣＯＭＰを、カウンタ３０にフィードバックすることで実現される。つまり、従来技術よりも簡単な回路構成で、本実施の形態に係る効果が得られる。

１−４．通常動作モード
図１０は、本実施の形態に係る通常動作を示すグラフ図である。図１０には、第１ノードＮ１の電位Ｖ１、第２ノードの電位（調整電位）Ｖ２、及び第３ノードＮ３の電位（比較結果信号ＣＯＭＰ）が示されている。通常動作モードに設定された場合、トリミングコード生成回路２０は、最適トリミングコードＯＴＣ（“０１００”）を調整回路４０に出力する。調整回路４０は、その最適トリミングコードＯＴＣと電位Ｖ１により決定される調整電位Ｖ２を出力する。

最初、第１ノードＮ１の電位Ｖ１はほぼグランドレベルであり、調整電位Ｖ２は基準電位ＶＲＥＦより小さい。従って、比較結果信号ＣＯＭＰは、“Ｌｏｗ（第１信号）”である。この場合、チャージポンプ１０の発振器１１は発振を行い、チャージポンプ１０は昇圧を行う。その結果、第１ノードＮ１の電位Ｖ１は徐々に上昇し、それに伴って調整電位Ｖ２も徐々に増加する。ある時間において、調整電位Ｖ２は基準電位ＶＲＥＦより大きくなり、比較結果信号ＣＯＭＰが“Ｈｉｇｈ（第２信号）”に変わる。第２信号を受け取ると、発振器１１は発振を停止し、チャージポンプ１０は昇圧を停止する。この時点で、第１ノードＮ１の電位Ｖ１は、所望の内部電位とほぼ等しくなっている。

その後、分圧抵抗４４を通したディスチャージにより、第１ノードＮ１の電位Ｖ１は徐々に減少する。それに伴い、調整電位Ｖ２も徐々に減少する。ある時間において、調整電位Ｖ２は再び基準電位ＶＲＥＦより小さくなり、比較結果信号ＣＯＭＰが再び“Ｌｏｗ”に変わる。その結果、チャージポンプ１０は昇圧を再び開始する。以後、同じ動作が繰り返し行われる。このように、チャージポンプ１０の出力電位は、所望の内部電位近傍で維持される。

尚、チャージポンプ１０が壊れている場合、第１ノードＮ１には所望の内部電位が供給されない。トリミング時には、第１ノードＮ１の電位Ｖ１が外部から固定されるため、チャージポンプ１０が壊れていたとしても、１つの最適トリミングコードＯＴＣが決定される。チャージポンプ１０が正常か否かを検出するためには、トリミング後に第１ノードＮ１の電位Ｖ１が測定されればよい。電位Ｖ１の測定には、電圧印加・モニタ用パッド７０が用いられる。具体的には、スイッチ開閉信号ＳＷによりスイッチ６０がＯＮされ、外部テスタが、電圧印加・モニタ用パッド７０を通して第１ノードＮ１の電位Ｖ１を検出する。

上述のトリミングコード生成回路２０、調整回路４０、及び比較器５０は、チャージポンプ１０が出力する電源電位を制御するための「電源電位制御回路」を構成していると言える。電源電位制御回路の入力端子は、第１ノードＮ１に相当し、その出力端子は、第３ノードＮ３に相当する。電源電位制御回路は、その入力端子を通して、チャージポンプ１０が出力する出力電位を受けとる。出力端子からチャージポンプ１０に出力される比較結果信号ＣＯＭＰは、そのチャージポンプ１０の出力電位を制御する「出力電位制御信号」の役割を果たしている。トリミングコード生成回路２０、調整回路４０、及び比較器５０は、（１）トリミングコードＴＣとチャージポンプ１０の出力電位（第１ノードＮ１の電位Ｖ１）に基づいて、調整電位Ｖ２を生成すること、（２）調整電位Ｖ２と基準電位ＶＲＥＦとを比較すること、（３）比較結果に応じて出力電位制御信号を出力すること、及び（４）比較結果に基づいて調整電位Ｖ２を変更・調整すること、を担う電源電位制御部であるとも言える。

このような電源電位制御回路が適用される電源発生装置は、上記説明で例示されたチャージポンプ１０に限られない。本発明に係る電源電位制御回路は、出力電位制御信号に応じて電源電位を出力する電源発生装置であれば、いかなるものにも適用され得る。そのような電源発生装置の他の例として、例えば、バンドギャップレギュレータ（ＢＧＲ）等のレギュレータが挙げられる。

２．第２の実施の形態
トリミングコード生成回路２０の構成は、第１の実施の形態で示されたものに限られない。図１１は、第２の実施の形態に係るトリミングコード生成回路２０の構成を示す回路ブロック図である。図１１において、第１の実施の形態と同様の構成には同一の符号が付され、その説明は適宜省略される。

本実施の形態によれば、トリミングコード生成回路２０は、カウンタ３０’とラッチ回路２２を備えている。ラッチ回路２２は、カウンタ３０’の後段に設けられている。具体的には、ラッチ回路２２は、カウント値ｃｏｕｔ（０）〜ｃｏｕｔ（３）のそれぞれをラッチするためのレベルラッチ２２−０〜２２−３を含んでいる。レベルラッチ２２−０〜２２−３のそれぞれは、フリップフロップ３３−０〜３３−３のそれぞれの出力とセレクタ２１の間に設けられている。本実施の形態において、これらレベルラッチ２２−０〜２２−３は、第３ノードＮ３に接続されており、比較器５０から比較結果信号ＣＯＭＰを受け取る。比較結果信号ＣＯＭＰは、ラッチを制御する制御信号の役割を果たす。

トリミング時、リセット信号ＲＳＴが、各フリップフロップ３３のリセット端子に入力される。これにより、カウント値ｃｏｕｔ［３：０］は、“００００”にリセットされる。また、クロック信号ＣＬＫが、各フリップフロップ３３のクロック入力端子に入力される。このクロック信号ＣＬＫに同期して、カウンタ３０はカウントを行う。カウント値ｃｏｕｔ［３：０］は、トリミングコードＴＣ［３：０］としてラッチ回路２２に出力される。

ラッチ回路２２は、比較結果信号ＣＯＭＰとして第１信号（Ｌｏｗ）を受け取る間、トリミングコードＴＣ［３：０］を通過させる。この場合、トリミングコード生成回路２０は、クロック信号ＣＬＫに同期して、トリミングコードＴＣ［３：０］を１ずつ増加させる。一方、比較結果信号ＣＯＭＰとして第２信号（Ｈｉｇｈ）を受け取った場合、ラッチ回路２２は、トリミングコードＴＣ［３：０］をラッチする。つまり、ラッチ回路２２は、第２信号に応答してトリミングコードＴＣ［３：０］をラッチする。これにより、トリミングコード生成回路２０が出力するトリミングコードＴＣ［３：０］は、ラッチ時の値に固定される。カウンタ３０’がカウントを進めても、トリミングコードＴＣ［３：０］は変わらない。

図１２は、本実施の形態に係るトリミングを要約的に示すフローチャートである。トリミング時、第１ノードＮ１の電位Ｖ１は、電圧印加・モニタ用パッド７０を通して、所望の値に固定される（ステップＳ１１）。次に、リセット信号ＲＳＴが入力され、カウンタ３０’がリセットされる（ステップＳ１２）。基準電位ＶＲＥＦが調整電位Ｖ２より大きい場合（ステップＳ１３；Ｎｏ）、クロック入力に応答してトリミングコードＴＣは増加する（ステップＳ１５）。基準電位ＶＲＥＦより調整電位Ｖ２が大きくなると（ステップＳ１３；Ｙｅｓ）、ラッチ回路２２がカウント値をラッチする（ステップＳ１４）。その後はカウントがマスクされ、クロックが入力されても、トリミングコードＴＣは変化しない。クロック数が１５より大きくなると（ステップＳ１６；Ｙｅｓ）、トリミングは終了する。ラッチ回路２２によりラッチされたカウント値が、最適トリミングコードＯＴＣである（ステップＳ１７）。本実施の形態に係る構成によっても、第１の実施の形態と同様の効果が得られる。

３．第３の実施の形態
図１３は、第３の実施の形態に係る半導体集積回路装置の構成を示している。図１３において、第１の実施の形態と同様の構成には同一の符号が付され、その説明は適宜省略される。本実施の形態に係るトリミングコード生成回路２０’は、カウンタ３０の代わりにラッチ回路２３を備えている。比較器５０から出力される比較結果信号ＣＯＭＰは、ラッチを制御する制御信号として、このラッチ回路２３に入力される。また、トリミングコードＴＣ［３：０］は、外部テスタからポートを通して、このラッチ回路２３に順次供給される。

ラッチ回路２３は、比較結果信号ＣＯＭＰとして第１信号（Ｌｏｗ）を受け取る間、トリミングコードＴＣ［３：０］を通過させる。この場合、トリミングコードＴＣ［３：０］は順番に変更される。一方、比較結果信号ＣＯＭＰとして第２信号（Ｈｉｇｈ）を受け取った場合、ラッチ回路２３は、トリミングコードＴＣ［３：０］をラッチする。つまり、ラッチ回路２３は、第２信号に応答してトリミングコードＴＣ［３：０］をラッチする。これにより、トリミングコードＴＣ［３：０］は、ラッチ時の値に固定される。本実施の形態に係る構成によっても、第１の実施の形態と同様の効果が得られる。

４．第４の実施の形態
本発明は、半導体チップに複数のチャージポンプ１０が搭載されている場合にも有用である。図１４は、第４の実施の形態に係る半導体集積回路装置の構成を示している。図１４に示されるように、１つのチャージポンプ１０とそのチャージポンプ１０に対するトリミングを担う回路群は、まとめて「内部電源ユニット８０」と参照される。つまり、本実施の形態に係る半導体集積回路装置は、複数の内部電源ユニット８０を含んでいる。図１４において、各々の内部電源ユニット８０は、第１の実施の形態で示された回路群と同じ回路群を含んでいる。第１の実施の形態と同様の構成には同一の符号が付され、その説明は適宜省略される。尚、各々の内部電源ユニット８０は、第２又は第３の実施の形態と同様の回路群を含んでいてもよい。

図１４において、内部電源ユニット８０Ａの第１ノードＮ１は、スイッチ６０Ａを介して、電圧印加モニタ用パッド７０に接続されている。同様に、内部電源ユニット８０Ｂの第１ノードＮ１は、スイッチ６０Ｂを介して、電圧印加・モニタ用パッド７０に接続されている。つまり、複数の内部電源ユニット８０のそれぞれの第１ノードＮ１は、一つの電圧印加モニタ用パッド７０に接続されている。

複数の内部電源ユニット８０が同じ半導体チップに含まれる場合であっても、内部電源ユニット８０間で第１ノードＮ１の電位Ｖ１はばらつく可能性がある。その原因の１つは、調整回路４０内の分圧抵抗の製造ばらつきである。また、各内部電源ユニット８０における基準電位ＶＲＥＦも、製造時にばらつく可能性がある。第１ノードＮ１の電位Ｖ１は、調整電位Ｖ２の抵抗倍率倍の大きさとなるため、基準電位ＶＲＥＦのばらつきは、他の製造ばらつきと比較して、第１ノードＮ１の電位Ｖ１のばらつきに特に影響を与える。従って、トリミングが必要である。

トリミング時、スイッチ開閉信号ＳＷによりスイッチ６０Ａ及び６０ＢはＯＮする。また、電圧印加・モニタ用パッド７０には、外部テスタから“所望の電位”が印加される。これにより、各内部電源ユニット８０中の第１ノードＮ１の電位Ｖ１は、その所望の電位に固定される。そして、それぞれの内部電源ユニット８０においてトリミングが行われ、それぞれのチャージポンプ１０に対して最適トリミングコードＯＴＣが決定される。

本実施の形態によれば、既出の実施の形態と同様の効果が得られる。更に、トリミングに要する時間が短縮されるという追加的な効果が得られる。それは、複数の内部電源ユニット８０に対するトリミングが一括して実行されるからである。

例えば図１に示された従来技術の場合、電圧モニタ用パッド１０７を用いて電位Ｖ１をモニタしながら、トリミングを行う必要がある。従って、半導体チップに複数のチャージポンプが搭載されている場合、トリミング対象の１つのチャージポンプだけを順番に選択する必要がある。全てのチャージポンプに対してトリミングを行うためには、かなりの時間が必要である。一方、本発明によれば、各内部電源ユニット８０のトリミングは自己整合的に行われるため、パッド７０を通して第１ノードＮ１の電位Ｖ１をモニタする必要はない。その代わり、パッド７０には“所望の電位”が印加される。各内部電源ユニット８０はパッド７０に接続されており、各内部電源ユニット８０中の第１ノードＮ１の電位Ｖ１は、その所望の電位に固定される。これにより、複数の内部電源ユニット８０に対するトリミングが一括して行われる。その結果、トリミングに要する時間が短縮される。

５．第５の実施の形態
本発明の第５の実施の形態においても、半導体チップに複数のチャージポンプ１０が搭載されている。図１５は、そのような半導体チップが製造された後、製品として完成するまでのフローを示している。

まず、第４の実施の形態で示された方法で、複数のチャージポンプ１０に対するトリミングが実行される（ステップＳ２１）。これにより、それぞれのチャージポンプ１０に対する最適トリミングコードＯＴＣが決定される（ステップＳ２２）。次に、それぞれのチャージポンプ１０の出力能力の検証が行われる（ステップＳ２３）。具体的には、チャージポンプ１０が最適トリミングコードＯＴＣに応じた内部電位を供給しているかどうかの検証が行われる。つまり、チャージポンプ１０が正常かどうかチェックされる。所望の出力が得られている場合（ステップＳ２４；Ｙｅｓ）、その半導体チップは製品となる。一方、所望の内部電位を出力していないチャージポンプ１０が１つでも存在する場合（ステップＳ２４；Ｎｏ）、その半導体チップは不良品として判定される。

本発明の第５の実施の形態は、上記ステップＳ２３に要する時間を短縮するための技術を提供する。

図１６は、第５の実施の形態に係る半導体集積回路装置の構成を示している。図１６において、第４の実施の形態と同様の構成には同一の符号が付され、その説明は適宜省略される。この半導体集積回路装置は、内部電源ユニット８０Ａ、８０Ｂ、及び電圧印加・モニタ用パッド７０を備えている。内部電源ユニット８０Ａの第１ノードＮ１は、スイッチ６０Ａを介して、電圧印加モニタ用パッド７０に接続されている。同様に、内部電源ユニット８０Ｂの第１ノードＮ１は、スイッチ６０Ｂを介して、電圧印加・モニタ用パッド７０に接続されている。

更に、本実施の形態に係る半導体集積回路装置は、電流印加用パッド７１と、カレントミラー回路９０Ａ及び９０Ｂを備えている。カレントミラー回路９０Ａ及び９０Ｂは、電流印加用パッド７１に接続されている。また、カレントミラー回路９０Ａ及び９０Ｂは、内部電源ユニット８０Ａ及び８０Ｂのそれぞれに対して設けられている。

図１６に示されるように、カレントミラー回路９０Ａは、ＮＭＯＳ９１、９２Ａ、ＰＭＯＳ９３Ａ及び９４Ａから構成されている。ＮＭＯＳ９１、９２Ａが１つのカレントミラー回路を構成し、ＰＭＯＳ９３Ａ、９４Ａが１つのカレントミラー回路を構成し、それら２つのカレントミラー回路が接続されている。また、ＮＭＯＳ９１は電流印加用パッド７１に接続され、ＰＭＯＳ９４Ａは、内部電源ユニット８０Ａの第１ノードＮ１と電圧印加モニタ用パッド７０との間に設けられている。このように、カレントミラー回路９０Ａは、電流印加用パッド７１に供給される電流のミラー電流がＰＭＯＳ９４Ａに流れるように配置されている。つまり、カレントミラー回路９０Ａは、内部電源ユニット８０Ａの第１ノードＮ１と電圧印加モニタ用パッド７０との間に、そのミラー電流が流れるように配置されている。

同様に、カレントミラー回路９０Ｂは、ＮＭＯＳ９１、９２Ｂ、ＰＭＯＳ９３Ｂ及び９４Ｂから構成されている。ＮＭＯＳ９１は電流印加用パッド７１に接続され、ＰＭＯＳ９４Ｂは、内部電源ユニット８０Ｂの第１ノードＮ１と電圧印加モニタ用パッド７０との間に設けられている。このように、カレントミラー回路９０Ｂは、電流印加用パッド７１に供給される電流のミラー電流が、内部電源ユニット８０Ｂの第１ノードＮ１と電圧印加モニタ用パッド７０との間に流れるように配置されている。

本実施の形態において、トリミングは第４の実施の形態と同様に行われる。すなわち、スイッチ開閉信号ＳＷによりスイッチ６０Ａ及び６０ＢがＯＮし、電圧印加・モニタ用パッド７０に外部テスタから“所望の電位”が印加される。これにより、各内部電源ユニット８０中の第１ノードＮ１の電位Ｖ１が、その所望の電位に固定される。そして、それぞれの内部電源ユニット８０においてトリミングが行われ、それぞれのチャージポンプ１０に対して最適トリミングコードＯＴＣが決定される（ステップＳ２１、Ｓ２２）。トリミングが一括して実行されるため、トリミング時間が短縮される。

次に、内部電源ユニット８０Ａ、８０Ｂの出力能力の検証が行われる（ステップＳ２３）。このステップＳ２３において、電流印加用パッド７１には、外部テスタから所定の電流Ｉ１が供給される。電流印加用パッド７１に供給された電流Ｉ１は、カレントミラー回路９０Ａ及び９０Ｂに印加される。この時、ＰＭＯＳ９４Ａや９４Ｂには、ＮＭＯＳ９１を流れる電流Ｉ１のミラー電流Ｉｍが流れようとする。典型的には、ミラー電流Ｉｍの大きさは、電流Ｉ１の大きさと同じである。尚、内部電源ユニット８０Ａ（８０Ｂ）がＰＭＯＳ９４Ａ（９４Ｂ）にミラー電流Ｉｍ以上の電流を供給できる場合でも、ＰＭＯＳ９４Ａ（９４Ｂ）にはミラー電流Ｉｍ以上の電流は流れない。つまり、電流印加用パッド７１に印加される電流Ｉ１は、ＰＭＯＳ９４Ａや９４Ｂを流れる電流量をコントロールしている。

内部電源ユニット８０ＡがＰＭＯＳ９４Ａにミラー電流Ｉｍを供給できる能力を有している場合、ＰＭＯＳ９４Ａを流れる電流Ｉａの大きさは、ミラー電流Ｉｍの大きさと同じになる。同様に、内部電源ユニット８０ＢがＰＭＯＳ９４Ｂにミラー電流Ｉｍを供給できる能力を有している場合、ＰＭＯＳ９４Ｂを流れる電流Ｉｂの大きさは、ミラー電流Ｉｍの大きさと同じになる。一方、内部電源ユニット８０ＡがＰＭＯＳ９４Ａにミラー電流Ｉｍを供給できる能力を有さない場合、ＰＭＯＳ９４Ａを流れる電流Ｉａの大きさは、ミラー電流Ｉｍの大きさより小さくなる。また、内部電源ユニット８０ＢがＰＭＯＳ９４Ｂにミラー電流Ｉｍを供給できる能力を有さない場合、ＰＭＯＳ９４Ｂを流れる電流Ｉｂの大きさは、ミラー電流Ｉｍの大きさより小さくなる。

出力能力の検証において、電圧印加・モニタ用パッド７０には外部テスタが接続される。その外部テスタは、ミラー電流Ｉｍの２倍の大きさの電流が電圧印加・モニタ用パッド７０を流れるように制御する。内部電源ユニット８０Ａ及び８０Ｂの両方が正常な場合、ＰＭＯＳ９４Ａ及びＰＭＯＳ９４Ｂにはミラー電流Ｉｍが流れるので、電圧印加・モニタ用パッド７０において電圧降下は発生しない。

次に、内部電源ユニット８０Ａのチャージポンプ１０が故障しており、内部電源ユニット８０ＡがＰＭＯＳ９４Ａにミラー電流Ｉｍを供給できない場合を考える。この場合、ＰＭＯＳ９４Ａを流れる電流Ｉａは、ミラー電流Ｉｍより小さくなる。ここで、ＰＭＯＳ９４Ｂに流れる電流Ｉｂは、電流印加用パッド７１に印加される電流Ｉ１によってコントロールされており、ミラー電流Ｉｍより大きくなり得ない。従って、電圧印加・モニタ用パッド７０における電圧降下が検出される。このように、一方あるいは両方の内部電源ユニット８０に異常がある場合、電圧印加・モニタ用パッド７０において電圧降下が発生する。

以上に説明されたように、異常なチャージポンプ１０が１つでも存在する場合、電圧印加・モニタ用パッド７０において電圧降下が発生する。それは、カレントミラー回路９０によって、各内部電源ユニットの出力能力が制限されるからである。本実施の形態によれば、半導体チップに複数のチャージポンプ１０が搭載されている場合でも、それらチャージポンプ１０の出力能力を１つずつ確かめる必要はない。異常なチャージポンプ１０が存在するか否かを、電圧降下の有無により判定することが可能である。異常なチャージポンプ１０が１つでも存在する場合、その半導体チップは不良品として処分される（ステップＳ２４；Ｎｏ）。このように、上記ステップＳ２３に要する時間が短縮される。

本実施の形態によれば、第４の実施の形態と同様の効果が得られる。更に、複数のチャージポンプが搭載された半導体チップの検査時間が短縮されるという追加的な効果が得られる。

図１は、従来の半導体集積回路装置の構成を示す回路ブロック図である。 図２は、他の従来の半導体集積回路装置の構成を示すブロック図である。 図３は、本発明の第１の実施の形態に係る半導体集積回路装置の構成を示すブロック図である。 図４は、本発明の第１の実施の形態に係るチャージポンプの構成を示す回路図である。 図５は、本発明の第１の実施の形態に係るカウンタの構成を示す回路図である。 図６は、本発明の第１の実施の形態に係る分圧抵抗の構成を示す回路図である。 図７は、本発明の第１の実施の形態に係る可変抵抗の構成を示す回路図である。 図８は、本発明の第１の実施の形態に係るトリミング動作を示すタイミングチャートである。 図９は、本発明の第１の実施の形態に係るトリミング動作を示すフローチャートである。 図１０は、本発明の第１の実施の形態に係る通常動作を示すグラフ図である。 図１１は、本発明の第２の実施の形態に係るトリミングコード生成回路の構成を示す回路ブロック図である。 図１２は、本発明の第２の実施の形態に係るトリミング動作を示すフローチャートである。 図１３は、本発明の第３の実施の形態に係る半導体集積回路装置の構成を示すブロック図である。 図１４は、本発明の第４の実施の形態に係る半導体集積回路装置の構成を示すブロック図である。 図１５は、本発明に係る半導体集積回路装置のテスト方法を示すフローチャートである。 図１６は、本発明の第５の実施の形態に係る半導体集積回路装置の構成を示すブロック図である。

符号の説明

１０ チャージポンプ
１１ 発振器
２０ トリミングコード生成回路
２１ セレクタ
２２ ラッチ回路
２３ ラッチ回路
３０ カウンタ
３１ インバータ
３２ ＡＮＤ
３３ フリップフロップ
４０ 調整回路
４１ 固定抵抗
４２ 可変抵抗
４３ 中間ノード
４４ 分圧抵抗
４５ トリミングデコーダ
５０ 比較器
６０ スイッチ
７０ 電圧印加・モニタ用パッド
７１ 電流印加用パッド
８０ 内部電源ユニット
９０ カレントミラー回路
Ｎ１ 第１ノード
Ｎ２ 第２ノード
Ｎ３ 第３ノード
ＳＷ スイッチ開閉信号
ＴＣ トリミングコード
ＯＴＣ 最適トリミングコード
ＣＬＫ クロック信号
ＲＳＴ リセット信号
ＭＯＤ モードセレクト信号
ＣＯＭＰ 比較結果信号

Claims (20)

1. 電源発生装置へ前記電源発生装置の出力電位を制御する制御信号を出力する第１の端子と、
   前記電源発生装置の出力に接続された第２の端子と、
   前記第２の端子の電位とトリミングコードとに応じて調整される調整電位と所定の基準電位との比較を行い、前記比較の結果に応じて前記制御信号を出力する制御部と
   を備え、
   前記制御部は、
   前記トリミングコードを生成するトリミングコード生成回路と、
   前記調整電位と前記基準電位との前記比較を行い、前記比較の結果を表す比較結果信号を出力する比較回路と
   を備え、
   前記比較回路は、
   前記基準電位と前記調整電位との一方が大きい場合、第１信号を前記比較結果信号として出力し、
   前記基準電位と前記調整電位との他方が大きい場合、第２信号を前記比較結果信号として出力し、
   前記トリミングコード生成回路は、
   前記トリミング動作モードにおいて、
   前記第１信号を受け取った場合、前記基準電位と前記調整電位との大小関係が逆転する方向に前記トリミングコードを変更し、
   前記第２信号を受け取った場合、前記第２信号を受け取った時点の前記トリミングコードを保持する
   電源電位制御回路。
2. 請求項１に記載の電源電位制御回路であって、
   前記トリミングコード生成回路は、
   前記比較結果信号を受け取るラッチ回路
   を備え、
   前記ラッチ回路は、前記第１信号を受け取る間は前記トリミングコードを通過させ、前記第２信号に応答して前記トリミングコードをラッチする
   電源電位制御回路。
3. 請求項２に記載の電源電位制御回路であって、
   前記トリミングコード生成回路は、
   クロック信号に基づいてカウントを行い、カウント値を前記トリミングコードとして前記ラッチ回路に出力するカウンタ
   を更に備える
   電源電位制御回路。
4. 請求項３に記載の電源電位制御回路であって、
   前記トリミングコードは、外部テスタから前記ラッチ回路に順次供給される
   電源電位制御回路。
5. 請求項１乃至４のいずれかに記載の電源電位制御回路であって、
   前記基準電位が前記調整電位より大きい場合、前記比較回路は、前記第１信号を前記比較結果信号として出力し、
   前記基準電位が前記調整電位より小さい場合、前記比較回路は、前記第２信号を前記比較結果信号として出力し、
   前記トリミング動作モードにおいて、
   前記トリミングコード生成回路は、前記第１信号を受け取った場合、前記調整電位が増加するように前記トリミングコードを変更する
   電源電位制御回路。
6. 請求項１乃至４のいずれかに記載の電源電位制御回路であって、
   前記基準電位が前記調整電位より小さい場合、前記比較回路は、前記第１信号を前記比較結果信号として出力し、
   前記基準電位が前記調整電位より大きい場合、前記比較回路は、前記第２信号を前記比較結果信号として出力し、
   前記トリミング動作モードにおいて、
   前記トリミングコード生成回路は、前記第１信号を受け取った場合、前記調整電位が減少するように前記トリミングコードを変更する
   電源電位制御回路。
7. 請求項３に記載の電源電位制御回路であって、
   前記カウンタは、前記第１信号を受け取る間はクロック信号に基づいてカウントを行い、前記第２信号に応答して前記カウントを停止する
   電源電位制御回路。
8. 請求項１乃至７のいずれかに記載の電源電位制御回路であって、
   前記調整電位を前記比較回路に出力する調整回路
   を更に具備し、
   前記調整回路は、前記第２の端子とグランドとの間に接続され、前記調整電位を前記第２の端子の電位とグランド電位との間で前記トリミングコードに応じて変化させ、
   前記トリミング動作モードにおいて、
   前記第２の端子の電位は、前記第２の端子に接続された第１パッドを通して、所望の値に設定される
   電源電位制御回路。
9. 請求項８に記載の電源電位制御回路であって、
   前記調整回路は、
   前記第２の端子と中間ノードとの間に接続された固定抵抗と、
   前記中間ノードと前記グランドとの間に接続された可変抵抗と
   を含み、
   前記可変抵抗の抵抗値は、前記トリミングコードに応じて変化し、
   前記中間ノードの電位が、前記調整電位として出力される
   電源電位制御回路。
10. 請求項８又は９に記載の電源電位制御回路であって、
    記憶素子
    を更に備え、
    前記トリミングコード生成回路は、
    通常動作モード時、
    前記記憶素子に格納されたコードをトリミングコードとして前記調整回路に出力する
    電源電位制御回路。
11. 請求項８又は９に記載の電源電位制御回路であって、
    前記トリミング動作モード時に前記トリミングコード生成回路により保持される前記トリミングコードは、最適トリミングコードであり、
    通常動作モード時、前記トリミングコード生成回路は、前記最適トリミングコードを前記調整回路に出力する
    電源電位制御回路。
12. 請求項１乃至１０のいずれかに記載の電源電位制御回路であって、
    前記電源発生装置は、チャージポンプである
    電源電位制御回路。
13. 請求項１乃至１２のいずれかに記載の電源電位制御回路を備えた
    フラッシュメモリ。
14. 請求項１乃至１２のいずれかに記載の電源電位制御回路を備えた
    半導体集積回路装置。
15. 請求項１乃至１２のいずれかに記載の電源電位制御回路と、前記電源発生回路とを備えた複数の電源ユニットと、
    第１パッドと
    を具備し、
    前記電源ユニット各々の前記第２の端子が、前記第１のパッドに接続された
    半導体集積回路装置。
16. 請求項１５に記載の半導体集積回路装置であって、
    前記電源ユニット各々の前記第２の端子が、スイッチを介して前記第１のパッドに接続された
    半導体集積回路装置。
17. 請求項１５又は１６に記載の半導体集積回路装置であって、
    トリミング動作モード時、
    前記複数の電源ユニットの各々の前記第２の端子の電位は、前記第１パッドを通して所望の値に設定され、
    前記複数の電源ユニットの各々の前記トリミングコード生成回路は、前記複数の電源ユニットの各々の前記比較結果信号に応じて前記複数の電源ユニットの各々の前記トリミングコードを変更する
    半導体集積回路装置。
18. 請求項１５乃至１７のいずれかに記載の半導体集積回路装置であって、
    所定の電流が供給される第２パッドと、
    前記第２パッドに接続された複数のカレントミラー回路と
    を更に具備し、
    前記複数のカレントミラー回路のそれぞれは、前記複数の電源ユニットのそれぞれの前記第２の端子と前記第１パッドとの間に前記所定の電流のミラー電流が流れるように配置された
    半導体集積回路装置。
19. 請求項１８に記載の半導体集積回路装置であって、
    前記複数の電源ユニットの能力測定時、前記ミラー電流の前記複数の電源ユニットの数倍の電流が前記第１パッドを流れるように、外部テスタにより制御される
    半導体集積回路装置。
20. 電源発生装置が出力する電源電位の調整方法であって、
    （Ａ）通常動作時において前記電源発生装置が出力する出力電位が印加されるノードに、電圧調整動作時に第１の電位を印加するステップと、
    （Ｂ）前記印加された第１の電位とトリミングコードとに基づいて調整される第２の電位を生成するステップと、
    （Ｃ）前記第２の電位と所定の基準電位とを比較するステップと、
    （Ｄ）前記（Ｃ）ステップにおける比較の結果に応じて、前記第２の電位を調整するステップと
    を有し、
    前記（Ｄ）ステップは、
    （Ｄ１）前記比較の結果が第１結果である場合、前記基準電位と前記第２の電位との大小関係が逆転する方向に前記トリミングコードを変更するステップと、
    （Ｄ２）前記印加された第１の電位と変更された前記トリミングコードとに基づいて、前記第２の電位を変更するステップと、
    （Ｄ３）前記比較の結果が前記第１結果と反対の第２結果である場合、前記比較結果を受け取った時点の前記トリミングコードに保持するステップと
    を有する
    電源電位の調整方法。

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