JP5533498B2 - 内部電位発生回路 - Google Patents

Description

本発明は、内部電位発生回路に関する。

半導体記憶装置は、内部電位を生成するための内部電位発生回路を有する。内部電位は、製造ばらつきによりずれが生じるため、そのずれを調整（トリミング調整）する必要がある。

フラッシュメモリ内蔵マイクロコンピュータなどの半導体集積回路、そのような半導体集積回路に対してトリミング調整を行うテスト方法が知られている（例えば、特許文献１参照）。

また、基準電圧を発生する基準電圧発生回路と、基準電圧発生回路により発生された基準電圧に基づき内部電圧を発生する内部電圧発生回路と、内部電圧のトリミング時、第１のトリミングデータに応じて外部から供給される第１の目標電圧をトリミングし、第１の目標電圧が基準電圧に対して一定の条件のときトリミングを終了する第１のトリミング回路とを具備する半導体装置が知られている（例えば、特許文献２参照）。

また、精度の高い基準電圧を必要とし、基準電圧発生回路のトリミングに用いる補正値を製造時のテスト工程で半導体装置内に記憶させるメモリ混載ロジックＩＣが知られている（例えば、特許文献３参照）。

また、外部から与えられる比較電位を受ける第１の端子と、外部から与えられる複数ビットの制御信号を入力するための複数の第２の端子と、設定値を不揮発的に保持し、設定値が未設定である初期状態において制御信号に応じた内部電位を出力する内部電位発生回路と、内部電位が比較電位に対して適切か否かの判定を行なうレベル判定回路と、内部電位を受けて動作する内部回路とを備える半導体装置が知られている（例えば、特許文献４参照）。

特開２００２−３１８２６５号公報 特開２００７−５７７６号公報 特開２００４−２６００３２号公報 特開２００３−１５２０９２号公報

本発明の目的は、内部電位のずれを短時間で調整することができる内部電位発生回路を提供することである。

内部電位発生回路は、第１の内部電位発生回路と、参照電位テストモードにおいてクロック信号に同期してカウントを行い、参照電位が外部参照電位より高くなるとカウントを停止する参照電位カウンタと、前記参照電位カウンタのカウント値に応じた前記参照電位を生成する参照電位発生回路とを有し、前記第１の内部電位発生回路は、前記参照電位テストモードにおいて前記クロック信号に同期してカウントを行う第１のカウンタと、前記参照電位テストモードにおいて前記第１のカウンタのカウント値に応じて外部電位を抵抗分割した第１の比較電位を生成する第１の比較電位発生回路と、前記第１の比較電位が前記参照電位発生回路により生成される前記参照電位より低いときには第１の内部電位を昇圧する第１の電位発生回路とを有し、前記第１のカウンタは、前記参照電位テストモードにおいて前記第１の比較電位が前記外部参照電位より高くなるとカウントを停止し、前記参照電位カウンタ及び前記第１のカウンタは、前記参照電位テストモードにおいて並列にカウントを行う。

並列にカウントを行うことにより、内部電位のずれを短時間で調整することができる。

実施形態による半導体記憶装置の構成例を示すブロック図である。 内部電位発生回路の構成例を示すブロック図である。 参照電位発生回路の構成例を示す回路図である。 比較電位発生回路の構成例を示す回路図である。 比較回路の構成例を示す回路図である。 比較器の構成例を示す回路図である。 内部電位発生回路の構成例を示す回路図である。 昇圧信号がハイレベルのときに周期的に行う内部電位発生回路の動作例を示す波形図である。 比較回路の構成例を示す回路図である。 比較器の構成例を示す回路図である。 カウンタの構成例を示す回路図である。 フリップフロップの構成例を示す回路図である。 トリミングポイントの検索時の第１の内部電位発生回路の動作例を示す波形図である。 本実施形態による内部電位発生回路の構成例を示す回路図である。 第１の内部電位発生回路内の比較電位発生回路の構成例を示す回路図である。 第２の内部電位発生回路内の比較電位発生回路の構成例を示す回路図である。 第３の内部電位発生回路内の比較電位発生回路の構成例を示す回路図である。 参照電位発生回路、第１の比較電位発生回路、第２の比較電位発生回路及び第３の比較電位発生回路の各ノードの電位を示す図である。 図１４の比較回路の構成例を示す回路図である。 図１４の内部電位発生回路の動作例を示す回路図である。 図１４の内部電位発生回路の動作例を示すフローチャートである。

図１は、実施形態による半導体記憶装置の構成例を示すブロック図である。テストピン１０１はテスト信号を入力し、アドレスピン１０２はアドレス信号を入力し、コントロールピン１０３は制御信号を入力し、入出力（Ｉ／Ｏ）ピン１０４はデータを入出力する。アドレスバッファ１０５は、アドレスピン１０２から入力されたアドレス信号をバッファリングし、アドレスデコーダ１１１に出力する。コマンドデコーダ１０６は、コントロールピン１０３から入力した制御信号をデコードし、コマンドを書き込み／読み出し制御部１０８に出力する。コマンドは、リードコマンド又はライトコマンド等である。書き込み／読み出し制御部１０８は、入力したコマンドに応じて、書き込み／読み出しの制御信号を、内部電位発生回路１１０、アドレスデコーダ１１１及び不揮発性メモリセル１０９に出力する。内部電位発生回路１１０は、テストピン１０１のテスト信号及び制御部１０８の制御信号を入力し、内部電位を生成し、アドレスデコーダ１１１及びメモリセル１１３に供給する。アドレスデコーダ１１１は、制御信号を基にアドレス信号をデコードし、メモリセル選択信号をメモリセル１１３に出力する。メモリセル１１３は、アドレスに対応した複数のメモリセルを有し、データを記憶することができる。

リードコマンドが入力されたときには、メモリセル１１３はメモリセル選択信号により選択されたメモリセルからデータを読み出し、データ増幅部１１２に出力する。データ増幅部１１２は、データを増幅し、入出力バッファ１０７に出力する。入出力バッファ１０７は、データをバッファリングし、入出力ピン１０４を介して外部に読み出しデータを出力する。

ライトコマンドの入力時には、外部から入出力ピン１０４に書き込みデータが入力される。入出力バッファ１０７は、書き込みデータをバッファリングし、データ増幅部１１２に出力する。データ増幅部１１２は、書き込みデータを増幅し、メモリセル１１３に出力する。メモリセル１１３は、メモリセル選択信号により選択されたメモリセルに書き込みデータを書き込む。

内部電位発生回路１１０は、メモリセル１１３のワード線（メモリセル選択信号線）のレベルを制御するための内部電位等を生成する。半導体記憶装置がフラッシュメモリの場合には、内部電位発生回路１１０は、ウエル電位等を制御するための内部電位を生成する。内部電位のレベルは、製造ばらつきにより狙い値からずれた値になる。内部電位発生回路１１０は、内部電位のレベルを最適化する試験回路を有する。この最適化の調整は、工場出荷前の試験時に各トリミングポイントを自動でサーチすることで検索し、その結果をテスタが記憶し、その後に、その設定値を不揮発性メモリセル１０９に書き込むという２段階のフローになる。また、トリミングポイントの検索は、最小値又は最大値から最適値までのサーチ、又は最小値から最大値までをサーチする。内部電位が複数ある場合、内部電位が内部電位発生回路１１０を共有する場合があるため、各内部電位の検索処理は同時には行わず、シリアルに行われる。

図２は、内部電位発生回路１１０の構成例を示すブロック図である。テスト制御部２０１は、テストモード信号ＴＥＳＴＭＯＤＥ、クロック信号ＣＬＫ、参照電位ヒット信号ＲＥＦ＿ＨＩＴ、第１の内部電位ヒット信号ＨＩＴ＿Ａ、第２の内部電位ヒット信号ＨＩＴ＿Ｂ及び第３の内部電位ヒット信号ＨＩＴ＿Ｃを入力し、第１のテストモード信号ＴＭＯＤＥ＿Ａ、第２のテストモード信号ＴＭＯＤＥ＿Ｂ、第３のテストモード信号ＴＭＯＤＥ＿Ｃ及び参照電位テストモード信号ＴＭＯＤＥ＿Ｖを出力する。

まず、テスト制御部２０１は、テストモード信号ＴＥＳＴＭＯＤＥがハイレベルになると、クロック信号ＣＬＫに同期して、参照電位テストモード信号ＴＭＯＤＥ＿Ｖをハイレベルにし、参照電位ＶＲＥＦのトリミングポイントの検索を行う。

参照電位回路は、比較回路２０２、参照電位発生回路２０３、トリミングポインタ制御部２０４及び参照電位カウンタ２０５を有し、参照電位ＶＲＥＦを生成する。

参照電位カウンタ２０５は、参照電位テストモード信号ＴＭＯＤＥ＿Ｖがハイレベル、かつ参照電位ヒット信号ＲＥＦ＿ＨＩＴがローレベルの間、クロック信号ＣＬＫに同期してカウントを行い、カウント値ｃｏｕｎｔＶを出力する。参照電位テストモード信号ＴＭＯＤＥ＿Ｖのハイレベルは参照電位ＶＲＥＦのレベルを調整するモードであることを示す。参照電位ヒット信号ＲＥＦ＿ＨＩＴのローレベルは参照電位ＶＲＥＦのレベルを調整中であることを示す。

トリミングポインタ制御部２０４は、デコーダであり、カウント値ｃｏｕｎｔＶをデコードし、トリミングポイント制御信号ｐｏｉｎｔＶを出力する。

参照電位発生回路２０３は、トリミングポイント制御信号ｐｏｉｎｔＶに応じて、抵抗分割回路の抵抗値を決定し、参照電位ＶＲＥＦを生成する。トリミングポイント制御信号ｐｏｉｎｔＶにより、参照電位ＶＲＥＦは最小値から最大値に向けて順次変化する。比較回路２０２は、参照電位テストモード信号ＴＭＯＤＥ＿Ｖがハイレベルの時、参照電位ＶＲＥＦが外部参照電位ＴＥＳＴＲＥＦより低ければローレベルの参照電位ヒット信号ＲＥＦ＿ＨＩＴを出力し、参照電位ＶＲＥＦが外部参照電位ＴＥＳＴＲＥＦより高ければハイレベルの参照電位ヒット信号ＲＥＦ＿ＨＩＴを出力する。参照電位ヒット信号ＲＥＦ＿ＨＩＴがハイレベルになると、カウンタ２０５の動作は停止し、参照電位ＶＲＥＦの調整は終了する。

参照電位ヒット信号ＲＥＦ＿ＨＩＴがハイレベルになると、テスト制御部２０１は、第１のテストモード信号ＴＭＯＤＥ＿Ａをハイレベルにし、第１の内部電位発生回路２１１の第１の内部電位ＶＡのトリミングポイントの検索を行う。

第１の内部電位発生回路２１１は、検出回路２２１、トリミングポインタ制御部２２４、カウンタ２２５及び内部電位発生回路（電位発生回路）２２６を有し、参照電位ＶＲＥＦを基に第１の内部電位ＶＡを生成する。検出回路２２１は、比較回路２２２及び比較電位発生回路２２３を有する。

カウンタ２２５は、カウンタ２０５と同様に、第１のテストモード信号ＴＭＯＤＥ＿Ａがハイレベル、かつ第１の内部電位ヒット信号ＨＩＴ＿Ａがローレベルの間、クロック信号ＣＬＫに同期してカウントを行い、カウント値ｃｏｕｎｔを出力する。第１のテストモード信号ＴＭＯＤＥ＿Ａのハイレベルは、第１の内部電位ＶＡのレベルを調整するモードであることを示す。第１の内部電位ヒット信号ＨＩＴ＿Ａのローレベルは第１の内部電位ＶＡのレベルを調整中であることを示す。

トリミングポインタ制御部２２４は、トリミングポインタ制御部２０４と同様に、デコーダであり、カウント値ｃｏｕｎｔをデコードし、トリミングポイント制御信号ｐｏｉｎｔを出力する。比較電位発生回路２２３は、参照電位発生回路２０３と同様に、トリミングポイント制御信号ｐｏｉｎｔに応じて、抵抗分割回路の抵抗値を決定し、第１の内部電位ＶＡを抵抗分割した比較電位ｖｌｅｖｅｌＡを生成する。比較電位ｖｌｅｖｅｌＡは、参照電位ＶＲＥＦと同等の電位である。トリミングポイント制御信号ｐｏｉｎｔにより、比較電位ｖｌｅｖｅｌＡは最小値から最大値に向けて順次変化する。比較回路２２２は、比較回路２０２と同様に、第１のテストモード信号ＴＭＯＤＥ＿Ａがハイレベルの時、比較電位ｖｌｅｖｅｌＡが参照電位ＶＲＥＦより低ければローレベルの第１の内部電位ヒット信号ＨＩＴ＿Ａを出力し、比較電位ｖｌｅｖｅｌＡが参照電位ＶＲＥＦより高ければハイレベルの第１の内部電位ヒット信号ＨＩＴ＿Ａを出力する。また、比較回路２２２は、第１のテストモード信号ＴＭＯＤＥ＿Ａに関係なく、比較電位ｖｌｅｖｅｌＡが参照電位ＶＲＥＦより低ければハイレベルの昇圧信号ｅｎを出力し、比較電位ｖｌｅｖｅｌＡが参照電位ＶＲＥＦより高ければローレベルの昇圧信号ｅｎを出力する。内部電位発生回路２２６は、昇圧信号ｅｎがハイレベルのときに第１の内部電位ＶＡの昇圧処理を行う。また、通常動作時において、電流消費等により第１の内部電位ＶＡが下がると、比較電位ｖｌｅｖｅｌＡも下がるので、昇圧信号ｅｎがハイレベルになり、第１の内部電位ＶＡの昇圧が行われる。第１の内部電位ヒット信号ＨＩＴ＿Ａがハイレベルになると、カウンタ２２５の動作は停止し、第１の内部電位ＶＡの調整は終了する。

第１の内部電位ヒット信号ＨＩＴ＿Ａがハイレベルになると、テスト制御部２０１は、第２のテストモード信号ＴＭＯＤＥ＿Ｂをハイレベルにし、第２の内部電位発生回路２１２の第２の内部電位ＶＢのトリミングポイントの検索を行う。第２の内部電位発生回路２１２は、第１の内部電位発生回路２１１と同様の構成を有し、第２のテストモード信号ＴＭＯＤＥ＿Ｂ及び参照電位ＶＲＥＦを入力し、第２の内部電位ＶＢ及び第２の内部電位ヒット信号ＨＩＴ＿Ｂを出力する。第２の内部電位ＶＢは、第１の内部電位ＶＡと異なる電位である。第２の内部電位発生回路２１２は、第１の内部電位発生回路２１１と同様の動作を行う。トリミングポイントの検索が終わると、第２の内部電位ヒット信号ＨＩＴ＿Ｂがハイレベルになり、第２の内部電位ＶＢの調整は終了する。

第２の内部電位ヒット信号ＨＩＴ＿Ｂがハイレベルになると、テスト制御部２０１は、第３のテストモード信号ＴＭＯＤＥ＿Ｃをハイレベルにし、第３の内部電位発生回路２１３の第３の内部電位ＶＣのトリミングポイントの検索を行う。第３の内部電位発生回路２１３は、第１の内部電位発生回路２１１と同様の構成を有し、第３のテストモード信号ＴＭＯＤＥ＿Ｃ及び参照電位ＶＲＥＦを入力し、第３の内部電位ＶＣ及び第３の内部電位ヒット信号ＨＩＴ＿Ｃを出力する。第３の内部電位ＶＣは、第１の内部電位ＶＡ及び第２の内部電位ＶＢと異なる電位である。第３の内部電位発生回路２１３は、第１の内部電位発生回路２１１と同様の動作を行う。トリミングポイントの検索が終わると、第３の内部電位ヒット信号ＨＩＴ＿Ｃがハイレベルになり、第３の内部電位ＶＣの調整は終了する。

図３は、参照電位発生回路２０３の構成例を示す回路図である。外部電源電位ＶＤＤのノード及び基準電位（グランド電位）ノード間に、抵抗Ｒｖ２、複数の抵抗Ｒｖｘ及び抵抗Ｒｖ３が直列に接続される。参照電位ＶＲＥＦは、抵抗Ｒｖ２及びＲｖｘの相互接続点の電位である。複数のトランスファスイッチ３０１は、ｐチャネル電界効果トランジスタ及びｎチャネル電界効果トランジスタにより構成され、それぞれ複数の抵抗Ｒｖｘに並列に接続される。トランスファスイッチ３０１の制御信号ｐｏｉｎｔＶ１〜ｐｏｉｎｔＶｎ，／ｐｏｉｎｔＶ１〜／ｐｏｉｎｔＶｎは、図２の制御信号ｐｏｉｎｔＶに対応する。制御信号／ｐｏｉｎｔＶ１〜／ｐｏｉｎｔＶｎは、それぞれ制御信号ｐｏｉｎｔＶ１〜ｐｏｉｎｔＶｎの反転信号である。制御信号ｐｏｉｎｔＶ１〜ｐｏｉｎｔＶｎがローレベルになるとそれぞれに対応するトランスファスイッチ３０１がオンし、制御信号ｐｏｉｎｔＶ１〜ｐｏｉｎｔＶｎがハイレベルになるとそれぞれに対応するトランスファスイッチ３０１がオフする。制御信号ｐｏｉｎｔＶ１〜ｐｏｉｎｔＶｎに応じて、抵抗分割による抵抗値が変化し、参照電位ＶＲＥＦが変化する。外部電源電位ＶＤＤを抵抗Ｒｖ２，Ｒｖｘ，Ｒｖ３で分割することにより、参照電位ＶＲＥＦを生成する。複数の抵抗Ｒｖｘは直列に接続されており、制御信号ｐｏｉｎｔＶ１〜ｐｏｉｎｔＶｎの各レベルにより、抵抗Ｒｖ２〜Ｒｖ３間の電位差を調整することができる。

図４は、比較電位発生回路２２３の構成例を示す回路図である。第１の内部電位ＶＡのノード及び基準電位ノード間に、抵抗Ｒ２、複数の抵抗Ｒｘ及び抵抗Ｒ３が直列に接続される。比較電位ｖｌｅｖｅｌＡは、抵抗Ｒ２及びＲｘの相互接続点の電位である。複数のトランスファスイッチ４０１は、ｐチャネル電界効果トランジスタ及びｎチャネル電界効果トランジスタにより構成され、それぞれ複数の抵抗Ｒｘに並列に接続される。トランスファスイッチ４０１の制御信号ｐｏｉｎｔ１〜ｐｏｉｎｔｎ，／ｐｏｉｎｔ１〜／ｐｏｉｎｔｎは、図２の制御信号ｐｏｉｎｔに対応する。制御信号／ｐｏｉｎｔ１〜／ｐｏｉｎｔｎは、それぞれ制御信号ｐｏｉｎｔ１〜ｐｏｉｎｔｎの反転信号である。制御信号ｐｏｉｎｔ１〜ｐｏｉｎｔｎがローレベルになるとそれぞれに対応するトランスファスイッチ４０１がオンし、制御信号ｐｏｉｎｔ１〜ｐｏｉｎｔｎがハイレベルになるとそれぞれに対応するトランスファスイッチ４０１がオフする。制御信号ｐｏｉｎｔ１〜ｐｏｉｎｔｎに応じて、抵抗分割による抵抗値が変化し、比較電位ｖｌｅｖｅｌＡが変化する。第１の内部電位ＶＡを抵抗Ｒ２，Ｒｘ，Ｒ３で分割し、参照電位ＶＲＥＦと同等の比較電位ｖｌｅｖｅｌＡを生成する。

図５は、比較回路２２２の構成例を示す回路図である。比較器５０１は、参照電位ＶＲＥＦと比較電位ｖｌｅｖｅｌＡを比較し、比較電位ｖｌｅｖｅｌＡが参照電位ＶＲＥＦより低ければハイレベルの昇圧信号ｅｎを出力し、比較電位ｖｌｅｖｅｌＡが参照電位ＶＲＥＦより高ければローレベルの昇圧信号ｅｎを出力する。インバータ５０２は、第１のテストモード信号ＴＭＯＤＥ＿Ａの論理反転信号を出力する。否定論理和（ＮＯＲ）回路５０３は、インバータ５０２の出力信号及び昇圧信号ｅｎの否定論理和信号を第１の内部電位ヒット信号ＨＩＴ＿Ａとして出力する。第１の内部電位ヒット信号ＨＩＴ＿Ａは、第１のテストモード信号ＴＭＯＤＥ＿Ａがハイレベルかつ昇圧信号ｅｎがローレベルのときのみハイレベルとなる。

図６は、比較器５０１の構成例を示す回路図である。比較器５０１は、ｐチャネル電界効果トランジスタ６０１，６０２、ｎチャネル電界効果トランジスタ６０３，６０４，６０５、インバータ６０６，６０８及びＮＯＲ回路６０７を有する。信号ＡＣＴＩＶＥは、通常動作時にハイレベルであり、第１のテストモード信号ＴＭＯＤＥ＿Ａは試験時（トリミング時）にハイレベルとなる。信号ＡＣＴＩＶＥ及びＴＭＯＤＥ＿Ａのいずれか一方がハイレベルになることにより、比較器５０１は活性化する。昇圧信号ｅｎは、比較電位ｖｌｅｖｅｌＡが参照電位ＶＲＥＦより低ければハイレベルになり、比較電位ｖｌｅｖｅｌＡが参照電位ＶＲＥＦより高ければローレベルになる。

図７は、内部電位発生回路２２６の構成例を示す回路図である。内部電位発生回路２２６は、チャージポンプによる昇圧回路である。チャージポンプ制御部７０１は、昇圧信号ｅｎを入力し、制御信号ＶＯＵＴ，ＶＰＵＭＰ，ＶＣＨＡＲＧＥを出力する。ｎチャネル電界効果トランジスタ７０３は、ドレインが電源電位ＶＤＤのノードに接続され、ゲートが信号ＶＣＨＡＲＧＥの線に接続され、ドレインがノードＮＰＵＭＰに接続される。容量７０２は、ｎチャネル電界効果トランジスタにより構成され、信号ＶＰＵＭＰの線及びノードＮＰＵＭＰの間に接続される。ｐチャネル電界効果トランジスタ７０４は、ソースがノードＮＰＵＭＰに接続され、ゲートが信号ＶＯＵＴの線に接続され、ドレインが第１の内部電位ＶＡのノードに接続される。

図８は、昇圧信号ｅｎがハイレベルのときに周期的に行う内部電位発生回路２２６の動作例を示す波形図である。電位ＶＳＳは、基準電位（グランド電位）である。昇圧信号ｅｎがハイレベルになると、チャージポンプ制御部７０１が制御信号ＶＯＵＴ，ＶＰＵＭＰ，ＶＣＨＡＲＧＥを発生し、昇圧動作を行う。チャージポンプ制御部７０１は、オシレータを内蔵し、昇圧信号ｅｎがハイレベルの期間は常に３種類の制御信号ＶＣＨＡＲＧＥ，ＶＰＵＭＰ，ＶＯＵＴを生成する。制御信号ＶＣＨＡＲＧＥがハイレベルになると、容量７０２は外部電源電位ＶＤＤに充電される。制御信号ＶＰＵＭＰがハイレベルになると、容量７０２を介して、ノードＮＰＵＭＰが昇圧される。制御信号ＶＯＵＴがローレベルになると、第１の内部電位ＶＡのノードはノードＮＰＵＭＰに接続され、昇圧される。半導体記憶回路内の電流消費により、第１の内部電位ＶＡのレベルは最小値ＭＩＮから最大値ＭＡＸまでの変動幅を持つ。内部電位ＶＢ及びＶＣも、内部電位ＶＡと同様であり、検出回路２２１内の比較電位発生回路２２３の抵抗値のみが異なり、発生レベルを変えている。

チャージポンプ制御部７０１は、昇圧信号ｅｎがローレベルになると、制御信号ＶＣＨＡＲＧＥをハイレベルにすることによりトランジスタ７０３をオンし、制御信号ＶＯＵＴをハイレベルにすることによりトランジスタ７０４をオフする。これにより、昇圧動作は停止する。

図９は、比較回路２０２の構成例を示す回路図である。比較器９０１は、参照電位ＶＲＥＦと外部参照電位ＴＥＳＴＲＥＦを比較し、参照電位ＶＲＥＦが外部参照電位ＴＥＳＴＲＥＦより低ければハイレベルの信号ｅｎ＿Ｖを出力し、参照電位ＶＲＥＦが外部参照電位ＴＥＳＴＲＥＦより高ければローレベルの信号ｅｎ＿Ｖを出力する。インバータ９０２は、参照電位テストモード信号ＴＭＯＤＥ＿Ｖの論理反転信号を出力する。ＮＯＲ回路９０３は、インバータ９０２の出力信号及び信号ｅｎ＿Ｖの否定論理和信号を参照電位ヒット信号ＲＥＦ＿ＨＩＴとして出力する。参照電位ヒット信号ＲＥＦ＿ＨＩＴは、参照電位テストモード信号ＴＭＯＤＥ＿Ｖがハイレベルかつ信号ｅｎ＿Ｖがローレベルのときのみハイレベルとなる。

図１０は、比較器９０１の構成例を示す回路図である。比較器９０１は、ｐチャネル電界効果トランジスタ１００１，１００２、ｎチャネル電界効果トランジスタ１００３，１００４，１００５及びインバータ１００６を有する。信号ｅｎ＿Ｖは、参照電位ＶＲＥＦが外部参照電位ＴＥＳＴＲＥＦより低ければハイレベルになり、参照電位ＶＲＥＦが外部参照電位ＴＥＳＴＲＥＦより高ければローレベルになる。外部参照電位ＴＥＳＴＲＥＦは、内部発生の参照電位ＶＲＥＦと比較するための電位であり、外部から印加される。比較器９０１は、参照電位テストモード信号ＴＭＯＤＥ＿Ｖにより活性化される。

図１１は、カウンタ２０５の構成例を示す回路図である。カウンタ２２５も、カウンタ２０５と同様の構成を有する。ｎ個のフリップフロップ１１０１は、クロック端子ＣＬＫ及び出力端子ＯＵＴが直列に接続される。ｎ個のフリップフロップ１１０１の出力端子ＯＵＴは、それぞれカウント値ｐｏｉｎｔＶ１〜ｐｏｉｎｔＶｎを出力する。パルス信号ＳＴＴは、電源起動時に入力されるローレベルパルスであり、カウンタ２０５をリセットする。カウンタ２０５は、参照電位テストモード信号ＴＭＯＤＥ＿Ｖがハイレベル、かつ参照電位ヒット信号ＲＥＦ＿ＨＩＴがローレベルのとき、クロック信号ＣＬＫが入力されると、クロック信号ＣＬＫの立ち下がりでカウント動作を行い、カウント値ｐｏｉｎｔＶ１〜ｐｏｉｎｔＶｎを出力する。カウント値ｐｏｉｎｔＶ１〜ｐｏｉｎｔＶｎは、トリミングポインタ制御部２０４でデコードされ、参照電位発生回路２０３の抵抗トリミングポイントを選択する。

図１２は、フリップフロップ１１０１の構成例を示す回路図である。フリップフロップ１１０１は、インバータ１２０１，１２０３，１２０４，１２０７，１２０９，１２１１，１２１１、否定論理積（ＮＡＮＤ）回路１２０２，１２０６、ＮＯＲ回路１２１０及びトランスファスイッチ１２０５，１２０８を有する。トランスファスイッチ１２０５及び１２０８は、ｐチャネル電界効果トランジスタ及びｎチャネル電界効果トランジスタにより構成される。

図１３は、トリミングポイントの検索時の第１の内部電位発生回路２１１の動作例を示す波形図である。第２の内部電位発生回路２１２、第３の内部電位発生回路２１３及び参照電位回路も、第１の内部電位発生回路２１１の動作と同様である。

まず、参照電位ＶＲＥＦの発生方法を説明する。カウンタ２０５の最初の出力値の「０」に従った制御信号ｐｏｉｎｔＶ１〜ｐｏｉｎｔＶ５により参照電位ＶＲＥＦが生成される。参照電位ＶＲＥＦが外部参照電位ＴＥＳＴＲＥＦより低く、参照電位ヒット信号ＲＥＦ＿ＨＩＴがローレベルであれば、次のクロック信号ＣＬＫの立ち下がりで制御信号ｐｏｉｎｔＶ１〜ｐｏｉｎｔＶ５を１ステップ増加させる（カウンタ出力が１）。これにより、参照電位ＶＲＥＦが１ステップ分上がり、再び外部参照電位ＴＥＴＲＥＦと比較する。この処理を繰り返す。参照電位ＶＲＥＦが外部参照電位ＴＥＳＴＲＥＦより高くなった時点（カウンタ出力が３）で、参照電位ヒット信号ＲＥＦ＿ＨＩＴがハイレベルになり、カウント値をその値で保持したまま終了する。図２のテスト制御部２０１は、参照電位ヒット信号ＲＥＦ＿ＨＩＴがハイレベルになると、参照電位テストモード信号ＴＭＯＤＥ＿Ｖをローレベルにし、次に第１のテストモード信号ＴＭＯＤＥ＿Ａをハイレベルにして、第１の内部電位ＶＡのトリミングポイント検索処理に移行する。

第１の内部電位発生回路２１１も上記と同様の動作を行う。信号ｐｏｉｎｔＶ，ｃｏｕｎｔＶ，ＴＭＯＤＥ＿Ｖ，ＲＥＦ＿ＨＩＴは、それぞれ第１の内部電位発生回路２１１のｐｏｉｎｔ，ｃｏｕｎｔ，ＴＭＯＤＥ＿Ａ，ＨＩＴ＿Ａに相当する。まず、カウンタ２２５の最初の出力値の「０」に従った制御信号ｐｏｉｎｔ１〜ｐｏｉｎｔ５により比較電位ｖｌｅｖｅｌＡが決まる。比較電位ｖｌｅｖｅｌＡは、最適化済の参照電位ＶＲＥＦと比較される。比較電位ｖｌｅｖｅｌＡが参照電位ＶＲＥＦより低く、第１の内部電位ヒット信号ＨＩＴ＿Ａがローレベルであれば、次のクロック信号ＣＬＫの立ち下がりで制御信号ｐｏｉｎｔ１〜ｐｏｉｎｔ５を１ステップ増加させる（カウンタ出力が１）。これにより、第１の内部電位ＶＡが１ステップ分上がり、再び比較電位ｖｌｅｖｅｌＡは参照電位ＶＲＥＦと比較される。この処理を繰り返す。比較電位ｖｌｅｖｅｌＡが参照電位ＶＲＥＦより高くなった時点（カウンタ出力が３）で、第１の内部電位ヒット信号ＨＩＴ＿Ａがハイレベルになり、カウント値をその値で保持したまま終了する。図２のテスト制御部２０１は、参照電位トリミングポイント検索時と同様に、第１の内部電位ヒット信号ＨＩＴ＿Ａがハイレベルになると、第１のテストモード信号ＴＭＯＤＥ＿Ａをローレベルにし、次に第２のテストモード信号ＴＭＯＤＥ＿Ｂをハイレベルにして、第２の内部電位ＶＢのトリミングポイント検索処理に移行する。

以降、同様に、第２の内部電位ＶＢのトリミングポイント検索動作、及び第３の内部電位ＶＣのトリミングポイント検索動作を行う。その場合、信号ＴＭＯＤＥ＿Ａ，ＨＩＴ＿Ａは、内部電位ＶＢ及びＶＣではそれぞれ信号ＴＭＯＤＥ＿Ｂ，ＴＭＯＤＥ＿Ｃ、ＨＩＴ＿Ｂ，ＨＩＴ＿Ｃに相当する。

次に、図２の内部電位発生回路１１０の課題を説明する。参照電位回路及び第１〜第３の内部電位発生回路２１１〜２１３のトリミングポイント検索処理は、順次、シリアルに行われる。トリミングポイントの検索時間は、各トリミングポイント毎に電位レベルが安定するまで待つ必要があるため、全体の検索時間が長くなる。また、トリミングポイントの検索及び不揮発性メモリセル１０９への書き込みの２段階フローにより、更に試験時間が長くなる。結果として試験コストが増大する。

図４の比較電位発生回路２２３内のトランスファスイッチ４０１のトランジスタの製造ばらつきが、内部電位ＶＡ，ＶＢ，ＶＣのばらつきの一因となる。この比較電位発生回路２２３は、第１〜第３の内部電位発生回路２１１〜２１３毎に設けられているため、比較電位発生回路２２３の部分のみ、第１〜第３の内部電位発生回路２１１〜２１３を同時に調整することができる。この調整を、第１〜第３の内部電位発生回路２１１〜２１３で最初に並行して同時に行うことで、全体の検索（最適化）にかかる時間を短くすることができる。また、トリミングポイントの自動検索から、不揮発性メモリセル１０９への書き込みを自動で行う。これにより、最終的な試験時間を短縮し、試験コストを削減することができる。

図１４は、本実施形態による内部電位発生回路１１０の構成例を示す回路図である。以下、図１４が図２と異なる点を説明する。内部電位発生回路１１０は、さらに外部から電位ＴＥＳＴＰＯＷを入力する。テスト制御部２０１は、試験が終了すると、ハイレベルのテスト終了信号ＴＥＳＴＥＮＤを出力する。ドライバ１４０１は、テスト終了信号ＴＥＳＴＥＮＤがハイレベルになると、書き込み／読み出し制御部１０８を介して、カウンタ２０５のカウント値ｃｏｕｎｔＶ、第１〜第３の内部電位発生回路２１１〜２１３のカウンタ２２５のカウント値ｃｏｕｎｔを不揮発性メモリセル１０９に書き込む。第１〜第３の内部電位発生回路２１１〜２１３内の比較電位発生回路２２３は、さらに、参照電位テストモード信号ＴＭＯＤＥ＿Ｖ及び外部電位ＴＥＳＴＰＯＷを入力する。第１〜第３の内部電位発生回路２１１〜２１３内の比較回路２２２は、さらに、参照電位テストモード信号ＴＭＯＤＥ＿Ｖ及び外部参照電位ＴＥＳＴＲＥＦを入力する。

図１５は、第１の内部電位発生回路２１１内の比較電位発生回路２２３の構成例を示す回路図である。第１の内部電位ＶＡのノード及び基準電位ノード間に、抵抗Ｒａ１、抵抗Ｒａ２、複数の抵抗Ｒａｘ及び抵抗Ｒａ３が直列に接続される。トランスファスイッチ１５０３は、ｐチャネル電界効果トランジスタ及びｎチャネル電界効果トランジスタにより構成され、抵抗Ｒａ１及びＲａ２間に接続される。トランスファスイッチ１５０２は、ｐチャネル電界効果トランジスタ及びｎチャネル電界効果トランジスタにより構成され、外部電位ＴＥＳＴＰＯＷのノード及び抵抗Ｒａ２の上端間に接続される。信号／ＴＭＯＤＥ＿Ｖは、参照電位テストモード信号ＴＭＯＤＥ＿Ｖの論理反転信号である。参照電位テストモード信号ＴＭＯＤＥ＿Ｖがハイレベルのとき、トランスファスイッチ１５０２がオンし、トランスファスイッチ１５０３がオフする。逆に、参照電位テストモード信号ＴＭＯＤＥ＿Ｖがローレベルのとき、トランスファスイッチ１５０２がオフし、トランスファスイッチ１５０３がオンする。

第１の比較電位ｖｌｅｖｅｌＡは、抵抗Ｒａ２及びＲａｘの相互接続点の電位である。複数のトランスファスイッチ１５０１は、ｐチャネル電界効果トランジスタ及びｎチャネル電界効果トランジスタにより構成され、それぞれ複数の抵抗Ｒａｘに並列に接続される。トランスファスイッチ１５０１の制御信号ｐｏｉｎｔＡ１〜ｐｏｉｎｔＡｎ，／ｐｏｉｎｔＡ１〜／ｐｏｉｎｔＡｎは、図１４の制御信号ｐｏｉｎｔに対応する。制御信号／ｐｏｉｎｔＡ１〜／ｐｏｉｎｔＡｎは、それぞれ制御信号ｐｏｉｎｔＡ１〜ｐｏｉｎｔＡｎの反転信号である。制御信号ｐｏｉｎｔＡ１〜ｐｏｉｎｔＡｎがローレベルになるとそれぞれに対応するトランスファスイッチ１５０１がオンし、制御信号ｐｏｉｎｔＡ１〜ｐｏｉｎｔＡｎがハイレベルになるとそれぞれに対応するトランスファスイッチ１５０１がオフする。制御信号ｐｏｉｎｔＡ１〜ｐｏｉｎｔＡｎに応じて、抵抗分割による抵抗値が変化し、第１の比較電位ｖｌｅｖｅｌＡが変化する。

比較電位発生回路２２３は、参照電位テストモード信号ＴＭＯＤＥ＿Ｖがハイレベルのときには、外部電位ＴＥＳＴＰＯＷを抵抗分割した第１の比較電位ｖｌｅｖｅｌＡを生成する。また、比較電位発生回路２２３は、参照電位テストモード信号ＴＭＯＤＥ＿Ｖがローレベルのときには、第１の内部電位ＶＡを抵抗分割した第１の比較電位ｖｌｅｖｅｌＡを生成する。外部電位ＴＥＳＴＰＯＷは、試験時に外部から印加する電位であり、比較電位ｖｌｅｖｅｌＡが参照電位ＶＲＥＦの狙い値に等しくなるようなレベルに設定されている。

図１６は、第２の内部電位発生回路２１２内の比較電位発生回路２２３の構成例を示す回路図である。図１６の回路は、図１５の回路と同様である。図１６の抵抗Ｒｂ１、Ｒｂ２、Ｒｂｘ、Ｒｂ３は、それぞれ図１５の抵抗Ｒａ１、Ｒａ２、Ｒａｘ、Ｒａ３に対応する。図１６のトランスファスイッチ１６０１〜１６０３は、図１５のトランスファスイッチ１５０１〜１５０３に対応する。図１６の制御信号ｐｏｉｎｔＢ１〜ｐｏｉｎｔＢｎ及び／ｐｏｉｎｔＢ１〜／ｐｏｉｎｔＢｎは、図１５の制御信号ｐｏｉｎｔＡ１〜ｐｏｉｎｔＡｎ及び／ｐｏｉｎｔＡ１〜／ｐｏｉｎｔＡｎに対応する。図１６の第２の内部電位ＶＢ及び第２の比較電位ｖｌｅｖｅｌＢは、図１５の第１の内部電位ＶＡ及び第１の比較電位ｖｌｅｖｅｌＡに対応する。比較電位発生回路２２３は、参照電位テストモード信号ＴＭＯＤＥ＿Ｖがハイレベルのときには、外部電位ＴＥＳＴＰＯＷを抵抗分割した第２の比較電位ｖｌｅｖｅｌＢを生成する。また、比較電位発生回路２２３は、参照電位テストモード信号ＴＭＯＤＥ＿Ｖがローレベルのときには、第２の内部電位ＶＢを抵抗分割した第２の比較電位ｖｌｅｖｅｌＢを生成する。

図１７は、第３の内部電位発生回路２１３内の比較電位発生回路２２３の構成例を示す回路図である。図１７の回路も、図１５の回路と同様である。図１７の抵抗Ｒｃ１、Ｒｃ２、Ｒｃｘ、Ｒｃ３は、それぞれ図１５の抵抗Ｒａ１、Ｒａ２、Ｒａｘ、Ｒａ３に対応する。図１７のトランスファスイッチ１７０１〜１７０３は、図１５のトランスファスイッチ１５０１〜１５０３に対応する。図１７の制御信号ｐｏｉｎｔＣ１〜ｐｏｉｎｔＣｎ及び／ｐｏｉｎｔＣ１〜／ｐｏｉｎｔＣｎは、図１５の制御信号ｐｏｉｎｔＡ１〜ｐｏｉｎｔＡｎ及び／ｐｏｉｎｔＡ１〜／ｐｏｉｎｔＡｎに対応する。図１７の第３の内部電位ＶＣ及び第３の比較電位ｖｌｅｖｅｌＣは、図１５の第１の内部電位ＶＡ及び第１の比較電位ｖｌｅｖｅｌＡに対応する。比較電位発生回路２２３は、参照電位テストモード信号ＴＭＯＤＥ＿Ｖがハイレベルのときには、外部電位ＴＥＳＴＰＯＷを抵抗分割した第３の比較電位ｖｌｅｖｅｌＣを生成する。また、比較電位発生回路２２３は、参照電位テストモード信号ＴＭＯＤＥ＿Ｖがローレベルのときには、第３の内部電位ＶＣを抵抗分割した第３の比較電位ｖｌｅｖｅｌＣを生成する。

図１５〜図１７の回路は、抵抗値が異なるのみで、回路構成は同じである。

図１８は、参照電位発生回路２０３、第１の比較電位発生回路２２３、第２の比較電位発生回路２２３及び第３の比較電位発生回路２２３の各ノードの電位を示す図である。ここで、第１の比較電位発生回路２２３は第１の内部電位発生回路２１１内の比較電位発生回路２２３を示し、第２の比較電位発生回路２２３は第２の内部電位発生回路２１２内の比較電位発生回路２２３を示し、第３の比較電位発生回路２２３は第３の内部電位発生回路２１３内の比較電位発生回路２２３を示す。例えば、第１の内部電位ＶＡが一番目に高い内部電位であり、第２の内部電位ＶＢが２番目に高い内部電位であり、第３の内部電位ＶＣが３番目に高い内部電位である。

参照電位発生回路２０３は、参照電位ＶＲＥＦを生成する。参照電位ＶＲＥＦは外部参照電位ＴＥＳＴＲＥＦにほぼ等しい電位になるように、トリミングポイントが制御される。

第１の比較電位発生回路２２３は、参照電位テストモード信号ＴＭＯＤＥ＿Ｖがハイレベルのときには、外部電位ＴＥＳＴＰＯＷを抵抗分割した第１の比較電位ｖｌｅｖｅｌＡを生成する。第１の比較電位ｖｌｅｖｅｌＡは外部参照電位ＴＥＳＴＲＥＦにほぼ等しい電位になるように、トリミングポイントが制御される。外部電位ＴＥＳＴＰＯＷは、図１５のノードＮＡの電位に対応する。

また、第１の比較電位発生回路２２３は、参照電位テストモード信号ＴＭＯＤＥ＿Ｖがローレベルのときには、第１の内部電位ＶＡを抵抗分割した第１の比較電位ｖｌｅｖｅｌＡを生成する。第１の比較電位ｖｌｅｖｅｌＡは参照電位ＶＲＥＦにほぼ等しい電位になるように、トリミングポイントが制御される。

第２の比較電位発生回路２２３は、参照電位テストモード信号ＴＭＯＤＥ＿Ｖがハイレベルのときには、外部電位ＴＥＳＴＰＯＷを抵抗分割した第２の比較電位ｖｌｅｖｅｌＢを生成する。第２の比較電位ｖｌｅｖｅｌＢは外部参照電位ＴＥＳＴＲＥＦにほぼ等しい電位になるように、トリミングポイントが制御される。外部電位ＴＥＳＴＰＯＷは、図１６のノードＮＢの電位に対応する。

また、第２の比較電位発生回路２２３は、参照電位テストモード信号ＴＭＯＤＥ＿Ｖがローレベルのときには、第２の内部電位ＶＢを抵抗分割した第２の比較電位ｖｌｅｖｅｌＢを生成する。第２の比較電位ｖｌｅｖｅｌＢは参照電位ＶＲＥＦにほぼ等しい電位になるように、トリミングポイントが制御される。

第３の比較電位発生回路２２３は、参照電位テストモード信号ＴＭＯＤＥ＿Ｖがハイレベルのときには、外部電位ＴＥＳＴＰＯＷを抵抗分割した第３の比較電位ｖｌｅｖｅｌＣを生成する。第３の比較電位ｖｌｅｖｅｌＣは外部参照電位ＴＥＳＴＲＥＦにほぼ等しい電位になるように、トリミングポイントが制御される。外部電位ＴＥＳＴＰＯＷは、図１７のノードＮＣの電位に対応する。

また、第３の比較電位発生回路２２３は、参照電位テストモード信号ＴＭＯＤＥ＿Ｖがローレベルのときには、第３の内部電位ＶＣを抵抗分割した第３の比較電位ｖｌｅｖｅｌＣを生成する。第３の比較電位ｖｌｅｖｅｌＣは参照電位ＶＲＥＦにほぼ等しい電位になるように、トリミングポイントが制御される。

まず、参照電位テストモード信号ＴＭＯＤＥ＿Ｖがハイレベルになり、第１〜第３の比較電位発生回路２２３は外部電位ＴＥＳＴＰＯＷを抵抗分割した比較電位ｖｌｅｖｅｌＡ，ｖｌｅｖｅｌＢ，ｖｌｅｖｅｌＣを生成してトリミングポイントの検索を並列処理で行う。検索が終了すると、参照電位テストモード信号ＴＭＯＤＥ＿Ｖがローレベルになる。このトリミングポイントの状態は、第１〜第３の内部電位発生回路２１１〜２１３内のカウンタ２２５内部に保持されている。この並列処理により、短時間での検索が可能になる。

次に、第１のテストモード信号ＴＭＯＤＥ＿Ａがハイレベルになると、第１の比較電位発生回路２２３は、第１の内部電位ＶＡを抵抗分割した第１の比較電位ｖｌｅｖｅｌＡを生成してトリミングポイントの検索を行う。第１の内部電位発生回路２１１内のカウンタ２２５のカウント値は前の値を保持しているので、前のトリミングポイントを初期値としてカウントを再開するので、短時間で検索を行うことができる。

次に、第２のテストモード信号ＴＭＯＤＥ＿Ｂがハイレベルになると、第２の比較電位発生回路２２３は、第２の内部電位ＶＢを抵抗分割した第２の比較電位ｖｌｅｖｅｌＢを生成してトリミングポイントの検索を行う。上記と同様に、第２の内部電位発生回路２１２内のカウンタ２２５のカウント値は前の値を保持しているので、前のトリミングポイントを初期値としてカウントを再開するので、短時間で検索を行うことができる。

次に、第３のテストモード信号ＴＭＯＤＥ＿Ｃがハイレベルになると、第３の比較電位発生回路２２３は、第３の内部電位ＶＣを抵抗分割した第３の比較電位ｖｌｅｖｅｌＣを生成してトリミングポイントの検索を行う。上記と同様に、第３の内部電位発生回路２１３内のカウンタ２２５のカウント値は前の値を保持しているので、前のトリミングポイントを初期値としてカウントを再開するので、短時間で検索を行うことができる。

以上の処理により、全体のトリミングポイント検索時間を短縮することができる。

図１９は、図１４の比較回路２２２の構成例を示す回路図である。第１の内部電位発生回路２１１内の比較回路２２２の構成を例に説明するが、第２及び第３の内部電位発生回路２１２及び２１３内の比較回路２２２の構成も同様である。インバータ１９０１は、参照電位テストモード信号ＴＭＯＤＥ＿Ｖの論理反転信号を信号／ＴＭＯＤＥ＿Ｖとしてトランスファスイッチ１９０２及び１９０３に出力する。

参照電位テストモード信号ＴＭＯＤＥ＿Ｖがハイレベルになると、トランスファスイッチ１９０２がオフし、トランスファスイッチ１９０３がオンし、外部参照電位ＴＥＳＴＲＥＦが比較器１９０５に出力される。その場合、比較器１９０５は、第１の比較電位ｖｌｅｅｌＡが外部参照電位ＴＥＳＴＲＥＦより低ければハイレベルの昇圧信号ｅｎを出力し、第１の比較電位ｖｌｅｅｌＡが外部参照電位ＴＥＳＴＲＥＦより高ければローレベルの昇圧信号ｅｎを出力する。比較器１９０５の構成は、図６の構成と同様である。

参照電位テストモード信号ＴＭＯＤＥ＿Ｖがローレベルになると、トランスファスイッチ１９０２がオンし、トランスファスイッチ１９０３がオフし、参照電位ＶＲＥＦが比較器１９０５に出力される。その場合、比較器１９０５は、第１の比較電位ｖｌｅｅｌＡが参照電位ＶＲＥＦより低ければハイレベルの昇圧信号ｅｎを出力し、第１の比較電位ｖｌｅｅｌＡが参照電位ＶＲＥＦより高ければローレベルの昇圧信号ｅｎを出力する。

論理和（ＯＲ）回路１９０４は、第１のテストモード信号ＴＭＯＤＥ＿Ａ及び参照電位テストモード信号ＴＭＯＤＥ＿Ｖの論理和信号を出力する。ＮＡＮＤ回路１９０６は、ＯＲ回路１９０４の出力信号及び昇圧信号ｅｎの否定論理積信号を第１の内部電位ヒット信号ＨＩＴ＿Ａとして出力する。

図２０は図１４の内部電位発生回路１１０の動作例を示す回路図であり、図２１は図１４の内部電位発生回路１１０の動作例を示すフローチャートである。ステップＳ２１０１では、テスト制御部２０１は、ハイレベルのテストモード信号ＴＥＳＴＭＯＤＥを入力すると、試験処理を開始する。次に、ステップＳ２１０２では、テスト制御部２０１は、参照電位テストモード信号ＴＭＯＤＥ＿Ｖ、第１のテストモード信号ＴＭＯＤＥ＿Ａ、第２のテストモード信号ＴＭＯＤＥ＿Ｂ及び第３のテストモード信号ＴＭＯＤＥ＿Ｃを同時にハイレベルにする。次に、ステップＳ２１０３では、比較回路２０２，２２２は、外部参照電位ＴＥＳＴＲＥＦとの比較を行うため、参照電位を電位ＴＥＳＴＲＥＦに設定する。次に、ステップＳ２１０４では、第１〜第３の内部電位発生回路２１１〜２１３の各比較電位発生回路２２３は、電源を外部電位ＴＥＳＴＰＯＷとし、外部電位ＴＥＳＴＰＯＷを抵抗分割し、比較電位ｖｌｅｖｅｌＡ，ｖｌｅｖｅｌＢ，ｖｌｅｖｅｌＣを生成する。

次に、ステップＳ２１０５、Ｓ２１０８、Ｓ２１１１及びＳ２１１４が並列処理される。参照電位カウンタ２０５、及び第１〜第３の内部電位発生回路２１１〜２１３内のカウンタ２２５は、並列にカウントを行う。ステップＳ２１０５では、比較回路２０２は、参照電位ＶＲＥＦが外部参照電位ＴＥＳＴＲＥＦより低いか否かを比較する。低ければステップＳ２１０６に進み、低くなければステップＳ２１０７へ進む。ステップＳ２１０６では、カウンタ２０５はカウントアップを行い、制御信号ｐｏｉｎｔＶが１ステップ増加する。その後、ステップＳ２１１７に進む。ステップＳ２１０７では、カウンタ２０５はカウント値ｃｏｕｎｔＶをラッチし、トリミングポインタ制御部２０４は制御信号ｐｏｉｎｔＶをラッチする。その後、ステップＳ２１１７に進む。

ステップＳ２１０８では、第１の内部電位発生回路２１１内の比較回路２２２は、外部電位ＴＥＳＴＰＯＷを抵抗分割した第１の比較電位ｖｌｅｖｅｌＡが外部参照電位ＴＥＳＴＲＥＦより低いか否かを比較する。低ければステップＳ２１０９に進み、低くなければステップＳ２１１０へ進む。ステップＳ２１０９では、第１の内部電位発生回路２１１内のカウンタ２２５はカウントアップを行い、制御信号ｐｏｉｎｔＡが１ステップ増加する。制御信号ｐｏｉｎｔＡは、第１の内部電位発生回路２１１内の制御信号ｐｏｉｎｔに対応する。その後、ステップＳ２１１７に進む。ステップＳ２１１０では、第１の内部電位発生回路２１１内のカウンタ２２５はカウント値ｃｏｕｎｔをラッチし、第１の内部電位発生回路２１１内のトリミングポインタ制御部２２４は制御信号ｐｏｉｎｔＡをラッチする。その後、ステップＳ２１１７に進む。

ステップＳ２１１１では、第２の内部電位発生回路２１２内の比較回路２２２は、外部電位ＴＥＳＴＰＯＷを抵抗分割した第２の比較電位ｖｌｅｖｅｌＢが外部参照電位ＴＥＳＴＲＥＦより低いか否かを比較する。低ければステップＳ２１１２に進み、低くなければステップＳ２１１３へ進む。ステップＳ２１１２では、第２の内部電位発生回路２１２内のカウンタ２２５はカウントアップを行い、制御信号ｐｏｉｎｔＢが１ステップ増加する。制御信号ｐｏｉｎｔＢは、第２の内部電位発生回路２１２内の制御信号ｐｏｉｎｔに対応する。その後、ステップＳ２１１７に進む。ステップＳ２１１３では、第２の内部電位発生回路２１２内のカウンタ２２５はカウント値ｃｏｕｎｔをラッチし、第２の内部電位発生回路２１２内のトリミングポインタ制御部２２４は制御信号ｐｏｉｎｔＢをラッチする。その後、ステップＳ２１１７に進む。

ステップＳ２１１４では、第３の内部電位発生回路２１３内の比較回路２２２は、外部電位ＴＥＳＴＰＯＷを抵抗分割した第３の比較電位ｖｌｅｖｅｌＣが外部参照電位ＴＥＳＴＲＥＦより低いか否かを比較する。低ければステップＳ２１１５に進み、低くなければステップＳ２１１６へ進む。ステップＳ２１１５では、第３の内部電位発生回路２１３内のカウンタ２２５はカウントアップを行い、制御信号ｐｏｉｎｔＣが１ステップ増加する。制御信号ｐｏｉｎｔＣは、第３の内部電位発生回路２１３内の制御信号ｐｏｉｎｔに対応する。その後、ステップＳ２１１７に進む。ステップＳ２１１６では、第３の内部電位発生回路２１３内のカウンタ２２５はカウント値ｃｏｕｎｔをラッチし、第３の内部電位発生回路２１３内のトリミングポインタ制御部２２４は制御信号ｐｏｉｎｔＣをラッチする。その後、ステップＳ２１１７に進む。

上記のように、参照電位ＶＲＥＦ、内部電位ＶＡ，ＶＢ，ＶＣのトリミングポイント検索処理を並列して行う。全ての検索処理が終了すると、参照電位ヒット信号ＲＥＦ＿ＨＩＴがハイレベルになり、内部電位ヒット信号ＨＩＴ＿Ａ，ＨＩＴ＿Ｂ，ＨＩＴ＿Ｃもハイレベルになる。

ステップＳ２１１７では、テスト制御部２０１は、参照電位ヒット信号ＲＥＦ＿ＨＩＴ、第１の内部電位ヒット信号ＨＩＴ＿Ａ、第２の内部電位ヒット信号ＨＩＴ＿Ｂ及び第３の内部電位ヒット信号ＨＩＴ＿Ｃが全てハイレベルであるか否かをチェックする。全てハイレベルであればステップＳ２１１８へ進み、そうでなければステップＳ２１０５、Ｓ２１０８、Ｓ２１１１、Ｓ２１１４の並列処理に戻る。

テスト制御部２０１は、内部電位ヒット信号ＨＩＴ＿Ａ，ＨＩＴ＿Ｂ，ＨＩＴ＿Ｃがそれぞれハイレベルになると、テストモード信号ＴＭＯＤＥ＿Ａ，ＴＭＯＤＥ＿Ｂ，ＴＭＯＤＥ＿Ｃをそれぞれローレベルにする。

ステップＳ２１１８では、テスト制御部２０１は、ヒット信号ＲＥＦ＿ＨＩＴ，ＨＩＴ＿Ａ，ＨＩＴ＿Ｂ，ＨＩＴ＿Ｃの全てがハイレベルになるのを待って、参照電位テストモード信号ＴＭＯＤＥ＿Ｖをローレベルにする。このトリミング状態（カウンタ値）は、カウンタ２０５，２２５の内部に保持されている。ここまでの動作を第１のトリミング処理と呼ぶ。

参照電位テストモード信号ＴＭＯＤＥ＿Ｖがローレベルになると、第１〜第３の内部電位発生回路２１１〜２１３の各比較電位発生回路２２３内の電源電位が電位ＴＥＳＴＰＯＷから各内部電位ＶＡ，ＶＢ，ＶＣに切り替わり、比較回路２０２，２２２の参照電位が電位ＴＥＳＴＲＥＦから電位ＶＲＥＦに切り替わる。第１〜第３の内部電位発生回路２１１〜２１３内の各比較回路２２２は、それぞれ、比較電位ｖｌｅｖｅｌＡ，ｖｌｅｖｅｌＢ，ｖｌｅｖｅｌＣが参照電位ＶＲＥＦと異なれば、再びヒット信号ＨＩＴ＿Ａ，ＨＩＴ＿Ｂ，ＨＩＴ＿Ｃをローレベルにする。

次に、ステップＳ２１１９では、テスト制御部２０１は、第１のテストモード信号ＴＭＯＤＥ＿Ａを再びハイレベルにし、最終的なトリミングポイント検索処理を行う。ここからの最終的なトリミングポイント検索処理を第２のトリミング処理と呼ぶ。第１〜第３の内部電位発生回路２１１〜２１３のカウンタ２２５のカウンタ値は、前の値を保持しているので、前のトリミングポイント値を初期値としてカウントを再開し、必要であればカウンタ値が加算され、内部電位ＶＡ，ＶＢ，ＶＣを調整する。

次に、ステップＳ２１２０では、第１の内部電位発生回路２１１内の比較回路２２２は、第１の内部電位ＶＡを抵抗分割した第１の比較電位ｖｌｅｖｅｌＡが参照電位ＶＲＥＦより低いか否かを比較する。低ければステップＳ２１２１に進み、低くなければステップＳ２１２２へ進む。ステップＳ２１２１では、第１の内部電位発生回路２１１内のカウンタ２２５はカウントアップを行い、制御信号ｐｏｉｎｔＡが１ステップ増加する。制御信号ｐｏｉｎｔＡは、第１の内部電位発生回路２１１内の制御信号ｐｏｉｎｔに対応する。その後、ステップＳ２１２０に戻る。ステップＳ２１２２では、第１の内部電位発生回路２１１内のカウンタ２２５はカウント値ｃｏｕｎｔをラッチし、第１の内部電位発生回路２１１内のトリミングポインタ制御部２２４は制御信号ｐｏｉｎｔＡをラッチする。その後、ステップＳ２１２３に進む。ステップＳ２１２３では、テスト制御部２０１は、第１の内部電位ヒット信号ＨＩＴ＿Ａがハイレベルになると、第１のテストモード信号ＴＭＯＤＥ＿Ａをローレベルにする。

次に、ステップＳ２１２４では、テスト制御部２０１は、第２のテストモード信号ＴＭＯＤＥ＿Ｂをハイレベルにする。次に、ステップＳ２１２５では、第２の内部電位発生回路２１２内の比較回路２２２は、第２の内部電位ＶＢを抵抗分割した第２の比較電位ｖｌｅｖｅｌＢが参照電位ＶＲＥＦより低いか否かを比較する。低ければステップＳ２１２６に進み、低くなければステップＳ２１２７へ進む。ステップＳ２１２６では、第２の内部電位発生回路２１２内のカウンタ２２５はカウントアップを行い、制御信号ｐｏｉｎｔＢが１ステップ増加する。制御信号ｐｏｉｎｔＢは、第２の内部電位発生回路２１２内の制御信号ｐｏｉｎｔに対応する。その後、ステップＳ２１２５に戻る。ステップＳ２１２７では、第２の内部電位発生回路２１２内のカウンタ２２５はカウント値ｃｏｕｎｔをラッチし、第２の内部電位発生回路２１２内のトリミングポインタ制御部２２４は制御信号ｐｏｉｎｔＢをラッチする。その後、ステップＳ２１２８に進む。ステップＳ２１２８では、テスト制御部２０１は、第２の内部電位ヒット信号ＨＩＴ＿Ｂがハイレベルになると、第２のテストモード信号ＴＭＯＤＥ＿Ｂをローレベルにする。

次に、ステップＳ２１２９では、テスト制御部２０１は、第３のテストモード信号ＴＭＯＤＥ＿Ｃをハイレベルにする。次に、ステップＳ２１３０では、第３の内部電位発生回路２１３内の比較回路２２２は、第３の内部電位ＶＣを抵抗分割した第３の比較電位ｖｌｅｖｅｌＣが参照電位ＶＲＥＦより低いか否かを比較する。低ければステップＳ２１３１に進み、低くなければステップＳ２１３２へ進む。ステップＳ２１３１では、第３の内部電位発生回路２１３内のカウンタ２２５はカウントアップを行い、制御信号ｐｏｉｎｔＣが１ステップ増加する。制御信号ｐｏｉｎｔＣは、第３の内部電位発生回路２１３内の制御信号ｐｏｉｎｔに対応する。その後、ステップＳ２１３０に戻る。ステップＳ２１３２では、第３の内部電位発生回路２１３内のカウンタ２２５はカウント値ｃｏｕｎｔをラッチし、第３の内部電位発生回路２１３内のトリミングポインタ制御部２２４は制御信号ｐｏｉｎｔＣをラッチする。その後、ステップＳ２１３３に進む。ステップＳ２１３３では、テスト制御部２０１は、第３の内部電位ヒット信号ＨＩＴ＿Ｃがハイレベルになると、第３のテストモード信号ＴＭＯＤＥ＿Ｃをローレベルにする。

次に、ステップＳ２１３４では、テスト制御部２０１は、テスト終了信号ＴＥＳＴＥＮＤをハイレベルにする。次に、ステップＳ２１３５では、ドライバ１４０１は、テスト終了信号ＴＥＳＴＥＮＤがハイレベルになると、書き込み／読み出し制御部１０８を介して、参照電位のカウンタ２０５のカウント値ｃｏｕｎｔＶ、第１〜第３の内部電位発生回路２１１〜２１３のカウンタ２２５のカウント値ｃｏｕｎｔを不揮発性メモリセル１０９に書き込む。不揮発性メモリセル１０９は、それらのカウント値を記憶する。通常動作時には、書き込み／読み出し制御部１０８は、不揮発性メモリセル１０９内のカウント値を読み出し、カウンタ２０２，２２５に設定する。以上で、テスト処理が終了する。

上記のステップＳ２１１９〜Ｓ２１３３の処理を第２のトリミング処理と呼ぶ。以上のように、第１〜第３の内部電位発生回路２１１〜２１３の比較電位発生回路２２３内のばらつき補正を第１のトリミング処理により、参照電位調整処理と同時に最初に行っているため、最終的な調整である第２のトリミング処理は短い時間で終了し、全体のトリミング処理時間を短縮することができる。

トリミング処理時、例えば内部電位を低いレベルから高いレベルにサーチする場合、内部電位のばらつき要因が比較電位発生回路２２３内のみにある訳ではないので、第２のトリミング処理時に、第１のトリミング処理の補正値より適正値が低い可能性もある。その場合は、以下のような手段も可能である。第１のトリミング処理時に、外部電位ＴＥＳＴＰＯＷのレベルを狙い値より若干低く設定する。その結果、第１のトリミング処理の調整後のレベルも低くなる。よって、第２のトリミング処理でサーチする際の初期値を低い状態から開始し、適正値が第１のトリミング処理の結果より低い場合も対処できる。

以上のように、内部電位のばらつき要因のひとつの調整を、各内部電位に対して最初に同時に行っておくことにより、全体の調整時間を短縮し、また自動でその結果を不揮発性メモリセル１０９に書き込むことにより試験時間を短縮し、試験コストを抑えることができる。

なお、上記実施形態は、何れも本発明を実施するにあたっての具体化の例を示したものに過ぎず、これらによって本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその技術思想、又はその主要な特徴から逸脱することなく、様々な形で実施することができる。

２０１ テスト制御部
２０２ 比較回路
２０３ 参照電位発生回路
２０４ トリミングポインタ制御部
２０５ 参照電位カウンタ
２１１ 第１の内部電位発生回路
２１２ 第２の内部電位発生回路
２１３ 第３の内部電位発生回路
２２１ 検出回路
２２２ 比較回路
２２３ 比較電位発生回路
２２４ トリミングポインタ制御部
２２５ カウンタ
２２６ 内部電位発生回路
１４０１ ドライバ

Claims (5)

1. 第１の内部電位発生回路と、
   参照電位テストモードにおいてクロック信号に同期してカウントを行い、参照電位が外部参照電位より高くなるとカウントを停止する参照電位カウンタと、
   前記参照電位カウンタのカウント値に応じた前記参照電位を生成する参照電位発生回路とを有し、
   前記第１の内部電位発生回路は、
   前記参照電位テストモードにおいて前記クロック信号に同期してカウントを行う第１のカウンタと、
   前記参照電位テストモードにおいて前記第１のカウンタのカウント値に応じて外部電位を抵抗分割した第１の比較電位を生成する第１の比較電位発生回路と、
   前記第１の比較電位が前記参照電位発生回路により生成される前記参照電位より低いときには第１の内部電位を昇圧する第１の電位発生回路とを有し、
   前記第１のカウンタは、前記参照電位テストモードにおいて前記第１の比較電位が前記外部参照電位より高くなるとカウントを停止し、
   前記参照電位カウンタ及び前記第１のカウンタは、前記参照電位テストモードにおいて並列にカウントを行うことを特徴とする内部電位発生回路。
2. 前記第１のカウンタは、前記参照電位テストモードにおけるカウント停止の後、第１の内部電位テストモードにおいて前記クロック信号に同期してカウントを再開し、
   前記第１の比較電位発生回路は、前記第１の内部電位テストモードにおいて前記第１のカウンタのカウント値に応じて前記第１の内部電位を抵抗分割した第１の比較電位を生成し、
   前記第１のカウンタは、前記第１の内部電位テストモードにおいて前記第１の比較電位が前記参照電位発生回路により生成される前記参照電位より高くなるとカウントを停止することを特徴とする請求項１記載の内部電位発生回路。
3. さらに、第２の内部電位発生回路を有し、
   前記第２の内部電位発生回路は、
   前記参照電位テストモードにおいて前記クロック信号に同期してカウントを行う第２のカウンタと、
   前記参照電位テストモードにおいて前記第２のカウンタのカウント値に応じて前記外部電位を抵抗分割した第２の比較電位を生成する第２の比較電位発生回路と、
   前記第２の比較電位が前記参照電位発生回路により生成される前記参照電位より低いときには第２の内部電位を昇圧する第２の電位発生回路とを有し、
   前記第２のカウンタは、前記参照電位テストモードにおいて前記第２の比較電位が前記外部参照電位より高くなるとカウントを停止し、
   前記参照電位カウンタ、前記第１のカウンタ及び前記第２のカウンタは、前記参照電位テストモードにおいて並列にカウントを行うことを特徴とする請求項１記載の内部電位発生回路。
4. 前記第１のカウンタは、前記参照電位テストモードにおけるカウント停止の後、第１の内部電位テストモードにおいて前記クロック信号に同期してカウントを再開し、
   前記第１の比較電位発生回路は、前記第１の内部電位テストモードにおいて前記第１のカウンタのカウント値に応じて前記第１の内部電位を抵抗分割した第１の比較電位を生成し、
   前記第１のカウンタは、前記第１の内部電位テストモードにおいて前記第１の比較電位が前記参照電位発生回路により生成される前記参照電位より高くなるとカウントを停止し、
   前記第２のカウンタは、前記第１の内部電位テストモードにおける前記第１のカウンタのカウント停止の後、第２の内部電位テストモードにおいて前記クロック信号に同期してカウントを再開し、
   前記第２の比較電位発生回路は、前記第２の内部電位テストモードにおいて前記第２のカウンタのカウント値に応じて前記第２の内部電位を抵抗分割した第２の比較電位を生成し、
   前記第２のカウンタは、前記第２の内部電位テストモードにおいて前記第２の比較電位が前記参照電位発生回路により生成される前記参照電位より高くなるとカウントを停止することを特徴とする請求項３記載の内部電位発生回路。
5. さらに、前記参照電位カウンタのカウント停止後に前記参照電位カウンタのカウント値を不揮発性メモリに書き込む制御部を有することを特徴とする請求項１〜４のいずれか１項に記載の内部電位発生回路。

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