KR20100088920A - 반도체 소자의 내부 전압 생성 회로 - Google Patents

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Abstract

본 발명은 반도체 소자의 내부 전압 생성 회로에 관한 것으로, 클럭 인에이블 신호에 응답하여 제1 클럭 신호를 생성하는 클럭 드라이버와, 상기 제1 클럭 신호를 부스팅시켜 상기 제1 클럭 신호보다 진폭이 증가한 제2 클럭 신호를 생성하는 부스팅부, 및 상기 제2 클럭 신호에 응답하여 고전압을 생성하는 차지 펌프부를 포함하는 반도체 소자의 내부 전압 생성 회로를 개시한다.
고전압, 펌프, 클럭 드라이버

Description

반도체 소자의 내부 전압 생성 회로{Internal Voltage Generating Circuit of Semiconductor device}
본 발명은 반도체 소자의 내부 전압 생성 회로에 관한 것으로, 특히 오실레이터에서 출력된 클럭의 진폭을 상승시켜 펌프 회로의 효율을 증가시킬 수 있는 반도체 소자의 내부 전압 생성 회로에 관한 것이다.
일반적으로 반도체 메모리 소자의 전원은 크게 외부전원과 내부전원으로 나눌 수 있다.
외부전원으로는 Vext(External voltage), Vss(Ground voltage), Vref(Input reference voltage) 및 VextQ(Quiet external voltage) 등이 있고, 내부전원으로는 Vpp(Word line enable voltage), Vbb(Cell array bulk bias voltage) 및 Vint(Internal operating voltage)등이 있다.
한편, 종래 대부분의 디램 내에 셀 블럭은 하나의 트랜지스터와 하나의 셀 캐패시터가 결합된 구조로 설계되는데, 이 셀 트랜지스터는 면적 및 전류 구동능력 에서의 잇점 때문에 주로 NMOS를 사용한다. 이러한 셀에 하이레벨의 데이터를 읽고 쓰기 위해 데이터의 전위보다 문턱전압(Threshold voltage) 이상의 높은 전위를 셀 트랜지스터의 게이트에 인가하는데, 이 셀 트랜지스터 구동용 전압을 대개 고전압(Vpp)이라 한다.
또한 플래시 메모리 소자의 경우 프로그램 동작 및 소거 동작시 고전압(Vpp)을 사용하여 동작을 수행한다.
반도체 소자에서 고전압을 사용하기 위해서는 고전압을 생성하여 출력하는 고전압 출력회로가 필요한데, 고전압 출력회로는 통상적으로 일정한 주기를 가지는 클럭신호를 출력하는 오실레이터와 오실레이터에 출력되는 클럭신호에 대응하여 출력단에 전하를 펌핑함으로서, 고전압을 출력하게 되는 전하펌핑부를 구비하게 된다.
본 발명이 이루고자 하는 기술적 과제는 반도체 소자의 내부 전압 생성 회로에서 오실레이터에서 출력되는 클럭 신호를 부스팅부에 의해 클럭 신호의 진폭을 증가시켜 차지 펌프부에 인가함으로써, 차지 펌프부의 구동 능력 및 효율을 상승시킬 수 있는 반도체 소자의 내부 전압 생성 회로를 제공하는 데 있다.
본 발명의 일실시 예에 따른 반도체 소자의 내부 전압 생성 회로는 클럭 인에이블 신호에 응답하여 제1 클럭 신호를 생성하는 클럭 드라이버와, 상기 제1 클럭 신호를 부스팅시켜 상기 제1 클럭 신호보다 진폭이 증가한 제2 클럭 신호를 생성하는 부스팅부, 및 상기 제2 클럭 신호에 응답하여 고전압을 생성하는 차지 펌프부를 포함한다.
인에이블 신호에 응답하여 상기 클럭 드라이버에 클럭 신호를 인가하는 오실레이터를 더 포함한다.
기준 전압과 상기 고전압을 비교하여 상기 클럭 인에이블 신호를 생성하는 기준 전압 비교기를 더 포함한다.
상기 부스팅부는 전원 전압 레벨의 진폭을 갖는 상기 제1 클럭 신호를 부스팅하여 상기 제1 클럭 신호보다 두배의 진폭을 갖는다.
상기 부스팅부는 전원 전압과 제1 노드(Q1) 사이에 연결된 제1 트랜지스 터(N2)와, 상기 전원 전압과 제2 노드(Q2) 사이에 연결된 제2 트랜지스터(N1)와, 상기 제1 클럭 신호에 의해 충전되고 상기 제2 노드에 방전하는 제1 캐패시터(Cp2)와, 반전된 상기 제1 클럭 신호에 의해 충전되고 상기 제1 노드에 방전하는 제2 캐패시터(Cp1), 및 상기 반전된 제1 클럭 신호를 반전시켜 출력하되, 상기 제2 노드의 전위를 구동 전위로 사용하여 출력하는 인버터(IV3)를 포함한다.
상기 클럭 드라이버는 상기 제1 클럭 신호를 반전시킨 제1 반전 클럭 신호를 출력한다.
상기 부스팅부는 상기 제1 클럭 신호를 부스팅시켜 상기 제2 클럭 신호를 생성하는 제1 부스팅부, 및 상기 제1 반전 클럭 신호를 부스팅시켜 제2 반전 클럭 신호를 생성하는 제2 부스팅부를 포함한다.
본 발명의 일실시 예에 따르면, 반도체 소자의 내부 전압 생성 회로에서 오실레이터에서 출력되는 클럭 신호를 부스팅부에 의해 클럭 신호의 진폭을 증가시켜 차지 펌프부에 인가함으로써, 차지 펌프부의 구동 능력 및 효율을 상승시킬 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다 른 다양한 형태로 구현될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명의 범위는 본원의 특허청구범위에 의해서 이해되어야 한다.
도 1은 본 발명의 일실시 예에 따른 반도체 소자의 내부 전압 생성 회로(100)를 나타내는 구성도이다.
도 1을 참조하면, 내부 전압 생성 회로(100)는 오실레이터(110), 클럭 드라이버(120), 부스팅부(130), 차지 펌프부(140), 및 기준 전압 비교기(150)를 포함한다,
오실레이터(110)는 인에이블 신호(EN)에 응답하여 일정 주기의 클럭 신호(OSC)를 출력한다.
클럭 드라이버(120)는 오실레이터(110)에서 출력된 클럭 신호(OSC)와 클럭 인에이블 신호(CLK_EN)에 응답하여 제1 클럭 신호(CLK)와 제1 반전 클럭 신호(/CLK)를 출력한다.
부스팅부(130)는 제1 부스팅부(130A)와 제2 부스팅부(130B)를 포함하며, 제1 클럭 신호(CLK)와 제1 반전 클럭 신호(/CLK)를 부스팅시켜 각각 제2 클럭 신호(2CLK)와 제2 반전 클럭 신호(2/CLK)를 출력한다.
차지 펌프부(140)는 다수의 펌프 유닛을 포함하며, 제2 클럭 신호(2CLK)와 제2 반전 클럭 신호(2/CLK)를 이용하여 내부 전원을 펌핑시켜 고전압(Vpp)을 출력 한다.
기준 전압 비교기는 고전압(Vpp)을 저항(R1, R2)을 이용하여 생성한 분배 전압과 기준 전압(Vref)을 비교하여 클럭 인에이블 신호(CLK_EN)를 출력한다. 즉, 분배 전압이 기준 전압(Vref) 보다 작으면, 하이 레벨의 클럭 인에이블 신호(CLK_EN)를 출력한다.
도 2는 도 1의 클럭 드라이버(120)를 나타내는 구성도이다.
도 2를 참조하면, 클럭 드라이버(120)는 낸드 게이트(ND)와 다수의 인버터(I1 내지 Im)를 포함한다. 낸드 게이트(ND)는 오실레이터(110)에서 출력된 클럭 신호(OSC)와 클럭 인에이블 신호(CLK_EN)를 조합하여 출력 신호를 생성한다. 다수의 인버터(I1 내지 In)는 직렬 연결되어 클럭 신호(OSC)를 지연시켜 제1 클럭 신호(CLK)를 생성한다. 다수의 인버터(In+1 내지 Im)는 직렬 연결되어 인버터(I1)의 출력 신호를 반전 지연시켜 제1 반전 클럭 신호(/CLK)를 출력한다.
도 3은 도 1의 제1 부스팅부(130A)를 나타내는 회로도이다.
도 1의 부스팅부(130)는 제1 부스팅부(130A) 및 제2 부스팅부(130B)를 포함하며, 그 구조가 서로 유사하므로 제2 부스팅부(130B)의 상세 구조 설명은 생략하도록 한다.
도 3을 참조하면, 제1 부스팅부(130A)는 다수의 인버터(IV1 내지 IV3), 다수의 캐패시터(Cp1, Cp2), 및 다수의 NMOS 트랜지스터(N1, N2)를 포함한다.
NMOS 트랜지스터(N1)는 전원 전압과 노드(Q1) 사이에 연결되고 NMOS 트랜지스터(N2)는 전원 전압과 노드(Q2) 사이에 연결되며, NMOS 트랜지스터(N1)의 게이트는 노드(Q2)에 연결되고 NMOS 트랜지스터(N2)의 게이트는 노드(Q1)에 연결된다. 인버터(IV1)는 클럭 신호(CLK)를 반전시켜 노드(Q3)에 출력한다. 캐패시터(Cp1)는 노드(Q1)와 노드(Q3) 사이에 연결된다. 인버터(IV2)는 노드(Q3)의 전위를 반전시켜 캐패시터(Cp2)에 출력한다. 캐패시터(Cp2)는 노드(Q2)와 인버터(IV2) 사이에 연결된다. 인버터(IV3)는 노드(Q3)의 전위를 반전시켜 제2 클럭 신호(2CLK)로 출력하며, 노드(Q2)의 전위를 공급받아 인에이블된다.
도 1 내지 도 3을 참조하여 본원 발명의 일실시 예에 따른 반도체 소자의 내부 전압 생성 회로(100)의 동작을 설명하면 다음과 같다.
먼저 인에이블 신호(EN)에 응답하여 오실레이터(110)가 일정 주기를 갖는 클럭 신호(OSC)를 출력한다.
초기에 차지 펌프부(140)는 펑핌 동작을 하기 전이므로, 기준 전압 비교기(150)에 인가되는 분배 전압은 기준 전압(Vref)보다 낮으므로 하이 레벨의 클럭 인에이블 신호(CLK_EN)가 출력된다.
클럭 드라이버(120)는 클럭 신호(OSC)와 클럭 인에이블 신호(CLK_EN)에 응답하여 제1 클럭 신호(CLK) 및 제1 반전 클럭 신호(/CLK)를 출력한다.
부스팅부(130)는 제1 클럭 신호(CLK) 및 제1 반전 클럭 신호(/CLK)를 부스팅시켜 클럭의 진폭을 증가시켜 제2 클럭 신호(CLK) 및 제2 반전 클럭 신호(2/CLK)로 출력한다. 예를 들어 제1 클럭 신호(CLK) 및 제1 반전 클럭 신호(/CLK)의 진폭이 VDD이라면 2VDD 레벨로 증가시켜 출력한다.
부스팅 동작을 좀더 상세하게 설명하면 다음과 같다.
진폭이 VDD 인 제1 클럭 신호(CLK)가 로우 레벨로 인가되면 인버터(IV1)에 의해 노드(Q3)는 하이 레벨(VDD 레벨)이 된다. 이로 인하여 캐패시터(Cp1)이 VDD 레벨로 충전된 후 방전되어 노드(Q1)는 2VDD 레벨이 된다. 이로 인하여 NMOS 트랜지스터(N2)가 턴온되어 노드(Q2)는 VDD 레벨이 된다. 이로 인하여 인버터(IV3)가 인에이블 되어 하이 레벨의 노드(Q3) 전위를 반전시켜 로우 레벨로 출력한다.
제1 클럭 신호(CLK)가 하이 레벨로 인가되면 인버터(IV1)에 의해 노드(Q3)는 로우 레벨이 된다. 인버터(IV2)는 노드(Q3)의 전위를 반전시켜(VDD 레벨) 캐패시터(Cp2)에 인가한다. 캐패시터(Cp2)는 VDD 레벨의 전위에 의해 충전된 후 노드(Q2)에 방전하여 노드(Q2)는 2VDD 레벨이 된다. 이로 인하여 NMOS 트랜지스터(N1)는 턴온되고, NMOS 트랜지스터(N2)는 턴오프된다. 인버터(IV3)는 2VDD 레벨의 전위를 인가받아 인에이블 되어 로우 레벨의 노드(Q3) 전위를 반전시켜 진폭이 2VDD 레벨인 하이 레벨 출력한다. 이로 인하여 입력되는 제1 클럭 신호(CLK)보다 진폭이 증가한 제2 클럭 신호(2CLK)가 출력된다.
차지 펌프부(140)는 진폭이 증가한 제2 클럭 신호(2CLK) 및 제2 반전 클럭 신호(2/CLK)에 응답하여 펌핑 동작을 수행하여 고전압(Vpp)을 출력한다.
입력 되는 제2 클럭 신호(2CLK) 및 제2 반전 클럭 신호(2/CLK)가 제1 클럭 신호(CLK) 및 제1 반전 클럭 신호(/CLK) 보다 진폭이 증가하게 되면, 목표 전위까지 고전압(Vpp)을 상승시키는 차지 펌프부(140)의 펌핑 동작이 감소하게 되어 차지 펌프부의 효율이 개선된다. 또한 이로 인하여 차지 펌프부(140) 내부의 단위 펌프 갯수를 감소시킬 수 있어 회로의 집적도를 개선할 수 있다.
상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
도 1은 본 발명의 일실시 예에 따른 반도체 소자의 내부 전압 생성 회로(100)를 나타내는 구성도이다.
도 2는 도 1의 클럭 드라이버(120)를 나타내는 구성도이다.
도 3은 도 1의 제1 부스팅부(130A)를 나타내는 회로도이다.
<도면의 주요 부분에 대한 부호 설명>
100 : 내부 전압 생성 회로 110 : 오실레이터
120 : 클럭 드라이버 130 : 부스팅부
140 : 차지 펌프부 150 : 기준 전압 비교기

Claims (7)

  1. 클럭 인에이블 신호에 응답하여 제1 클럭 신호를 생성하는 클럭 드라이버;
    상기 제1 클럭 신호를 부스팅시켜 상기 제1 클럭 신호보다 진폭이 증가한 제2 클럭 신호를 생성하는 부스팅부; 및
    상기 제2 클럭 신호에 응답하여 고전압을 생성하는 차지 펌프부를 포함하는 반도체 소자의 내부 전압 생성 회로.
  2. 제 1 항에 있어서,
    인에이블 신호에 응답하여 상기 클럭 드라이버에 클럭 신호를 인가하는 오실레이터를 더 포함하는 반도체 소자의 내부 전압 생성 회로.
  3. 제 1 항에 있어서,
    기준 전압과 상기 고전압을 비교하여 상기 클럭 인에이블 신호를 생성하는 기준 전압 비교기를 더 포함하는 반도체 소자의 내부 전압 생성 회로.
  4. 제 1 항에 있어서,
    상기 부스팅부는 전원 전압 레벨의 진폭을 갖는 상기 제1 클럭 신호를 부스팅하여 상기 제1 클럭 신호보다 두배의 진폭을 갖는 상기 제2 클럭 신호를 생성하는 반도체 소자의 내부 전압 생성 회로.
  5. 제 1 항에 있어서,
    상기 부스팅부는
    전원 전압과 제1 노드(Q1) 사이에 연결된 제1 트랜지스터(N2);
    상기 전원 전압과 제2 노드(Q2) 사이에 연결된 제2 트랜지스터(N1);
    상기 제1 클럭 신호에 의해 충전되고 상기 제2 노드에 방전하는 제1 캐패시터(Cp2);
    반전된 상기 제1 클럭 신호에 의해 충전되고 상기 제1 노드에 방전하는 제2 캐패시터(Cp1); 및
    상기 반전된 제1 클럭 신호를 반전시켜 출력하되, 상기 제2 노드의 전위를 구동 전위로 사용하여 출력하는 인버터(IV3)를 포함하는 반도체 소자의 내부 전압 생성 회로.
  6. 제 1 항에 있어서,
    상기 클럭 드라이버는 상기 제1 클럭 신호를 반전시킨 제1 반전 클럭 신호를 출력하는 반도체 소자의 내부 전압 생성 회로.
  7. 제 6 항에 있어서,
    상기 부스팅부는 상기 제1 클럭 신호를 부스팅시켜 상기 제2 클럭 신호를 생성하는 제1 부스팅부; 및
    상기 제1 반전 클럭 신호를 부스팅시켜 제2 반전 클럭 신호를 생성하는 제2 부스팅부를 포함하는 반도체 소자의 내부 전압 생성 회로.
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