JP5246155B2 - 半導体装置 - Google Patents

Description

本発明は、半導体装置に関し、特に、システムＬＳＩに関する。

一般的なシステムＬＳＩの論理回路部は、チップ内部の基準クロックで同期される同期回路で構成される。

図１は、一般的なシステムＬＳＩの論理回路部の一例を示す図である。

図１に示すように、一般的なシステムＬＳＩの論理回路部においては、位相比較器５０１、ローパスフィルタ（ＬＰＦ）５０２、電圧制御発振器（ＶＣＯ）５０３及び分周器５０４からなる位相同期回路（ＰＬＬ）において、位相比較器５０１に入力される外部のシステム基準クロックに基づいて、逓倍、位相同期が行われ、内部基準クロックが生成されている。なお、電圧制御発振器（ＶＣＯ）５０３に入力される電気信号に高周波のノイズがのると出力クロックが安定しないため、位相比較器５０１と電圧制御発振器（ＶＣＯ）５０３との間にローパスフィルタ（ＬＰＦ）５０２を挿入するのが一般的である。

図２は、一般的なシステムＬＳＩの論理回路部の他の例を示す図である。

図２に示すものにおいては、図１に示したローパスフィルタ（ＬＰＦ）５０２と電圧制御発振器（ＶＣＯ）５０３との間に、Ａ／Ｄ変換器５０６、デジタル制御回路５０７及びＤ／Ａ変換器５０８を設け、位相比較器５０１の出力を一旦デジタル化し、不揮発メモリ５０９に記憶している。このような構成は、特許公開１９９６−７５１７４号公報や特許第３５９２２６９号公報に開示されている。

このような構成とすることにより、デジタル処理において、電圧制御発振器（ＶＣＯ）５０３に入力される電位の初期値を不揮発メモリ５０９に記憶し、電源立ち上げ時に電圧制御発振器（ＶＣＯ）５０３が正しいクロック周波数を出力し、安定するまでの時間を短縮している。

図３は、図１及び図２に示した電圧制御発振器（ＶＣＯ）５０３の回路例を示す図である。

図１及び図２に示した電圧制御発振器（ＶＣＯ）５０３は、図３に示すように、入力される電圧に応じて、周波数が変化する発振回路が用いられる。

しかしながら、上述したように、電圧制御発振器に入力される電位をデジタル値として不揮発メモリに記憶しておく場合、ＰＬＬ回路の立ち上げ時間を短縮することができるものの、位相比較したアナログ信号による位相差をデジタル変換するためのＡ／Ｄ変換器と、不揮発メモリから読み出したデジタル値をアナログ変換するためのＤ／Ａ変換器が必要となり、回路が大型化してしまうという問題点がある。

本発明は、上述したような従来の技術が有する問題点に鑑みてなされたものであって、面積オーバーヘッドが少なく、かつＰＬＬ回路を高速に立ち上げることができる半導体装置を提供することを目的とする。

上記目的を達成するために本発明は、
不揮発性可変抵抗素子を搭載した半導体装置であって、
前記不揮発性可変抵抗素子の抵抗値を電位または電流に変換して出力する抵抗値変換回路部と、
前記抵抗値変換回路部からの出力と前記半導体装置内の一部の節点の電位または電流とを比較する比較回路部と、
前記比較回路部における比較結果に基づいて前記不揮発性可変抵抗素子の抵抗値を変化させる抵抗値変更回路部とを有する。

このような構成とすることにより、半導体装置内の一部の節点の電位または電流の値が不揮発性可変抵抗素子の抵抗値として常に記憶されているので、これらの記憶値をアナログレベルのままで利用することができる。

また、不揮発性可変容量素子を搭載した半導体装置であって、
前記不揮発性可変容量素子の容量値を電位または電流に変換して出力する容量値変換回路部と、
前記容量値変換回路部からの出力と前記半導体装置内の一部の節点の電位または電流とを比較する比較回路部と、
前記比較回路部における比較結果に基づいて前記不揮発性可変容量素子の容量値を変化させる容量値変更回路部とを有する。

このような構成とすることにより、半導体装置内の一部の節点の電位または電流の値が不揮発性可変容量素子の容量値として常に記憶されているので、これらの記憶値をアナログレベルのままで利用することができる。

以上説明したように、本発明によれば、不揮発性可変抵抗素子または不揮発性可変容量素子に、半導体装置の一部の回路の節点の電位または電流が抵抗値または容量値として記憶されているため、これを電圧制御発振器の入力とすれば、電圧制御発振器を用いたＰＬＬ回路の立ち上がりが早くなり、ＬＳＩの使用開始を早めることができる。

一般的なシステムＬＳＩの論理回路部の一例を示す図である。 一般的なシステムＬＳＩの論理回路部の他の例を示す図である。 図１及び図２に示した電圧制御発振器（ＶＣＯ）の回路例を示す図である。 本発明の半導体装置を用いたＰＬＬ回路の一例を示す図である。 図４に示した初期値記憶部の実施の一形態を示す図である。 図５に示した可変抵抗素子の構成を示す図である。 図５に示した初期値記憶部の動作の一例を説明するためのフローチャートである。 図５に示した初期値記憶部の動作の他の例を説明するためのフローチャートである。 図５に示した初期値記憶部の一例を示す回路図である。 図９に示した初期値記憶部の動作を説明するためのタイミングチャートである。 固体電解質素子の特性を示す図である。 図９に示した初期値記憶部において電源立ち上げ時にＩＮＩＴ信号を生成するための回路を示す図である。 図１２に示した回路の動作波形を示す図である。 図５に示した初期値記憶部の他の例を示す回路図である。 図１４に示した３端子構成の固体電解質素子の等価回路を示す図である。 図１４に示した３端子構成の固体電解質素子の特性を示す図である。 図５に示した初期値記憶部の他の例を示す回路図である。 図５に示した初期値記憶部の他の例を示す回路図である。 図５に示した初期値記憶部の他の例を示す回路図である。 図４に示した初期値記憶部の他の実施の形態を示す図である。

以下に、本発明の実施の形態について図面を参照して説明する。

図４は、本発明の半導体装置を用いたＰＬＬ回路の一例を示す図である。

本例は図４に示すように、位相比較器１、ローパスフィルタ（ＬＰＦ）２、電圧制御発振器（ＶＣＯ）３及び分周器４からなるＰＬＬ回路のローパスフィルタ（ＬＰＦ）２と電圧制御発振器（ＶＣＯ）３との間に、本発明の半導体装置となる初期値記憶部５が挿入されて構成されている。

図５は、図４に示した初期値記憶部５の実施の一形態を示す図である。

本形態は図５に示すように、不揮発性の可変抵抗素子４０と、可変抵抗素子４０の抵抗値を電位に変換して出力する抵抗値変換回路部１０と、抵抗値変換回路部１０からの出力と初期値記憶部５内の一部の節点の電位ＶＲＥＰとを比較する比較回路部２０と、比較回路部２０における比較結果に基づいて可変抵抗素子４０の抵抗値を変化させる抵抗値変更回路部３０とを有している。

図６は、図５に示した可変抵抗素子４０の構成を示す図である。

本形態においては、図６に示すように固体電解質素子を可変抵抗素子として使う。

固体電解質は、接続時、非常に低インピーダンスであり、非接続時は非常に高インピーダンスとなる。しかも、配線層間に形成できることから、トランジスタと上下に重ねて配置でき、省チップサイズに有効なスイッチ素子として利用される。２端子素子に組み込むものは、特開１９９４−２８８４１号公報や、特表２０００−５１２０５８号公報や、ＷＯ２００３／０９４２２７号公報に開示されている。２端子間に電圧を印加することにより、抵抗値や容量値が変化することもこれらに開示されている。３端子構成の固体電解質も提案されており、ＷＯ２００５／００８７８３号公報に開示されている。ゲート端子によってスイッチ素子のＯＮ／ＯＦＦを行うものである。

図７は、図５に示した初期値記憶部の動作の一例を説明するためのフローチャートである。

ステップＳ１において電源を立ち上げると、ステップＳ２において、前回の電源立ち下げ時に可変抵抗素子４０に記憶された抵抗値が抵抗値変換回路部１０にて電位に変換され、ステップＳ３において、電圧制御発振器（ＶＣＯ）３への入力電位のレプリカ電位節点ＶＲＥＰが、電圧制御発振器（ＶＣＯ）３への入力信号ＶＣＯＩＮと接続される。

また、同時に、ステップＳ４においてＩＮＩＴ信号が活性化し、ステップＳ５において外部電源が徐々に安定していく。

次に、ステップＳ６において後述するタイムアウト判定を行い、その後、電源が十分に立ち上がれば、ＶＲＥＰからの入力で、電圧制御発振器（ＶＣＯ）３が早期に電源立ち下げ時と同じ周波数で発振を始める。すると、ローパスフィルタ（ＬＰＦ）２からの入力Ｎ１がＶＲＥＰと同電位となるので、ステップＳ７にてそれが比較回路部２０にて検知されると、ステップＳ８において、ＩＮＩＴ信号が非活性化し、ＶＣＯＩＮへの入力がＮ１に切り替えられる。なお、上述したタイムアウト判定において、電源立ち上げ時と立ち下げ時で入力クロック周波数が異なることがありえるので、タイムアウトした場合は、その時点でＶＣＯＩＮへの入力をＮ１に切り替える。

ステップＳ９において、電源オフの指示があるかどうかが判断され、電源オフの指示がない場合、すなわち半導体装置の使用中、ステップＳ１０において、比較回路部２０にてＶＲＥＰのレベルとＮ１の電位とが比較され、ＶＲＥＰのレベルとＮ１の電位とが一致しないことが検出された場合、ステップＳ１１において、比較回路部２０から、抵抗値不足信号ＲＵＰＬもしくは抵抗値過剰信号ＲＤＮＬが出力される。

すると、ステップＳ１２において、抵抗値変更回路部３０の制御によって、比較回路部２０から出力された信号に応じてＶＲＥＰとＶＲＥＰＢ間に電流が流れ、可変抵抗素子４０の抵抗値が大きくなる方向もしくは小さくなる方向へ変化する。

電源オフの指示があった場合は、ステップＳ１３において電源が立ち下がる。

図８は、図５に示した初期値記憶部の動作の他の例を説明するためのフローチャートである。

電源オフの指示が出てから、電源を実際に立ち下げるまでに時間を少しとって良いシステムの場合は、図８に示すように、電源を実際に立ち下げるまでの期間に、ＶＲＥＰとＮ１とを一致させる処理を行い、通常動作中の消費電力を削減することも可能である。

図９は、図５に示した初期値記憶部の一例を示す回路図であり、図１０は、図９に示した初期値記憶部の動作を説明するためのタイミングチャートである。

抵抗値変換回路部１０に入力される信号ＶＡＣＴは、必要に応じて繰り返し活性化される。信号ＶＡＣＴが活性化中は、節点Ｎ１の電位とそのレプリカ節点ＶＲＥＰの電位とが比較され、ＶＲＥＰの電位が低いとＲＵＰが活性化され、また、ＶＲＥＰの電位が高いとＲＤＮが活性化される。これらの信号はＶＡＣＴが非活性化される際にリセット付ラッチ素子２１ａ，２１ｂにラッチされ、それぞれＲＵＰＬ、ＲＤＮＬに伝達される。これらの信号はＶＡＣＴが活性化中はリセットされている。

信号ＲＵＰＬ、ＲＤＮＬは、書込みトランジスタを活性化し、固体電解質の抵抗が大きくなる方向、もしくは小さくなる方向に電流を印加する。

図１１は、固体電解質素子の特性を示す図である。

固体電解質素子は図１１に示すように、印加時間と抵抗値の変化とが比例関係にあるので、抵抗値の変化が変化しすぎないようにあらかじめ書込み電源ＶＷＲの電位が設定されている。この電流印加により、可変抵抗素子４０は、ＶＲＥＰにＮ１とほぼ同電位が出力されるような抵抗値に常に保たれている。比較回路部２０には、回路限界精度があり、完全には同じ電位を出すことができないため、レベルシフト回路２２ａ，２２ｂを設けてマージンをとり、ＲＵＰとＲＤＮが同時に出力されないようにしている。

図１２は、図９に示した初期値記憶部において電源立ち上げ時にＩＮＩＴ信号を生成するための回路を示す図であり、図１３は、図１２に示した回路の動作波形を示す図である。

図１２に示した回路においては、パワーオンリセット信号ＰＯＮＲＢは、パワーオン時はｌｏｗとなり、ＩＮＩＴ信号を活性化させる。外部電源が安定し、ＰＯＮＲＢがｈｉｇｈになった後、ＶＲＥＰとＮ１とが同電位になったことが検知されるとＩＮＩＴ信号はリセットされる。ＩＮＩＴ信号が活性化している間は、ＶＡＣＴは常に活性化している。

アナログ値を記憶する技術の代表的な欠点は、繰り返しの使用によるデバイス特性の劣化で、精度が落ちることにあるが、本形態においては、長年の使用によってデバイス特性が劣化したとしても、電源立ち下げ時と直後の電源立ち上げ時との間では、劣化度が実質的に変わらないことと、レプリカ節点に読み出す値を再生しながら記憶する方式をとっていることにより、破壊的な変化が起きない限り長期間の劣化による影響は記憶電位の精度には影響しない。したがって、高い精度でアナログ値を再現することができる。

このように、固体電解質素子の抵抗値をＰＬＬにおける電源立ち上げ時の初期値で使用することは、抵抗値の絶対値が要求される使い方ではないため、論理回路内で配線切替のためのＯＮ／ＯＦＦのスイッチとして使用することとの両立の困難性は小さく、ＯＮ／ＯＦＦのスイッチとして使うための所望の特性にすれば良い。

一般的な回路で重要な回路状態は電位なので、本形態においては、電位を抵抗値として記憶させたが、特殊な用途においては電位電流変換回路を用いれば、電流値を記憶できるのは明らかである。

図１４は、図５に示した初期値記憶部の他の例を示す回路図であり、３端子構成の固体電解質素子を使用した場合の例を示す。また、図１５は、図１４に示した３端子構成の固体電解質素子の等価回路を示す図であり、図１６は、図１４に示した３端子構成の固体電解質素子の特性を示す図である。

図１４に示すように、３端子構成の固体電解質素子を使用することにより、Ｎ１の電位とＶＲＥＰとを比較する比較器２３の出力を直接、固体電解質素子１４０のゲート電位として利用することができる。このような構成とすることにより、比較回路部２０と抵抗値変更回路部３０とを１つの比較器２３で兼用的に実現することができる。

図１７〜図１９は、図５に示した初期値記憶部の他の例を示す回路図である。

図１４に示した回路において、比較器２３の出力レベルは限られているので、図１７に示すように、比較器２３の出力を固体電解質素子１４０のゲート電位として入力する前にレベルシフト回路２４を挿入したり、図１８に示すように、３端子構成の固体電解質素子１４０のソース側にＮＭＯＳトランジスタ２５で構成されたダイオードを接続したりすることによって、必要な抵抗値変化の範囲を狭めることが望ましい。

また、図１９に示すように、抵抗値変換回路部１０からの出力を外部に出力し、抵抗値変換回路部１０、比較回路部２０及び抵抗値変更回路部３０が正常に動作しているかどうかをチェックするためのテスト用回路部５０を設け、このテスト用回路部５０にてテストモードを実行し、ＴＥＳＴ信号を活性化してＭＯＮＩＴＯＲ信号を介して、ＶＲＥＰの電位を調べられるようになっていることが、ＬＳＩの信頼性の面から望ましい。故障した場合にチェックすることが可能である。

図２０は、図４に示した初期値記憶部５の他の実施の形態を示す図である。

本形態は図２０に示すように、図５に示したものに対して、固体電解質素子を可変容量２４０として用い、抵抗値変換回路部１０の代わりに容量値変換回路部１１０を用い、電源立ち下げ時の電位を抵抗値ではなく容量値として記憶し、それを読み出してＶＲＥＰを出力するものである。また、容量値を変更する回路として、抵抗値変更回路部３０の代わりに容量値変化回路部１３０を用いている。

このように構成された初期値記憶部５においては、容量値の読出しは定常電流を流す必要がないため、低消費電力化が可能になる。また、スイッチ素子が要求する抵抗値と電位値または電流値を記憶する回路との抵抗値への要求特性が大きくかけ離れて、素子設計が困難になる恐れがある場合、可変容量素子として使用することにより、トレードオフになることを完全に回避できる。

上述したように、不揮発性可変抵抗素子または不揮発性可変容量素子として、固体電解質を用いれば、配線層間に形成して、チップ面積オーバーヘッドを少なくすることができる。

また、固体電解質が、論理回路部では不揮発スイッチング素子として利用され、アナログ回路部では不揮発性可変抵抗素子として利用されることにより、プロセスオーバーヘッドを少なくすることができる。

また、抵抗値変換回路部または容量値変換回路部からの出力を外部に出力する動作モードを有するものにおいては、チップ内部の電位または電流が正しく出力されているかを電源切断後でもチェックすることができる。

また、固体電解質が、３端子構成であり、ゲート端子の入力によって抵抗値または容量値が変化するものであれば、回路規模を小さなものにできる。

また、不揮発性可変抵抗素子の抵抗値または不揮発性可変容量素子の容量値として記憶された節点の電位または電流を半導体装置の一部の回路の節点の電位または電流の初期値とすることにより、電源立上げ時など、回路状態を復帰させることを小規模の回路で行うことができ、その結果として、復帰の高速化かつ低消費電力化を図ることができる。

本発明は、上記各実施例に限定されず、本発明の技術思想の範囲内において、各実施例は適宜変更され得ることは明らかである。

この出願は、２００７年２月２３日に出願された日本出願特願２００７−０４３５６０を基礎とする優先権を主張し、その開示の全てをここに取り込む。

Claims (4)

1. 不揮発性可変抵抗素子を搭載した半導体装置であって、
   前記不揮発性可変抵抗素子の抵抗値を電位または電流に変換して出力する抵抗値変換回路部と、
   前記抵抗値変換回路部からの出力と前記半導体装置内の一部の節点の電位または電流とを比較する比較回路部と、
   前記比較回路部における比較結果に基づいて前記不揮発性可変抵抗素子の抵抗値を変化させる抵抗値変更回路部とを有し、
   前記抵抗値は、論理回路部では不揮発性スイッチング素子として利用され、アナログ回路部では不揮発性可変抵抗素子として利用される固体電解質に記憶される半導体装置。
2. 請求項１に記載の半導体装置において、
   前記抵抗値変換回路部からの出力を外部に出力する動作モードを有する半導体装置。
3. 請求項１に記載の半導体装置において、
   前記固体電解質は、３端子構成であり、ゲート端子の入力によって抵抗値が変化する半導体装置。
4. 請求項１に記載の半導体装置において、
   前記不揮発性可変抵抗素子の抵抗値として記憶された節点の電位または電流を前記半導体装置の一部の回路の節点の電位または電流の初期値とする半導体装置。

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