JP2010130412A5 - - Google Patents

Claims (14)

1. フェーズ・ロックッド・ループと制御ユニットとを具備して、
   前記フェーズ・ロックッド・ループは、位相周波数比較器とループフィルタと電圧制御発振器と分周器とを含み、
   前記位相周波数比較器の一方の入力端子と他方の入力端子には、基準信号と前記分周器の出力からの帰還信号がそれぞれ供給可能であり、
   前記位相周波数比較器の出力は前記ループフィルタを介して前記電圧制御発振器の制御入力に供給され、前記電圧制御発振器の出力の発振出力信号が前記分周器の入力に供給され、前記電圧制御発振器の前記発振出力信号の周波数は前記制御入力に供給される制御電圧に応答して制御可能であり、
   前記電圧制御発振器は、電圧電流変換器とリング発振器とを含むものであり、
   前記リング発振器は、奇数段の遅延回路を有するものであり、
   前記電圧電流変換器は前記制御電圧に応答して制御電流を生成して、前記制御電流によって前記リング発振器の前記奇数段の遅延回路の各動作電流が設定されるものであり、
   前記制御ユニットは、前記フェーズ・ロックッド・ループをキャリブレーション動作期間と通常動作期間とに切り換えることが可能とされたものであり、
   前記通常動作期間では前記制御ユニットにより前記フェーズ・ロックッド・ループはクローズドループに制御される一方、前記キャリブレーション動作期間では前記制御ユニットにより前記フェーズ・ロックッド・ループはオープンループに制御されるものであり、
   前記通常動作期間では、前記クローズドループの前記フェーズ・ロックッド・ループにおいて前記位相周波数比較器の前記出力が前記ループフィルタを介して前記電圧制御発振器の前記制御入力に所定のレベルの前記制御電圧として供給されることによって、前記電圧制御発振器の前記発振出力信号の前記周波数は前記基準信号の周波数と前記分周器の分周数とにより決定される所定の周波数とされるものであり、
   前記キャリブレーション動作期間では、前記オープンループの前記フェーズ・ロックッド・ループにおいて前記所定のレベルの前記制御電圧と略等しいレベルの基準電圧が前記電圧制御発振器の前記制御入力に供給された状態の前記電圧制御発振器の前記発振出力信号の前記周波数の計測を、前記制御ユニットが実行するものであり、
   前記周波数の前記計測の実行の間に前記基準電圧が前記電圧制御発振器に供給された状態の前記電圧制御発振器の前記発振出力信号の前記周波数が前記所定の周波数と略等しくなるように、前記制御ユニットは前記電圧制御発振器の前記電圧電流変換器の第１動作パラメータの値を設定して、
   前記フェーズ・ロックッド・ループは、前記制御ユニットによって制御されるセレクタを更に含むものであり、
   前記セレクタは、前記通常動作期間に前記所定のレベルの前記制御電圧を選択する一方、前記キャリブレーション動作期間に前記基準電圧を選択して、選択された電圧を前記電圧制御発振器の前記制御入力に供給して、
   前記キャリブレーション動作期間で、前記電圧電流変換器の前記第１動作パラメータの値が設定されるのに先立って、接地電位のレベルの前記制御電圧が前記オープンループの前記フェーズ・ロックッド・ループの前記電圧制御発振器の前記制御入力に供給された状態の前記電圧制御発振器の前記発振出力信号の前記周波数の計測を、前記制御ユニットが実行するものであり、
   前記キャリブレーション動作期間で、前記計測の実行の間に前記接地電位のレベルの前記制御電圧が前記電圧制御発振器に供給された状態の前記発振出力信号の前記周波数が所定のオフセット周波数と略等しくなるように、前記電圧電流変換器の前記第１動作パラメータの値が設定されるのに先立って前記制御ユニットは前記電圧制御発振器の前記電圧電流変換器の第２動作パラメータの値を設定する
   ことを特徴とする半導体集積回路。
2. 請求項１において、
   前記キャリブレーション動作期間で、前記電圧電流変換器の前記第１動作パラメータの値が設定されるのに先立って、前記セレクタは前記接地電位のレベルの前記制御電圧が前記オープンループの前記フェーズ・ロックッド・ループの前記電圧制御発振器の前記制御入力に供給する
   ことを特徴とする半導体集積回路。
3. 請求項２において、
   前記キャリブレーション動作期間で前記電圧制御発振器の前記電圧電流変換器の前記第２動作パラメータの値が設定された後に、前記接地電位のレベルより高く前記所定のレベルの前記制御電圧よりも低いレベルの他の基準電圧が前記オープンループの前記フェーズ・ロックッド・ループの前記電圧制御発振器の前記制御入力に供給された状態の前記電圧制御発振器の前記発振出力信号の前記周波数の他の計測を、前記制御ユニットが更に実行するものであり、
   前記キャリブレーション動作期間で、前記他の計測の実行の間に前記他の基準電圧が前記電圧制御発振器に供給された状態の前記発振出力信号の前記周波数が前記所定の周波数よりも低い他の所定の周波数と略等しくなるように、前記制御ユニットは前記電圧制御発振器の前記電圧電流変換器の前記第１動作パラメータの値を設定する
   ことを特徴とする半導体集積回路。
4. 請求項３において、
   前記キャリブレーション動作期間で前記第２動作パラメータの値が設定された後に、前記セレクタは前記他の基準電圧を前記オープンループの前記フェーズ・ロックッド・ループの前記電圧制御発振器の前記制御入力に供給する
   ことを特徴とする半導体集積回路。
5. 請求項４において、
   前記フェーズ・ロックッド・ループは、前記位相周波数比較器の前記出力に応答して前記ループフィルタの充放電を行うチャージポンプを更に含む
   ことを特徴とする半導体集積回路。
6. 請求項５において、
   前記チャージポンプは、第１チャージポンプと第２チャージポンプとから構成されており、
   前記第１チャージポンプと前記第２チャージポンプは前記位相周波数比較器の前記出力としてのアップ出力信号とダウン出力信号とに応答して相互に逆相に駆動され、前記第１チャージポンプの第１充放電電流と前記第２チャージポンプの第２充放電電流とは所定の比率に設定されており、
   前記ループフィルタは零点周波数を決定する抵抗と容量とを含み、前記抵抗の一端は前記ループフィルタの入力端子に接続され、前記抵抗の他端は前記容量を介して接地電位に接続され、
   前記ループフィルタの前記抵抗の前記一端と前記他端は、前記第１チャージポンプの前記第１充放電電流と前記第２チャージポンプの前記第２充放電電流とによってそれぞれ駆動され、
   前記ループフィルタの前記抵抗と前記容量とは、半導体チップに内蔵された
   ことを特徴とする半導体集積回路。
7. 請求項６において、
   前記半導体集積回路は、ディスク記録再生装置の記憶メディアとしてのディスクのデータ読み出しとデータ書き込みとを行うピックアップとホスト・コンピュータの間に接続可能とされたものであり、
   前記半導体集積回路は、前記ホスト・コンピュータに読み出しデータを供給する一方、前記ホスト・コンピュータからの書き込みデータが供給されるホスト・インターフェースを含み、
   前記半導体集積回路は、前記ピックアップからの読み出し信号の信号処理を行う一方、前記ピックアップへの書き込み信号の信号処理を行う信号処理ユニットを含み、
   前記フェーズ・ロックッド・ループは、前記ホスト・インターフェースと前記信号処理ユニットとの少なくともいずれか一方で使用されるクロック信号を生成する
   ことを特徴とする半導体集積回路。
8. 請求項７において、
   前記ホスト・インターフェースはＡＴＡインターフェースである
   ことを特徴とする半導体集積回路。
9. フェーズ・ロックッド・ループと制御ユニットとを具備して、
   前記フェーズ・ロックッド・ループは、位相周波数比較器とループフィルタと電圧制御発振器と分周器とを含み、
   前記位相周波数比較器の一方の入力端子と他方の入力端子には、基準信号と前記分周器の出力からの帰還信号がそれぞれ供給可能であり、
   前記位相周波数比較器の出力は前記ループフィルタを介して前記電圧制御発振器の制御入力に供給され、前記電圧制御発振器の出力の発振出力信号が前記分周器の入力に供給され、前記電圧制御発振器の前記発振出力信号の周波数は前記制御入力に供給される制御電圧に応答して制御可能であり、
   前記電圧制御発振器は、電圧電流変換器とリング発振器とを含むものであり、
   前記リング発振器は、奇数段の遅延回路を有するものであり、
   前記電圧電流変換器は前記制御電圧に応答して制御電流を生成して、前記制御電流によって前記リング発振器の前記奇数段の遅延回路の各動作電流が設定されるものであり、
   前記制御ユニットは、前記フェーズ・ロックッド・ループをキャリブレーション動作期間と通常動作期間とに切り換えることが可能とされたものであり、
   前記通常動作期間では前記制御ユニットにより前記フェーズ・ロックッド・ループはクローズドループに制御される一方、前記キャリブレーション動作期間では前記制御ユニットにより前記フェーズ・ロックッド・ループはオープンループに制御されるものであり、
   前記通常動作期間では、前記クローズドループの前記フェーズ・ロックッド・ループにおいて前記位相周波数比較器の前記出力が前記ループフィルタを介して前記電圧制御発振器の前記制御入力に所定のレベルの前記制御電圧として供給されることによって、前記電圧制御発振器の前記発振出力信号の前記周波数は前記基準信号の周波数と前記分周器の分周数とにより決定される所定の周波数とされるものであり、
   前記キャリブレーション動作期間では、前記オープンループの前記フェーズ・ロックッド・ループにおいて接地電位よりも高く比較的低いレベルの第１基準電圧が前記電圧制御発振器の前記制御入力に供給された状態の前記電圧制御発振器の前記発振出力信号の前記周波数の第１の計測を、前記制御ユニットが実行するものであり、
   前記周波数の前記第１の計測の実行の間に前記第１基準電圧が前記電圧制御発振器に供給された状態の前記電圧制御発振器の前記発振出力信号の前記周波数が前記第１の所定の周波数と略等しくなるように、前記制御ユニットは前記電圧制御発振器の前記電圧電流変換器の第１動作パラメータの値を設定するものであり、
   前記キャリブレーション動作期間で、前記電圧電流変換器の前記第１動作パラメータの値の設定の後に、前記第１基準電圧よりも高いレベルであり前記所定のレベルの前記制御電圧と略等しいレベルの第２基準電圧が前記電圧制御発振器の前記制御入力に供給された状態の前記電圧制御発振器の前記発振出力信号の前記周波数の第２の計測を、前記制御ユニットが実行するものであり、
   前記周波数の前記第２の計測の実行の間に前記第２基準電圧が前記電圧制御発振器に供給された状態の前記電圧制御発振器の前記発振出力信号の前記周波数が前記第１の所定の周波数よりも高い第２の所定の周波数と略等しくなるように、前記制御ユニットは前記電圧制御発振器の前記電圧電流変換器の前記第２動作パラメータの値を設定する
   ことを特徴とする半導体集積回路。
10. 請求項９において、
    前記フェーズ・ロックッド・ループは、前記制御ユニットによって制御されるセレクタを更に含むものであり、
    前記セレクタは、前記通常動作期間に前記所定のレベルの前記制御電圧を選択する一方、前記キャリブレーション動作期間に前記第１基準電圧と前記第２基準電圧とのいずれかを選択して、選択された電圧を前記電圧制御発振器の前記制御入力に供給する
    ことを特徴とする半導体集積回路。
11. 請求項１０において、
    前記フェーズ・ロックッド・ループは、前記位相周波数比較器の前記出力に応答して前記ループフィルタの充放電を行うチャージポンプを更に含む
    ことを特徴とする半導体集積回路。
12. 請求項１１において、
    前記チャージポンプは第１チャージポンプと第２チャージポンプとから構成されており、
    前記第１チャージポンプと前記第２チャージポンプは前記位相周波数比較器の前記出力としてのアップ出力信号とダウン出力信号とに応答して相互に逆相に駆動され、前記第１チャージポンプの第１充放電電流と前記第２チャージポンプの第２充放電電流とは所定の比率に設定されており、
    前記ループフィルタは零点周波数を決定する抵抗と容量とを含み、前記抵抗の一端は前記ループフィルタの入力端子に接続され、前記抵抗の他端は前記容量を介して接地電位に接続され、
    前記ループフィルタの前記抵抗の前記一端と前記他端は、前記第１チャージポンプの前記第１充放電電流と前記第２チャージポンプの前記第２充放電電流とによってそれぞれ駆動され、
    前記ループフィルタの前記抵抗と前記容量とは、半導体チップに内蔵される
    ことを特徴とする半導体集積回路。
13. 請求項１２において、
    前記半導体集積回路は、ディスク記録再生装置の記憶メディアとしてのディスクのデータ読み出しとデータ書き込みとを行うピックアップとホスト・コンピュータの間に接続可能とされたものであり、
    前記半導体集積回路は、前記ホスト・コンピュータに読み出しデータを供給する一方、前記ホスト・コンピュータからの書き込みデータが供給されるホスト・インターフェースを含み、
    前記半導体集積回路は、前記ピックアップからの読み出し信号の信号処理を行う一方、前記ピックアップへの書き込み信号の信号処理を行う信号処理ユニットを含み、
    前記フェーズ・ロックッド・ループは、前記ホスト・インターフェースと前記信号処理ユニットとの少なくともいずれか一方で使用されるクロック信号を生成する
    ことを特徴とする半導体集積回路。
14. 請求項１３において、
    前記ホスト・インターフェースはＡＴＡインターフェースである
    ことを特徴とする半導体集積回路。