KR20090087021A - 동적 및 적합한 전력 제어를 위한 스피드 비닝 - Google Patents

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KR20090087021A
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Abstract

본 발명의 대표적인 디지털 회로는 디지털 회로의 성능을 특징지우는 칩-특정 스피드-비닝 데이터(chip-specific speed-binning data)가 제품 테스팅 동안 기록되는 온-칩(on-chip), 비휘발성(non-volatile) 메모리를 포함한다. 정상적인 동작 동안, 디지털 회로에 인가된 전원 신호들을 제어하는 전력 제어기는 디지털 회로에서 전력 소모를 최적화(예를 들어, 최소화)하는 동적 공급-전압 스케일링, 동적 클럭 스케일링, 그리고/또는 적합한 전력 제어를 위한 입력 파라미터들로서 사용하기 위해 온-칩 메모리로부터 스피드-비닝 데이터를 판독한다. 종래 기술에 비해 유익하게도, 동적 및/또는 적합 전력 제어의 정확성 및 효율성이 향상되는데, 이는 칩-특정 스피드-비닝 데이터가 전력 제어기로 하여금 소정의 디지털 회로를 위한 전력-관리 알고리즘을 보다 잘 맞춤화하도록 하기 위함이다.
스피드-비닝 테스트 데이터, 동적 및 적합한 전력 제어, 전원 관리 유닛(PMU), 디지털 베이스 밴드(DBB), 디지털 회로 테스팅, 온-칩 메모리

Description

동적 및 적합한 전력 제어를 위한 스피드 비닝{SPEED BINNING FOR DYNAMIC AND ADAPTIVE POWER CONTROL}
본 발명은 집적 회로(an integrated circuit)(IC)의 전력 관리(power management)에 관한 것으로, 특히 집적 회로의 디지털 프로세싱 구성요소를 위한 전원 전압(a power-supply voltage)의 동적(dynamic) 및/또는 적합(adaptive) 조절에 관한 것이다.
전자 디바이스의 성능을 평가하는데 있어서 중요한 기준은 디바이스의 전력 소모이다. 휴대용 전자 디바이스들에서 데이터-집약(data-intensive) 특징들을 위한 요구는 전지에 대한 요구를 상당히 증가시켰다. 디바이스 제조업체들은 전지 수명과 디바이스의 폼 팩터(form factor)를 희생시키지 않고 컬러 디스플레이들, 고품질 사운드, 웹 브라우징, 비디오 스트리밍, 게임 등과 같은 새로운 특징들을 제공하는 것으로 도전을 받는다. 전지 및 전력-변환 기술들은 가까운 미래에 단지 별로 크지 않은 진전(modest advances)만을 제공하는 고지(plateau)에 실질적으로 도달하였다. 결과로서, 전자 디바이스 제조업체들은 추가적인 전력 요구들과 소비자 기대들이 모두 충족될 수 있도록 기존의 전력 용량을 사용하는 "스마트(smart)" 전력 관리를 통해서 새로운 특징들의 전력을 찾는다.
스마트 전력 관리의 2가지 주요한 구성요소들은 적합 전력 제어와 동적 전력 제어이다. 적합 전력 제어는 전자 디바이스가 제조시 프로세스 코너(corner)와 디바이스가 동작중인 실리콘 온도에 기초하여 클럭 스피드(clock speed) 및/또는 공급 전압을 선택하는 것에 종속한다. 예를 들어, 상대적으로 높은 실리콘 속도들에 의해 특징지워지는 상대적으로 고속인 디바이스들은 원하는 동작 스피드를 달성하기 위해 보다 낮은 공급 전압에서 구동하도록 구성될 수 있으며, 그에 의해 전지에 관한 과도한 전력 고갈을 감소시킨다. 동적 전력 제어는 디바이스가 여전히 정시에 계류중인 작업을 완료할 수 있도록 하는 각각의 상대적으로 낮은(최소가 선호됨) 값(들)으로 클럭 주파수 및/또는 공급 전압을 바로(on the fly) 변경하는 것에 종속한다. 결과적인 전력 절약은 디지털 회로 전력 소모의 CV2f에서 발생하고, 여기서 C는 디지털 회로의 유효 커패시턴스(effective capacitance)이고, V는 공급 전압, 그리고 f는 클럭 스피드이다. 비록 적합 전력 제어 설정들이 디바이스마다 다르고, 디바이스당 1회 보통 설정된다고 하더라도, 각각의 특별한 디바이스를 위한 동적 전력 제어 설정은 그러한 디바이스의 적합 전력 제어 설정에 대하여 시간에 걸쳐 변한다. 더욱이, 전력 절약은 디바이스의 동작 온도가 공급 전압의 결정내에 인수화되면 실현될 수 있다.
동적 전력 제어의 대표적인 예들이 그 전체 내용이 참조로서 본 명세서에 병합되는, 예를 들어, 미합중국 특허 제 7,137,013 호에 개시된다. 적합 전력 제어의 전형적인 예들이 그 전체 내용이 참조로서 본 명세서에 병합되는 미합중국 특허 제 7,106,040 호 및 제 7,117,378 호에 개시된다. 동적 및 적합한 전력 제어의 조합의 대표적인 예는, 예를 들어, 대영제국의 ARM Limited사와 캘리포니아, 산타 클라라 소재의 National Semiconductor Corporation으로부터 이용가능한 백서(white paper)에 기술된 PowerTMWise 기술에 의해 구현된다. 스마트 전력 관리의 중요성으로 인해, 적절한 하드웨어 구조들과 하드웨어 최적화의 개발이 전자 디바이스 제조업체의 현재 관심사를 나타낸다.
본 발명의 대표적인 디지털 회로는 디지털 회로의 성능을 특징지우는 칩-특정 스피드-비닝 데이터(chip-specific speed-binning data)가 제품 테스팅 동안 기록되는 온-칩(on-chip), 비휘발성(non-volatile) 메모리를 포함한다. 정상적인 동작 동안, 디지털 회로에 인가된 전원 신호들을 제어하는 전력 제어기는 디지털 회로에서 전력 소모를 최적화(즉, 최소화)하는 동적 공급-전압 스케일링, 동적 클럭 스케일링, 그리고/또는 적합 전력 제어를 위한 입력 파라미터들로서 사용하기 위해 온-칩 메모리로부터 스피드-비닝 데이터를 판독한다. 종래 기술에 비해 유익하게도, 동적 및/또는 적합 전력 제어의 정확성 및 효율성이 향상되는데, 이는 칩-특정 스피드-비닝 테스트 벡터(test vector)가 디지털 집적 회로의 특정한 중요 경로(들)에 최적화될 수 있으며 전력 제어가 주어진 디지털 회로를 위한 전력-관리 알고리즘(power-management algorithm)을 보다 잘 맞춤화할 수 있기 때문이다.
일 실시예에 따라서, 본 발명은 디지털 회로에 인가된 하나 이상의 전원 신호들을 제어하도록 적합한 전력 제어기; 그리고 상기 디지털 회로의 성능을 특징지우는 스피드-비닝 테스트 데이터를 저장하기에 적합한 메모리를 포함하는 디바이스이고, 상기 전력 제어기는 상기 하나 이상의 전원 신호들의 하나 이상의 레벨들을 설정하기 위해 상기 스피드-비닝 테스트 데이터를 액세스하도록 적합하다.
다른 실시예에 따라서, 본 발명은 하나 이상의 전원 신호들을 디지털 회로에 인가하는 단계; 그리고 상기 하나 이상의 전원 신호들의 하나 이상의 레벨들을 설정하기 위해 메모리로부터 상기 디지털 회로의 성능을 특징지우는 스피드-비닝 테스트 데이터를 판독하는 단계를 포함하는 전력-관리 방법이다.
또 다른 한 실시예에 따라서, 본 발명은, 상기 디지털 회로의 성능을 특징지우는 메모리 스피드-비닝 테스트 데이터를 저장하는 단계를 포함하는 디지털 회로의 테스팅 방법이고, 상기 디지털 회로는 상기 메모리; 그리고 (ii) 상기 디지털 회로에 인가된 하나 이상의 전원 신호들을 제어하고, 그리고 (ii) 상기 하나 이상의 전원 신호들의 하나 이상의 레벨들을 설정하기 위해 상기 스피드-비닝 테스트 데이터를 액세스하기에 적합한 전력 제어기를 포함한다.
본 발명의 다른 양태들, 특징들, 및 잇점들은 다음의 상세한 설명, 첨부된 청구항들, 및 첨부 도면들로부터 보다 분명해질 것이다.
도 1은 본 발명의 일 실시예에 따라서 칩셋(chipset)의 블록도를 도시하는 도면;
도 2는 본 발명의 일 실시예에 따라서 도 1에 도시된 칩셋의 디지털 집적 회 로를 테스트하고 구성하기 위해 사용될 수 있는 테스팅 장치의 블록도를 도시하는 도면;
도 3은 본 발명의 일 실시예에 따라서 도 2의 테스팅 장치에서 사용될 수 있는 테스팅 방법의 흐름도를 도시하는 도면;
도 4는 본 발명의 일 실시예에 따라서 도 1의 칩셋에서 사용될 수 있는 전력-관리 방법의 흐름도를 도시하는 도면.
도 1은 본 발명의 일 실시예에 따라서 칩셋(chipset)(100)의 블록도를 도시한다. 칩셋(100)은 디지털 집적 회로(IC)(110)와 아날로그 IC(130)를 포함하며, 둘 다 (도시되지 않은) 전지에 의해 전력을 공급받는다. 일 실시예에서, IC(100와 130)는 각각 셀룰러 전화용 디지털 베이스-밴드(digital base-band : DBB)와 아날로그 베이스-밴드(analog base-band : ABB) 회로들이다. 당업자는 칩셋(100)이 DBB와 ABB 회로 기능들을 통합하는 하나의 혼합 IC로서 구현될 수 있다는 것을 이해할 것이다.
아날로그 회로(130)는, 단지 2개의 전원 신호들, 즉, 신호들(142와 144)이 명확성을 위해 도시된 디지털 IC(110)를 위한 복수의 전원 신호들로 전지의 전력을 변환하는 전력 관리 유닛(power management unit : PMU)(140)을 포함한다. 예시적으로, 신호(142)는 디지털 IC(110)의 프로세서 코어(116)에 인가된 VDD 전압을 나타내며, 신호(144)는 위상-동기 루프(phase-locked loop : PLL), 기준 발진기들(reference oscillator), 그리고 다양한 하우스키핑 기능(housekeeping function)들에 전력을 공급하기 위해 이 IC에서 사용된 VDD 전압을 나타낸다. 디지털 IC(110)에 위치된 전력 제어기(PC)(114)에 의해 발생된 제어 신호(120)에 기초하여, 전력 관리 유닛(PMU:140)은 신호들(142와 144)의 전압 레벨들을 조절할 수 있으며, 신호(142)는 동적 및 적합한 전력 제어 모두에 영향을 받으며, 신호(144)는 적합 전력 제어에만 영향을 받는다.
전력 제어기(power controller)(114)는 디지털 프로세서(digital processor)이며, 전력 제어기들이 디지털 IC(110)에서 전력 소모를 최적화(예를 들어, 최소화)하는 공급 전압들을 결정하도록 할 수 있는 전력-관리 소프트웨어를 구동하도록 프로그램된다. 이러한 공급-전압 결정은 제어 신호(120)를 통해 전력 관리 유닛(140)의 전력 제어기 인터페이스 회로(148)와 통신하며, 전력 제어기(114)와 전력 제어기 인터페이스 회로는 각각 마스터와 슬레이브로서 작용한다. 일 실시예에서, 전력 제어기 인터페이스 회로(148)는 (개별적으로 도시되지 않은) 전압 조절기들의 세트(146)를 제어하는 (개별적으로 도시되지 않은)레지스터들의 세트를 포함한다. 세트(146)에서 각각의 전압 조절기는 각각의 전원 신호를 발생하기에 적합하고, 신호(142와 144)는 이러한 전원 신호들의 두 예이다. 각각의 전원 신호의 전압 레벨은 전력 제어기 인터페이스 회로(148)의 대응하는 레지스터에 저장된 데이터 워드에 의해 결정된다. 예를 들어, 신호(142)의 전압 레벨은 전력 제어기 인터페이스 회로(148)의 각각의 레지스터에 저장된 데이터 워드에 의해 각각의 전압 조절기의 최소 속도 출력 전압과 최대 속도 출력 전압 사이에 존재하도록 선형적으로 제어된다. 일 실시예에서, 전력 제어기(114), 전력 제어기 인터페이스 회로(148), 그 리고 제어 신호(120)는 2003년과 2005년 PowerWiseTM Interface Group에 의해 발행된 PowerWiseTM Interface Specification 및/또는 PowerWiseTM Interface 2.0 Specification에 따른다. 이들 사양들 모두는 전체 내용이 참조로서 본 명세서에 병합된다.
전력 제어기(114)에 의해 구동된 전력-관리 소프트웨어는 일반적으로 디지털 디바이스의 동작 스피드가 공급 전압에 실질적으로 비례한다는 사실에 의존한다. 이러한 스피드 대 전압 곡선의 기울기는 디바이스마다 또는 웨이퍼마다를 기초로 관측된 실리콘-공정-관련 스피드 변화들에 실질적으로 독립적이다. 대조적으로, 스피드 대 전압 곡선의 인터셉트(intercept)는 실리콘-공정 속도에 매우 종속적이다. 결과로서, (실리콘 공정에 관해) 상대적으로 느린 디바이스는 동일한 스피드에서 구동할 수 있는 상대적으로 고속인 디바이스 보다 높은 VDD 전압을 요구할 것이다. 그럼에도 불구하고, VDD 변화에 대한 두 디바이스들의 감도는 상대적으로 유사할 것이다. 예를 들어, 90nm 실리콘 공정 기술을 이용하여 구현된 디바이스들을 위한 VDD 변화들에 대한 감도는 전형적으로 3-4mV/MHz의 범위에 존재한다. 스피드 대 전압 곡선(들)의 기울기와 인터셉트 값들은 일반적으로, 잘 알려진 바와 같이, 동적 공급-전압 스케일링, 동적 클럭 스케일링, 그리고/또는 적합 전력 제어를 실현하기 위해 입력 파라미터들로서 전력 관리 소프트웨어에 제공된다. 따라서, 전력-관리 소프트웨어는 실리콘 하드웨어의 특별한 어플리케이션/작업과 제약들의 요구를 여전히 충족시키는 상대적으로 낮은 클럭 스피드에서 프로세서 코어(core)를 구동하 기 위해 프로세서 코어(116)에 인가되는 전압 레벨들을 제어한다. 상대적으로 낮은 클럭 스피드들과 차례로 대응적으로 낮은 공급 전압들의 사용은 전지에 관한 고갈을 최소화한다.
전력-관리 소프트웨어에 칩-특정 입력 파라미터들을 제공하는 종래의 해결책들은 전형적으로 디바이스에서 중요한 경로들(즉, 가장 긴 신호 전파 지연들을 갖는 경로들)의 에뮬레이션의 몇몇 종류에 의존한다. 예를 들어, 종래의 디지털 IC는 스피드 감지를 할 수 있도록 특정하게 실리콘내에 내장된 서브-회로의 스피드를 감지하기에 적합한 능동 루프(active loop)를 포함할 수 있다. 이어 스피드-감지 데이터가 전력-관리 소프트웨어를 위해 필요한 입력 파라미터들을 발생하기 위해 사용된다. 그러나, 종래 해결책이 갖는 하나의 문제는 빌트-인 서브-회로가 디바이스의 실제 중요한 경로(들)와 매우 잘 상관할 필요가 있다는 것이다. 중요한 경로들은 종종 제품마다 다르기 때문에, 범용 해결책은 제품 계열에서 적합 전력 제어를 위해 적절하지 않으며, 다른 특별한 서브-회로들이 상이한 제품들을 위해 설계될 필요가 있다.
종래 기술에서 문제점들은 이하 보다 상세히 기술되는 바와 같이 제품을 테스트하는 동안 발생된 칩-특정 특성화 데이터를 저장하기에 적합한 디지털 IC(110)의, 비휘발성 메모리(112)내에 포함함으로써 해결된다. 정상적인 동작동안, 이들 칩-특정 데이터는 전력 제어기(114)에 의해 메모리(112)로부터 검색되고 전력-관리 소프트웨어를 위한 입력 파라미터들로서 사용된다. 종래 기술에 비해 유익하게도, 동적 및 적합한 전력 제어의 정확성 및 효율성이 향상되는데, 이는 실제(에뮬레이 트된 것에 반대로서) 중요한-경로 데이터가 전력-관리 소프트웨어에 제공되기 때문이다. 이러한 장점은, 예를 들어, 제품 테스트 벡터들이 고부하/고전류 동작동안 디바이스의 전력 버스들내에서 발생하는 공급-전압 처짐의 충격을 자동적으로 고려하는 저장된 스피드 데이터를 발생한다는 사실에 의해 예시되며, 이러한 것을 에뮬레이트된 중요한-경로는 예시하지 않는다.
디지털 IC(110)는 프로세서 코어(116)의 온도를 측정하기에 적합한 선택적인 온도 센서(118)를 더 포함한다. 온도의 판독은 전력 제어기(114)로 제공되며 전력-관리 소프트웨어를 위한 추가적인 입력 파라미터로서 전력 제어기(114)에서 사용된다. 프로세서 코어(116)의 동작에 관한 온도 영향이 알려져 있기 때문에, 온도 파라미터는 전력 제어기(114)를 신호들(142와 144)을 위한 전압 레벨들의 결정에 있어서 온도 변화를 고려하도록 하여, 그에 의해 칩셋(100)의 전력 효율성을 더욱 향상시킬 수 있다.
일 실시예에서, 메모리(112)는 1회 프로그램가능한(one time programmable:OTP) 퓨즈 블록(fuse block)이고, 전력 제어기 인터페이스 회로(148)내 신호(142)에 대응하는 레지스터는 5비트를 저장하도록 설계되고, 세트(146)내 각각의 전압 조절기는 0.8-1.5V의 범위에 걸쳐서 25mV 프로그램가능성을 갖는 버크 스위치-모드 전력 공급기(switched-mode power supply:SMPS)이다. 프로세서 코어(116)를 위한 25-mV 프로그램가능성이 주어지고 4mV/MHz VDD 감도를 가정하면, 이러한 실시예는 약 32×6.25MHz까지 약 6.25MHz(=25/4)의 증분으로 동작 스피드의 조절을 하도록 한다.
도 2는 본 발명의 일 실시예에 따라서 디지털 IC(110)(도 1)를 테스트하고 구성하기 위해 사용될 수 있는 테스팅 장치(200)의 블록도를 도시한다. 장치(200)는 디지털 IC(110)가 포스트-패브리케이션 평가(post-fabrication evaluation)를 위해 인터페이스(212)를 통해 결합되는 제품 테스터(210)를 포함한다. 이러한 평가동안, 디지털 IC(110)는 종래 기술에 알려진 바와 같이 제품 테스트 벡터들의 세트에 영향을 받는다. 이들 테스트 벡터들의 몇몇은 디지털 IC(110)에 속하는 모델의 칩을 스피드-빈하기 위해 특별히 설계되며, 이 벡터들은 이후 스피드-비닝 테스트 벡터들로서 지칭된다. 특히, 스피드-비닝은 스위칭-스피드 테스트에서 성능에 기초하여 칩들을 특성화 및/또는 분류한다. 동일한 모델의 칩들이 동일한 공정을 이용하고 심지어 동일한 머더 다이(mother die)상에서 제조될 때조차도, 공정 변화들로부터 야기된 성능에서 칩마다 변화들이 존재함이 알려졌다. 스피드 비닝은 이들 변화들에 정량화한다. 일 실시예에서, 제품 테스터(210)는 캘리포니아, 산타 클라라의 Agilent Technologies, Inc.로부터 상업적으로 이용가능한 HP 93000 SOC Series 테스트 시스템이다.
장치(200)를 사용함으로써, 디지털 IC(110)는 적절한 제품 테스트 벡터들의 다중 통과에 의해 상대적으로 높은 분해능(예를 들어, 칩셋(100)에서 이용가능한 최소 동작 스피드 증분과 동일하거나 정밀한)으로 스피드-빈 된다. 각각의 통과 동안, 제품 테스터(210)는 상이한 공급 전압을 이용하고 통과/실패를 위한 디지털 IC(110)의 중요한 경로들을 테스트한다. 이어 제품 테스터(210)는 디지털 IC(110)가 각각의 테스트 벡터를 통과한 최소 공급 전압과 같은 테스트 결과들을 메모 리(112)에 저장한다. 칩셋(100)의 일부로서 디지털 IC(110)의 정상적인 동작 동안, 메모리(112)에 저장된 테스트 데이터는 전력 제어기(114)에 의해 액세스되고 전력-관리 소프트웨어를 위한 입력 파라미터들로서 사용되며, 소프트웨어로 하여금 프로세서 코어(116)에 의해 수행되는 작업의 유형을 위해 적절한 최적 값들로 전원 신호들(예를 들어, 신호 142)의 전압 레벨들을 설정하도록 한다.
도 3은 본 발명의 일 실시예에 따라서 장치(200)(도 2)에서 사용될 수 있는 테스팅 방법(300)의 흐름도를 도시한다. 방법(300)은 제품 테스터(210)가 스피드-비닝 알고리즘을 시작할 때 단계(302)에서 시작된다. 단계(304)에서, 테스터(210)는 복수의 이용가능한 스피드-비닝 테스트 벡터들로부터 초기 테스트 벡터를 선택한다. 단계(306)에서, 테스터(210)는 테스트중인 디지털 IC(110)를 갖는 칩에 초기 공급 전압을 설정하여 인가한다. 단계(308)에서, 테스터(210)는 현재의 설정 공급 전압에서 디지털 IC(110)를 갖는 칩을 통해서 선택된 테스트 벡터를 구동한다. 단계(310)에서, 칩이 단계(308)에서 실행된 테스트를 통과하였는지 어떤지가 판단된다. 칩이 테스트를 통과하였다면, 방법(300)의 공정은 단계(312)로 향하며, 여기서 선택된 테스트 벡터를 변경하지 않고, 테스터(200)는 공급 전압을 변경한다. 전술한 바와 같이, 단계(312)에서 동작 스피드의 증분적 증가 또는 감소는 칩셋(100)에서 이용가능한 최소 동작 스피드 증분과 동일하거나 보다 더 정밀한 것이 바람직하다. 방법(300)의 공정은 이어 단계(308)로 리턴되며, 단계들(308-312)은 디지털 IC(110)를 갖는 칩이 약간 상대적으로 높은 그리고/또는 낮은 공급 전압에서 현재 선택된 테스트 벡터에 대응하는 테스트를 실패할 때까지 1회 이상 반복된다. 디지 털 IC(110)를 갖는 칩이 테스트를 정상적으로 통과하는 최고 및/또는 최저 동작 속도는 스피드 빈을 지정하며, 이런 칩은 그러한 테스트 벡터에 관해서 이러한 스피드 빈에 속한다.
디지털 IC(110)를 갖는 칩이 테스트를 실패한 것이 단계(310)에서 판단되면, 방법(300)의 공정은 단계(314)로 향하며, 여기서 칩의 테스팅을 더 수행할 것인지가 결정된다. 추가 테스팅이 수행될 것이라고 단계(314)에서 결정되면, 방법(300)의 공정은 단계(316)로 향하고, 여기서 테스터(210)는 복수의 이용가능한 스피드-비닝 테스트 벡터들로부터 다음 테스트 벡터를 선택한다. 이어 테스터(210)는 이 다음 테스트 벡터로 전술한 단계(306-312)의 시퀀스를 반복한다. 단계(306-314)를 갖는 공정 루프는 테스터(210)가 테스트하의 칩을 통해서 모든 적절한 테스트 벡터들을 구동할 때까지 1회 이상 반복된다.
스피드-비닝 테스트가 완료되었다고 단계(314)에서 판단되면, 방법(300)의 공정은 단계(318)로 향한다. 단계(318)에서, 테스터(210)는 칩셋(100)의 일부로서 디지털 IC(110)의 정상적인 동작동안 더 사용하기 위해 비휘발성 메모리(112)(도 2를 또한 참조)에 테스트 결과들을 저장한다. 이러한 테스트 결과들은 예를 들어 각각의 제품 테스트 벡터에 대한 칩이 각각의 테스트를 통과한 최고 및/또는 최저 동작 스피드들 또는 공급 전압들을 포함할 수 있다. 방법(300)은 제품 테스터(210)가 스피드-비닝 알고리즘을 탈출할 때 단계(320)에서 종료된다. 전반적인 칩 테스팅 절차에 방법(300)을 추가하는 것은 약 200ms의 여분의 테스팅 시간을 추가하는 것으로 예상된다. 현재의 부하 속도들에서, 이러한 여분의 시간은 칩당 약 0.5센트보 다 적은 제품 비용 증가에 대응한다. 90-nm 실리콘-공정 기술에 대해, 이러한 비용 증가는 약 0.06mm2 보다 작은 실리콘 영역의 비용과 등가이다.
일 실시예에서, 방법(300)은 각각의 상이한 온도에서 수 차례 반복될 수 있으며, 대응하는 테스트 데이터가 메모리(112)에 저장된다. 대안으로, 방법(300)은 하나의 선택된 온도에서 구동될 수 있으며, 전력-관리는 그러한 선택된 온도에서 다른 온도들로 칩 응답을 보외(extrapolate)하는 서브루틴을 포함할 수 있다. 이러한 보외법은, 예를 들어, 동작동안 실제 디바이스 온도가 방법(300)의 실행에서 사용된 온도를 벗어날 때 사용될 수 있다.
도 4는 본 발명의 한 실시예에 따라서 칩셋(100)(도 1)에서 사용될 수 있는 전력-관리 방법(400)의 흐름도를 도시한다. 방법(400)은 전력 제어기(114)가 전력-관리 알고리즘을 작동시킬 때 단계(402)에서 시작한다. 단계(404)에서, 전력 제어기(114)는 메모리(112)로부터 방법(300)(도 3 참조)의 실행동안 메모리에 저장된 스피드-비닝 데이터를 판독한다. 전술한 바와 같이, 스피드-비닝 데이터는 칩-특정 입력 파라미터들로서 전력 제어기(114)에 의해 구동된 전력-관리 소프트웨어에 의해 사용된다. 단계(406)에서, 전력 제어기(114)는 센서(118)로부터 프로세서 코어(116)(도 1 참조)의 온도를 선택적으로 판독한다. 전술한 바와 같이, 온도 값은 (부가적이고 선택적인) 입력 파라미터로서 전력-관리 소프트웨어에 의해 사용된다. 단계(408)에서, 전력 제어기(114)는 프로세서 코어(116)에 의해 수행될 스케줄된 작업을 위한 스피드 요구조건들(제약들)을 결정한다. 예를 들어, 셀룰러 전화에서, 프로세서 코어(116)는 셀룰러 콜 프로세싱, MP3 플레이백, 기지국 모니터링, 그리고 MPEG 인코드 및 디코드와 같은 복수의 작업을 구동한다. 이들 작업들의 각각은, 예를 들어, 디지털 IC(110)를 갖는 핸드셋과 기지국간의 통신 교환의 무결성(integrity)과 연속성을 보장하기 위해 적절한 시간 프레임내에서 완료될 필요가 있다. 프로세싱 컨텐츠와 각각의 작업을 위한 타겟 시작 및 종료 시간에 기초하여, 대응하는 최저 프로세싱 스피드가 또 다른 입력 파라미터로서 전력-관리 알고리즘에 의해 확인되고 사용될 수 있다.
단계(410)에서, 단계(404-408)에서 제공된 입력 파라미터들을 이용함으로써, 전력 제어기(114)는 전지에 대한 전력 고갈을 최소화하기 위해 스케줄된 작업을 실행하는 동안 사용하기 위해 프로세서 코어(116)를 위해 적절한 공급-전압 레벨을 계산한다. 이어 전력 제어기(114)는 신호(120)를 통해 계산된 공급-전압 레벨을 전력 제어기 인터페이스 회로(148)로 통신하며, 적절한 레지스터에 저장되도록 한다. 단계(412)에서, 세트(146)의 각각의 전압 조절기는 그러한 레지스터에서 특정된 전압 레벨을 갖는 전원 신호(142)를 발생한다. 단계(414)에서, 적절히 스케일된 전원 신호(142)를 수신한다면, 프로세서 코어(116)는 스케줄된 작업을 실행한다. 이어 방법(400)의 공정은 다음 스케줄된 작업의 실행동안 프로세서 코어(116)로의 전력 전달을 관리하기 위해 단계(406), 또는 단계(404)로 되돌아 간다.
비록 본 발명이 예시적인 실시예들을 참조하여 기술되었지만, 이러한 설명은 제한된 의미로 해석되고자 하지 않는다. 비록 본 발명의 실시예들이 공급 전압들을 참조하여 기술되었지만, 본 발명은 또한 공급 전압을 조절하는 대신에 또는 조절하 는 것에 더해 클럭 스피드를 낮춤으로써 실행될 수 있다. 본 발명의 다른 실시예들과 마찬가지로 본 발명이 관련된 당업자들에게 분명한 기술된 실시예들의 다양한 변경들은 첨부된 청구항들에 표현된 바와 같이 본 발명의 원리 및 범주내에 존재하는 것으로 간주된다.
본 발명은 이들 방법들을 실행하기 위한 방법들과 장치들의 형태로 구현될 수 있다. 본 발명의 소정의 실시예들은 또한 플로피 디스켓, CD-ROM, 하드 드라이브, 또는 임의 다른 기계-판독가능 저장 매체와 같은 유형의 매체들에서 구현되는 프로그램 코드의 형태로 구현될 수 있으며, 프로그램 코드가 컴퓨터 또는 제품 테스터와 같은 기계내에 로드(load)되고 기계에 의해 실행될 때, 기계는 본 발명을 실행하기 위한 장치가 된다. 본 발명은 또한, 예를 들어, 저장 매체내에 저장되거나, 기계에 로드 및/또는 기계에 의해 실행되거나, 또는 전기선 또는 케이블을 통해, 광섬유를 통해, 또는 전자기 방사와 같은 몇몇 전송 매체 또는 캐리어를 통해 전송되는지에 무관하게, 프로그램 코드의 형태로 구현될 수 있으며, 프로그램 코드가 컴퓨터와 같은 기계에 의해 로드되고 실행될 때, 기계는 본 발명을 실시하기 위한 장치가 된다. 범용 프로세서상에 구현될 때, 프로그램 코드 세그먼트들은 특정 논리 회로들에 아날로그적으로 동작하는 독특한 디바이스를 제공하기 위해 프로세서와 결합한다.
달리 명백히 언급하지 않는 한, 각각의 수치 값과 범위는 단어 "약(about)" 또는 "대략(approximately)"이 값 또는 범위의 값 앞에 붙는 것처럼 근사값으로서 해석되어야 한다.
본 명세서에 설명된 예시적인 방법들의 단계들이 기술된 순서로 반드시 수행될 필요가 없으며, 이러한 방법들의 단계들의 순서는 단지 예시적인 것으로 이해되어야 한다. 유사하게, 추가적인 단계들이 이러한 방법들내에 포함될 수 있으며, 본 발명의 다양한 실시예들과 일관되는 방법들에서 특정의 단계들은 생략되거나 조합될 수 있다.
"일 실시예(one embodiment)" 또는 "한 실시예(an embodiment)"에 대한 본 명세서의 참조는 실시예와 관련하여 기술된 특별한 특징, 구조, 또는 특성이 본 발명의 적어도 하나의 실시예에 포함될 수 있다는 것을 의미한다. 명세서의 다양한 곳들에서 문구 "일 실시예에서(in one embodiment)"의 출현은 모두가 동일한 실시예를 지칭할 필요는 없으며, 반드시 다른 실시예들과 상호 배타적으로 개별적 또는 대안적인 실시예들일 필요는 없다. 용어 "구현(implementation)"에 동일하게 적용된다.
이러한 설명을 위해, 용어들 "결합하다(couple)", "결합하는(coupling)", "결합된(coupled)"' "접속하다(connect)", "접속하는(connecting)", 또는 "접속된(connected)"는 에너지가 2개 이상의 소자들간에 전달될 수 있도록 하며, 하나 이상의 추가적인 소자들의 삽입이, 비록 필수적이지는 않지만, 고려되는 종래 기술에 알려지거나 후에 개발된 어떠한 방법을 지칭한다. 역으로, 용어들 "직접적으로 결합된(directly coupled)","직접적으로 접속된(directly connected)" 등은 이러한 추가적인 소자들의 부재를 암시한다.

Claims (20)

  1. 디지털 회로에 인가된 하나 이상의 전원 신호들을 제어하도록 적합한 전력 제어기; 및
    상기 디지털 회로의 성능을 특징지우는 스피드-비닝 테스트 데이터(speed-binning test data)를 저장하도록 적합한 메모리를 포함하고,
    상기 전력 제어기가 상기 하나 이상의 전원 신호들의 하나 이상의 레벨들을 설정하기 위해 상기 스피드-비닝 테스트 데이터를 액세스하도록 적합한, 디바이스.
  2. 제 1 항에 있어서,
    상기 전력 제어기는 적합한(adaptive) 전력 제어와 동적(dynamic) 전력 제어 중 적어도 하나를 맞춤화하기 위해 상기 스피드-비닝 테스트 데이터를 사용하도록 적합한, 디바이스.
  3. 제 1 항에 있어서,
    상기 스피드-비닝 테스트 데이터는 상기 디지털 회로의 제품 테스팅동안 발생되어 상기 메모리에 저장되는, 디바이스.
  4. 제 3 항에 있어서,
    상기 스피드-비닝 데이터는 상기 디지털 회로가 하나 이상의 각각의 스피드- 비닝 테스트 벡터들을 사용하여 테스팅을 통과한 하나 이상의 공급 전압들을 포함하는, 디바이스.
  5. 제 1 항에 있어서,
    상기 메모리는 1회 프로그램가능한(one-time programmable : OTP) 퓨즈 블록(fuse block)인, 디바이스.
  6. 제 1 항에 있어서,
    상기 전력 제어기는 (i) 상기 디지털 회로에 의해 실행될 작업을 위한 스피드 제약을 결정하고 (ii) 상기 스피드 제약에 기초하여 상기 작업의 실행을 위한 상기 하나 이상의 전원 신호들의 하나 이상의 레벨들을 특정하도록 적합한, 디바이스.
  7. 제 1 항에 있어서,
    상기 디지털 회로의 온도를 감지하도록 적합한 센서를 더 포함하며, 상기 전력 제어기는 상기 센서로부터 획득된 온도의 판독에 기초하여 상기 하나 이상의 전원 신호들의 하나 이상의 레벨들을 특정하도록 적합한, 디바이스.
  8. 제 1 항에 있어서,
    상기 하나 이상의 전원 신호들의 하나 이상의 레벨들에 관한 상기 전력 제어 기로부터 명령들을 수신하고;
    상기 명령들에 기초하여 상기 하나 이상의 전원 신호들을 발생하도록 적합한 전력 관리 유닛((power management unit:PMU)을 더 포함하는, 디바이스.
  9. 제 8 항에 있어서,
    상기 전력 제어기와 상기 전력 관리 유닛은 PowerWiseTM Interface Specification에 따르는, 디바이스.
  10. 제 8 항에 있어서,
    상기 디바이스는 제 1 및 제 2 집적 회로들(ICs)을 갖는 칩셋(chipset)을 이용하여 구현되며;
    상기 메모리, 상기 전력 제어기, 그리고 상기 디지털 회로는 상기 제 1 IC의 일부이며;
    상기 전력 관리 유닛은 상기 제 2 IC의 일부인, 디바이스.
  11. 제 1 항에 있어서,
    상기 디지털 회로는 셀룰러 전화를 위한 디지털 베이스-밴드(digital base-band:DBB) 회로인, 디바이스.
  12. 하나 이상의 전원 신호들을 디지털 회로에 인가하는 단계; 및
    상기 하나 이상의 전원 신호들의 하나 이상의 레벨들을 설정하기 위해 메모리로부터 상기 디지털 회로의 성능을 특징지우는 스피드-비닝 테스트 데이터를 판독하는 단계를 포함하는, 전력-관리 방법.
  13. 제 12 항에 있어서,
    상기 스피드-비닝 테스트 데이터를 이용하여 적합 전력 제어와 동적 전력 제어 중 적어도 하나를 맞춤화하는 단계를 더 포함하는, 전력-관리 방법.
  14. 제 12 항에 있어서,
    상기 스피드-비닝 테스트 데이터는 상기 디지털 회로의 제품 테스팅동안 발생되어 상기 메모리에 저장되는, 전력-관리 방법.
  15. 제 14 항에 있어서,
    상기 스피드-비닝 테스트 데이터는 상기 디지털 회로가 하나 이상의 각각의 스피드-비닝 테스트 벡터들을 사용하여 테스팅을 통과한 하나 이상의 공급 전압들을 포함하는, 전력-관리 방법.
  16. 제 12 항에 있어서,
    상기 디지털 회로에 의해 실행될 작업을 위한 스피드 제약을 결정하는 단계; 및
    상기 스피드 제약에 기초하여 상기 작업의 실행을 위한 상기 하나 이상의 전원 신호들의 하나 이상의 레벨들을 특정하는 단계를 더 포함하는, 전력-관리 방법.
  17. 제 12 항에 있어서,
    상기 디지털 회로의 온도를 감지하는 단계; 및
    상기 온도에 기초하여 상기 하나 이상의 전원 신호들의 하나 이상의 레벨들을 특정하는 단계를 더 포함하는, 전력-관리 방법.
  18. 디지털 회로를 테스팅하는 방법에 있어서,
    상기 디지털 회로의 성능을 특징지우는 스피드-비닝 테스트 데이터를 메모리에 저장하는 단계를 포함하며,
    상기 디지털 회로는:
    상기 메모리; 및
    전력 제어기로서,
    상기 디지털 회로에 인가된 하나 이상의 전원 신호들을 제어하고,
    상기 하나 이상의 전원 신호들의 하나 이상의 레벨들을 설정하기 위해 상기 스피드-비닝 테스트 데이터를 액세스하도록 적합한 상기 전력 제어기를 포함하는, 디지털 회로 테스팅 방법.
  19. 제 18 항에 있어서,
    스피드-비닝 테스트 벡터를 선택하는 단계;
    전원 신호를 제 1 전압 레벨로 설정하는 단계;
    상기 설정 전압 레벨에서 상기 디지털 회로를 통해서 상기 선택된 스피드-비닝 테스트 벡터를 구동하는 단계;
    상기 디지털 회로가 상기 설정 전압 레벨에서 상기 선택된 스피드-비닝 테스트 벡터를 사용하여 테스트를 통과하였는지의 여부를 결정하는 단계;
    상기 디지털 회로가 상기 테스트를 통과하였다면, 다음 전압 레벨로 상기 선택된 전원 신호를 설정하는 단계; 및
    상기 디지털 회로가 상기 선택된 스피드-비닝 테스트 벡터를 사용하여 상기 테스트를 통과할 수 있는 최소 공급 전압을 결정하기 위한 상기 구동 단계, 결정 단계, 및 설정 단계를 반복하는 단계를 더 포함하는, 디지털 회로 테스팅 방법.
  20. 제 18 항에 있어서,
    상기 스피드-비닝 테스트 데이터는 상기 디지털 회로가 하나 이상의 각각의 스피드-비닝 테스트 벡터들을 사용하여 테스팅을 통과한 하나 이상의 공급 전압들을 포함하는, 디지털 회로 테스팅 방법.
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