JP2013012969A - 半導体集積回路装置 - Google Patents
半導体集積回路装置 Download PDFInfo
- Publication number
- JP2013012969A JP2013012969A JP2011145121A JP2011145121A JP2013012969A JP 2013012969 A JP2013012969 A JP 2013012969A JP 2011145121 A JP2011145121 A JP 2011145121A JP 2011145121 A JP2011145121 A JP 2011145121A JP 2013012969 A JP2013012969 A JP 2013012969A
- Authority
- JP
- Japan
- Prior art keywords
- transistors
- semiconductor integrated
- integrated circuit
- circuit device
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Images
Landscapes
- Tests Of Electronic Circuits (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
【解決手段】 入力された信号の論理レベルを反転させる複数の回路素子を直列に接続した発振回路と、発振回路の出力周波数をカウントする信号処理部と、第1の回路素子に電源電圧を印加する電源端子と接地端子との間において互いに並列に接続された、互いの特性を比較した場合においてばらつきを持つ複数のトランジスタと、複数のトランジスタのうち、選択制御部によってそれぞれの1つが順番に選択されるようにタイミング信号を制御する。
【選択図】図1
Description
Claims (12)
- 入力された信号の論理レベルを反転させる第1および第2回路素子を直列に接続した第1発振回路と、
前記発振回路の出力周波数をカウントする第1信号処理部と、
前記第1回路素子に電源電圧を印加する第1電源端子と第1接地端子との間において互いに並列に接続された第1および第2トランジスタと、
前記第1および第2トランジスタのうち、順に1つを切り替えて選択する第1選択制御部と、
を有する半導体集積回路装置。 - 請求項1に記載の半導体集積回路装置において、
前記第1回路素子と前記接地端子との間において互いに並列に接続された第3および第4トランジスタと、
前記第3および第4トランジスタのうち、順に1つを切り替えて選択する第2選択制御部と、を有し、
前記第1および第2トランジスタは前記第1回路素子と前記第1電源端子との間に接続されることを特徴とする半導体集積回路装置。 - 請求項1に記載の半導体集積回路装置において、
前記第1回路素子は互いのゲート端子が接続された第1P型トランジスタおよび第1N型トランジスタとを有し、
前記第1および第2トランジスタは、前記第1P型トランジスタのソースと前記第1N型トランジスタのドレインとの間に接続されていることを特徴とする半導体集積回路装置。 - 請求項3に記載の半導体集積回路装置において、
前記第1N型トランジスタのドレインに対して互いに並列に接続された第5および第6トランジスタと、
前記第5および第6トランジスタのうち、順に1つを切り替えて選択する第3選択制御部と、を有し、
前記第1および第2トランジスタは、第1P型トランジスタのソースに対して接続されていることを特徴とする半導体集積回路装置。 - 請求項1に記載の半導体集積回路装置において、
前記第2回路素子に電源電圧を印加する第2電源端子と第2接地端子との間において互いに並列に接続された第7および第8トランジスタと、
前記第7および第8トランジスタのうち、順に1つを切り替えて選択する第4選択制御部と、を有し、
前記第1および第2トランジスタは前記第1回路素子と前記第1電源端子との間に接続されることを特徴とする半導体集積回路装置。 - 請求項3に記載の半導体集積回路装置において、
前記第2回路素子は互いのゲート端子が接続された第2P型トランジスタおよび第2N型トランジスタとを有し、
前記第2N型トランジスタのドレインに対して互いに並列に接続された第9および第10トランジスタと、
前記第9および第10トランジスタのうち、順に1つを切り替えて選択する第5選択制御部と、を有し、
前記第1および第2トランジスタは、第1P型トランジスタのソースに対して接続されていることを特徴とする半導体集積回路装置。 - 請求項1に記載の半導体集積回路装置において、
入力された信号の論理レベルを反転させる第3および第4回路素子を直列に接続した第2発振回路と、
前記発振回路の出力周波数をカウントする第2信号処理部と、
前記第3回路素子に電源電圧を印加する第3電源端子と第3接地端子との間において互いに並列に接続された第11および第12トランジスタと、
前記第11および第12トランジスタのうち、順に1つを切り替えて選択する第6選択制御部と、を有し、
前記第1および第2トランジスタは前記第1回路素子と前記第1電源端子との間に接続され、
前記第11および第12トランジスタは前記第3回路素子と前記第3接地端子との間に接続されることを特徴とする半導体集積回路装置。 - 請求項3に記載の半導体集積回路装置において、
入力された信号の論理レベルを反転させる第5および第6回路素子を直列に接続した第3発振回路と、
前記第3発振回路の出力周波数をカウントする第3信号処理部と、を有し、
前記第5回路素子は互いのゲート端子が接続された第5P型トランジスタおよび第5N型トランジスタとを有し、
前記第5N型トランジスタのドレインに対して互いに並列に接続された第13および第14トランジスタと、
前記第13および第14トランジスタのうち、順に1つを切り替えて選択する第7選択制御部と、を有し、
前記第1および第2トランジスタは、第1P型トランジスタのソースに対して接続されることを特徴とする半導体集積回路装置。 - 入力された信号の論理レベルを反転させる第1乃至第3回路素子を直列に接続した第1発振回路と、
入力された信号の論理レベルを反転させる第4乃至第6回路素子を直列に接続した第2発振回路と、
前記1及び2発振回路の出力周波数をカウントする信号処理部と、を有し、
前記第1及び第4回路素子はランダムばらつきが検出されるサイズのトランジスタであり、
前記第2及び第3回路素子と第5及び第6回路素子とは、前記第1及び第4回路素子と比較してランダムばらつきが検出されないサイズのトランジスタであり、
前記信号処理部は前記1発振回路の出力周波数のカウント値と前記2発振回路の出力周波数のカウント値とを比較することを特徴とする半導体集積回路装置。 - 請求項1に記載の半導体集積回路装置であって、
前記第1信号処理部は、前記半導体集積回路装置に供給される電源電位を制御する電源制御信号を出力する
ことを特徴とする半導体集積回路装置。 - 請求項1に記載の半導体集積回路装置であって、
第1信号処理部は前記第1発振回路の出力周波数をカウントするカウンタと、
前記カウントの値を演算する演算部と、
を有する半導体集積回路装置。 - 請求項1に記載の半導体集積回路装置であって、
前記演算部は前記カウントの値を2乗和演算する
ことを特徴とする半導体集積回路装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2011145121A JP5656760B2 (ja) | 2011-06-30 | 2011-06-30 | 半導体集積回路装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2011145121A JP5656760B2 (ja) | 2011-06-30 | 2011-06-30 | 半導体集積回路装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2013012969A true JP2013012969A (ja) | 2013-01-17 |
JP5656760B2 JP5656760B2 (ja) | 2015-01-21 |
Family
ID=47686462
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2011145121A Expired - Fee Related JP5656760B2 (ja) | 2011-06-30 | 2011-06-30 | 半導体集積回路装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP5656760B2 (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US9899993B2 (en) | 2013-08-19 | 2018-02-20 | Japan Science And Technology Agency | Reconfigurable delay circuit, delay monitor circuit using said delay circuit, variation compensation circuit, variation measurement method, and variation compensation method |
CN111103522A (zh) * | 2018-10-25 | 2020-05-05 | 创意电子股份有限公司 | 芯片与效能监控方法 |
Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2005286667A (ja) * | 2004-03-29 | 2005-10-13 | Sharp Corp | 発振装置およびその発振周波数調整方法、電子機器 |
JP2005322860A (ja) * | 2004-05-11 | 2005-11-17 | Sony Corp | 半導体集積回路およびその試験方法 |
JP2006093748A (ja) * | 2004-09-16 | 2006-04-06 | Renesas Technology Corp | 半導体集積回路装置のタイミング制御回路 |
JP2006197180A (ja) * | 2005-01-13 | 2006-07-27 | Sharp Corp | 補正回路、遅延回路及びリングオシレータ回路 |
JP2009005025A (ja) * | 2007-06-20 | 2009-01-08 | Fujitsu Microelectronics Ltd | 基準電位発生回路、およびタイミング調整回路 |
-
2011
- 2011-06-30 JP JP2011145121A patent/JP5656760B2/ja not_active Expired - Fee Related
Patent Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2005286667A (ja) * | 2004-03-29 | 2005-10-13 | Sharp Corp | 発振装置およびその発振周波数調整方法、電子機器 |
JP2005322860A (ja) * | 2004-05-11 | 2005-11-17 | Sony Corp | 半導体集積回路およびその試験方法 |
JP2006093748A (ja) * | 2004-09-16 | 2006-04-06 | Renesas Technology Corp | 半導体集積回路装置のタイミング制御回路 |
JP2006197180A (ja) * | 2005-01-13 | 2006-07-27 | Sharp Corp | 補正回路、遅延回路及びリングオシレータ回路 |
JP2009005025A (ja) * | 2007-06-20 | 2009-01-08 | Fujitsu Microelectronics Ltd | 基準電位発生回路、およびタイミング調整回路 |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US9899993B2 (en) | 2013-08-19 | 2018-02-20 | Japan Science And Technology Agency | Reconfigurable delay circuit, delay monitor circuit using said delay circuit, variation compensation circuit, variation measurement method, and variation compensation method |
CN111103522A (zh) * | 2018-10-25 | 2020-05-05 | 创意电子股份有限公司 | 芯片与效能监控方法 |
Also Published As
Publication number | Publication date |
---|---|
JP5656760B2 (ja) | 2015-01-21 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
CN102075184B (zh) | 运行参数监控电路和方法 | |
US9158324B2 (en) | Substrate bias control circuit | |
JP5170086B2 (ja) | リーク電流検出回路、ボディバイアス制御回路、半導体装置及び半導体装置の試験方法 | |
JP2010087275A (ja) | 半導体集積回路および電子機器 | |
US20090033155A1 (en) | Semiconductor integrated circuits | |
KR20080082679A (ko) | 멀티플렉서의 선택-대-출력 지연을 결정하기 위한 링발진기 | |
JP2018050219A (ja) | 半導体装置 | |
JP6267536B2 (ja) | 電源電圧調整装置 | |
JP2011159873A (ja) | 半導体集積回路及びそれを備えた電圧制御装置 | |
JP2009016776A (ja) | 半導体集積回路 | |
TW201334386A (zh) | 用於數位電路之穩壓電源電壓 | |
JP5656760B2 (ja) | 半導体集積回路装置 | |
JP2013007691A (ja) | 容量測定回路、半導体装置および容量測定方法 | |
US20090063061A1 (en) | Monitoring degradation of circiut speed | |
JP2010109115A (ja) | オンチップ型のモニタ回路および半導体装置 | |
US20090027131A1 (en) | Ring oscillators for cmos transistor beta ratio monitoring | |
US7902844B2 (en) | Voltage drop measurement circuit | |
CN109001582B (zh) | 泄漏电流测量电路、集成电路及其系统 | |
CN106053972B (zh) | 用于测量闪烁噪声的电路及其使用方法 | |
US11379072B2 (en) | Semiconductor device and semiconductor system having the same | |
JP5557783B2 (ja) | 半導体集積回路装置 | |
US7372323B2 (en) | Resonance limiter circuits for an integrated circuit | |
JP2003142586A (ja) | ノイズ検出装置および半導体集積回路 | |
JP2012156203A (ja) | 半導体物性ばらつきセンサ及び集積回路 | |
JP4881339B2 (ja) | 半導体集積回路装置 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20131125 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20140821 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20140902 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20140930 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20141028 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20141125 |
|
LAPS | Cancellation because of no payment of annual fees |