JP2010002222A - 遅延測定装置および半導体装置 - Google Patents

Abstract

【課題】瞬時の遅延評価が可能であり、かつ、高い検出精度とする。
【解決手段】基準パルスＰＳ１と測定パルスＰＳ２をそれぞれ所定のタイミングで発生するパルス発生回路１１と、遅延測定回路１２とを有する。遅延測定回路１２は、被測定回路２０に測定パルスＰＳ２を入力して伝播遅延後に得られる遅延パルスＰＳ２ｄを被測定回路２０から入力し、基準パルスＰＳ１をパルス発生回路１１から入力する。遅延測定回路１２は、パルスの開始時同士または終了時同士で基準パルスＰＳ１に対する遅延パルスＰＳ２ｄの位相差を検出し、検出した位相差を示す遅延情報を出力する。
【選択図】図１

Description

本発明は、被測定回路の遅延特性を評価可能な遅延測定装置に関する。また、本発明は、半導体材料から回路が形成されて同一基板に集積化された回路群内で、上記構成の特性評価回路を、特定機能回路の動作制御のために、その特性モニタのためのレプリカ回路に対する遅延特性測定回路として利用する半導体装置に関する。

回路の遅延特性を評価するための信号遅延回路としては、リングオシレータが知られている（例えば、特許文献１のプロセスモニタ回路の第１構成例を参照）。
リングオシレータは、奇数個のインバータを環状に接続して構成される。通常、このうち１つのインバータが２入力のＮＡＮＤ回路で置き換えられる。ＮＡＮＤ回路の一方入力に前段のインバータの出力が接続され、他方入力に発振制御の制御信号が与えられて、発振と停止が制御される。

ところが、リングオシレータは発振開始から動作が安定するまでに時間がかかるため、例えば電源電圧などのように、時々刻々と変化する特性に対して、特定のある瞬間の遅延量の測定を行うことができない。

このような、ある瞬間の遅延量を測定するには、バッファ等の複数の単位遅延回路と、その入力または出力の複数ノードの電位を、測定したい時間で瞬時に検出する複数のフリップフロップ回路とを有する遅延測定回路が知られている（例えば、上記特許文献１のプロセスモニタ回路の第２構成例、あるいは、特許文献２参照）。

このような遅延測定回路は、上記特許文献１および特許文献２のように、電源電圧制御のために好適に用いることができる。
特に特許文献２に記載されている構成では、基準パルスを発生して、これを電源電圧変動のモニタ回路としての（クリティカルパス）レプリカ回路を通して遅延させる一方で、当該モニタ回路を通さないパスを設け、遅延有りと無しの基準パルスを発生させている。そして、レプリカ回路によって遅延後の基準パルスを、遅延測定回路の複数の単位遅延回路に入力してさらに遅延させている。一方、レプリカ回路を通さない基準パルスはインバータにより反転させた後に遅延測定回路に入力し、その複数のフリップフロップ回路のクロック信号として用いている。

よって、特許文献２に記載されている遅延測定回路において、複数のフィリップフロップ回路は、基準パルスがレプリカ回路により遅延した後のパルス発生時（立ち上がりエッジ）から、遅延なしの基準パルスのパルス終了時（立下りエッジ、実際には反転しているので立ち上がりエッジ）までの遅延量に応じた遅延情報を出力する。
特開２００５−３２２８６０号公報（図３と図４、その説明箇所） 特開２０００−２１６３３８号公報（図１と図２、その説明箇所）

特許文献２に記載されている遅延検出では、遅延なしの基準パルスと遅延後の基準パルスとの位相差を検出している訳でなく、基準パルスの持続(duration)時間から遅延時間を引いた時間に対応する位相差を検出している。この位相差は、遅延量に逆比例して変化するが、基準パルスの持続時間が一定なので、この位相差が実質的に遅延情報を表しているといえる。
しかしながら、この方法では、以下に示す理由から検出精度が低いという不都合がある。

一般に、遅延チェーンを形成する単位遅延回路の個々の遅延量を小さくして、その個数を多くすると、検出の分解能（精度）が高くなる。
上記特許文献２に記載されている特性評価回路では、基準パルスの遅延は立ち上がりエッジ（発生時）が起点となるが、遅延検出を基準パルスの終了時を基準としている。
単位遅延回路で決まる分解能を有する遅延チェーンにおいては、この信号遅延の基準と遅延検出の基準の相違が誤差要因となる。
また、基準パルスをインバータで反転するため、インバータでの遅延も誤差要因となる。

特許文献２では、レプリカ回路によって遅延量をモニタする回路と、レプリカ回路の特性に誤差があるため、誤差補正回路を設けているが、補正前の時点で誤差が小さいことが望ましい。

本発明は、瞬時の遅延評価が可能であり、かつ、検出誤差が小さい遅延測定装置と、これを特定機能回路の特性評価および制御のために用いた半導体装置とを提供するものである。

本発明の一の形態（第１形態）に関わる遅延測定装置は、基準パルスと測定パルスをそれぞれ所定のタイミングで発生するパルス発生回路と、被測定回路に前記測定パルスを入力して伝播遅延後に得られる遅延パルスを前記被測定回路から入力し、前記基準パルスを前記パルス発生回路から入力し、パルスの開始時同士または終了時同士で前記基準パルスに対する前記遅延パルスの位相差を検出し、検出した位相差を示す遅延情報を出力する遅延測定回路と、を有する。

本発明の他の形態（第２形態）に関わる遅延測定装置は、上記第１形態において、前記遅延測定回路は、直列接続されて前記基準パルスの遅延チェーンを形成する複数の単位遅延部と、前記遅延パルスの入力時に各単位遅延部の入力または出力に出現する電位の組み合わせから前記位相差を検出し、前記遅延情報を出力する検出部と、を含む。

本発明の他の形態（第３形態）に関わる遅延測定装置は、上記第１形態において、前記パルス発生回路の前記測定パルスの出力に対して複数の前記被測定回路を並列に接続したときに、当該複数の被測定回路のうち、何れか１つの被測定回路の出力を、入力される制御信号に応じて切り替え可能に前記遅延測定回路に接続する選択回路を有する。

本発明の他の形態（第４形態）に関わる遅延測定装置は、上記第１形態において、前記パルス発生回路は、前記測定パルスの発生より所定時間だけ遅らせて前記基準パルスを発生する。

本発明の他の形態（第５形態）に関わる遅延測定装置は、上記第１形態において、前記パルス発生回路は、前記基準パルスと前記測定パルスを同時に発生する。

本発明の他の形態（第６形態）に関わる遅延測定装置は、上記４第形態において、前記パルス発生回路は、前記基準パルスの発生と同じか遅れて終了する前記測定パルスを発生する。

本発明の他の形態（第７形態）に関わる遅延測定装置は、上記第１形態において、前記パルス発生回路は、前記基準パルスと前記測定パルスの開始タイミングと終了タイミングの組み合わせが異なる複数のパルス発生モードを有し、入力される信号に応じて前記パルス発生モードの切り替えが可能に構成されている。

本発明の他の形態（第８形態）に関わる遅延測定装置は、上記第７形態において、前記パルス発生回路の前記測定パルスの出力に対して複数の前記被測定回路を並列に接続したときに、前記複数の被測定回路のうち、何れか１つの被測定回路の出力を、入力される制御信号に応じて切り替え可能に前記遅延測定回路に接続する選択回路を有し、前記選択回路は、前記遅延測定回路に接続する前記被測定回路を、前記パルス発生モードに応じて選択する。

本発明の他の形態（第９形態）に関わる半導体装置は、基準パルスと測定パルスをそれぞれ所定のタイミングで発生するパルス発生回路と、所定の信号に基づいて動作する、特定機能回路及びそのレプリカ回路と、前記レプリカ回路に前記測定パルスを入力して伝播遅延後に得られる遅延パルスを前記レプリカ回路から入力し、前記基準パルスを前記パルス発生回路から入力し、パルスの開始時同士または終了時同士で前記基準パルスに対する前記遅延パルスの位相差を検出し、検出した位相差を示す遅延情報を出力する遅延測定回路と、前記遅延情報に基づいて前記所定の信号を制御する制御回路と、を半導体材料から形成して同一基板に集積している。

本発明の他の形態（第１０形態）に関わる半導体装置は、上記第９形態において、前記遅延情報を記憶する記憶部を有する。

本発明によれば、瞬時の遅延評価が可能であり、かつ、検出誤差が小さい遅延測定装置と、これを特定機能回路の特性評価および制御のために用いた半導体装置とを提供できる。

以下、本発明の実施形態を、半導体集積回路（ＩＣ）の製造プロセス条件に応じた電圧、特性の少なくとも一方のバラツキを、信号遅延の位相差として検出し、遅延情報を出力する遅延測定装置を主な例として、図面を参照して説明する。

半導体集積回路の製造プロセスにおいては、プロセス条件の変動により半導体集積回路の主要な構成要素であるトランジスタやこれを組み合わせて構成される論理ゲート等の回路素子に特性のバラツキが生じる。
例えば、この製造バラツキが、例えばトランジスタの閾値電圧の設計値からのずれとして現れるとすると、閾値電圧のバラツキによって、製造された半導体集積回路に供給される電源電圧と動作速度にその影響が現れる。閾値電圧が設計した値より低めの値になるように製造されると、動作速度は速くなる。一方、閾値電圧が設計した値より高めの値になるように製造されると、動作速度は遅くなる。また、半導体に供給される電源電圧の値や温度によっても動作速度は速くなったり、遅くなったりする。

トランジスタの閾値電圧のバラツキは、電源電圧以外にも、例えば、基板バイアス電圧を発生する回路で、発生される基板バイアスの大きさに影響する。また、同じ基板バイアスを印加しても、トランジスタの閾値電圧が異なれば効果（基板バイアス効果）が異なる。このように、トランジスタの閾値電圧のバラツキは、基板バイアス電圧と基板バイアス効果にその影響が現れる。

トランジスタの閾値電圧のバラツキは、そのリーク電流の大小を決める。つまり、閾値電圧が設計値より小さければトランジスタのオフ時リーク電流は大きくなり、一方、閾値電圧が設計時より大きければ動作速度が低下する。
いわゆるＭＴＣＭＯＳと称され、トランジスタリーク対策を施すための構成を有するＩＣが知られている。ＭＴＣＭＯＳ技術は、動作速度を損なうことなくＩＣの消費電力を低減する技術である。より詳細には、ＭＴＣＭＯＳ技術では、動作速度を優先して閾値電圧が設定されることでリーク電流が大きな回路に対し、その非動作時のリーク電流経路をスイッチトランジスタにより遮断して、動作速度と低消費電力との両立をある程度可能とする。

ＭＴＣＭＯＳの適用では、いわゆる仮想電位線と称され、リーク電流によって電位が変化する内部配線の電位を検出して、その電位に応じた仮想電位線の充放電制御を行う場合がある。仮想電位線の電位に応じて、スイッチするトランジスタ数を制御し、急激な充放電によってＧＮＤ線や電源電位線にノイズが発生することを防止するためである。
電源電圧制御の場合と同様、ある電圧で動作する被測定回路を設け、その電圧の電位変化を、被測定回路の信号遅延量に変換して検出できるため、本発明は、電源電圧の電位変化のみならず、ＭＴＣＭＯＳの仮想電位線の電位検出にも応用できる。

また、半導体集積回路の製造バラツキが、例えばトランジスタのリーク電流として出現することがあり、この特性の変動を直接的に測定したい場合がある。しかし、トランジスタに対し電圧を印加し、微小なリークを電流することは困難である。
そこで、リーク電流を信号遅延に変換する回路が提案されている（例えば、米国特許：Patent No.: US7038483 B1, US6885210 B1等）。

以下に示す実施形態は、これらの何れの用途にも適用可能な遅延測定装置、または、当該遅延測定装置の機能を有する半導体装置に関する。

《第１実施形態》
図１に、本発明の第１実施形態に関わる遅延測定装置の回路構成図を示す。
図１に図解する遅延測定装置１０は、パルス発生回路（ＰＳ.ＧＥＮ）１１と、遅延測定回路１２とを有し、被測定回路２０が図示のようにパルス発生回路１１と遅延測定回路１２に対して接続される。

ここで被測定回路２０は、製造プロセス要因の特性変動と、与えられる所定電圧（例えば、電源電圧、仮想電源電圧、基板バイアス電圧等）の電位変動との少なくとも一方に起因して、結果として信号遅延が生じる回路であれば、その回路構成は任意である。
図１においては、一例として、４つのナンド回路ＮＡＮＤ１〜ＮＡＮＤ４から被測定回路２０が構成されている。ナンド回路ＮＡＮＤ１〜ＮＡＮＤ４の各々の一方入力が、電位変動が生じることがある上記所定電圧の供給線に接続されている。また、ナンド回路ＮＡＮＤ１〜ＮＡＮＤ４の他方入力は、ナンド回路ＮＡＮＤ１のみパルス発生回路１１に接続され、他は前段のナンド回路の出力に接続されている。ナンド回路ＮＡＮＤ４の出力は遅延測定回路１２に接続されている。

パルス発生回路１１は、基準パルスＰＳ１と、測定パルスＰＳ２とを、それぞれ所定のタイミングで発生する回路である。ここで「パルスが、それぞれ所定のタイミングで発生する」とは、パルス開始時の立ち上がりエッジ（または、パルス終了時の立下りエッジ）が、例えば所定のクロック信号による時間軸上で、基準パルスＰＳ１と測定パルスＰＳ２で固有に決められていることを意味する。ただし、固有に決められている結果として基準パルスＰＳ１と測定パルスＰＳ２の開始が同時であってもよい。あるいは、基準パルスＰＳ１と測定パルスＰＳ２が同じパルスであってもよい。
発生した測定パルスＰＳ２は被測定回路２０に入力されて伝播し、遅延する。以後、この遅延後の測定パルスＰＳ２を、特に、遅延パルスＰＳ２ｄと呼ぶ。
発生した基準パルスＰＳ１は、被測定回路２０を経由することなく、遅延測定回路１２に供給される。

遅延測定回路１２は、「複数（ここではｎ個）の単位遅延部」から構成される遅延部１２１と、検出部１２２とから構成されている。
遅延部１２１を構成する「単位遅延部」は、比較的小さい一定の遅延が生じれば、どのようなものでもよい。ここではｎ個のバッファ回路ＢＵＦ１〜ＢＵＦｎが直列接続されて、複数の単位遅延部としてのバッファチェーンが構成されている。

検出部１２２は、バッファチェーン（ｎ個のバッファ回路ＢＵＦ１〜ＢＵＦｎ）に対して、その各単位遅延部の入力または出力の電位を検出する回路であり、ここではｎ個のフリップフロップ回路ＦＦ１〜ＦＦｎから構成されている。
図１では、各単位遅延部の入力電位を検出する構成が採られている。フリップフロップ回路ＦＦ１の入力がバッファ回路ＢＵＦ１の入力側で信号Ｖ１の電位（Ｄ１）を取得可能に接続されている。同様に、フリップフロップ回路ＦＦ２〜ＦＦｎが、バッファ回路ＢＵＦ２〜ＢＵＦｎの各入力側で信号Ｖ２〜Ｖｎの電位（Ｄ２〜Ｄｎ）を取得可能に接続されている。

本実施形態では、遅延なしの基準パルスＰＳ１を遅延部１２１（バッファチェーンの先頭のバッファ回路ＢＵＦ１）に入力して遅延させ、被測定回路２０から出力され、評価すべき遅延特性が付与された後の遅延パルスＰＳ２ｄを検出部１２２の各フリップフロップ回路のクロック入力に供給していることである。

本実施形態の特徴の１つは、基準パルスＰＳ１と遅延パルスＰＳ２ｄの位相差を検出することである。位相差検出はパルス終了時（後方エッジ同士）を用いて行うこともできるが、ここでは、上記の接続によってパルス開始時（先頭エッジ同士）で位相差検出が行われる。

ｎ個のフリップフロップ回路ＦＦ１〜ＦＦｎは、遅延パルスＰＳ２ｄの先頭（例えば、立ち上がり）エッジの印加によって、その瞬間の各バッファの入力電位Ｄ１〜Ｄｎを取り込んで、これらの電位の組み合わせからなり、ｎ個のＦＦ出力Ｓｏ１〜Ｓｏｎトータルで遅延情報を示す出力信号ＳＯＵＴ（＝Ｓｏ１〜Ｓｏｎ）を出力する。

このように、本実施形態では、被測定回路２０に入力された測定パルスＰＳ２は、被測定回路２０内部で伝播遅延され、遅延パルスＰＳ２ｄとして出力される。遅延測定回路１２はパルス発生回路１１からの基準パルスＰＳ１と被測定回路２０からの遅延パルスＰＳ２ｄの位相差を、バッファチェーン等からなる遅延部１２１の遅延差を用いて測定する。ここで、基準パルス等の持続時間は既知なので、得られた位相差は遅延時間を表しているとも言える。
測定された遅延によるパルスの位相差または遅延時間（これらを、遅延情報という）を示す出力信号ＳＯＵＴを、当該遅延測定装置１０から出力し、遅延情報を外部のテスタ等で評価してよい。あるいは、出力信号ＳＯＵＴをデコードするデコーダを遅延測定装置１０に内蔵させて、デコーダにより、出力信号ＳＯＵＴを、遅延時間の値を表すデジタル信号に変換（デコード）してもよい。デコード後は直接的に遅延時間を表すため、評価が容易である。

図２（Ａ）〜図２（Ｇ）に、第１実施形態における遅延測定動作のタイミングチャートを示す。
図１に示すパルス発生回路１１には、パルス発生のトリガや同期基準を与える信号ＤＩＮが入力され、また、発生するパルスの開始と停止を制御するリセット信号ｘｒｓｔが与えられている。
図２（Ａ）に測定の時間的基準を与える信号ＤＩＮのパルス波形を示す。この信号ＤＩＮのパルスの立ち上がりエッジ（時間Ｔ０）がすべての基準となり、ここを起点として、基準パルスＰＳ１と測定パルスＰＳ２の発生タイミングが決められている。ここでは、基準パルスＰＳ１の発生、測定パルスＰＳ２の発生の双方が時間Ｔ０であるとする（図２（Ｂ）および図２（Ｄ））。

図１に示すパルス発生回路１１から遅延測定回路１２までの配線による遅延は無視できるほど小さいとすると、バッファ回路ＢＵＦ１の入力となる信号Ｖ１も、図２（Ｃ１）に示すように、時間Ｔ０で立ち上がるパルスによって電位変化する。以後、基準パルスＰＳ１は遅延測定回路１２内のバッファチェーン（遅延部１２１）内を伝播され、これにより微小な遅延差をもつ信号列、即ちＶ１,Ｖ２,Ｖ３,Ｖ４,…,Ｖｎが発生される。
これに対し、測定パルスＰＳ２は図１に示す被測定回路２０を通過（伝播）中に遅延し、図２（Ｅ）に示すように時間Ｔ０から遅延量ｄだけ遅れた遅延パルスＰＳ２ｄとなって遅延測定回路１２に到達する。

この測定すべき遅延量ｄを時間で表し、測定遅延時間Ｔｄと称する。この測定遅延時間Ｔｄより長くパルスを遅延させることができるように、遅延部１２１のバッファ数と、その単位遅延時間が決められている。そのため図２の例では、３つ目のバッファ入力に出現する信号Ｖ３が示す基準パルスＰＳ１の遅延時間（以下、基準遅延時間）よりも測定遅延時間Ｔｄは大きいが、４つ目のバッファ入力に出現する信号Ｖ４が示す基準遅延時間に対しては測定遅延時間Ｔｄが小さくなる。このことから、１つのバッファにおける単位遅延時間を可能なかぎり小さくすると、測定の分解能が高くなることは容易にわかる。

時間Ｔ０から測定遅延時間Ｔｄが経過した時間Ｔ１で、遅延パルスＰＳ２ｄが“Ｌ”レベルから“Ｈ”レベルに立ち上がる。この電位の立ち上がりは、ｎ個のフリップフロップ回路ＦＦ１〜ＦＦｎのクロック入力に感知されるため、これらを例えばＤ型フリップフロップで構成すると、時間Ｔ１における信号Ｖ１〜Ｖｎの電位（入力電位Ｄ１〜Ｄｎ）が取り込まれて出力に現れ、保持される。よってフリップフロップ回路ＦＦ１〜ＦＦ３の出力は時間Ｔ１で“Ｌ”から“Ｈ”に変化した信号Ｓｏ１〜Ｓｏ３となり（図２（Ｆ１）〜図２（Ｆ３））、フリップフロップ回路ＦＦ４〜ＦＦｎの出力は“Ｌ”のままの信号Ｓｏ４〜Ｓｏｎとなる（図２（Ｆ４））。
信号Ｓｏ１〜Ｓｏｎは遅延情報（遅延時間や遅延量を量子化した情報）を示す信号ＤＯＵＴとして遅延測定回路１２から出力される（図２（Ｇ））。

ここで、基準パルスＰＳ１と遅延パルスＰＳ２ｄとの位相差（遅延時間）を、パルス開始時（先頭エッジ）同士で検出している。本実施形態では、パルス終了時（後方エッジ）同士での検出も可能である。後方エッジ同士での位相差検出は、フリップフロップ回路ＦＦをパルスの立下りで動作するようにする、パルスを負パルスとする、または、正のパルスをインバータで反転するなどによって実施可能である。

ところで、単位遅延量（図１では１つのバッファの遅延量）は、電源電圧や製造プロセスの条件のばらつきで変動する。このため、パルスの持続時間（いわゆるパルス幅）を、単位遅延量に対応する単位遅延時間で割ると端数が発生し、この端数は変動する。
このため、パルスの先頭エッジからの遅延を、パルスの後方エッジを基準として測定すると、この常に変動する端数の誤差成分を含むため測定精度が低下する。
本実施形態では、位相差をパルス発生時（または終了時）で検出するため、それだけ測定精度が高いという利点がある。

《第２実施形態》
図３に、本発明の第２実施形態に関わる遅延測定装置の回路構成図を示す。
図３に示す遅延測定装置が図１に示す遅延測定装置と異なる点は、図３の遅延測定装置は被測定回路を、その目的に応じて複数個搭載していることである。ここで遅延測定装置１０は複数ｍ個の被測定回路２０１,２０２,…,２０ｍを有し、それらの入力には、パルス発生回路１１Ａから出力される測定パルスＰＳ２が与えられる。
図３に示すパルス発生回路１１Ａは、図１に示すパルス発生回路１１と同じものでもよいが、ここでは構成が異なっている。具体的にパルス発生回路１１Ａは、パルス発生モードの切り替えをモード信号（mode）に応じて行うことができるように構成されている。パルス発生モードの具体例は後述する。

被測定回路２０１,２０２,…,２０ｍの出力は、選択回路としてのセレクタ２１の入力となる。セレクタ２１は、外部または遅延測定装置１０内の不図示の制御部から与えられる制御信号Ｃに応じて、被測定回路２０１,２０２,…,２０ｍの１つの出力を選択し、遅延測定回路１２に接続する回路である。選択された被測定回路２０１,２０２,…,２０ｍの出力は、その遅延量が第１実施形態と同様にして測定され、遅延情報として遅延測定回路１２から出力される。

ここで、パルス発生回路１１Ａにおいてモード選択が可能にした理由を説明する。

図１のように被測定回路２０が１つの場合、パルス発生回路１１は、被測定回路２０の遅延量が測定可能なように基準パルスＰＳ１と測定パルスＰＳ２の発生を制御できる。基準パルスＰＳ１と測定パルスＰＳ２の発生が同時（開始タイミングが時間軸上で同じか、同じパルスを基準パルスＰＳ１、測定パルスＰＳ２の両方に用いる）であっても被測定回路２０の遅延量が測定できれば、開始タイミングをずらす必要性は乏しい。

被測定回路２０の遅延量が大きい場合、その大きな遅延量が測定できるように遅延測定回路１２の構成変更で対応することができるが、回路規模が大きくなる。そこで望ましくは、パルス発生回路１１において、基準パルスＰＳ１と測定パルスＰＳ２に位相差を設け、この位相差をオフセットとする。オフセットの遅延量はパルスの位相差として既知なので、被測定回路２０の大きな遅延量からオフセットを除いた、その一部のみを、バッファチェーンとフリップフロップ回路による測定で検出する。
このようにパルスの位相差が遅延測定のオフセットとなるには、測定パルスＰＳ２を基準パルスＰＳ１より先に発生して、基準パルスＰＳ１の位相を時間的に進める必要がある。これにより、被測定回路２０の遅延量が大きい場合、遅延測定回路１２の回路規模の増大を防止しながら、遅延測定が可能となる。

図４（Ａ）〜図４（Ｇ）に、このパルス位相差をオフセットとして利用する遅延測定動作のタイミングチャートを示す。
図４に示す動作では、（Ａ）の信号ＤＩＮを所定周期の２パルスとして、その最初のパルスの立ち上がりエッジ（時間Ｔ(-1)）で測定パルスＰＳ２を発生し（図４（Ｄ））、１周期遅れた次のパルスの立ち上がりエッジ（時間Ｔ０）で基準パルスＰＳ１を発生している（図４（Ｂ））。
この信号ＤＩＮの１周期がオフセット時間Ｔofs.であり、測定パルスＰＳ２の発生からオフセット時間Ｔofs.経過した時間Ｔ０から、図２と同様な方法で遅延測定が行われる。ここで測定すべき遅延時間Ｔｄは、測定パルスＰＳ２が発生してから基準パルスＰＳ１が発生する比較的大きな遅延時間である。しかし、その一部は既知のオフセット時間Ｔofs.であるため、遅延測定回路１２で実際に測定するのは、遅延時間Ｔｄからオフセット時間Ｔofs.を差し引いた短い時間の遅延である。よって、遅延時間Ｔｄが大きくても、回路規模の増大なく遅延測定回路１２により遅延測定が可能となる。

ここで、遅延測定回路１２の回路は共通として、被測定回路２０が種々変更されたときに、共通の遅延測定回路１２で、どのような被測定回路２０でも、その遅延量を測定可能とするように、基準パルスＰＳ１と測定パルスＰＳ２の位相差（例えば信号ＤＩＮの周期）を変更することによって対処することができる。また、パルスの長さ（持続時間）を変えることもできる。
この考えを具体的にハードウエアまたはソフトウエアとして実装したのが、パルス発生モードの切り替えを可能な構成のパルス発生回路１１Ａ（図２）である。
なお、このパルス発生モードの切り替えと、セレクタ２１による複数の被測定回路の選択とは、本来、別々のものである。よって、図１に示す構成に対し、パルス発生モードの切り替えと、セレクタ２１による複数の被測定回路の選択と、の一方の機能を付加することもできる。図２では、その両方が適用されている例を示している。

図５に、４つの第１〜第４モードにおけるパルス波形図を示す。
図５（Ａ）に示す第１モードは、比較的小さい遅延測定のモードであり、図２のタイミングチャートに示し第１実施形態で説明した動作に対応する。
図５（Ｂ）に示す第２モードは、比較的大きな遅延をオフセット時間Ｔofs.を持たせて測定するモードであり、図４のタイミングチャートに示し上記した動作に対応する。

図５（Ｃ）および図５（Ｄ）は、基本的にオフセット時間Ｔofs.を持たせての測定モードであるが、基準パルスＰＳ１の印加を、少なくとも測定パルスＰＳ２の開始までは継続する必要がある用途向けの測定モードである。図５（Ｃ）は、基準パルスＰＳ１の開始とほぼ同時に測定パルスＰＳ２を終了させているのに対して、図５（Ｄ）では、基準パルスＰＳ１と測定パルスＰＳ２の終了を同時期にしている。
このような測定モードとしては、トランジスタのリーク電流測定がある。

図６および図７に、リーク測定回路の例を示す。図６がＮＭＯＳトランジスタのリーク測定回路とその説明を示す図、図７がＰＭＯＳトランジスタトランジスタのリーク測定回路図である。図６および図７に示すリーク測定回路は、図５（Ｄ）の第４モードで制御する「被測定回路」の一例である。

図６に示すリーク測定回路２０Ｎは、正と負の電源電圧間に、ＰＭＯＳトランジスタＭＰとＮＭＯＳトランジスタＭＮとを直列接続させている。ＰＭＯＳトランジスタＭＰのゲートにバッファ回路ＢＵＦが接続され、バッファ回路ＢＵＦの入力にパルス発生回路１１Ａ（図３）から測定パルスＰＳ２が入力される。
一方、ＮＭＯＳトランジスタＭＮはリーク測定対象のトランジスタであり、そのゲートはソースと同電位（ここでは接地電位）に固定されている。よってＮＭＯＳトランジスタＭＮは常にオフするが、そのドレインが十分に充電された場合でも長い時間をかけるとオフリーク電流により徐々に電荷を放電する。

ＮＭＯＳトランジスタＭＮのドレインには、インバータＩＮＶが接続されている。インバータＩＮＶは、入力電位が“Ｈ”レベルから“Ｌ”レベルに推移するときに、ある閾値Ｖｔを境に出力を“Ｌ”から“Ｈ”に急峻に変化させる。

測定パルスＰＳ２が入力される前の“Ｌ”レベルではＰＭＯＳトランジスタＭＰがオンし、ＮＭＯＳトランジスタＭＮのドレインノードＮＤが正の電源電圧レベルに十分に充電されている。時間Ｔ(-1)となって測定パルスＰＳ２がオンすると、ＰＭＯＳトランジスタＭＰがオフし、このときＮＭＯＳトランジスタＭＮもオフしているため、ドレインノードＮＤは電気的にフローティングとなる。
したがって時間Ｔ(-1)以後は、電荷が徐々にリークしてドレインノードＮＤの電位が低下する。比較的長い時間が経過して、ドレインノードＮＤの電位がインバータＩＮＶの閾値Ｖｔに達すると、インバータＩＮＶの出力が反転する。この出力の反転が遅延パルスＰＳ２ｄの先頭エッジとしてフリップフロップ回路のクロックに与えられる。
ただし、基準パルスＰＳ１は、遅延パルスＰＳ２ｄの先頭エッジより少し前の時間Ｔ０で立ち上がっているため、この時間ｔ０からの遅延を遅延測定回路１２が測定する。遅延測定回路１２で測定された遅延時間に、既知のオフセット時間Ｔofs.を足した時間が求める遅延時間Ｔｄ（リーク特性を表す時間）である。

図７の場合、リーク特性を測定するＰＭＯＳトランジスタＭＰのゲートをソースとともに正の電源電圧で固定し、インバータＩＮＶをＮＭＯＳトランジスタＭＮのゲートに接続し、バッファ回路ＢＵＦをドレインノードＮＤに接続する。

基準パルスＰＳ１と測定パルスＰＳ２の与え方は図６と同じであるとする。
この場合、ドレインノードＮＤは十分な放電によって接地電位の状態から、時間Ｔ(-1)を契機にＰＭＯＳトランジスタＭＰのリーク電流によって徐々に充電される。そして、バッファ回路ＢＵＦの閾値Ｖｔ（出力を正の電源電圧に接続する閾値）によって、バッファ回路ＢＵＦの出力が“Ｌ”レベルから“Ｈ”レベルに立ち上がる。この出力の正電源接続時のエッジが遅延パルスＰＳ２ｄの先頭エッジとしてフリップフロップ回路のクロックに与えられる。
これにより、図６の場合と同様にして、リーク特性を示し遅延時間Ｔｄが測定される。

《第３実施形態》
第３実施形態は、第１または第２実施形態で説明した遅延測定装置を含む半導体装置の実施形態である。遅延測定の目的、遅延測定結果の用い方は、電源電圧制御、基板バイアス制御、ＭＴＣＭＯＳ制御のための仮想電位線の電位検出、その他のトランジスタのリーク特性検出など、種々存在する。本発明に関わる半導体装置は、この遅延測定の種類（目的および制御の仕方）に限定はない。
以下、電源電圧制御の場合で、本発明に関わる半導体装置の一実施形態を説明する。

図８および図９は、図１または図３に示す遅延測定装置を、他の回路とともに半導体装置（ＩＣ）内に集積した、本発明の「半導体装置」の実施形態を示す図である。

図８に示す半導体装置３０Ａ、図９に示す半導体装置３０Ｂは、半導体チップの場合であるが、半導体チップがパッケージ化されたものでもよい。半導体装置３０Ａ,３０Ｂは、図示を省略した特定機能回路と、図１または図３に示す「レプリカ回路」としての遅延測定装置１０と、遅延測定装置１０内の遅延測定回路１２から出力され、コード化（量子化）された遅延情報を示すデジタル信号を記憶する記憶部３１と、「制御回路」としての電源電圧制御部３２とを、それぞれ有する。このコード化のためのデコーダは遅延測定装置１０内に設けてもよいし、記憶部３１内の情報入力部に設けてもよい。

図８に示す半導体装置３０Ａは、当該半導体装置３０Ａに外部の、例えば電子機器のプリント基板に半導体装置３０Ａと共に実装される電源電圧供給装置４１からの電源の制御を、半導体装置３０Ａの製造バラツキ等の影響を低減できるように要求できる構成を有する。

具体的には、電源電圧供給装置４１からの電源電圧が遅延測定装置１０に供給されると、その電源電圧で被測定回路が動作し、その電源電圧の値における遅延時間Ｔｄをもつ遅延が被測定回路内で発生する。この遅延量（遅延時間Ｔｄ）を遅延測定装置１０が測定し、遅延情報を出力する。遅延情報は、フューズや不揮発性メモリなどからなる記憶部３１に記憶される。記憶部３１に情報が記憶されると、それに連動して電源電圧制御部３２が内部電源電圧を制御する構成となっている。よって、遅延測定装置１０が検出し、製造バラツキ等の影響が低減されたＩＣ動作が可能となる。
ただし、内部電源電圧の制御には限界がある場合もあり、その場合、電源電圧供給装置４１に外部電源電圧の変更を電源電圧制御部３２が要求する。これにより、電源電圧供給装置４１から半導体装置３０Ａに与えられる外部電源電圧が変更されて適正なＩＣ動作が保証される。

図９に示す半導体装置３０Ｂは、記憶部３１のデータ記憶またはデータ書き換えに連動して、電源電圧制御部３２がＩＣ内の内部電源電圧を制御することは図８と同様である。

図９の場合、遅延測定装置１０および記憶部３１が外部の試験装置（テスタ）４２から制御される。具体的には、遅延測定装置１０は、外部のテスタ４２からコネクタ部を通して供給されるイネーブル信号ＥＮに従って、半導体装置３０Ｂの製造された状態（出来上がり具合）に応じた遅延情報を発生する。遅延情報は、コネクタ部を通して外部のテスタ４２に転送される。テスタ４２は、遅延情報に基づいて、現在の電源電圧の大きさが適当か、即ち、現在の出来上がりの半導体装置３０Ｂにとって電源電圧が十分か過度に大きいかを判断する。その判断に基づいて外部電源電圧を制御し、半導体装置３０Ａに与える。このとき電源電圧制御部３２は内部電源電圧制御は休止しており、外部電源電圧によって半導体装置３０Ａの動作特性が変化する。
テスタ４２は、この外部電源電圧の制御と、遅延情報に基づく評価を、必要なら数回繰り返し、動作に適した電源電圧値を決定し、その値を記憶部３１に格納する。

このテスタ４２による電源電圧テスト後は、半導体装置３０Ｂがプリント基板に実装されて実使用されるが、そのとき、電源電圧制御部３２が記憶部３１内の記憶データに応じて、半導体装置３０Ｂに適した電源電圧制御を行うため、動作に支障がなく過度に電力を費やすことがないＩＣ動作が保証される。

なお上記制御の仕方は、あくまで一例であり、例えば、ある一定の状態にて測定し、一定時間経過後に、再度測定することにより経年劣化の測定も可能である。また、電源電圧の変動や温度変化等、チップの動作環境の変化に対しても、また実動作中にあっても、特定の瞬間の値を測定することができる。

以上の第１〜第３実施形態によれば、半導体装置の製造バラツキを信号遅延として測定できる。その際、２つのパルス（基準パルスＰＳ１と測定パルスＰＳ２）を用いるが、測定パルスＰＳ２の遅延を、基準パルスＰＳ１の開始時を基準として測定するため測定精度が高い。また、特定の瞬間の遅延特性を取得できる。
基準パルスＰＳ１および測定パルスＰＳ２はそれぞれワンショットのパルスであり、パルス発生が容易で電力消費も少ない。

特に第２実施形態では、パルス発生回路および遅延測定回路を共通化しても、様々な遅延特性の回路を被測定回路とできるため、汎用性が広く、ＩＣ内の種々のクリティカルパスの回路を必要最小限の構成で測定評価できる。

第３実施形態では、電源電圧などの電圧制御を自律的に制御でき、また、テスタによる制御評価に適した半導体装置を提供できる。この場合、遅延情報を不揮発メモリ等の記憶部に格納することにより蓄積するとよい。この場合、経年劣化、温度変化等を取得する際に蓄積データを記憶部から読み出して利用できる。

第１実施形態に関わる遅延測定装置の回路構成図である。 第１実施形態における遅延測定動作のタイミングチャートである。 第２実施形態に関わる遅延測定装置の回路構成図である。 第１または第２実施形態に適用可能で、パルスに遅延オフセットを持たせた場合の遅延測定動作のタイミングチャートである。 第２実施形態に関わり、４つのパルス発生モードにおけるパルスのタイミングチャートである。 第２実施形態の第４モードで動作可能なリーク特性回路の第１の回路構成と説明を示す図である。 第２実施形態の第４モードで動作可能なリーク特性回路の第２の回路構成と説明を示す図である。 第３実施形態の第１の構成を示すブロック図である。 第３実施形態の第２の構成を示すブロック図である。

符号の説明

１０…遅延測定装置、１１,１１Ａ…パルス発生回路、１２…遅延測定回路、１２１…遅延部、１２２…検出部、２０,２０Ｎ,２０Ｐ, ２０１〜２０ｍ…被測定回路、２１…セレクタ、３０Ａ,３０Ｂ…半導体装置、３１…記憶部、３２…電源電圧制御部、ＰＳ１…基準パルス、ＰＳ２…測定パルス、ＰＳ２ｄ…遅延パルス、Ｔｄ…遅延時間、Ｔofs.…オフセット時間

Claims (10)

1. 基準パルスと測定パルスをそれぞれ所定のタイミングで発生するパルス発生回路と、
   被測定回路に前記測定パルスを入力して伝播遅延後に得られる遅延パルスを前記被測定回路から入力し、前記基準パルスを前記パルス発生回路から入力し、パルスの開始時同士または終了時同士で前記基準パルスに対する前記遅延パルスの位相差を検出し、検出した位相差を示す遅延情報を出力する遅延測定回路と、
   を有する遅延測定装置。
2. 前記遅延測定回路は、
   直列接続されて前記基準パルスの遅延チェーンを形成する複数の単位遅延部と、
   前記遅延パルスの入力時に各単位遅延部の入力または出力に出現する電位の組み合わせから前記位相差を検出し、前記遅延情報を出力する検出部と、
   を含む請求項１に記載の遅延測定装置。
3. 前記パルス発生回路の前記測定パルスの出力に対して複数の前記被測定回路を並列に接続したときに、当該複数の被測定回路のうち、何れか１つの被測定回路の出力を、入力される制御信号に応じて切り替え可能に前記遅延測定回路に接続する選択回路を
   有する請求項１に記載の遅延測定装置。
4. 前記パルス発生回路は、前記測定パルスの発生より所定時間だけ遅らせて前記基準パルスを発生する
   請求項１に記載の遅延測定装置。
5. 前記パルス発生回路は、前記基準パルスと前記測定パルスを同時に発生する
   請求項１に記載の遅延測定装置。
6. 前記パルス発生回路は、前記基準パルスの発生と同じか遅れて終了する前記測定パルスを発生する
   請求項４に記載の遅延測定装置。
7. 前記パルス発生回路は、前記基準パルスと前記測定パルスの開始タイミングと終了タイミングの組み合わせが異なる複数のパルス発生モードを有し、入力される信号に応じて前記パルス発生モードの切り替えが可能に構成されている
   請求項１に記載の遅延測定装置。
8. 前記パルス発生回路の前記測定パルスの出力に対して複数の前記被測定回路を並列に接続したときに、前記複数の被測定回路のうち、何れか１つの被測定回路の出力を、入力される制御信号に応じて切り替え可能に前記遅延測定回路に接続する選択回路を有し、
   前記選択回路は、前記遅延測定回路に接続する前記被測定回路を、前記パルス発生モードに応じて選択する
   請求項７に記載の遅延測定装置。
9. 基準パルスと測定パルスをそれぞれ所定のタイミングで発生するパルス発生回路と、
   所定の信号に基づいて動作する、特定機能回路及びそのレプリカ回路と、
   前記レプリカ回路に前記測定パルスを入力して伝播遅延後に得られる遅延パルスを前記レプリカ回路から入力し、前記基準パルスを前記パルス発生回路から入力し、パルスの開始時同士または終了時同士で前記基準パルスに対する前記遅延パルスの位相差を検出し、検出した位相差を示す遅延情報を出力する遅延測定回路と、
   前記遅延情報に基づいて前記所定の信号を制御する制御回路と、
   を半導体材料から形成して同一基板に集積している
   半導体装置。
10. 前記遅延情報を記憶する記憶部を有する
    請求項９に記載の半導体装置。

Images