JP5266173B2 - 半導体装置 - Google Patents

Description

本発明は半導体装置に関する。

半導体装置の信頼性試験として、バーンイン試験が知られている。バーンイン試験には、スタティックバーンイン試験と、ダイナミックバーンイン試験とがある。例えば、特許文献１には、ダイナミックバーンイン試験とスタティックバーンイン試験とを交互に行うことにより、半導体装置の信頼性を効果的に試験する技術が記載されている。

図６に、特許文献１に記載の半導体装置を表すブロック図を示す。図６に示すように、入力端子４０５は信号線４１３に接続されている。また、入力端子４０６は信号線４１４に接続されている。そして、信号線４１３と信号線４１４とは、第１の内部回路４０３の入力端子に接続されている。また、入力端子４０７は信号線４１５に接続され、入力端子４０８は信号線４１６に接続されている。そして、信号線４１５と信号線４１６とは、第２の内部回路４０４の入力端子に接続されている。さらに、信号線４１３、４１４、４１５、４１６は、切り替え回路４０２の出力端子に接続されている。そして、切り替え回路４０２の入力端子には、発振回路４０１が接続されている。

通常動作時において、入力端子４０５、４０６、４０７、４０８には、外部からの信号が入力される。また、バーンイン試験時において、入力端子４０５、４０６、４０７、４０８はオープンとなっている。
また、発振回路４０１は、通常動作時において停止しており、バーンイン試験時において発振する。
また、切り替え回路４０２は、バーンイン試験時において、信号線４１３及び信号線４１４に発振回路４０１の出力信号を伝播して、信号線４１５及び信号線４１６をグランドレベルに固定するか、若しくは、信号線４１５及び信号線４１６に発振回路４０１の出力信号を伝播して、信号線４１３及び信号線４１４をグランドレベルに固定するか、を切り替える。また、切り替え回路４０２は、通常動作時において、信号線４１３、４１４、４１５、４１６にハイインピーダンスを出力する。
バーンイン試験中に、切り替え回路４０２を切り替えて、発振回路４０１の出力信号が信号線４１３及び信号線４１４に伝播するように設定すると、第１の内部回路４０３はダイナミックバーンイン試験の状態となり、第２の内部回路４０４はスタティックバーンイン試験の状態となる。バーンイン試験中に、切り替え回路４０２を切り替えて、発振回路４０１の出力信号が信号線４１５及び信号線４１６に伝播するように設定すると、第１の内部回路４０３はスタティックバーンイン試験の状態となり、第２の内部回路４０４はダイナミックバーンイン試験の状態となる。このように、バーンイン試験中に、切り替え回路４０２を切り替えることにより、スタティックバーンイン試験装置によって、ダイナミックバーンイン試験とスタティックバーンイン試験をと交互に行うことができる。

また、特許文献２には、ダイナミックバーンイン試験とスタティックバーンイン試験とをタイマーで切り替える技術が記載されている。

特開平０５−２５１５３４号公報 特開昭６２−２０４１７１号公報

しかしながら、特許文献１に記載の技術では、ダイナミックバーンイン試験において、ゲート酸化膜の劣化を十分に加速することができないトランジスタが存在する。そのため、バーンイン試験を長時間行って繰り返しゲート酸化膜にストレスを加える必要があるという問題がある。

具体的には、ＮｃｈトランジスタとＰｃｈトランジスタとを備えるＣＭＯＳ回路では、全てのＮｃｈトランジスタをＯＮ状態に設定してスタティックバーンイン試験を実施すること、また、全てのＰｃｈトランジスタをＯＮ状態に設定してスタティックバーンイン試験を実施すること、が理想的である。しかし、全てのＮｃｈトランジスタをＯＮ状態に設定すること、及び、全てのＰｃｈトランジスタをＯＮ状態に設定することは、技術的には困難である。
また、バーンイン試験では、半導体装置のゲート酸化膜に電圧印加によるストレスを加えて劣化を加速させる。しかし、当該ダイナミックバーンイン試験では、回路構成に応じて、ＯＮ状態になりやすいトランジスタとＯＮ状態になりにくいトランジスタとが存在する。特許文献１に記載の技術においても、短時間のダイナミックバーンイン試験では、ゲート酸化膜の劣化を十分に加速できないトランジスタが存在する。そのため、当該ダイナミックバーンイン試験では、必ずしも、全てのトランジスタのゲート酸化膜に対して均一にストレスが加えられるという訳ではない。また、ダイナミックバーンイン試験中はクロックが入力される毎に内部状態が変化するだけでなく、さらに、回路の動作を外部から制御することもできない。そのため、ＯＮ状態になりにくいトランジスタのゲート酸化膜に対して十分なストレスを加えられないという問題点が残されている。そして、ゲート酸化膜に対して効果的にストレスを加えることができる試験技術の必要性が高まっている。

また、特許文献１に記載の技術では、切り替え回路４０２を切り替えて、第１の内部回路４０３をダイナミックバーンイン試験からスタティックバーンイン試験に移行させる場合、又は、第２の内部回路４０４をダイナミックバーンイン試験からスタティックバーンイン試験に移行させる場合における、第１の内部回路４０３及び第２の内部回路４０４のそれぞれのトグル率を考慮していない。ここで、ＩＤＤＱ試験では、テストパタン生成ツールで作成したパタンによって、半導体装置内部をトグル率の高い複数の状態に設定して試験する。したがって、特許文献１に記載のバーンイン試験中に、ＩＤＤＱ試験と同じパタンを用いてスタティックバーンイン試験を行うことにより、短時間で効果的にゲート酸化膜を劣化させることが可能である。しかし、前述したように、特許文献１の技術においては、バーンイン試験中に半導体装置内部の状態を制御することができない。そのため、ダイナミックバーンイン試験において、内部回路への入力信号を、ＩＤＤＱ試験と同じパタンに制御することができない。

また、特許文献２に記載の技術においても、ゲート酸化膜にストレスを加えて劣化を加速するために、バーンイン試験を長時間行うようにタイマーを予め設定する必要があるという問題がある。また、特許文献２に記載の技術においても、内部回路のトグル率を考慮していない。

本発明の第１の態様にかかる半導体装置は、入力パタンに基づいて動作する演算回路部を備える半導体装置である。また、前記半導体装置は、内部クロック生成部と、クロック係数部と、記憶部と、クロック生成停止制御部と、試験用パタン生成部と、を備えている。前記内部クロック生成部は、バーンイン試験用クロックに基づいて内部クロックを生成する。また、前記クロック計数部は、前記バーンイン試験用クロックを計数してクロックカウントデータを生成する。また、前記記憶部は、ＩＤＤＱ試験で用いられるＩＤＤＱ試験用クロックカウントデータを記憶する。また、前記クロック生成停止制御部は、前記クロックカウントデータと前記ＩＤＤＱ試験用クロックカウントデータとが一致した場合に、前記内部クロック生成部による前記内部クロックの生成を停止させる。また、前記試験用パタン生成部は、前記内部クロックに同期して、ＩＤＤＱ試験用パタンを前記演算回路部に入力する。

本発明の第１の態様においては、半導体装置のバーンイン試験において、内部クロック生成部によりバーンイン試験用クロックに基づいて内部クロックが生成され、試験用パタン生成部により当該内部クロックに同期してＩＤＤＱ試験用パタンが演算回路部に入力される。また、半導体装置のバーンイン試験において、クロック計数部によってバーンイン試験用クロックが計数されて、クロックカウントデータが生成される。そして、当該クロックカウントデータと、記憶部に記憶されているＩＤＤＱ試験用クロックカウントデータとが一致した場合には、クロック生成停止制御部により、内部クロック生成部による内部クロックの生成を停止させる。これにより、試験用パタン生成部によるＩＤＤＱ試験用パタンの演算回路部への入力も停止される。
換言すれば、半導体装置のバーンイン試験において、ＩＤＤＱ試験用クロックカウントデータに示されるＩＤＤＱ試験とほぼ同じ時間の間、ＩＤＤＱ試験用パタンが演算回路部に入力される。これにより、バーンイン試験において、半導体装置内部の状態を、ＩＤＤＱ試験を実施した場合と同じ状態とすることができる。すなわち、バーンイン試験において、半導体装置内部のトグル率を十分に高くすることができる。したがって、バーンイン試験において、半導体装置のゲート酸化膜を短時間で効果的に劣化させることができる。

本発明により、バーンイン試験において、半導体装置のゲート酸化膜を短時間で効果的に劣化させることができる。

本発明の実施の形態１にかかる半導体装置の構成の一例を示すブロック図である。 本発明の実施の形態１にかかるクロックカウント回路の構成の一例を示すブロック図である。 本発明の実施の形態１にかかる試験方法の一例を説明するフローチャートである。 本発明の実施の形態２にかかる半導体装置の構成の一例を示すブロック図である。 本発明の実施の形態３にかかる半導体装置の構成の一例を示すブロック図である。 従来の半導体装置の構成の一例を示すブロック図である。

実施の形態１．
以下、図面を参照して本発明の実施の形態について説明する。
図１は、本発明の実施の形態１にかかる半導体装置１００の構成の一例を示すブロック図である。図１に示すように、半導体装置１００は、クロック生成回路１（試験用クロック生成部）、クロックカウント回路２、擬似乱数生成回路３（試験用パタン生成部）、内部回路４（演算回路部）等を備えている。

クロック生成回路１は、半導体装置１００がバーンイン試験モードに設定された場合に、生成クロック６（バーンイン試験用クロック）を出力する。

クロックカウント回路２には、クロック生成回路１によって生成された生成クロック６が入力される。さらに、クロックカウント回路２には、半導体装置１００の外部からリセット信号５が入力される。そして、クロックカウント回路２は、リセット信号５によってリセットされた後、生成クロック６をカウントし、内部クロック７を出力する。

擬似乱数生成回路３には、クロックカウント回路２によって生成された内部クロック７が入力される。さらに、擬似乱数生成回路３には、半導体装置１００の外部からリセット信号５が入力される。そして、擬似乱数生成回路３は、リセット信号５によってリセットされた後、内部クロック７に同期して、擬似乱数８（ＩＤＤＱ試験用パタン）を出力する。

内部回路４には、擬似乱数生成回路３によって生成された擬似乱数８が入力される。また、内部回路４には、クロックカウント回路２によって生成された内部クロック７が入力される。さらに、内部回路４には、半導体装置１００の外部からリセット信号５が入力される。そして、内部回路４は、リセット信号５によってリセットされた後、内部クロック７に同期して、擬似乱数８を入力パタンとして動作する。そして、内部回路４の動作結果は、出力端子９、１０、１１、１２から半導体装置１００の外部へ出力される。

図２に、本発明の実施の形態１にかかるクロックカウント回路２の構成の一例を示すブロック図を示す。
図２に示すように、クロックカウント回路２は、アドレスインクリメント回路２１、不揮発性記憶装置２２（記憶部）、カウンタ２３（クロック計数部）、比較器２４（クロック生成停止制御部）、クロックドライバ２５（内部クロック生成部）等を備えている。

アドレスインクリメント回路２１には、リセット信号５が入力される。そして、アドレスインクリメント回路２１は、リセット信号５の立ち上がり信号をインクリメント信号とし、アドレス２６を更新する。更新されたアドレス２６は、不揮発性記憶装置２２に入力される。これにより、アドレスインクリメント回路２１は、不揮発性記憶装置２２のアドレス２６をインクリメントする。

不揮発性記憶装置２２には、アドレスインクリメント回路２１によって更新されたアドレス２６が入力される。これにより、不揮発性記憶装置２２のアドレス２６はインクリメントされる。そして、不揮発性記憶装置２２は、当該アドレス２６に基づいて、格納データ２７（ＩＤＤＱ試験用クロックカウントデータ）を出力する。なお、不揮発性記憶装置２２のアドレス２６は最後までインクリメントされると最初のアドレス２６に戻る。

カウンタ２３には、リセット信号５が入力される。また、カウンタ２３には、生成クロック６が入力される。そして、カウンタ２３は、リセット信号５によってリセットされた後、生成クロック６をカウントして、カウントデータ２８（クロックカウントデータ）を出力する。

比較器２４には、リセット信号５、格納データ２７、カウントデータ２８が入力される。そして、比較器２４は、リセット信号５によってリセットされた後、格納データ２７とカウントデータ２８とを比較して、格納データ２７とカウントデータ２８とが一致した場合に、内部クロック停止信号２９を出力する。

クロックドライバ２５には、生成クロック６、内部クロック停止信号２９が入力される。そして、クロックドライバ２５は、内部クロック停止信号２９が入力されるまで、生成クロック６に同期して、内部クロック７をクロックカウント回路２の外部へ出力する。

次に、本発明の実施の形態１にかかる半導体装置１００の信頼性を試験する試験方法について、図３に示すフローチャートを参照しながら説明する。
まず、他のＥＷＳ（Ｅｎｇｉｎｅｅｒｉｎｇ Ｗｏｒｋｓｔａｔｉｏｎ）又はＰＣ（Ｐｅｒｓｏｎａｌ Ｃｏｍｐｕｔｅｒ）において、テストパタン生成ツールを実行して、ステップＳ７のＩＤＤＱ試験で使用するＩＤＤＱ試験用クロックカウントデータを作成する（ステップＳ１）。

次に、ステップＳ１において作成したＩＤＤＱ試験用クロックカウントデータを、当該ＥＷＳ又はＰＣから当該半導体装置１００に入力し、格納データ２７として、不揮発性記憶装置２２に格納する（ステップＳ２；記憶処理）。

次に、スタティックバーンイン試験装置を用いて、半導体装置１００に対して、ダイナミックバーンイン試験を開始する（ステップＳ３）。
具体的には、まず、バーンイン試験が開始されると、クロック生成回路１によって、生成クロック６がクロックカウント回路２に入力される（試験用クロック生成処理）。
また、クロックカウント回路２のアドレスインクリメント回路２１にリセット信号５が入力される。これにより、アドレスインクリメント回路２１から最初のアドレス２６が不揮発性記憶装置２２に入力される。次いで、不揮発性記憶装置２２から最初の格納データ２７が比較器２４に入力される。
また、クロックカウント回路２のカウンタ２３にリセット信号５が入力されると、カウンタ２３は、生成クロック６をカウントし、カウントデータ２８を生成し、カウントデータ２８が比較器２４に入力される（クロック計数処理）。
次いで、比較器２４は、カウンタ２３からカウントデータ２８が入力されるたびに、当該カウントデータ２８と格納データ２７とを比較する。そして、カウントデータ２８と格納データ２７とが一致した場合にのみ、比較器２４からクロックドライバ２５に内部クロック停止信号２９が入力される（クロック生成停止制御処理）。
そのため、クロックドライバ２５は、内部クロック停止信号２９が入力されるまで、擬似乱数生成回路３及び内部回路４に、内部クロック７を入力する（内部クロック生成処理）。
また、擬似乱数生成回路３は、内部クロック７に同期して、擬似乱数８を内部回路４に入力する（試験用パタン生成処理）。
そして、内部回路４は、内部クロック７に同期して、擬似乱数生成回路３から入力される擬似乱数８を入力パタンとして動作する。
これにより、スタティックバーンイン試験装置を用いてダイナミックバーンイン試験を実施することができる。

次に、ダイナミックバーンイン試験からスタティックバーンイン試験へ移行する（ステップＳ４）。
具体的には、カウントデータ２８と格納データ２７とが一致すると、比較器２４からクロックドライバ２５に、内部クロック停止信号２９が入力される。そして、クロックドライバ２５は、擬似乱数生成回路３及び内部回路４への内部クロック７の入力を停止する。これにより、ダイナミックバーンイン試験が停止し、スタティックバーンイン試験が開始する。
なお、ステップＳ２において、ステップＳ７で使用されるＩＤＤＱ試験用クロックカウントデータが、格納データ２７として、不揮発性記憶装置２２に格納されている。そのため、ステップＳ４において、比較器２４によりカウントデータ２８と比較される格納データ２７は、当該ＩＤＤＱ試験用クロックカウントデータを反映したものとなっている。そのため、ステップＳ４において、すなわち、ダイナミックバーンイン試験からスタティックバーンイン試験へ移行する時点において、半導体装置１００の内部の状態は、ステップＳ７のＩＤＤＱ試験が実施された状態と同じ状態となっている。換言すれば、ダイナミックバーンイン試験からスタティックバーンイン試験へ移行する時点（ステップＳ４の時点）において、半導体装置１００の内部のトグル率が十分に高くなっている。したがって、半導体装置１００の内部のトグル率が十分に高い状態で、スタティックバーンイン試験を開始することができる。これにより、半導体装置１００のゲート酸化膜に対して効率良くストレスを加えることができる。

次に、バーンイン試験を終了するか否かを判断する（ステップＳ５）。当該判断は、試験者が行う。
ステップＳ５において、バーンイン試験を終了しないと判断した場合には（ステップＳ５；Ｎｏ）、リセット信号５を半導体装置１００に入力し（ステップＳ６）、ステップＳ３に戻る。
なお、ステップＳ６において、リセット信号５がアドレスインクリメント回路２１に入力されるため、アドレスインクリメント回路２１はアドレス２６を更新する。そして、アドレスインクリメント回路２１から更新されたアドレス２６が入力されるたびに、不揮発性記憶装置２２から次の格納データ２７が比較器２４に入力される。そのため、ステップＳ３からステップＳ６の処理を繰り返すことにより、ステップＳ１で作成したＩＤＤＱ試験用クロックカウントデータで表される全ての状態におけるスタティックバーン試験が行われることとなる。

ステップＳ５において、バーンイン試験を終了すると判断した場合には（ステップＳ５；Ｙｅｓ）、半導体装置１００をバーンイン試験モードに設定した状態で、ＩＤＤＱ試験を実施する（ステップＳ７）。ここで、ステップＳ４において、既に、半導体装置１００のゲート酸化膜に対して十分にストレスが加えられている。そのため、半導体装置１００の内部状態に十分にストレスが加えられた状態で、ステップＳ７におけるＩＤＤＱ試験を実施することができる。したがって、効率的に半導体装置１００のスクリーニングを行うことができる。なお、ＩＤＤＱ試験とは、半導体装置の静止電源電流（ＩＤＤＱ）を測定することによって当該半導体装置の故障を検出する試験である。

次に、ＩＤＤＱ試験を終了し（ステップＳ８）、半導体装置１００の信頼性試験を終了する。

以上に説明した本発明の実施の形態１にかかる半導体装置１００及び半導体装置１００の試験方法によれば、半導体装置１００のバーンイン試験において、クロックドライバ２５により生成クロック６に基づいて内部クロック７が生成され、擬似乱数生成回路３により当該内部クロック７に同期して擬似乱数８が内部回路４に入力される。また、半導体装置１００のバーンイン試験において、カウンタ２３によって生成クロック６が計数されて、カウントデータ２８が生成される。そして、当該カウントデータ２８と、不揮発性記憶装置２２に記憶されている格納データ２７とが一致した場合には、比較器２４により、クロックドライバ２５による内部クロック７の生成を停止させる。これにより、擬似乱数生成回路３による擬似乱数８の内部回路４への入力も停止される。
換言すれば、半導体装置１００のバーンイン試験において、格納データ２７に示されるＩＤＤＱ試験とほぼ同じ時間の間、擬似乱数８が内部回路４に入力される。これにより、バーンイン試験において、半導体装置１００内部の状態を、ＩＤＤＱ試験を実施した場合と同じ状態とすることができる。すなわち、バーンイン試験において、半導体装置１００内部のトグル率を十分に高くすることができる。したがって、バーンイン試験において、半導体装置１００のゲート酸化膜を短時間で効果的に劣化させることができる。

また、半導体装置１００は、生成クロック６を生成するクロック生成回路１を備える。そして、クロック生成回路１は、バーンイン試験において、生成クロック６をクロックドライバ２５及びカウンタ２３に入力する。
これにより、スタティックバーンイン試験装置において、ダイナミックバーンイン試験を実施することが可能となる。

実施の形態２．
図４は、本発明の実施の形態２にかかる半導体装置２００の構成の一例を示すブロック図である。図４に示すように、実施の形態２にかかる半導体装置２００は、クロック生成回路１を備えず、生成クロック６の替わりに入力クロック６１がクロックカウント回路２に入力される点のみが実施の形態１にかかる半導体装置１００と異なるため、同一の構成については同一の符号を付すとともに、その説明を省略する。

入力クロック６１は、ダイナミックバーンイン試験装置から入力される。ダイナミックバーンイン試験装置を用いる場合には、ダイナミックバーンイン試験装置から入力クロック６１が半導体装置２００に入力される。そのため、半導体装置２００にクロック生成回路１を設ける必要がない。したがって、半導体装置２００における試験方法は、試験用クロック生成処理が省略される点を除いて、半導体装置１００における試験方法と略同じである。

実施の形態３．
図５は、本発明の実施の形態３にかかる半導体装置３００の構成の一例を示すブロック図である。図５に示すように、実施の形態３にかかる半導体装置３００は、クロック生成回路１を備えず、生成クロック６の替わりに入力クロック６１がクロックカウント回路２に入力される点が実施の形態１にかかる半導体装置１００と異なっている。また、実施の形態３にかかる半導体装置３００は、擬似乱数生成回路３の替わりにテスト用不揮発性記憶装置１３（試験用記憶部）、ＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）１４を備える点が実施の形態１にかかる半導体装置１００と異なっている。また、実施の形態３にかかる半導体装置３００は、内部回路４の替わりに周辺回路１５（演算回路部）を備える点が実施の形態１にかかる半導体装置１００と異なっている。そこで、同一の構成については同一の符号を付すとともに、その説明を省略する。

テスト用不揮発性記憶装置１３は、ＩＤＤＱ試験用パタン１６を記憶している。また、テスト用不揮発性記憶装置１３には、リセット信号５及び内部クロック７が入力される。そして、テスト用不揮発性記憶装置１３は、リセット信号５によってリセットされた後、内部クロック７に同期して、ＩＤＤＱ試験用パタン１６をＣＰＵ１４に入力する。

ＣＰＵ１４には、リセット信号５、内部クロック７、ＩＤＤＱ試験用パタン１６が入力される。そして、ＣＰＵ１４は、リセット信号５によってリセットされた後、内部クロック７に同期して、ＩＤＤＱ試験用パタン１６に基づく命令１７を周辺回路１５に入力する。

周辺回路１５には、リセット信号５、内部クロック７、命令１７が入力される。そして、周辺回路１５は、リセット信号５によってリセットされた後、内部クロック７に同期して、命令１７に従って動作する。そして、周辺回路１５の動作結果は、出力端子９、１０、１１、１２から半導体装置３００の外部へ出力される。

入力クロック６１は、ダイナミックバーンイン試験装置から入力される。ダイナミックバーンイン試験装置を用いる場合には、ダイナミックバーンイン試験装置から入力クロック６１が半導体装置３００に入力される。そのため、半導体装置３００にクロック生成回路１を設ける必要がない。

したがって、半導体装置３００における試験方法は、試験用クロック生成処理が省略される点、試験用パタン生成処理において、ＣＰＵ１４によりＩＤＤＱ試験用パタン１６に基づく命令１７が周辺回路１７に入力される点を除いて、半導体装置１００における試験方法と略同じである。

１ クロック生成回路（試験用クロック生成部）
２２ 不揮発性記憶装置（記憶部）
２３ カウンタ（クロック計数部）
２４ 比較器（内部クロック生成停止制御部）
２５ クロックドライバ（内部クロック生成部）
２７ 格納データ（ＩＤＤＱ試験用クロックカウントデータ）
２８ カウントデータ（クロックカウントデータ）
３ 擬似乱数生成回路（試験用パタン生成部）
４ 内部回路（演算回路部）
６ 生成クロック（バーンイン試験用クロック）
６１ 入力クロック（バーンイン試験用クロック）
７ 内部クロック
８ 擬似乱数（ＩＤＤＱ試験用パタン）
１３ テスト用不揮発性記憶装置（試験用パタン生成部、試験用記憶部）
１４ ＣＰＵ（試験用パタン生成部）
１５ 周辺回路（演算回路部）
１７ 命令（ＩＤＤＱ試験用パタン）

Claims (3)

1. 入力パタンに基づいて動作する演算回路部を備える半導体装置であって、
   バーンイン試験用クロックに基づいて内部クロックを生成する内部クロック生成部と、
   前記バーンイン試験用クロックを計数してクロックカウントデータを生成するクロック計数部と、
   ＩＤＤＱ試験で用いられるＩＤＤＱ試験用クロックカウントデータを記憶する記憶部と、
   前記クロックカウントデータと前記ＩＤＤＱ試験用クロックカウントデータとが一致した場合に、前記内部クロック生成部による前記内部クロックの生成を停止させるクロック生成停止制御部と、
   前記内部クロックに同期して、ＩＤＤＱ試験用パタンを前記演算回路部に入力する試験用パタン生成部と、
   を備える半導体装置。
2. 前記バーンイン試験用クロックを生成する試験用クロック生成部を備え、
   前記試験用クロック生成部は、バーンイン試験において、前記バーンイン試験用クロックを前記内部クロック生成部及び前記クロック計数部に入力する請求項１に記載の半導体装置。
3. 前記試験用パタン生成部は、前記ＩＤＤＱ試験用パタンを記憶する試験用記憶部を備え、
   前記試験用パタン生成部は、前記試験用記憶部に記憶された前記ＩＤＤＱ試験用パタンを前記内部クロックに同期して、前記演算回路部に入力する請求項１又は２に記載の半導体装置。

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