TWI447740B - 積體電路之序列儲存電路 - Google Patents

Description

積體電路之序列儲存電路

本發明係關於積體電路之序列儲存電路。

隨著裝置之幾何形狀縮小(例如在次45奈米技術設計之範圍中目前係有許多開發案)，此已推動現存CMOS材料更接近其本質可靠度限制。在此等縮小幾何形狀的裝置中所觀察到之應力造成其更快速老化，減少此等裝置的使用壽命。許多文件已關於此可靠性問題撰寫，參見例如由S Borkar之文件「從不可靠組件設計可靠系統：電晶體變異性及退化的挑戰(Designing Reliable Systems from Unreliable Components:The Challenges of Transistor Variability and Degradation)」，IEEE Micro，2005年11月至12月，及由J McPherson之文件「45奈米及以上之可靠度挑戰(Reliability Challenges for 45nm and Beyond)」，2006年IEEE Design Automation Conference(DAC)。可靠度問題通常係成為用於未來裝置之一最重要關注事宜。

不可靠裝置的主要原因之一係NBTI(負偏壓溫度不穩定性)，例如在2007年IEEE Design Automation Conference(DAC)中由W Wang等人提出之文件「NBTI在組合及序列電路之性能上的衝擊(The Impact of NBTI on the Performance of Combinational and Sequential Circuits)」中所討論。NBTI係主要影響PMOS裝置之效應，造成其當閘極-源極偏壓係負時變得在高溫受應力。通常NBTI之衝擊係裝置臨限值(Vt)在裝置之使用壽命期間增加，當裝置隨著使用老化時使其操作緩慢。因此，裝置臨限值之退化可表示為裝置中之路徑延遲故障。然而，Vt中之偏移係裝置上之應力位準的函數。一在其閘極處具有一靜態邏輯「0」值及在其源極處具有一靜態邏輯「1」值的PMOS裝置，係可能比一其中輸入(因此閘極-源極偏壓)隨時間改變之等效PMOS裝置得到更許多應力。改變偏壓使應力退火且因此其不使Vt退化。一類似但倒轉現象會針對金屬閘極、高k介電質電晶體發生。在此情況下，PBTI(正偏壓溫度不穩定性)應力衝擊設計中的NMOS裝置。

因為應力由於自然發生在此等高活性域中之偏壓改變而變成退火，故NBTI及PBTI現象對於晶片之任何高活性域不會成為大問題。然而，任何低活性域由於幾乎靜態偏壓而承受更多許多之應力。若靜態應力保持一實質上長時間，即使偏壓中之一後續改變亦不能使Vt退化復原。

圍繞此問題設計之一般技術係一裝置的餘裕設計及增加邊際，因此在裝置之使用壽命期間，設計係未受變緩慢而影響。此等技術係描述(例如)於2007年IEEE International Symposium on Quality Electronic Design(ISQED)中由X Yang等人提出之文件「經由閘極定尺寸抵抗NBTI退化(Combating NBTI Degradation via Gate Sizing)」，及2006年IEEE Design Automation Conference(DAC)中由R Vattikonda等人提出之文件「用於強健性奈米設計之PMOS NBTI效應之模型化與最小化(Modeling and Minimization of PMOS NBTI Effect for Robust Nanometer Design)」。用邊際之餘裕設計由於奈米設計之嚴格面積、性能及功率要求而變得極昂貴。以下係減少由於NBTI之Vt退化的共同標準技術(及其缺點)：

●Vdd及Vt調諧：此涉及決定一Vdd/Vt比之最佳值以使Vt退化減至最少。然而，每一閘極具有不同最佳比且其不可能使每一閘極具有一獨立供應。

●閘極定尺寸：此涉及增加裝置尺寸及餘裕設計。然而，如先前提到，此就面積及功率之觀點而言係明顯增加成本。

●堆疊效應：此涉及用串聯之兩或更多電晶體(一「堆疊」)替換一電晶體，其由於本體效應而增加Vt。由於NBTI此因此減少Vt隨著時間退化的效應，但具有產生自堆疊電晶體之使用的性能成本。

●工作循環控制：此涉及減少一PMOS裝置之閘極在一邏輯「0」電壓位準處的時間之比例，其可由於NBTI減少Vt退化。然而，此一步驟在使用此等PMOS裝置之系統的架構設計的其他態樣上具有明顯衝擊。

由於整體系統設計之面積增加、功率增加、複雜性增加或此等因素之組合，實施以上所提之所有技術係昂貴。

在SRAM記憶體之範圍中，在2006年第7屆International Symposium on Quality Electronic Design(ISQED)之記錄中由S Kumar等人提出之文件「NBTI在SRAM讀取穩定性上之衝擊及可靠度設計(Impact of NBTI on SRAM Read Stability and Design for Reliability.)」中，描述一種藉由造成在SRAM之一陣列中儲存的位元待偶爾轉換來減少SRAM記憶體細胞中之NBTI相關應力的技術。當一轉換控制訊號確證時，資料係自該陣列中之各SRAM讀取、轉換及儲存回至相同細胞，該程序係針對陣列中之所有SRAM細胞執行。此程序係在當關聯SRAM陣列之處理器係在備用模式中時執行，因而確保處理器操作未受影響。依循此一程序，一經修改之讀取及寫入機構係當存取SRAM陣列以考慮資料已轉換之事實時使用。

此用於SRAM陣列之方法由於規則及局部化設計而相對較易於實施。由於其在晶片上之空間分配，無法將相同技術用於例如正反器及鎖存器之序列儲存電路，或用於插入此等序列儲存電路間的組合電路。

將會需要發展一種致能減緩應力建立之序列儲存電路的設計，同時減輕關聯已知先前技術之功率、面積及複雜性問題。

從一第一態樣中檢視，本發明提供用於一積體電路之序列儲存電路，其包含：輸入電路，其係用於接收一對於該序列儲存電路之輸入資料值，及用於產生一內部資料值，該輸入電路接收一第一控制訊號，其當確證時造成該輸入電路產生該輸入資料值之一倒轉版本成為該內部資料值，及其當不確證時造成該輸入電路產生該輸入資料值成為該內部資料值；一儲存結構，其用於儲存該內部資料值之一指示；及輸出電路，其用於從儲存在該儲存結構中之該內部資料值的該指示，產生一用於從該序列儲存電路輸出之輸出資料值，該輸出電路接收一從該第一控制訊號導出之第二控制訊號，其造成該輸出電路在該輸入電路產生該輸入資料值之一倒轉版本成為該內部資料值之事件中，產生該內部資料值之一倒轉版本成為該輸出資料值，及否則產生該內部資料值成為該輸出資料值。

依據本發明，該序列儲存電路內之儲存結構係在輸入電路及輸出電路間提供。取決於一第一控制訊號是否確證，該輸入電路選擇性地轉換藉由該序列儲存電路接收的該輸入資料值，因而產生一內部資料值，其將係該輸入資料值(當未確證該第一控制訊號時)，或係該輸入資料值的一倒轉版本(當確證第一控制訊號時)。該儲存結構接著儲存該內部資料值之一指示，且該輸出電路接著使用該儲存資訊以產生一輸出資料值，該輸出電路係回應至一自該第一控制訊號導出之第二控制訊號。藉由此一方法，若輸入電路倒轉該接收到輸入資料值，該輸出電路可配置以產生該內部資料值之一倒轉版本成為該輸出資料值。

因此，即使當資料輸入係靜態時，該序列儲存電路亦可週期性地轉換在該儲存結構中儲存的該資料值，其中該輸出亦被轉換以致下游邏輯無須任何改變以正確地操作。本發明之機構主要係設計以輔助減少在該序列儲存電路之儲存結構中的應力建立，但如下文將更詳細討論，可針對其他原因，例如改進在該序列儲存電路內儲存之資料的安全性。

當與尋求減少儲存結構中應力之已知先前技術比較時，本發明之設計實施簡單，及在減少用於一典型積體電路之分布式序列儲存電路中的應力時提供大量靈活性。例如，與先前技術Vdd及Vt調諧技術比較，係無須額外Vdd接針及無須Vt的調諧。與先前提及閘極定尺寸先前技術比較，無須特殊裝置重定尺寸。同樣地，與堆疊效應先前技術比較係無須產生電晶體之堆疊，因而避免此一技術之性能管理負擔。同樣地，當與工作循環控制先前技術比較時無須修改工作循環，及因此沒有在系統設計之其餘部分方面的架構衝擊。

再者，當與先前提及之SRAM細胞特定先前技術比較時，可將本發明之技術應用至廣及積體電路分布之序列儲存電路，及對與序列儲存電路交互作用之積體電路的其他組件係透明，因為無須對於其操作的修正。更特定言之，透過各離散序列儲存電路內之本發明的輸入與輸出電路的使用，可使儲存資料值之轉換對於序列儲存電路之外部組件維持隱藏，與先前提及SRAM細胞特定先前技術相比，其需要一經修改讀取及寫入結構用於與SRAM細胞交互作用。

本發明因此提供一種簡單及有效機構，其可在電路層應用以使一積體電路之分布式序列儲存電路中的應力退火。

第一及第二控制訊號之確證，及其中第二控制訊號從第一控制訊號導出之方式可依許多方法管理。然而，在一具體實施例，該儲存結構係配置以取樣依該內部資料值存在於一時鐘訊號之一預定邊緣的形式藉由輸入電路產生之內部資料值，該第一控制訊號係在該時鐘訊號的該預定邊緣前產生，以致造成該輸入資料值之倒轉版本在該時鐘訊號之該預定邊緣前產生，且在該第一控制訊號之確證後，該第二控制訊號係回應於該時鐘訊號之該預定邊緣而確證。

儲存結構實際上取樣該內部資料值之時間將取決於該儲存結構的實施。在一具體實施例中，該儲存結構係一正反器儲存結構，其回應於該時鐘訊號之該預定邊緣以取樣藉由該輸入電路產生的該內部資料值。如熟習此項技術人士將瞭解，一用於此一實施之適合正反器儲存結構可藉由一對串聯連接之主及從鎖存器形成。

在一替代具體實施例中，該儲存結構本身可為一鎖存器，且該輸入資料值係受限制以在該時鐘訊號的該預定邊緣後之該時鐘訊號的第一相位期間不改變，以致在該時鐘訊號之一第二相位中，該鎖存器留存在該時鐘之該預定邊緣的時間處存在的該內部資料值。只要該輸入資料值係依此方式限制，該序列儲存電路將仍以所需方式操作，確保無須對於接收此序列儲存電路之輸出的下游組合邏輯進行任何改變。

在一具體實施例中，當該時鐘訊號之預定邊緣發生時用於該內部資料值從該儲存結構的輸入傳送至該輸出電路所花費之一第一時間，及用於該第二控制訊號待回應至該時鐘訊號之該預定邊緣產生所花費的一第二時間，係選定以致在產生自該第一控制訊號之確證的輸出資料值中沒有改變。依據此一具體實施例，從一系統層面觀點可瞭解，當序列儲存電路輸入穩定時，其輸出不改變。然而，當該第一控制訊號確證時，該儲存結構內之節點係雙態觸變，因而致使任何應力建立被退火。

在一替代具體實施例中，當該時鐘訊號之預定邊緣發生時用於該內部資料值從該儲存結構的輸入傳送至該輸出電路所花費之該第一時間，及用於該第二控制訊號待回應至該時鐘訊號之該預定邊緣產生所花費的該第二時間，係選定以致一短時脈衝波形干擾(glitch)係在產生自該第一控制訊號之確證的輸出資料值中產生，該短時脈衝波形干擾輔助將配置以接收該輸出資料值之組合電路解應力。在此一具體實施例中，一在該第一時間及第二時間間之有意的失配被引入以致造成一小短時脈衝波形干擾在輸出值中產生。應注意的係該短時脈衝波形干擾產生係無關於第一時間或第二時間哪一者被縮短或延長以引入短時脈衝波形干擾。

藉由引入此一短時脈衝波形干擾，此可用將下游組合邏輯解應力協助。因為序列儲存電路之輸出在一短持續時間內復原成原始狀態，該短時脈衝波形干擾不影響功能，但其確實輔助使組合邏輯退火。因此，在此等具體實施例中，本發明之機構不僅輔助以將序列儲存電路本身，且亦輔助將下游組合邏輯解應力。

在一具體實施例中，涉及使用本發明之技術產生一序列儲存電路之電路管理負擔可藉由利用預存電路減少。例如，此序列儲存電路通常將包括一掃描/資料多工器，其係用於在正常操作輸入資料及測試模式掃描輸入資料間選擇。在此等具體實施例中，可配置輸入電路以產生輸入資料值的倒轉版本，而後使用正常操作中之掃描/資料多工器以藉由取決於第一控制訊號在輸入資料值及輸入資料值之倒轉版本間選擇來產生該內部資料值。

該輸出電路可依許多方法配置，且尤其係該輸出電路之設計將取決於該儲存電路本身是否產生一單一輸出或多輸出。在一具體實施例中，該儲存結構輸出內部資料值及內部資料值之一倒轉版本，及輸出電路產生輸出資料值及輸出資料值之一倒轉版本，且輸出電路包含藉由第二控制訊號控制之多工器電路。因此，當第二控制訊號係跟隨第一控制訊號的確證而確證時，輸出電路輸出內部資料值之倒轉版本成為輸出資料值，及輸出內部資料值成為輸出資料值的倒轉版本。因此，在此等具體實施例中，輸出電路僅要求多工器電路取決於第二控制訊號視需要操縱輸出。在一替代具體實施例中，其中該儲存結構僅輸出內部資料值且沒有內部資料值的倒轉版本，一反相器可增加進入至該輸出電路以產生選擇輸出資料值的所需值。

在一具體實施例中，當第一控制訊號確證時，該第一控制訊號維持確證一預定週期及係接著解確證。此預定週期係一設計參數，其可取決於特定實施、及轉換(例如)應力退火、安全性等等之狀態的預期目的選擇。

在一具體實施例中，該第一控制訊號被確證以使儲存結構中之應力建立退火。在一特定具體實施例中，應力建立產生自形成儲存結構之電晶體中的閘極-源極偏壓溫度不穩定性，且根據第一控制訊號改變內部資料值退火該應力建立。在一特定實例中，此閘極-源極偏壓溫度不穩定性將採取在儲存結構內之PMOS電晶體中的負偏壓溫度不穩定性(NBTI)的形式。

本發明之技術可減少使用在整個積體電路之任何序列儲存電路中的此應力建立。然而，此序列儲存電路之使用在積體電路的任何低活性域中尤其係有利，其中至此等序列儲存電路之輸入係預期保持長週期靜態，因為在該等情況中應力建立尤其係有問題。

在一替代具體實施例中，第一控制訊號係依據一安全控制方案確證及解確證以阻礙藉由儲存在儲存結構中的內部資料值表示之資料值的偵測。藉由舉例考慮一具有複數此序列儲存電路之積體電路，此一安全性控制方案可用以即使當輸入資料不改變時，亦可用以雙態觸變儲存在該等序列儲存電路中的值。在一特定實例使用中，用來產生第一控制訊號之產生電路可產生多個第一控制訊號，各第一控制訊號係關聯一群序列儲存電路，以致在某些序列儲存電路中儲存之值係在不同時間雙態觸變至儲存在其他序列儲存電路中的值，因而使狀態偵測困難。

從一第二態樣檢視，本發明提供一種積體電路，其包含複數藉由組合電路插入之序列儲存電路，該等序列儲存電路的至少一者係由依據本發明之第一態樣的序列儲存電路形成。

在一具體實施例中，積體電路包括鎖存電路，其係用於接收第一控制訊號及用於產生跟隨該時鐘訊號之預定邊緣的第二控制訊號。在其中多數序列儲存電路係各使用本發明的技術配置之具體實施例中，該鎖存電路可橫跨該等多數序列儲存電路共享，因而減少實施管理負擔。

從一第三態樣檢視，本發明提供一種操作用於一積體電路之序列儲存電路的方法，其包含以下步驟：接收一輸入資料值至該序列儲存電路，及當一第一控制訊號係確證該輸入資料值之一倒轉版本係產生為該內部資料值時，且當該第一控制訊號不確證該輸入資料值係產生為該內部資料值時，產生一內部資料值；在該序列儲存電路之一儲存結構內儲存該內部資料值之一指示；及從儲存在該儲存結構中之該內部資料值的該指示，產生一輸出資料值用於從該序列儲存電路輸出，所產生之該輸出資料值係取決於一從該第一控制訊號導出之第二控制訊號，以致該內部資料值之一倒轉版本係在該輸入資料值之一倒轉版本係產生為該內部資料值之事件中，產生成為該輸出資料值，及否則該內部資料值係產生為該輸出資料值。

第1圖顯示一積體電路2，其包括在序列儲存電路8間延伸之管道級4、6，序列儲存電路可依正反器或鎖存器之形式。在序列儲存電路8間係組合邏輯電路10之各自實例，其用以從一或多數先前級接收訊號及產生欲傳遞至一或多數後繼級的訊號。在針對連續時鐘週期藉由序列儲存電路8擷取訊號值間之時間週期，係可用於組合邏輯電路10以評估其輸入以致產生其輸出的時間。本發明之具體實施例提供用於序列儲存電路8之一新設計，其可用以使序列儲存電路內之應力建立退火，及/或用來改進儲存於其中之資料的安全性。

為了討論本發明以下具體實施例的目的，將假設新序列儲存電路設計之主要目的係欲使由於NBTI現象在序列儲存電路的PMOS裝置中之應力建立退火，但序列儲存電路可依其他使用情節(例如當改進安全性時)之類似方式使用，如後續將參考第9圖更詳細討論。

如第2圖中顯示，本發明之具體實施例的序列儲存電路之基本設計，涉及使用輸入電路(在第2圖中此係藉由元件100及105形成)以接收一輸入資料值及從其產生一內部資料值用於儲存在儲存結構110中，其係可實施為一正反器或一鎖存器。若儲存結構110係實施為鎖存器而非正反器，則將需要將一限制置於輸入資料值(如第2圖中顯示之「資料」)上，即確保資料在時鐘訊號之第一相位期間不改變。輸出電路(在第2圖中此係藉由多工器115、120形成)則係用來基於儲存結構110之內容產生序列儲存電路的輸出。

序列儲存電路之此一結構允許積體電路設計者選擇儲存結構將儲存輸入資料值之倒轉的時間週期，其係與其中其將會儲存該輸入資料值本身之表示法的操作之其正常模式相反。尤其係，一賦能訊號(本文中亦稱為一第一控制訊號)係輸入至序列儲存電路之輸入電路來控制多工器105，以致決定提供至儲存結構110之D輸入的輸入是否係輸入資料值本身，或如藉由反相器100產生之輸入資料值的一倒轉版本。若賦能訊號係要確證(在此具體實施例中，確證係在邏輯一位準處)，則此確證將充分地發生在時鐘訊號之上升邊緣的前方，以致提供至儲存結構之D輸入的資料係在上升邊緣發生之時間穩定。從第2圖中應瞭解賦能訊號之作用係要決定待儲存在儲存結構110中之資料的極性。尤其係，當該賦能訊號係確證時，輸入資料值之倒轉係儲存在內部儲存結構110中，而當賦能訊號係解確證時(在邏輯零位準處)原始輸入資料係儲存在該儲存結構中。

如亦在第2圖中顯示，一鎖存器130係提供用於接收該賦能訊號，且用於輸出賦能訊號成為一跟隨時鐘訊號之上升邊緣的flip_en訊號(本文中亦稱為第二控制訊號)。因此，對於一時鐘訊號之第一相位而該時鐘訊號係在邏輯一位準處，鎖存器130變成透通，且flip_en係從賦能訊號直接導出，其具有一藉由鎖存器130引入之小傳播延遲。儘管可針對各序列儲存電路提供一分開鎖存器130，已預想到此一鎖存器130典型將在多數序列儲存電路間共享，以致賦能訊號及flip_en訊號係在該等多數序列儲存電路中共享，因而減少鎖存器130之實施管理負擔。

在第2圖的具體實施例中，係假設儲存結構110產生兩輸出訊號，即一識別內部資料值之第一輸出訊號Q，及一識別內部資料值之倒轉版本的第二輸出訊號QN。如可見到，在此等具體實施例中，輸出電路內之兩多工器115、120接著致使qout及qout_n能取決於flip_en訊號適當地選擇。尤其係，當flip_en訊號係在一邏輯零位準處時，Q輸出將直接連接至qout路徑，且QN輸出將連接至qout_n路徑。然而，若flip_en訊號變換至邏輯一狀態，由於en訊號已確證，多工器電路115、120將造成QN輸出連接至qout路徑，且Q輸出連接至qout_n路徑。

因此，可見到在第2圖中所述之配置允許儲存在內部儲存結構110中之值經由賦能訊號的確證週期性地轉換，即使當資料輸入係靜態。此外，來自序列儲存電路之輸出亦在此等實例中倒轉，以致連接至序列儲存電路之輸出的任何下游邏輯無須對於其操作之任何改變。因此，在非活性之某一週期後，可確證賦能訊號以造成儲存結構110之內部狀態被轉換，以致因而將在儲存結構之PMOS裝置內的任何應力建立退火。在一預定解應力週期後，賦能訊號可接著被解確證以使內部資料值復原至其原始狀態。

儘管第2圖顯示序列儲存電路之一實施，應瞭解到係有其中可改變電路而達到相同結果的計多方法。例如，第3圖顯示一其中該儲存結構僅產生一單一輸出Q之具體實施例。與第2圖中所示相同之該等元件係用相同參考數字顯示。因此，可見到輸入電路不改變，但儲存結構150現僅具有一單一輸出。結果，輸出電路(現藉由反相器155及多工器160形成)被改變，以致在qout路徑上的輸出資料值可取決於藉由輸入電路執行之任何倒轉適當地產生。因此，若flip_en訊號係確證，反相器155將產生一儲存在儲存結構150內之內部資料值的倒轉版本，因而倒轉反相器100在輸入電路路徑上的效應。

第4圖顯示另一變化，其中關聯提供輸入電路之管理負擔係藉由在序列儲存電路設計內使用一預存多工元件來減少。尤其係，通常之情況係一序列儲存電路將具有一掃描/資料多工器，用於在正常操作輸入資料及測試模式掃描輸入資料間選擇。尤其係，scan_in路徑允許測試資料在測試模式操作期間直接輸入至儲存結構內，但在正常使用中係不使用。因此，掃描/資料多工器170可延伸以致允許多工器105之功能併入其內，其中多工器170接收一適當控制訊號以在其各種輸入間選擇。在正常操作期間，控制訊號將從賦能訊號導出以取決於賦能訊號是否確證選擇資料輸入或資料輸入之倒轉版本。第4圖中之電路的剩餘部分保持與以上關於第3圖所討論者不改變。亦應理解對於在第4圖中所示輸入電路之修改亦可應用於第2圖的設計。

第2至4圖係非意欲提供針對序列儲存電路之實施的詳盡列舉，而係意欲說明該電路可依各種方式修改，只要儲存結構係位於依以上描述方式操作之輸入電路及輸出電路間，以允許儲存結構150之內部狀態偶爾轉換(即使在其中輸入資料不改變之狀況中)，無須對於連接至序列儲存電路之輸出的下游邏輯的任何修改。

第5圖係說明依據一具體實施例之第2圖的序列儲存電路之操作時序圖。相同基本時序圖亦將應用於第3及4圖中所示之其他實例具體實施例。如第5圖中顯示，資料輸入係穩定，而後賦能訊號en係在點200處確證，賦能訊號係在時鐘訊號的下一上升邊緣220之足夠前方確證，以致符合相關於時鐘訊號之設定時間要求。賦能訊號之確證亦雙態觸變饋入至儲存結構的D接針的輸入訊號，如藉由上升邊緣210顯示。在時鐘訊號之上升邊緣220處，第2圖中所示之鎖存器130變成透通(且因此flip_en訊號)亦變換，如上升邊緣230所示。

此時，兩件事情平行發生。首先，雙態觸變D值傳播至Q輸出，造成在Q輸出上之上升邊緣240，且同時flip_en訊號選擇QN以傳播至qout路徑。若兩路徑係平衡，qout不會雙態觸變。因此，基本上，當賦能訊號en在一邏輯一位準處確證後，取樣資料係輸入資料之倒轉版本，且qou及qout_n路徑使供應至其之資料雙態觸變，以致來自儲存結構之QN輸出被傳遞至qout路徑及來自儲存結構的Q輸出被傳遞至qout_n路徑。因此，從一系統層觀點，序列儲存電路之輸出當資料穩定時不改變，但該儲存結構內之所有節點雙態觸變，因此致使應力建立能退火。序列儲存電路之基本操作係在以下表1中規定；

如亦在第5圖中顯示，解應力週期250後，賦能訊號係在點260處解確證，其接著造成在儲存結構之D輸入處的輸入訊號變換回至一邏輯零位準，如藉由邊緣270顯示。在時鐘的下一上升邊緣280處，flip_en訊號在點290處變換回至一提供變換260之邏輯零位準，及Q輸出亦變換回至一在點295處的邏輯零位準，提供變換270。

如以上討論，兩路徑間係有一競爭條件，其若匹配則確保qout訊號不改變。然而，在一具體實施例中，可採取步驟以確定地引入一在兩路徑間的失配，以致在qout訊號中具有一短時脈衝波形干擾。此可藉由增加資料從儲存結構之輸入傳遞至輸出電路(因此增加在時鐘之上升邊緣及Q輸出改變間的時間)所花費的時間(如第6圖中顯示)，或藉由配置鎖存器130以進一步延遲flip_en訊號的產生(如第7圖中顯示)來完成。回顧第6及7圖，應關注到不論如何引入失配，在qout訊號中引入之短時脈衝波形干擾300、310係相同。尤其係，只要有一失配，在qout處的短時脈衝波形干擾將產生如第6及7圖中顯示。

在許多情況下，即使其不影響功能性，短時脈衝波形干擾亦不符合需求。動態功率消耗係設計者傾向於使短時脈衝波形干擾減至最少的主要原因之一。然而，在此情況下，此等短時脈衝波形干擾可在積體電路內之下游組合邏輯之解確證時協助。因為節點qout在一短持續時間內復原至原始狀態，短時脈衝波形干擾不影響功能性，但其確實輔助使該組合邏輯退火。短時脈衝波形干擾之寬度可藉由填充延來控制，例如引入透過鎖存器130從賦能訊號產生flip_en訊號之路徑。因此，藉由此一方法，序列儲存電路中使用之位元轉換操作不僅使此序列儲存電路本身中的電晶體，而且亦使下游組合邏輯中的任何電晶體解應力。然而應注意到在組合閘極內之短時脈衝波形干擾的傳播將取決於該邏輯，且一些實例中之邏輯/電遮罩可防止短時脈衝波形干擾透過組合邏輯之整體傳播。

第8圖示意性地說明一積體電路300，其中可使用本發明之具體實施例的序列儲存電路。如第8圖中顯示，積體電路可視為包含一些域，該等域中之某些305、310係高活性域，且該等域中之某些係低活性域315。雖然第8圖中僅顯示一單一低活性域，但應瞭解到可存在多於一低活性域。

儘管本發明之具體實施例的序列儲存電路可用於整個積體電路，及因此用於高活性及低活性域兩者中，由於需要提供輸入電路及輸出電路，因此在實施此序列儲存電路時係有一管理負擔，且因此在一具體實施例中此等序列儲存電路係僅用於任何低活性域315內。一靜態狀態計數器電路320則係用來監視低活性域315已為靜態之週期時間，且若該週期達到一預定臨限值，則一賦能訊號係透過路徑325確證以造成序列儲存電路使用先前描述之機構轉換其內部狀態。

從以上本發明之具體實施例的描述將見到，此等技術提供一種電路層機構，用於減輕一積體電路之分布式序列儲存電路中之耗損。尤其係，此等具體實施例之方法可減少在此等序列儲存電路中之應力，且因此減緩否則可導致不正確操作之老化過程。此外，藉由有意地在此等序列儲存電路之輸出處產生一短的短時脈衝波形干擾，亦可使下游組合邏輯簡短地退火。

使用本發明之具體實施例，低活性儲存電路可藉由一控制訊號(其可藉由使用者設計控制)解應力。此外，一有意之短的短時脈衝波形干擾可在此等電路之輸出處產生以使下游組合邏輯退火。為了使用此方案，僅需要一額外控制訊號(賦能訊號，連同其相關flip_en訊號)且涉及此之管理負擔係類似於一時鐘閘控翻動或狀態保持翻動。此外，用於本發明之具體實施例的鎖存器130可橫跨多數序列儲存電路共享，因而減少所涉及之管理負擔。此外，因為賦能訊號係在時鐘訊號前確證，由於需求在輸入資料值及輸入資料值的一倒轉版本間選擇之多工器，故其使用僅對於儲存結構之Q輸出的訊號傳播中賦予一小延遲管理負擔。

在以上第2至7圖中，係假設儲存結構110、150係正反器，其係邊緣觸發裝置。然而，亦可能此等儲存結構亦實施為鎖存器，只要限制對於序列儲存電路之輸入資料在時鐘訊號的第一(高)相位期間不改變。假設符合該限制，該操作係仍如第5至7圖中示意性顯示。

儘管在以上討論中，已假設本發明具體實施例之序列儲存電路設計的使用之主要目的係使儲存結構內之電晶體解應力，本發明之發明者已認知此一結構亦可具有其他益處。藉由舉例說明，第9圖說明一積體電路400，其中積體電路之至少一部分(及可能全部積體電路)形成一安全性增強域410。在該安全性增強域中，序列儲存電路係使用本發明之具體實施例的技術形成，及賦能產生電路420係用來確證且解確證用來造成該等序列儲存電路之內部狀態轉換的至少一賦能訊號。

在如第9圖中顯示之一具體實施例中，係產生多數賦能訊號430，各賦能訊號係選路至一不同群的序列儲存電路。形成一特定群之序列儲存電路無須位於積體電路的相同區，而是可遍及積體電路展開。此外，各種賦能訊號可隨機或偽隨機地確證及解確證。藉由採取此等方法，可見到個別序列儲存電路將在各種時間處轉換其內部狀態，此將會使儲存在各種序列儲存電路內之狀態的偵測困難，因而改進在積體電路內儲存之資料的安全性。此外，因為在序列儲存電路內轉換的此狀態無須對於下游組合邏輯之任何變更，此等方法在積體電路的操作上無效應，且因此提供一用於改進安全性之簡單及具吸引力的機構。

雖然已在本文中描述本發明的特定具體實施例，但應理解本發明不受限於其，且可在本發明之範疇中進行各種修改及增加。例如，以下附屬請求項之特徵的各種組合可用獨立項之特徵造成而不脫離本發明之範疇。

2．．．積體電路

4．．．管道級

6．．．管道級

8．．．序列儲存電路

10．．．組合邏輯電路

100．．．元件/反相器

105．．．元件/多工器

110．．．儲存結構

115．．．多工器

120．．．多工器

130．．．鎖存器

150．．．儲存結構

155．．．反相器

160．．．多工器

170．．．掃描/資料多工器

300．．．積體電路

320．．．靜態狀態計數器電路

400．．．積體電路

420．．．賦能產生電路

本發明已進一步參考如附圖中說明之其具體實施例僅藉由舉例描述，其中：

第1圖示意性說明一併入序列儲存電路、組合邏輯及一管線架構之積體電路；

第2圖說明依據本發明之一第一具體實施例的序列儲存電路，連同一用以產生flip_en訊號之鎖存器的設計；

第3圖說明依據本發明之一替代具體實施例的序列儲存電路，連同一用以產生flip_en訊號之鎖存器的設計；

第4圖說明依據本發明之另一替代具體實施例的序列儲存電路，連同一用以產生flip_en訊號之鎖存器的設計；

第5圖說明依據本發明之一具體實施例的序列儲存電路之操作；

第6及7圖說明一短時脈衝波形干擾如何可自依據本發明之某些具體實施例引入輸出中；

第8圖說明本發明之具體實施例的技術結合在一積體電路之低活性域中發現的序列儲存電路之使用；及

第9圖說明使用具體實施例的技術至本發明以在一積體電路中提供一安全性增強域。

2．．．積體電路

4．．．管道級

6．．．管道級

8．．．序列儲存電路

10．．．組合邏輯電路

Claims (20)

1. 一種用於一積體電路之序列儲存電路，其包含：輸入電路，其係用於接收一對於該序列儲存電路之輸入資料值，及用於產生一內部資料值，該輸入電路接收一第一控制訊號，其當確證時造成該輸入電路產生該輸入資料值之一倒轉版本成為該內部資料值，及其當不確證時造成該輸入電路產生該輸入資料值成為該內部資料值；一儲存結構，其用於儲存該內部資料值之一指示；及輸出電路，其用於從儲存在該儲存結構中之該內部資料值的該指示，產生一用於從該序列儲存電路輸出之輸出資料值，該輸出電路接收一從該第一控制訊號導出之第二控制訊號，其造成該輸出電路在該輸入電路產生該輸入資料值之一倒轉版本成為該內部資料值之事件中，產生該內部資料值之一倒轉版本成為該輸出資料值，及否則產生該內部資料值成為該輸出資料值。
2. 如申請專利範圍第1項所述之序列儲存電路，其中：該儲存結構係配置以取樣該內部資料值，其係依該內部資料值存在於一時鐘訊號之一預定邊緣處的形式藉由該輸入電路產生；該第一控制訊號係在該時鐘訊號的該預定邊緣前確證，以致造成該輸入資料值之倒轉版本在該時鐘訊號之該預定邊緣前產生；及在該第一控制訊號之確證後，該第二控制訊號係回應於該時鐘訊號之該預定邊緣而確證。
3. 如申請專利範圍第2項所述之序列儲存電路，其中當該時鐘訊號之該預定邊緣發生時用於該內部資料值從該儲存結構的輸入傳送至該輸出電路所花費之一第一時間，及用於該第二控制訊號待回應至該時鐘訊號之該預定邊緣產生所花費的一第二時間，係經選定以致在產生自該第一控制訊號之確證的該輸出資料值中無改變。
4. 如申請專利範圍第2項所述之序列儲存電路，其中當該時鐘訊號之該預定邊緣發生時用於該內部資料值從該儲存結構的輸入傳送至該輸出電路所花費之一第一時間，及用於該第二控制訊號待回應至該時鐘訊號之該預定邊緣產生所花費的一第二時間，係經選定以致一短時脈衝波形干擾(glitch)係在產生自該第一控制訊號之確證的該輸出資料值中產生，該短時脈衝波形干擾輔助將配置以接收該輸出資料值之組合電路解應力。
5. 如申請專利範圍第2項所述之序列儲存電路，其中該儲存結構係一正反器儲存結構，其回應於該時鐘訊號之該預定邊緣以取樣藉由該輸入電路產生的該內部資料值。
6. 如申請專利範圍第2項所述之序列儲存電路，其中該儲存結構係一鎖存器，且該輸入資料值係受限制以在該時鐘訊號的該預定邊緣後之該時鐘訊號的一第一相位期間不改變，以致在該時鐘訊號之一第二相位中，該鎖存器留存在該時鐘之該預定邊緣的該時間處存在的該內部資料值。
7. 如申請專利範圍第1項所述之序列儲存電路，其更包含：一掃描/資料多工器，其係用於在正常操作輸入資料及測試模式掃描輸入資料間進行選擇；該輸入電路，其產生該輸入資料值之該倒轉版本，且使用正常操作中之掃描/資料多工器以藉由取決於該第一控制訊號在該輸入資料值及該輸入資料值之該倒轉版本間進行選擇來產生該內部資料值。
8. 如申請專利範圍第1項所述之序列儲存電路，其中：該儲存結構輸出該內部資料值及該內部資料值之一倒轉版本；該輸出電路產生該輸出資料值及該輸出資料值之一倒轉版本，且該輸出電路包含藉由第二控制訊號控制之多工器電路；因而當該第二控制訊號係跟隨該第一控制訊號的確證而被確證時，該輸出電路輸出該內部資料值之該倒轉版本成為該輸出資料值，及輸出該內部資料值成為該輸出資料值的該倒轉版本。
9. 如申請專利範圍第1項所述之序列儲存電路，其中當確證該第一控制訊號時，該第一控制訊號維持確證達到一預定週期及係接著解確證。
10. 如申請專利範圍第1項所述之序列儲存電路，其中該第一控制訊號被確證以使該儲存結構中之應力建立退火。
11. 如申請專利範圍第10項所述之序列儲存電路，其中該應力建立係產生自形成該儲存結構之電晶體中的閘極-源偏壓溫度不穩定性，且根據該第一控制訊號改變該內部資料值退火該應力建立。
12. 如申請專利範圍第10項所述之序列儲存電路，其中該序列儲存電路係用在該積體電路之一低活性域中。
13. 如申請專利範圍第1項所述之序列儲存電路，其中該第一控制訊號係依據一安全控制方案而被確證及解確證，以阻礙藉由儲存在該儲存結構中的該內部資料值表示之該資料值的偵測。
14. 一種積體電路，其包含複數藉由組合電路插入之序列儲存電路，該等序列儲存電路之至少一者係藉由如申請專利範圍第1項所述之序列儲存電路所形成。
15. 如申請專利範圍第14項所述之積體電路，其更包含：鎖存電路，其係用於接收該第一控制訊號及用於產生跟隨一時鐘訊號之一預定邊緣的該第二控制訊號。
16. 如申請專利範圍第15項所述之積體電路，其中該複數之多數序列儲存電路係各由如申請專利範圍第1項所述之序列儲存電路所形成，該多數序列儲存電路之各者接收該第一控制訊號，且該第二控制訊號藉由該鎖存電路輸出。
17. 如申請專利範圍第14項所述之積體電路，其包含一高活性域及一低活性域，該低活性域內之至少該等序列儲存電路各係由如申請專利範圍第1項所述之序列儲存電路所形成，以致在產生於該低活性之該等序列儲存電路之該等儲存架構中的應力建立係取決於該第一控制信號透過該內部資料值之改變而被退火。
18. 如申請專利範圍第14項所述之積體電路，其中該複數之多數序列儲存電路係各由申請專利範圍第1項所述之序列儲存電路所形成，其更包含：第一控制信號產生電路，其係用於產生至少一第一控制訊號，該至少一第一控制訊號係依據一安全性控制方案被確證及解確證以阻礙藉由儲存在該等多數序列儲存電路內之該等儲存結構中的該等內部資料值表示之該等資料值的偵測。
19. 如申請專利範圍第18項所述之積體電路，其中該多數序列儲存電路內被分類成複數群，該第一控制訊號產生電路產生一分開第一控制訊號用於該複數中之各群。
20. 一種操作用於一積體電路之序列儲存電路的方法，其包含以下步驟：接收一至該序列儲存電路之輸入資料值，及產生一內部資料值，當一第一控制訊號係確證時該輸入資料值之一倒轉版本係產生為該內部資料值，且當該第一控制訊號係不確證時該輸入資料值係產生為該內部資料值；在該序列儲存電路之一儲存結構內儲存該內部資料值之一指示；及從儲存在該儲存結構中之該內部資料值的該指示，產生一輸出資料值用於從該序列儲存電路輸出，所產生之該輸出資料值係取決於一從該第一控制訊號導出之第二控制訊號，以致在該輸入資料值之一倒轉版本係產生為該內部資料值之事件中，該內部資料值之一倒轉版本係產生成為該輸出資料值，及否則該內部資料值係產生為該輸出資料值。