JP2009069947A - 半導体装置 - Google Patents
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Abstract
【課題】半導体装置の安定動作と電源電圧および基板電圧の異常の高精度な検出との両立を図ると共に、その異常に起因する誤動作による被害を最小限に留める。
【解決手段】半導体装置100は、所定の電源電圧VDDおよび基板電圧VBBが供給されるCPU部10と、上記電源電圧VDDおよび基板電圧VBBの異常を検出する第1の異常検出部13および第2の異常検出部20とを備える。第2の異常検出部20は、リング発振器21と、当該リング発振器21の出力周波数を監視する監視部22とを備える。リング発振器21は、上記電源電圧VDDおよび基板電圧VBBが供給され、出力周波数がその電源電圧VDDおよび基板電圧VBBに応じて変化する。監視部22は、リング発振器21の出力周波数が所定範囲から外れたときに異常を示す警告信号を出力する。
【選択図】図1
【解決手段】半導体装置100は、所定の電源電圧VDDおよび基板電圧VBBが供給されるCPU部10と、上記電源電圧VDDおよび基板電圧VBBの異常を検出する第1の異常検出部13および第2の異常検出部20とを備える。第2の異常検出部20は、リング発振器21と、当該リング発振器21の出力周波数を監視する監視部22とを備える。リング発振器21は、上記電源電圧VDDおよび基板電圧VBBが供給され、出力周波数がその電源電圧VDDおよび基板電圧VBBに応じて変化する。監視部22は、リング発振器21の出力周波数が所定範囲から外れたときに異常を示す警告信号を出力する。
【選択図】図1
Description
本発明は、半導体装置に半導体装置に関し、特に電源が不適切な値をとった場合に生じる不具合を最小限に留めるための技術に関するものである。
半導体装置の高速動作化と低消費電力化の両立を図る技術として、半導体装置に動的電源電圧制御手段および基板電圧制御手段を実装させることが知られている。動的電源電圧制御技術は、通常は電源電圧を低く抑えて半導体装置の消費電力の削減を図り、例えばCPU(Central Processing Unit)の演算量が増大したときなど、必要に応じて電源電圧を上げて高速動作を可能にするものである。
また基板電圧制御技術は、トランジスタの基板端子に与える電圧を動的に変化させることでトランジスタの特性を変化させるものである。トランジスタの基板端子に順方向バイアス(Forward Bias)を印加すると、当該トランジスタのしきい値電圧が下がり、高速動作が可能になる。基板端子に逆方向バイアス(Reverse Bias)を印加すると、トランジスタのしきい値電圧が上がり、リーク電流を減少させて消費電力を小さくすることができる。基板電圧制御技術では、このように基板電圧を動的に変化させることで、トランジスタの総合的な性能を向上させている。
動的電源電圧制御機構および基板電圧制御機構は、このように半導体装置の高性能化をもたらすが、従来の単純な電源制御機構よりも複雑な構成であるため、故障や誤動作の発生が懸念される。例えば動的電源電圧制御機構が誤動作し、電源電圧が何らかの理由により必要とされる値よりも低くなった場合、半導体装置は充分な速度で動作することができず、タイミングエラーが発生する。
また例えば基板電圧制御機構が誤動作して基板バイアスが過度に大きくなると、タイミングエラーやラッチアップが生じてしまう。逆に、基板バイアスが過度に小さくなると、高速動作化やリーク電流削減などの目的を充分に達成できなくなる。
一方、電源電圧値が不適切な値をとったときの誤動作を防止するための技術も知られている(例えば特許文献1,2)。特許文献1では、半導体装置の動作クロックの周波数が上がったとき、消費電力の急激な増加に伴う電源電圧の低下が生じるため、電源電圧が安定するまでCPUにおけるプログラム実行を中断させることで誤動作を防止している。また特許文献2では、クロック信号の周波数に基づいて電源電圧の低下を検出し、そのときメモリへの書き込み動作における単位書き込み長を短くすることで、確実に書き込みを行い誤動作を防止している。
上記の特許文献1,2においては、共にCPU(マイクロコンピュータ)に供給されるクロック信号の周波数を監視することで、電源電圧の異常な変動を検出している。しかし、当該クロック信号はCPUの動作タイミングを規定するものであるので、CPUの動作を安定させるためにその周波数は常に安定していることが望ましい。従って通常は、クロック信号の発生回路には、その周波数が電源電圧の影響を受けにくくする機構が設けられる。
しかし特許文献2のように、CPUに供給するクロック信号を監視して電源電圧の異常な変動を検出する手法にあっては、クロック信号の周波数が電源電圧の影響を受けにくくなるとその検出精度が低下する。つまり特許文献2の手法では、CPUの動作の安定化させると電源電圧の変動の検出精度が下がり、逆に検出精度を高めようとするとCPUの動作が不安定になるので、電源電圧の変動の検出精度向上とCPUの動作安定性の向上との両立を図ることが難しい。
また特許文献1,2では、クロック信号の周波数を監視して電源電圧の異常な変動を検出する回路(異常検出部)は、CPU等と同じ電源を用いて駆動されている。よって例えば電源電圧が変動したときに異常検出部自身も正常に動作できず、その変動を正しく検出できないことも考えられる。電源電圧の変動を検出できなかった場合には、誤動作の発生が検知されないままCPUが動作を続け(いわゆるCPUの「暴走」)、その誤動作に起因する被害が拡大することが懸念される。誤動作を予め防止することは当然重要であるが、フェイルセーフの観点から、誤動作が生じたとしてもその被害を最小限に留めることが望まれる。
本発明は以上のような課題を解決するためになされたものであり、半導体装置の安定動作と電源電圧および基板電圧の異常の高精度な検出との両立を図ることを第1の目的とし、電源電圧および基板電圧の異常に起因する誤動作による被害を最小限に留めることと第2の目的とし、これら第1および第2の目的をより簡単な機構により実現することを第3の目的とする。
本発明に係る半導体装置は、所定の電源電圧および基板電圧が供給される半導体回路部と、半導体回路部の動作を規定するクロック信号を生成するクロック生成部と、上記電源電圧および基板電圧の異常を検出する異常検出部とを備える。異常検出部は、発振器と、当該発振器の出力周波数を監視する監視部とを備える。異常検出部の発振器は、半導体回路部と共通の電源電圧および基板電圧が供給され、出力周波数がその電源電圧および基板電圧に応じて変化するものである。また監視部は、発振器の出力周波数が所定範囲から外れたときに電源電圧および基板電圧の異常を示す警告信号を出力する。
本発明によれば、電源電圧および基板電圧の異常の検出に用いられる発振器が、半導体回路部の動作を規定するクロック信号を生成するクロック生成部とは個別の回路として設けられているので、半導体回路部の安定性を損なうことなく、精度の高い異常検出が可能である。
図1は、本発明の実施の形態に係る半導体装置100の構成を示すブロック図である。同図の如く、半導体装置100は、内部クロック生成部11、CPU12、第1の異常検出部13および誤動作防止部14を含むCPU部10(半導体回路部)を備えている。
CPU部10には、電源電圧制御部15が生成する電源電圧VDDおよび基板電圧制御部16が生成する基板電圧VBBが供給される。電源電圧制御部15および基板電圧制御部16は、半導体装置100の外部から入力される外部電源が供給されている。本実施の形態では、電源電圧制御部15および基板電圧制御部16が、電源電圧VDDおよび基板電圧VBBを動的に変化させるものとする。
なお、半導体装置100がPMOSトランジスタとNMOSトランジスタの両方を含む場合、基板電圧制御部16が基板電圧VBBを動的に変化させるときには、PMOSトランジスタの基板電圧VBB(P)と、NMOSトランジスタの基板電圧VBB(N)とが個別に設定される。以下の説明では、それらをまとめて「基板電圧VBB」と総称している。
内部クロック生成部11は、外部クロック信号CLKEXTに基づいて内部クロック信号CLKINTを生成するものであり、例えば外部クロック信号CLKEXTの周波数を逓倍するPLL(Phase-Locked Loop)回路である。CPU12の動作タイミングは、内部クロック信号CLKINTによって規定される。
図2に、外部クロック信号CLKEXTの半導体装置100への入力形態の例を示す。図2においては、図1と対応する要素には同一符号を付してある。外部クロック信号CLKEXTの入力形態の一例としては、例えば図2(a)の如く、半導体装置100に外部接続した発振器101から入力される形態が挙げられる。この場合、外部クロック信号CLKEXTは、バッファBFを介してCPU部10に入力されるのが一般的である。
また例えば、図2(b)の如く、外部クロック信号CLKEXTが、半導体装置100と同一基板上に設けられた水晶振動子XLから供給される形態も考えられる。この場合、水晶振動子XLを発振させるために、水晶振動子XLの両端間にインバータIVが接続されるのが一般的である。また図示は省略するが、図2(b)の例でも外部クロック信号CLKEXTは、バッファを介して半導体装置100内のCPU部10等に供給されてもよい。
なお図2(a),(b)に示されているように、本実施の形態では、外部クロック信号CLKEXTは後述する第2の異常検出部20(監視部22)にも入力される。
第1の異常検出部13は、内部クロック信号CLKINTの周波数を監視することにより、電源電圧VDDおよび基板電圧VBBの異常な変動を検出するものである。即ち第1の異常検出部13は、内部クロック信号CLKINTの周波数が変動したときに、電源電圧VDDおよび基板電圧VBBに変動が生じたと判断し、一定の期間、第1警告信号ALRT1を誤動作防止部14へと出力する。誤動作防止部14は、第1警告信号ALRT1が入力されている間、CPU12が正常な動作を継続するように所定の誤動作防止動作を行う。
誤動作防止部14が行う誤動作防止動作としては、例えば上記の特許文献1,2におけるものと同じでよい。即ち、本実施の形態の誤動作防止動作は、例えば電源電圧VDDおよび基板電圧VBBに異常な変動が生じている間(第1の異常検出部13から第1警告信号ALRT1が出力されている間)、CPU12におけるプログラム実行を中断させるものであってもよいし、CPU12が行うメモリ(不図示)への書き込み動作における単位書き込み長を短くするものであってもよい。
ここで、内部クロック信号CLKINTの周波数が変動する場合としては、二通りが考えられる。その一つ目は、特許文献1にあるように、CPU12の動作速度を変更するために内部クロック信号CLKINTの周波数を積極的に変化させる場合であり、二つ目は、特許文献2にあるように、電源電圧VDDおよび基板電圧VBBの不要な変動が原因となって内部クロック信号CLKINTの周波数に予期せぬ変動が生じる場合である。後者の場合はもちろん、前者の場合でも消費電力の変化に起因する電源電圧VDDおよび基板電圧VBBに変動が懸念されるため、誤動作防止部14はそれらに起因する誤動作を防止しているのである。
本実施の形態の半導体装置100は、電源電圧VDDおよび基板電圧VBBの異常を検出する手段として、第1の異常検出部13とは別に、第2の異常検出部20を備えている。但し、第2の異常検出部20は、誤動作防止部14によってもCPU12の誤動作を防止することができない程の大きな電源電圧VDDおよび基板電圧VBBの変動を検出するものである。
図1に示すように第2の異常検出部20は、リング発振器21と、その出力である発振クロック信号OSCOUTの周波数を監視する監視部22とから成っている。そのうちリング発振器21は、CPU部10内にレイアウトされている。言い換えれば、リング発振器21には、CPU部10内の他の要素と同様に、電源電圧制御部15からの電源電圧VDDおよび基板電圧制御部16からの基板電圧VBBが供給されて動作するものである。
一方、監視部22は、それら電源電圧VDDおよび基板電圧VBBとは独立した電源が供給されて動作するものである。図1においては、半導体装置100の外部から入力される外部電源が、監視部22に直接供給される例を示している。他の例としては、例えば外部電源の電圧を所定の値に変換するレギュレータを設け、その出力を監視部22に供給してもよい。また上記したように、監視部22には外部クロック信号CLKEXTも入力されている。
リング発振器21は、発振クロック信号OSCOUTの周波数が、電源電圧VDDおよび基板電圧VBBの値に応じて変化するように構成されている。第2の異常検出部20においては、発振クロック信号OSCOUTの周波数を、監視部22が監視することで、電源電圧VDDおよび基板電圧VBBの異常を検出する。また監視部22は、発振クロック信号OSCOUTの周波数が正常な範囲から外れたときに、電源電圧VDDおよび基板電圧VBBに異常が生じたと判断して、第2警告信号ALRT2を出力する。
監視部22から出力された第2警告信号ALRT2は、非常停止回路23へと入力される。非常停止回路23は、第2警告信号ALRT2が入力されると、強制的にCPU部10の動作を停止させる。具体的には、CPU12の動作を直接停止させるものであってもよいし、あるいは内部クロック生成部11、電源電圧制御部15および基板電圧制御部16等の周辺回路の動作を停止させて間接的にCPU12の動作を停止させるものであってもよい。
リング発振器21は、図3のように、奇数個のインバータIV1,IV2,…,IV2k-1(kは整数)を環状に接続させて成る発振回路である。つまり発振クロック信号OSCOUTの周波数は、それらインバータIV1,IV2,…,IV2k-1の動作速度に依存する。
本実施の形態では、インバータIV1,IV2,…,IV2k-1の各々は、電源電圧VDDおよび基板電圧VBBが供給されて動作する。その結果、インバータIV1,IV2,…,IV2k-1の各々の動作速度は、電源電圧VDDおよび基板電圧VBBに応じて変化し、その結果、その変動に応じて発振クロック信号OSCOUTの周波数が変化することとなる。
発振クロック信号OSCOUTの周波数が電源電圧VDDおよび基板電圧VBBの変動の影響を大きく受けるほど、その異常を精度良く検出することができるため望ましい。図4は、本実施の形態のリング発振器21を構成する各インバータの回路構成を示す図である。同図の如く、各インバータは、1つのPMOSトランジスタと1つのNMOSトランジスタから成る最もシンプルなCMOS構造を有している。
また上記とおり、各インバータには、電源として電源電圧VDDが供給され、基板電位として基板電圧VBBが供給されている。本実施の形態では、基板電圧制御部16は基板電圧VBBを動的に変化させるので、その値はPMOSトランジスタとNMOSトランジスタとで個別に設定される。つまり図4に示すように、PMOSトランジスタおよびNMOSトランジスタのボディに、それぞれPMOS用基板電位VBB(P)およびPMOS用基板電圧VBB(N)が供給される。
このようにリング発振器21を構成する各インバータがシンプルな構造を有し、且つ、それらが電源電圧VDDおよび基板電圧VBBを受けて動作することにより、発振クロック信号OSCOUTの周波数は、電源電圧VDDおよび基板電圧VBBの変動の影響を大きく受けることとなる。その結果、監視部22において、電源電圧VDDおよび基板電圧VBBの異常を精度良く検出することができる。
なお、図3に示したリング発振器21のインバータIV1,IV2,…,IV2k-1は、インバータ動作を行う他の回路で置き換えてもよい。例えば、図5(a)のように一方の入力端子をH(High)レベル(電源電圧VDD)に固定したNANDゲートや、図5(b)のように一方の入力端子をLowレベル(接地レベル)に固定したNORゲートはインバータ動作を行う他の回路の代表例である。
図6は、第2の異常検出部20の監視部22の具体的構成例を示す図である。本実施の形態の監視部22は、カウンタ221および判定部222から成る。カウンタ221は、リング発振器21が出力する発振クロック信号OSCOUTの周波数測定に用いられる。カウンタ221の計数端子(COUNT)には、発振クロック信号OSCOUTが入力される。またカウンタ221のリセット端子(RESET)には、周波数測定の基準となる基準クロックが入力される。その基準クロックは、発振クロック信号OSCOUTよりも周波数が低く、その周波数が電源電圧VDDおよび基板電圧VBBの値にかかわらず一定なものである。本実施の形態では、その基準クロックとして、外部クロック信号CLKEXTが用いられる。
図7は、カウンタ221の動作を示すタイミング図である。カウンタ221は、リセット端子に入力される外部クロック信号CLKEXTがHレベルの期間(「カウント期間」と定義する)毎に、その間入力される発振クロック信号OSCOUTのパルス数をカウントする。各カウント期間におけるカウント値CNTは、そのときの周波数に対応するものとなる。
判定部222は、各カウント期間におけるカウント値CNTに基づいて、発振クロック信号OSCOUTの周波数が所定の許容範囲内にあるか否かを判定するものである。図8は、判定部222の構成を示す論理回路図である。同図の如く、判定部222は、比較器31,32およびORゲート33から成っている。
比較器31は、カウント値CNTと所定の最大許容値MAXAとを比較し、カウント値CNTが最大許容値MAXAよりも大きい場合に出力をHレベルにするものである。また比較器32は、カウント値CNTと所定の最小許容値MINAとを比較し、カウント値CNTが最小許容値MINAよりも小さい場合に出力をHレベルにするである。比較器31,32の出力は共にORゲート33に入力され、ORゲート33の出力が第2警告信号ALRT2となる。結果として、第2警告信号ALRT2は、カウント値CNTが最大許容値MAXAと最小許容値MINAとの間(許容範囲)から外れたときにHレベルとなる。
上記の最大許容値MAXAおよび最小許容値MINAには、電源電圧VDDおよび基板電圧VBBの異常な値をとったときに第2警告信号ALRT2がHレベルになるように、適切な値を設定しておく必要がある。以下、最大許容値MAXAおよび最小許容値MINAの値の決定手法の例を説明する。
リング発振器21においては、電源電圧VDDが高いほど、また基板電圧VBBとして大きな順方向バイアスが供給されているほど、それを構成する各インバータの動作速度が上がるため、発振クロック信号OSCOUTの周波数は高くなる。反対に、電源電圧VDDが低いほど、また基板電圧VBBとして大きな逆方向バイアスが供給されているほど、発振クロック信号OSCOUTの周波数は低くなる。
従って、CPU部10に含まれる全てのトランジスタの動作が保証される最大の電源電圧VDDおよび最大の順方向バイアスとなる基板電圧VBBを想定し、その条件下でリング発振器21の動作をシミュレーションしてそのときの発振クロック信号OSCOUTの周波数を求め、それに対応するカウント値CNTを最大許容値MAXAとして定める。また、全てのトランジスタの動作が保証できる最小の電源電圧VDDおよび最大の逆方向バイアスとなる基板電圧VBBを想定し、その条件下での発振クロック信号OSCOUTの周波数をシミュレーションにて求め、それに対応するカウント値CNTを最小許容値MINAとして定める。このように最大許容値MAXAおよび最小許容値MINAを定めると、電源電圧VDDおよび基板電圧VBBの値が、CPU部10の正常動作が保証される範囲から逸脱したときに、監視部22から第2警告信号ALRT2が出力されるようになる。
なお、最大許容値MAXAおよび最小許容値MINAは固定値でよいが、例えばCPU部10の温度に応じて変化する変数としてもよい。それにより、さらに精度の高い電源電圧VDDおよび基板電圧VBBの異常検出が可能になる。但しその場合には、温度に応じて最大許容値MAXAおよび最小許容値MINAを算出する演算手段が必要となったり、あるいは各温度に応じた複数の最大許容値MAXAおよび最小許容値MINAを保持するためのテーブル(メモリ)が必要となるため、回路規模の拡大を伴う結果となることに留意すべきである。
図9は、監視部22の動作を示すフロー図である。以下、この図に基づいて監視部22の動作を説明する。
まず監視部22のカウンタ221におけるカウント値CNTは、カウント期間に入る外部クロック信号CLKEXTの立ち上がり時にリセットされる(ステップS1)。そしてカウント期間の間、発振クロック信号OSCOUTのパルス数がカウントされる(ステップS2)。その後、外部クロック信号CLKEXTの立ち下がりと共にカウント期間が終了すると、判定部222が、そのときのカウント値CNTをチェックする(ステップS3)。判定部222においては、図8の回路を用いて、カウント値CNTが許容範囲内(最大許容値MAXAと最小許容値MINAとの間)にあるか否かが判定される(ステップS4)。
ステップS4において、カウント値CNTが許容範囲内であれば、判定部222は、電源電圧VDDおよび基板電圧VBBが正常な範囲内であると判断し、第2警告信号ALRT2を出力することなく再びステップS1に戻る。
またカウント値CNTが許容範囲外であれば、判定部222は、電源電圧VDDおよび基板電圧VBBが異常な値をとっているものと判断し、第2警告信号ALRT2を出力する(ステップS5)。この場合、CPU12の動作は、非常停止回路23により強制的に停止される。その結果、CPU12の暴走が防止され、誤動作による被害は最小限に食い止められる。
以上説明したように、本実施の形態に係る半導体装置100によれば、内部クロック生成部11が生成する内部クロック信号CLKINTが変動したときの、電源電圧VDDおよび基板電圧VBBの比較的小さな変動は、第1の異常検出部13により検出される。そして誤動作防止部14により、その変動に起因するCPU12の誤動作が防止され、CPU部10は、正常な動作を継続して行うことができる。
さらに、電源電圧VDDおよび基板電圧VBBに、誤動作防止部14の処理ではCPU12の誤動作を防止できない程の大きな変動が生じた場合には、それが第2の異常検出部20により検出される。そして非常停止回路23により、CPU12の動作が強制的に停止されることで、CPU12の暴走が防止され、CPU部10の誤動作による被害を最小限に食い止めることができる。
また本実施の形態では、第2の異常検出部20が行う電源電圧VDDおよび基板電圧VBBの変動の検出に、リング発振器21を用いている。リング発振器21の周波数は、それを構成する個々のインバータの動作速度に依存し、電源電圧VDDおよび基板電圧VBBの影響を受けやすいので、高精度な検出が可能である。特に、図4のようにシンプルな構成のインバータを用いれば、電源電圧VDDおよび基板電圧VBBの変動の影響をさらに受けやすくなるだけでなく、本発明の効果をより簡単な回路構成により得ることができるという効果が得られる。
さらに本実施の形態では、リング発振器21は、専ら電源電圧VDDおよび基板電圧VBBの変動の検出に用いられるものであり、CPU12に供給する内部クロック信号CLKINTを生成する内部クロック生成部11とは別に設けられている。従って、リング発振器21の動作が電源電圧VDDおよび基板電圧VBBの変動の影響を受けやすくしても、CPU12の動作の安定性には影響しない。よって電源電圧VDDおよび基板電圧VBBの変動の検出精度の向上と、CPU12の動作安定性の向上の両立が可能である。
一方、第2の異常検出部20の監視部22は、電源電圧VDDおよび基板電圧VBBとは独立した電源が供給されて動作するものであるので、電源電圧VDDおよび基板電圧VBBの変動により監視部22の誤動作が生じることはない。従って、第2の異常検出部20の動作をより確実に行うことができ、半導体装置100の信頼性の向上に寄与できる。
また、非常停止回路23も、電源電圧VDDおよび基板電圧VBBに異常な変動が生じた際に動作するものであるので、その動作が確実に行われるように、非常停止回路23の電源としても電源電圧VDDおよび基板電圧VBBとは別のものが供給されることが望ましい。
なお、本実施の形態では電源電圧VDDおよび基板電圧VBBが供給される半導体回路部として、CPU12を備えるCPU部10を例に示したが、本発明はディジタル回路を備える半導体回路部に広く適用可能である。
また本実施の形態ではCPU部10に供給する電源電圧VDDおよび基板電圧VBBの両方が制御される半導体装置100に本発明を適用した例を示したが、本発明の適用はこれに限定されるものではない。基板電圧制御を行わずに電源電圧制御のみを行う半導体装置も存在しており、本発明はそのような半導体装置に対しても適用可能である。
10 CPU部、100 半導体装置、11 内部クロック生成部、12 CPU、13 第1の異常検出部、14 誤動作防止部、15 電源電圧制御部、16 基板電圧制御部、20 第2の異常検出部、21 リング発振器、22 監視部、221 カウンタ、222 判定部、23 非常停止回路、31 比較器、32 比較器、33 ORゲート。
Claims (15)
- 所定の電源電圧および基板電圧が供給される半導体回路部と、
前記半導体回路部の動作を規定するクロック信号を生成するクロック生成部と、
前記電源電圧および前記基板電圧が供給されて動作し、出力周波数が前記電源電圧および前記基板電圧に応じて変化する発振器と、
前記発振器の出力周波数が所定範囲から外れたときに警告信号を出力する監視部とを備える
ことを特徴とする半導体装置。 - 前記発振器はリング発振器である
ことを特徴とする請求項1記載の半導体装置。 - 前記監視部は、前記電源電圧および前記基板電圧とは別の電源が供給されて動作するものである
ことを特徴とする請求項1または請求項2記載の半導体装置。 - 前記監視部から前記警告信号が出力されたときに前記半導体回路部の動作を強制的に停止させる非常停止部をさらに備える
ことを特徴とする請求項1から請求項3のいずれか記載の半導体装置。 - 前記電源電圧を動的に変化させる電源電圧制御部、および前記基板電圧を動的に変化させる基板電圧制御部の少なくとも片方をさらに備える
ことを特徴とする請求項1から請求項4のいずれか記載の半導体装置。 - 所定の電源電圧および基板電圧が供給される半導体回路部と、
前記半導体回路部の動作を規定するクロック信号を生成するクロック生成部と、
前記クロック信号の周波数が変動したときに第1警告信号を出力する第1異常検出部と、
前記電源電圧および前記基板電圧が供給される発振器、並びに前記発振器の出力周波数が所定範囲から外れたときに第2警告信号を出力する監視部を含む第2異常検出部とを備える
ことを特徴とする半導体装置。 - 前記発振器はリング発振器である
ことを特徴とする請求項6記載の半導体装置。 - 前記監視部は、前記電源電圧および前記基板電圧とは別の電源が供給されて動作するものである
ことを特徴とする請求項6または請求項7記載の半導体装置。 - 前記第1異常検出部から前記第1警告信号が出力されたときに当該半導体装置の正常な動作を継続させるための処理を行う誤動作防止部と、
前記第2異常検出部から前記第2警告信号が出力されたときに前記半導体回路部の動作を強制的に停止させる非常停止部とをさらに備える
ことを特徴とする請求項6から請求項8のいずれか記載の半導体装置。 - 前記電源電圧を動的に変化させる電源電圧制御部、および前記基板電圧を動的に変化させる基板電圧制御部の少なくとも片方をさらに備える
ことを特徴とする請求項6から請求項9のいずれか記載の半導体装置。 - 所定の電源電圧が供給される半導体回路部と、
前記半導体回路部の動作を規定するクロック信号を生成するクロック生成部と、
前記電源電圧が供給されて動作し、出力周波数が前記電源電圧に応じて変化する発振器と、
前記発振器の出力周波数が所定範囲から外れたときに警告信号を出力する監視部とを備える
ことを特徴とする半導体装置。 - 前記発振器はリング発振器である
ことを特徴とする請求項11記載の半導体装置。 - 前記監視部は、前記電源電圧とは別の電源が供給されて動作するものである
ことを特徴とする請求項11または請求項12記載の半導体装置。 - 前記監視部から前記警告信号が出力されたときに前記半導体回路部の動作を強制的に停止させる非常停止部をさらに備える
ことを特徴とする請求項11から請求項13のいずれか記載の半導体装置。 - 前記電源電圧を動的に変化させる電源電圧制御部をさらに備える
ことを特徴とする請求項11から請求項14のいずれか記載の半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2007235213A JP2009069947A (ja) | 2007-09-11 | 2007-09-11 | 半導体装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2007235213A JP2009069947A (ja) | 2007-09-11 | 2007-09-11 | 半導体装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2009069947A true JP2009069947A (ja) | 2009-04-02 |
Family
ID=40606166
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
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JP2007235213A Pending JP2009069947A (ja) | 2007-09-11 | 2007-09-11 | 半導体装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2009069947A (ja) |
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