JP2014163917A - 半導体装置 - Google Patents

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Abstract

【課題】従来の半導体装置では、内部回路の性能を低下させることなく電源電圧異常を検出することができない問題があった。
【解決手段】一実施の形態によれば、半導体装置は、半導体装置の内部に配置される内部配線と外部に配置された他の部品とを接続するパッド毎に電源電圧異常を検出する複数の電源検査回路（１０ａ、１０ｂ）と、複数の電源検査回路（１０ａ、１０ｂ）が出力する結果信号により示される検査結果を格納する結果格納レジスタ１３と、を有するものである。
【選択図】図１

Description

本発明は半導体装置に関し、例えば内部に設けられた電源供給配線網を介して外部から与えられる外部電源電圧を内部回路に供給する半導体装置に関する。
近年、半導体装置及び半導体装置を搭載した電子システムでは、高い信頼性が要求されている。例えば、半導体装置は、基板に半田付け等がなされるが、この半田に不良が生じた場合、半導体装置が正常に動作しないことがある。そこで、このような電子システムでは、半導体装置の複数の端子を介して一の電源で生成した電源電圧を半導体装置に与えることが行われている。これにより、複数の端子の一部で不良が生じた場合であっても半導体装置を動作させることができる。しかしながら、複数の端子の一部で不良が生じた場合、半導体装置の内部に供給される電源電圧にばらつきが生じる。そのため、例え複数の端子を介して半導体装置に電源電圧を供給しても、複数の端子の一部で不良が生じた場合、半導体装置の動作に不具合が生じる場合がある。そこで、半導体装置に供給される電源電圧の異常を検出する技術が特許文献１〜３に開示されている。
特許文献１では、複数のサブシステムを稼働させながら、周期的に各サブシステムの１つを選択して、このサブシステムで実行されていた通常の処理に代えてバウンダリスキャンテストを実行させる技術が開示されています。そして、特許文献１では、他のサブシステム及び周辺回路の動作状態をチェックし、サブシステム及び周辺回路の故障を判定する。
特許文献２、３では、電源ブロック毎に電源電圧の低下を検出し、電源ブロック毎に回路の動作状態を制御する技術が開示されています。
特開平０９−１３８７５７号公報 特開２００８−３１１７６７号公報 特開２００６−１１９７７７号公報
つまり、特許文献１〜３に開示された技術では、実際に動作する回路（例えば、内部回路）が配置される領域の電源電圧降下を検出して、内部回路の動作状態を制御する。しかしながら、特許文献１〜３では、電源電圧の低下が検出された時点では、すでに内部回路の性能低下を招く状態である可能性がある。つまり、特許文献１〜３に記載の技術では、内部回路の性能低下を生じさせることなく、電源電圧異常を検出することができない問題がある。その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
一実施の形態によれば、半導体装置は、半導体装置は、半導体装置の内部に配置される内部配線と外部に配置された他の部品とを接続するパッド毎に電源電圧異常を検出する複数の電源検査回路と、複数の電源検査回路が出力する結果信号により示される検査結果を格納する結果格納レジスタと、を有するものである。
なお、上記実施の形態の半導体装置を方法やシステムに置き換えて表現したもの、該半導体装置を備えた機器なども、本発明の態様としては有効である。
前記一実施の形態によれば、内部回路が配置される領域の電源電圧の低下する可能性を事前に検出することができる。
実施の形態１にかかる半導体装置のブロック図である。 実施の形態１にかかる半導体装置の電源配線検査回路の回路図である。 実施の形態１にかかる電源配線検査回路の第１の動作を示すタイミングチャートである。 実施の形態１にかかる電源配線検査回路の第２の動作を示すタイミングチャートである。 実施の形態１にかかる半導体装置の電源品質検査回路の回路図である。 実施の形態１にかかる電源品質検査回路の第１の動作を示すタイミングチャートである。 実施の形態１にかかる電源品質検査回路の第２の動作を示すタイミングチャートである。 実施の形態１にかかる半導体装置の故障モードと故障モードに対応する半導体装置の動作を示す表である。 実施の形態２にかかる半導体装置のブロック図である。 実施の形態２にかかる半導体装置の故障モードと故障モードに対応する半導体装置の動作を示す表である。 実施の形態３にかかる半導体装置のブロック図である。 実施の形態４にかかる半導体装置のブロック図である。 実施の形態４にかかる半導体装置における機能回路の配置を示す概略図である。 実施の形態４にかかる半導体装置の機能回路配置領域の電源電圧分布と機能回路の動作状態の第１の例を示すである。 実施の形態４にかかる半導体装置の機能回路配置領域の電源電圧分布と機能回路の動作状態の第２の例を示すである。 実施の形態４にかかる半導体装置の故障モードと故障モードに対応する半導体装置の動作を示す表である。 実施の形態５にかかる半導体装置のブロック図である。 実施の形態５にかかる半導体装置の電源検査回路の回路図である。
説明の明確化のため、以下の記載及び図面は、適宜、省略、及び簡略化がなされている。以下、図面を参照して実施の形態について説明する。図１に実施の形態１にかかる半導体装置１のブロック図を示す。
図１に示すように、実施の形態１にかかる半導体装置１は、パッドＰＤ１ａ、ＰＤ１ｂ、ＰＤ２ａ、ＰＤ２ｂ、ＰＤ３を含む複数のパッドを有する。パッドは、それぞれ、外部に接続される他の部品と半導体装置１の内部に設けられる電源供給配線網とを接続する。図１に示す例では、パッドＰＤ１ａ、ＰＤ１ｂには、外部に設けられた外部電源供給配線網ＰＷＲｅを介して、外部電源電圧が与えられる。また、パッドＰＤ２ａ、ＰＤ２ｂには、それぞれ、平滑コンデンサＣｅが接続される。平滑コンデンサＣｅは、後述する定電圧生成回路の出力電圧の変動を抑制するために設けられるものである。また、外部電源供給配線網ＰＷＲｅには、外部に設けられた外部電源から外部電源電圧ＶＤＤＣが与えられる。
さらに、半導体装置１は、内部電源供給配線網ＰＷＲｉ１、ＰＷＲｉ２、定電圧生成回路１０ａ、１０ｂ、電源検査回路１１ａ、１１ｂ、故障判別回路１２、内部回路ＣＰＵａ、ＣＰＵｂを有する。内部回路ＣＰＵａ、ＣＰＵｂは、半導体装置１の機能を実現する機能回路である。この内部回路ＣＰＵａ、ＣＰＵｂは、所定の機能を発揮する回路であって、行う処理は演算処理に限られない。
内部電源供給配線網ＰＷＲｉ１は、パッドＰＤ１ａ、ＰＤ１ｂと接続される。また、内部電源供給配線網ＰＷＲｉ１は、環状に形成される。内部電源供給配線網ＰＷＲｉ１は、外部に設けられる外部電源で生成される外部電源電圧ＶＤＤＣが供給される第１の内部電源供給配線網として機能する。つまり、パッドＰＤ１ａ、ＰＤ１ｂは、外部電源電圧を前記第１の電源供給配線網に伝達する第１のパッドとして機能する。また、図１では、内部電源供給配線網ＰＷＲｉ１の外周を形成する配線のみを示したが、内部電源供給配線網ＰＷＲｉ１の内部には格子状の配線が設けられる場合がある。
内部電源供給配線網ＰＷＲｉ２は、定電圧生成回路１０ａ、１０ｂにより生成される内部電源電圧が供給される第２の内部電源供給配線網として機能する。また、内部電源供給配線網ＰＷＲｉ２は、環状に形成される。そして、内部電源供給配線網ＰＷＲｉ２は、パッドＰＤ２ａ、ＰＤ２ｂと接続される。つまり、パッドＰＤ２ａ、ＰＤ２ｂは、外部に設けられる容量素子と前記第２の電源供給配線網とを接続する第２のパッドとして機能する。実施の形態１にかかる半導体装置１では、内部電源供給配線網ＰＷＲｉ２により内部回路ＣＰＵａ、ＣＰＵｂに電源電圧を供給する。また、図１では、内部電源供給配線網ＰＷＲｉ２の外周を形成する配線のみを示したが、内部電源供給配線網ＰＷＲｉ２の内部には格子状の配線が設けられる。
なお、図１では、内部電源供給配線網ＰＷＲｉ１の外周配線上に配線寄生抵抗Ｒｐ１を示し、内部電源供給配線網ＰＷＲｉ２の外周配線上に配線寄生抵抗Ｒｐ２を示した。この配線寄生抵抗は、配線網を構成する配線に寄生する配線であり、当該配線寄生抵抗に起因して電源供給配線網の電圧低下が生じる。
定電圧生成回路１０ａ、１０ｂは、内部電源電圧を生成する。この内部電源電圧は、内部電源供給配線網ＰＷＲｉ２を介して内部回路ＣＰＵａ、ＣＰＵｂ及び故障判別回路１２に与える。また、定電圧生成回路１０ａは、パッドＰＤ１ａに対応して設けられるものである。具体的には、定電圧生成回路１０ａは、パッドＰＤ１ａと定電圧生成回路１０ａとの距離が、パッドＰＤ１ｂと定電圧生成回路１０ｂとの距離よりも近い位置に配置される。また、定電圧生成回路１０ａは、パッドＰＤ１ａに接続される配線から電源電圧の供給を受ける。定電圧生成回路１０ｂは、パッドＰＤ１ｂに対応して設けられるものである。具体的には、定電圧生成回路１０ｂは、パッドＰＤ１ｂと定電圧生成回路１０ｂとの距離が、パッドＰＤ１ａと定電圧生成回路１０ｂとの距離よりも近い位置に配置される。また、定電圧生成回路１０ｂは、パッドＰＤ１ｂに接続される配線から電源電圧の供給を受ける。
電源検査回路１１ａ、１１ｂは、複数のパッド毎に設けられたモニタポイントのうち対応するモニタポイントの電圧をモニタして、電源供給配線網の異常を検査する。ここで、モニタポイントとは、複数の機能回路が配置される領域とパッドとの間に配置される。より具体的には、モニタポイントは、複数の機能回路が配置される領域の外側であって、例えば、内部電源供給配線網ＰＷＲｉ１のうち内部電源供給配線網ＰＷＲｉ１の外周を形成する配線上、内部電源供給配線網ＰＷＲｉ２の内部電源供給配線網ＰＷＲｉ２の外周を形成する配線上、又は、パッド上に設けられる。また、モニタポイントは、電源検査回路１１ａ、１１ｂが電圧をモニタする配線又はパッドと、電源検査回路１１ａ、１１ｂに接続される配線と、の接点として設けられる。
また、電源検査回路１１ａは、パッドＰＤ１ａ、ＰＤ２ａに対応して設けられるものである。具体的には、電源検査回路１１ａは、パッドＰＤ１ａと電源検査回路１１ａとの距離及びパッドＰＤ２ａと電源検査回路１１ａとの距離が、パッドＰＤ１ｂと電源検査回路１１ｂとの距離及びパッドＰＤ２ｂと電源検査回路１１ｂとの距離よりも近い位置に配置される。また、電源検査回路１１ａは、パッドＰＤ１ａに接続される配線から電源電圧の供給を受ける。電源検査回路１１ｂは、パッドＰＤ１ｂに対応して設けられるものである。具体的には、電源検査回路１１ｂは、パッドＰＤ１ｂと電源検査回路１１ｂとの距離及びパッドＰＤ２ｂと電源検査回路１１ｂとの距離が、パッドＰＤ１ｂと電源検査回路１１ｂとの距離及びパッドＰＤ２ｂと電源検査回路１１ｂとの距離よりも近い位置に配置される。また、電源検査回路１１ｂは、パッドＰＤ１ｂに接続される配線から電源電圧の供給を受ける。
実施の形態１では、電源検査回路１１ａは、電源配線検査回路２１ａ、電源品質検査回路２２ａを有する。また、電源検査回路１１ｂは、電源配線検査回路２１ｂ、電源品質検査回路２２ｂを有する。
電源配線検査回路２１ａ、２１ｂは、第１のパッド（例えば、パッドＰＤ１ａ、ＰＤ１ｂ）に対応して設けられ、パッドＰＤ１ａ、ＰＤ１ｂに供給される外部電源電圧ＶＤＤＣの電圧が予め定められた電圧閾値よりも低下したことを第１の異常状態として検出する第１の電源検査回路である。図１に示す例では、電源配線検査回路２１ａ、２１ｂは、特に、パッドＰＤ１ａ、ＰＤ１ｂの近傍の内部電源供給配線網ＰＷＲｉ１の電圧をモニタする。電源配線検査回路２１ａ、２１ｂの詳細は後述する。
電源品質検査回路２２ａ、２２ｂは、第２のパッド（例えば、パッドＰＤ２ａ、ＰＤ２ｂ）に対応して設けられ、内部電源電圧のノイズが予め定められたノイズ閾値よりも大きなくなったことを第２の異常状態として検出する第２の電源検査回路である。図１に示す例では、電源品質検査回路２２ａ、２２ｂは、特に、パッドＰＤ２ａ、ＰＤ２ｂの近傍の内部電源供給配線網ＰＷＲｉ２の電圧をモニタする。電源品質検査回路２２ａ、２２ｂの詳細は後述する。
故障判別回路１２は、電源検査回路１１ａ、１１ｂ対してテスト信号を出力し、当該テスト信号に対応するテスト結果を取得する。故障判別回路１２は、結果格納レジスタ（例えば、エラーレジスタ１３）を含む。実施の形態１にかかる半導体装置１では、故障判別回路１２は、エラーレジスタ１３に格納すると共に、検査結果に応じて複数の機能回路の消費電力を低く設定する機能を有する。なお、エラーレジスタ１３に格納された検査結果は、例えば、パッドＰＤ３を介して外部の装置から参照される。また、図１に示す例では、故障判別回路１２としてＢＩＳＴ（Built In Self Test）回路を用いる。なお、実施の形態１にかかる半導体装置１では、エラーレジスタ１３を故障判別回路１２内に設けたが、エラーレジスタ１３は独立して設けることも可能である。
また、図１に示す例では、故障判別回路１２は、テスト信号としてテストパルス信号Ｓ１ａ、Ｓ１ｂ、テストクロック信号Ｓ３ａ、Ｓ３ｂを出力し、テスト結果として配線検査結果信号Ｓ２ａ、Ｓ２ｂ、品質検査結果信号Ｓ４ａ、Ｓ４ｂを受ける。テストパルス信号Ｓ１ａは、電源配線検査回路２１ａに対して出力され、テストパルス信号Ｓ１ｂは電源配線検査回路２１ｂに出力される。配線検査結果信号Ｓ２ａは、電源配線検査回路２１ａから出力され、配線検査結果信号Ｓ２ｂは電源配線検査回路２１ｂから出力される。テストクロック信号Ｓ３ａは、電源品質検査回路２２ａに対して出力され、テストクロック信号Ｓ３ｂは、電源品質検査回路２２ｂに対して出力される。品質検査結果信号Ｓ４ａは、電源品質検査回路２２ａから出力され、品質検査結果信号Ｓ４ｂは、電源品質検査回路２２ｂから出力される。
また、故障判別回路１２は、エラーレジスタ１３に格納された検査結果を参照して、第１の異常状態と第２の異常状態のいずれが検出されているかに応じて内部回路の動作状態を切り替える。
続いて、電源配線検査回路２１ａ、２１ｂの詳細について説明する。電源配線検査回路２１ａ、２１ｂは実質的に同じ回路であるため、ここでは、電源配線検査回路２１ａについてのみ説明し、電源配線検査回路２１ｂの説明は省略する。図２に実施の形態１にかかる電源配線検査回路２１ａの回路図を示す。
図２に示すように、電源配線検査回路２１ａは、バッファ３０、インバータ３１、反転論理和回路３２を有する。バッファ３０は、受信したテストパルス信号Ｓ１ａを後段回路に伝達する。また、バッファ３０は、モニタポイント（図２に示す例では、パッドＰＤ１ａ）に供給される外部電源電圧ＶＤＤＣと接地電圧とを動作電源として動作する。
インバータ３１は、バッファ３０の出力信号ＳＴａを反転して後段回路に伝達する。反転論理和回路３２は、バッファ３０の出力信号ＳＴａとインバータ３１の出力信号ＳＴｂとの反転論理和演算結果を配線検査結果信号Ｓ２ａとして出力する。ここで、インバータ３１は、バッファ３０の出力信号ＳＴａに対して遅延を与える遅延回路としても機能するものである。なお、図２では、インバータ３１及び反転論理和回路３２の動作電源について明示はしていないが、これら回路もパッドＰＤ１ａに供給される外部電源電圧ＶＤＤＣと接地電圧とを動作電源とすることが好ましい。
ここで、電源配線検査回路２１ａの動作について説明する。図３に実施の形態１にかかる半導体装置１において異常が発生していない（例えば、パッドＰＤ１ａにおいて断線が生じていない）場合の電源配線検査回路２１ａの動作を示すタイミングチャートを示す。
図３に示すように、半導体装置１が正常状態である場合、テストパルス信号Ｓ１ａに対応してバッファ３０の出力信号ＳＴａが出力される。また、インバータ３１は、バッファ３０の出力信号ＳＴａに対して遅延し、かつ、バッファ３０の出力信号ＳＴａに対して反転した論理レベルを有する出力信号ＳＴｂを出力する。このとき、出力信号ＳＴａのパルス信号と出力信号ＳＴｂのパルス信号とは、インバータ３１による遅延時間により、時間的にパルス部分が重ならないタイミングで出力される。そのため、反転論理和回路３２が出力する配線検査結果信号Ｓ２ａはロウレベルを維持する。
一方、図４に実施の形態１にかかる半導体装置１において異常が発生している（例えば、パッドＰＤ１ａにおいて断線が生じている）場合の電源配線検査回路２１ａの動作を示すタイミングチャートを示す。
図４に示すように、半導体装置１のパッドＰＤ１ａで断線が生じていた場合、電源配線検査回路２１ａのバッファ３０には、パッドＰＤ１ｂ側から電源が供給されるが、内部電源供給配線網ＰＷＲｉ１の配線寄生抵抗Ｒｐ１により電圧降下が生じる。そのため、電源配線検査回路２１ａのバッファ３０に供給される電源電圧は、パッドＰＤ１ａに断線が生じていない場合に比べて低下する。これにより、パッドＰＤ１ａに断線が生じていた場合、バッファ３０の駆動能力が低下し、バッファ３０が出力する出力信号ＳＴａの立ち上がり及び立ち下がりの傾きが小さくなる。
このような変化が生じるため、図４に示すように、パッドＰＤ１ａに断線が生じていた場合、バッファ３０の出力信号ＳＴａの信号レベルが高くなる期間と、インバータ３１の出力信号ＳＴｂの信号レベルが高い信号レベルを維持する期間と、が重なる。これにより、パッドＰＤ１ａに断線が生じていた場合は、反転論理和回路３２が出力する配線検査結果信号Ｓ２ａは、出力信号ＳＴａ、ＳＴｂが共にハイレベルと判定される期間にハイレベルとなる信号、つまり、パルス信号となる。故障判別回路１２は、配線検査結果信号Ｓ２ａのパルスに応じてパッドＰＤ１ａに断線が生じていると判断する。
続いて、電源品質検査回路２２ａ、２２ｂの詳細について説明する。電源品質検査回路２２ａ、２２ｂは実質的に同じ回路であるため、ここでは、電源品質検査回路２２ａについてのみ説明し、電源品質検査回路２２ｂの説明は省略する。図５に実施の形態１にかかる電源品質検査回路２２ａの回路図を示す。
図５に示すように、電源配線検査回路２１ａは、抵抗Ｒ１〜Ｒ４、比較器４０、４５、ＳＲラッチ回路４１、４６、フリップフロップ回路４２〜４４、４７〜４９を有する。なお、電源配線検査回路２１ａは、モニタポイント（図２に示す例では、パッドＰＤ１ａ）或いは内部電源供給配線網ＰＷＲｉ１に供給される外部電源電圧ＶＤＤＣと接地電圧とを動作電源として動作する。なお、図５に示すように、品質検査結果信号Ｓ４ａは、高電位側結果信号Ｓ４ａＨと低電位側結果信号Ｓ４ａＬを含む。
抵抗Ｒ１、Ｒ２は、外部電源電圧ＶＤＤＣが供給される内部電源供給配線網ＰＷＲｉ１と接地電圧が供給される接地配線との間に直列に接続される。そして、抵抗Ｒ１、Ｒ２は、抵抗Ｒ１と抵抗Ｒ２とが接続される接点から高電位側基準電圧ＲＥＦＨを出力する。
比較器４０は、正転入力端子、反転入力端子、及び出力端子を有する。比較器４０は、高電位側基準電圧ＲＥＦＨが反転入力端子に入力され、正転入力端子にモニタポイントの電圧ＶＭ（例えば、内部電源供給配線網ＰＷＲｉ２に供給される内部電源電圧のうちパッドＰＤ２ａ近傍の電圧）が入力される。そして、比較器４０は、高電位側基準電圧ＲＥＦＨとモニタポイントの電圧ＶＭとの大小関係に応じて出力信号ＳＴＨ１の論理レベルを切り替える。例えば、比較器４０は、電圧ＶＭが高電位側基準電圧ＲＥＦＨ以上であれば出力信号ＳＴＨ１をハイレベルとし、電圧ＶＭが高電位側基準電圧ＲＥＦＨよりも低ければ出力信号ＳＴＨ１をロウレベルとする。
ＳＲラッチ回路４１は、セット端子Ｓ、リセット端子Ｒ及び出力端子Ｑを有する。ＳＲラッチ回路４１は、セット端子Ｓに比較器４０の出力信号ＳＴＨ１が入力され、テストクロック信号Ｓ３ａが入力される。そして、ＳＲラッチ回路４１は、出力信号ＳＴＨ１の立ち上がりエッジに応じて出力信号ＳＴＨ２をハイレベルとし、テストクロック信号Ｓ３ａの立ち上がりエッジに応じて出力信号ＳＴＨ２をロウレベルとする。
フリップフロップ回路４２は、データ入力端子Ｄ、クロック入力端子及び出力端子Ｑを有する。フリップフロップ回路４２は、データ入力端子にＳＲラッチ回路４１の出力信号ＳＴＨ２が入力され、クロック入力端子にテストクロック信号Ｓ３ａが入力される。そして、フリップフロップ回路４２は、テストクロック信号Ｓ３ａの立ち下がりエッジに応じてデータ入力端子Ｄに入力される出力信号ＳＴＨ２の信号レベルを判定し、判定した出力信号ＳＴＨ２の信号レベルに応じて出力信号ＳＴＨ３の信号レベルを切り替える。
フリップフロップ回路４３は、データ入力端子Ｄ、クロック入力端子及び出力端子Ｑを有する。フリップフロップ回路４３は、データ入力端子にフリップフロップ回路４２の出力信号ＳＴＨ３が入力され、クロック入力端子にテストクロック信号Ｓ３ａが入力される。そして、フリップフロップ回路４３は、テストクロック信号Ｓ３ａの立ち上がりエッジに応じてデータ入力端子Ｄに入力される出力信号ＳＴＨ３の信号レベルを判定し、判定した出力信号ＳＴＨ３の信号レベルに応じて出力信号ＳＴＨ４の信号レベルを切り替える。
フリップフロップ回路４４は、データ入力端子Ｄ、クロック入力端子及び出力端子Ｑを有する。フリップフロップ回路４４は、データ入力端子にフリップフロップ回路４３の出力信号ＳＴＨ４が入力され、クロック入力端子にテストクロック信号Ｓ３ａが入力される。そして、フリップフロップ回路４４は、テストクロック信号Ｓ３ａの立ち上がりエッジに応じてデータ入力端子Ｄに入力される出力信号ＳＴＨ４の信号レベルを判定し、判定した出力信号ＳＴＨ４の信号レベルに応じて高電位側結果信号Ｓ４ａＨの信号レベルを切り替える。
抵抗Ｒ３、Ｒ４は、外部電源電圧ＶＤＤＣが供給される内部電源供給配線網ＰＷＲｉ１と接地電圧が供給される接地配線との間に直列に接続される。そして、抵抗Ｒ３、Ｒ４は、抵抗Ｒ３と抵抗Ｒ４とが接続される接点から低電位側基準電圧ＲＥＦＬを出力する。
比較器４５は、正転入力端子、反転入力端子、及び出力端子を有する。比較器４５は、低電位側基準電圧ＲＥＦＬが正転入力端子に入力され、反転入力端子にモニタポイントの電圧ＶＭ（例えば、内部電源供給配線網ＰＷＲｉ２に供給される内部電源電圧のうちパッドＰＤ２ａ近傍の電圧）が入力される。そして、比較器４５は、低電位側基準電圧ＲＥＦＬとモニタポイントの電圧ＶＭとの大小関係に応じて出力信号ＳＴＬ１の論理レベルを切り替える。例えば、比較器４５は、電圧ＶＭが低電位側基準電圧ＲＥＦＬ以下であれば出力信号ＳＴＬ１をハイレベルとし、電圧ＶＭが低電位側基準電圧ＲＥＦＬよりも高ければ出力信号ＳＴＬ１をロウレベルとする。
ＳＲラッチ回路４６は、セット端子Ｓ、リセット端子Ｒ及び出力端子Ｑを有する。ＳＲラッチ回路４６は、セット端子Ｓに比較器４５の出力信号ＳＴＬ１が入力され、テストクロック信号Ｓ３ａが入力される。そして、ＳＲラッチ回路４６は、出力信号ＳＴＬ１の立ち上がりエッジに応じて出力信号ＳＴＬ２をハイレベルとし、テストクロック信号Ｓ３ａの立ち上がりエッジに応じて出力信号ＳＴＬ２をロウレベルとする。
フリップフロップ回路４７は、データ入力端子Ｄ、クロック入力端子及び出力端子Ｑを有する。フリップフロップ回路４７は、データ入力端子にＳＲラッチ回路４６の出力信号ＳＴＬ２が入力され、クロック入力端子にテストクロック信号Ｓ３ａが入力される。そして、フリップフロップ回路４７は、テストクロック信号Ｓ３ａの立ち下がりエッジに応じてデータ入力端子Ｄに入力される出力信号ＳＴＬ２の信号レベルを判定し、判定した出力信号ＳＴＬ２の信号レベルに応じて出力信号ＳＴＬ３の信号レベルを切り替える。
フリップフロップ回路４８は、データ入力端子Ｄ、クロック入力端子及び出力端子Ｑを有する。フリップフロップ回路４８は、データ入力端子にフリップフロップ回路４７の出力信号ＳＴＬ３が入力され、クロック入力端子にテストクロック信号Ｓ３ａが入力される。そして、フリップフロップ回路４８は、テストクロック信号Ｓ３ａの立ち上がりエッジに応じてデータ入力端子Ｄに入力される出力信号ＳＴＬ３の信号レベルを判定し、判定した出力信号ＳＴＬ３の信号レベルに応じて出力信号ＳＴＬ４の信号レベルを切り替える。
フリップフロップ回路４９は、データ入力端子Ｄ、クロック入力端子及び出力端子Ｑを有する。フリップフロップ回路４９は、データ入力端子にフリップフロップ回路４８の出力信号ＳＴＬ４が入力され、クロック入力端子にテストクロック信号Ｓ３ａが入力される。そして、フリップフロップ回路４９は、テストクロック信号Ｓ３ａの立ち上がりエッジに応じてデータ入力端子Ｄに入力される出力信号ＳＴＬ４の信号レベルを判定し、判定した出力信号ＳＴＬ４の信号レベルに応じて低電位側結果信号Ｓ４ａＬの信号レベルを切り替える。
ここで、電源品質検査回路２２ａの動作について説明する。図６に実施の形態１にかかる半導体装置１において異常が発生していない（例えば、パッドＰＤ２ａにおいて断線が生じていない）場合の電源品質検査回路２２ａの動作を示すタイミングチャートを示す。
まず、半導体装置１は、テストクロック信号Ｓ３ａの立ち上がりエッジ毎（例えば、タイミングｔ０、ｔ２、ｔ４）に内部回路がにおける論理レベルの遷移が生じる、当該テストクロック信号Ｓ３ａの立ち上がりエッジ毎に内部電源電圧（例えば、電圧ＶＭ）に変動が生じる。そのため、図６に示す例では、テストクロック信号Ｓ３ａの立ち上がりエッジに応じて電圧ＶＭに変動が生じる。
ここで、半導体装置１が正常状態である場合、電圧ＶＭに変動が生じるが、電圧変動幅は、高電位側基準電圧ＲＥＦＨと低電位側基準電圧ＲＥＦＬとの間で収まる。そのため、半導体装置１が正常である場合、比較器４０、４４の出力信号ＳＴＨ１、ＳＴＬ１はロウレベルを維持する。また、出力信号ＳＴＨ１、ＳＴＬ１がロウレベルを維持するため、出力信号ＳＴＨ２〜ＳＴＨ４、ＳＴＬ２〜ＳＴＬ４、高電位側結果信号Ｓ４ａＨ及び低電位側結果信号Ｓ４ａＬもロウレベルを維持する。
一方、図７に実施の形態１にかかる半導体装置１において異常が発生している（例えば、パッドＰＤ２ａにおいて断線が生じている）場合の電源品質検査回路２２ａの動作を示すタイミングチャートを示す。
図７に示すように、半導体装置１のパッドＰＤ２ａで断線が生じていた場合、テストクロック信号Ｓ３ａの立ち上がりエッジに応じて生じる電圧ＶＭの変動幅が、パッドＰＤ２ａで断線が生じていない場合に比べて大きくなる。より具体的には、図７に示す例では、電圧ＶＭの変動幅は、高電位側基準電圧ＲＥＦＨと低電位側基準電圧ＲＥＦＬとによるノイズ許容範囲を超える大きさとなる。
そのため、テストクロック信号Ｓ３ａの立ち上がりエッジが入力されるタイミングｔ０、ｔ２、ｔ４の後のノイズ発生期間において、比較器４０の出力信号ＳＴＨ１及び比較器４５の出力信号ＳＴＨ２にパルスが生成される。そして、出力信号ＳＴＨ１、ＳＴＬ１のパルスの立ち上がりエッジに応じてＳＲラッチ回路４１、４６の出力信号ＳＴＨ２、ＳＴＬ２がハイレベルとなる。そして、テストクロック信号Ｓ３ａの立ち下がりエッジが入力されるタイミングｔ１、ｔ３において、フリップフロップ回路４２、４７が出力信号ＳＴＨ２、ＳＴＬ２の論理レベルに応じて出力信号ＳＴＨ３、ＳＴＬ３の論理レベルを切り替える。その後、フリップフロップ回路４４、４５及びフリップフロップ回路４８、４９は、テストクロック信号Ｓ３ａの立ち上がりエッジが入力される毎に、前段の回路の出力信号の論理レベルに応じて出力信号の論理レベルを切り替える。
このような変化が生じるため、図７に示すように、パッドＰＤ２ａに断線が生じていた場合、当該電圧ＶＭにおいて許容範囲以上のノイズの発生頻度に応じて品質検査結果信号Ｓ４ａＨ、品質検査結果信号Ｓ４ａＬにハイレベルの値が生じる。故障判別回路１２は、配線検査結果信号Ｓ４ａがハイレベルとなる頻度に応じてパッドＰＤ２ａに断線が生じていると判断する。例えば、故障判別回路１２がパッドＰＤ２ａにおいて断線が生じていると判断する基準は、所定の期間の間に発生する品質検査結果信号Ｓ４ａのハイレベルの個数に対して閾値を設け、ハイレベルの個数が閾値を超えたか否かにより判断することができる。
このように、実施の形態１にかかる半導体装置１は、電源検査回路１１が、電源配線検査回路２１及び電源品質検査回路２２という異なる電圧変動を検出する複数の検査回路を含む。また、実施の形態１にかかる半導体装置１は、故障判別回路１２が、電源配線検査回路２１及び電源品質検査回路２２から個別に測定結果を示す信号を受信し、対応するパッドにおける断線を判断する。これにより、実施の形態１にかかる半導体装置１は、パッドＰＤ１ａ、ＰＤ１ｂ、ＰＤ２ａ、ＰＤ２ｂのいずれで断線が生じているかを判断することができる。そこで、実施の形態１にかかる半導体装置１では、故障判別回路１２が故障原因に応じて、内部回路の動作状態を制御する。図８に実施の形態１にかかる半導体装置１における故障モードと故障モードに対応する半導体装置の動作を示す表を示す。
図８に示すように、配線検査結果信号Ｓ２ａ、Ｓ２ｂ及び品質検査結果信号Ｓ４ａ、Ｓ４ｂが全て、故障がないことを示すＰａｓｓであった場合（ケース１）、故障判別回路１２は、内部回路を動作に何ら制限を加えない正常モードで動作させる。また、配線検査結果信号Ｓ２ａ、Ｓ２ｂのいずれか１つが断線状態を示すＦａｉｌであった場合（ケース２、ケース３）、故障判別回路１２は内部回路を動作クロックの周波数を低下させる低速モードとした上で、エラーレジスタ１３に警告を示す値を格納する。品質検査結果信号Ｓ４ａ、Ｓ４ｂのいずれか１つが断線状態を示すＦａｉｌであった場合（ケース４、ケース５）、故障判別回路１２は内部回路を停止状態とするストップモードとした上で、エラーレジスタ１３にエラーを示す値を格納する。さらに、配線検査結果信号Ｓ２ａ、Ｓ２ｂ及び品質検査結果信号Ｓ４ａ、Ｓ４ｂが上記以外の場合（ケース６）は、故障判別回路１２は内部回路を停止状態とするストップモードとした上で、エラーレジスタ１３にエラーを示す値を格納する。
上記説明より、実施の形態１にかかる半導体装置１は、内部電源供給配線網ＰＷＲｉ１、ＰＷＲｉ２に接続されるパッド近傍の電圧の異常を検出する電源検査回路１１を有する。これにより、実施の形態１にかかる半導体装置１は、内部電源供給配線網ＰＷＲｉ１、ＰＷＲｉ２に接続されるメッシュ配線を介して電源電圧が供給される領域、つまり内部回路が配置される領域において電源電圧が低下する前にパッドに関する断線を検出することができる。
また、実施の形態１にかかる半導体装置１は、内部電源供給配線網ＰＷＲｉ１、ＰＷＲｉ２の外周部配線或いは、外周部配線とパッドとの接続箇所において電圧異常を検出する。これにより、半導体装置１は、内部回路の処理能力を利用することなくパッドに関する断線を検出することができる。つまり、実施の形態１にかかる半導体装置１は、半導体装置１の機能を実現する内部回路の性能を低下させることなくパッドに関する断線（例えば、パッドとフレーム間のワイヤの断線、或いは、半導体装置の外部端子と実装基板との間の半田不良等）を検出することができる。
また、実施の形態１にかかる半導体装置１は、故障判別回路１２が電源検査回路１１による検査結果に応じて内部回路の動作状態を複数の段階に分けて制御することができる。これにより、実施の形態１にかかる半導体装置１は、内部回路が少ない制限で動作可能状態であれば、内部回路の処理能力を若干低下させてエラー処理、或いは、警告通知等の処理を行った上で停止状態とすることができる。このような処理を行うことで、実施の形態１にかかる半導体装置１は、停止処理のバリエーションを増やすことができる。
また、実施の形態１にかかる半導体装置１は、電源品質検査回路２２ａ、２２ｂを有することで、外部電源供給配線網ＰＷＲｅとパッドＰＤ１ａ、ＰＤ１ｂとの間の断線のみならず、パッドＰＤ２ａ、ＰＤ２ｂと平滑コンデンサＣｅとの間の断線を検出することができる。定電圧生成回路１０ａ、１０ｂにより内部電源電圧を生成している場合、平滑コンデンサＣｅが断線により未接続状態となると、クロック信号による内部回路の論理レベルの遷移が少ない状態では内部電源電圧が正常と判断される場合であっても、内部回路の論理レベルの遷移が多くなった状態で断続的に内部電源電圧が低下して、内部回路が誤動作するおそれがある。しかしながら、内部電源供給配線網ＰＷＲｉ１、ＰＷＲｉ２の直流電圧のみをモニタしていた場合、このような電圧に重畳されるノイズの影響による内部回路の誤動作を回避することができない。つまり、実施の形態１にかかる半導体装置１は、電源品質検査回路２２ａ、２２ｂを有することで、このような電圧ノイズに起因する誤動作を回避することができる。
実施の形態２
実施の形態２では、実施の形態１にかかる半導体装置１の別の形態である半導体装置２について説明する。実施の形態２にかかる半導体装置２のブロック図を図９に示す。図９に示すように、実施の形態２にかかる半導体装置２では、故障判別回路１２に代えて故障判別回路１４を有する。なお、実施の形態２にかかる半導体装置２の説明において、実施の形態１において説明した構成要素と同じ構成要素については、実施の形態１と同じ符号を付して説明を省略する。
故障判別回路１４は、複数の電源検査回路を個別に制御する複数の故障判別回路を有する。より具体的には、故障判別回路１４は、故障判別回路１２ａ、１２ｂを有する。故障判別回路１２ａは、電源検査回路１１ａを制御すると共に、内部回路ＣＰＵａに対して自己診断テストを実施する。また、故障判別回路１２ｂは、電源検査回路１１ｂを制御すると共に内部回路ＣＰＵｂに対して自己診断テストを実施する。
また、故障判別回路１２ａはエラーレジスタ１３ａを有し、故障判別回路１２ｂはエラーレジスタ１３ｂを有する。エラーレジスタ１３ａ、１３ｂは、それぞれ、対応する電源検査回路から得られた検査結果を格納する。エラーレジスタ１３ａ、１３ｂに格納された検査結果は、例えば、パッドＰＤ３を介して外部に設けられた他の装置から参照される。また、故障判別回路１２ａ、１２ｂは、エラーレジスタ１３ａ、１３ｂに格納された検査結果に応じて内部回路ＣＰＵａ、ＣＰＵｂの動作状態を切り替える。
ここで、実施の形態２にかかる半導体装置２の動作について説明する。図１０に実施の形態２にかかる半導体装置の故障モードと故障モードに対応する半導体装置の動作を示す表を示す。
図１０に示すように、実施の形態２にかかる故障判別回路１４は、まず、故障判別回路１２ａ、１２ｂの２つの故障判別回路を利用して自己診断テストを実施する（例えば、ケース１、２、３、４、６）。このケース１〜４、６で示した自己診断テストは、図８で示したケース１〜５に対応したものであるため。ここでは説明を省略する。
一方、故障判別回路１４を用いることで、上記ケース１〜４、６に加えて以下のような判断を行うことができる。より具体的には、２つの端子で断線が発生した場合をテスト結果から判断することができる。
例えば、ケース５１に示すようにパッドＰＤ１ａとパッドＰＤ２ａとが同時に断線した場合、故障の深刻度が高いエラーがエラーレジスタ１３ａに格納され、エラーレジスタ１３ａ、１３ｂに格納される検査結果は、ケース４の場合と同じになり、故障箇所を特定できない。そこで、ケース５２とケース５３の自己診断テストを実施することで、エラーの状態がケース４に該当するのか、ケース５１に該当するのかを判断する。
ケース５２では、故障判別回路１２ｂのみを動作させる。このケース５２では、パッドＰＤ１ｂ及びパッドＰＤ２ｂは正常であるため、配線検査結果信号Ｓ２ｂ及び品質検査結果信号Ｓ４ｂはＰａｓｓを示す。そのため、ケース５２では、エラーレジスタ１３ｂに正常値を示すＯＫが格納される。
一方、ケース５３では、故障判別回路１２ａのみを動作させる。このケース５３では、内部回路ＣＰＵａ、電源検査回路１１ａ及び故障判別回路１２ａに対する電源電圧がパッドＰＤ１ｂ、パッドＰＤ２ｂ側から供給される。また、ケース５３では、内部回路ＣＰＵｂ、電源検査回路１１ｂ及び故障判別回路１２ｂが停止状態となるため、ケース５１よりも消費電力が低下する。そのため、ケース５３では、内部電源供給配線網ＰＷＲｉ２における電圧のノイズがケース５１よりも小さくなる。また、ケース５３では、電源検査回路１１ａの電源配線検査回路２１ａがモニタするパッドＰＤ１ａに対する電源電圧がパッドＰＤ１ｂから供給されるため、パッドＰＤ１ａの電圧がパッドＰＤ１ｂよりも低くなる。そのため、ケース５３では、配線検査結果信号Ｓ２ａが電圧低下を示すＦａｉｌとなり、品質検査結果信号Ｓ４ａが電圧ＶＭのノイズが共犯以内であることを示すＰａｓｓとなる。従って、ケース５３では、エラーレジスタ１３ａに警告を示す値が格納される。
つまり、故障判別回路１４を用い、エラーレジスタ１３ａにエラーが格納され、エラーレジスタ１３ｂにＯＫが格納された場合には、ケース５２、５３を実施することで、パッドＰＤ１ａとパッドＰＤ２ａのいずれもが断線しているケース５１の状態であるか、パッドＰＤ２ａのみで断線が生じているケース４の状態であるかを判別することができる。
上記処理と同様に、パッドＰＤ２ｂで断線が生じているケース６の場合と、パッドＰＤ１ｂとパッドＰＤ２ｂの両方で断線が生じているケース７１の場合と、についても故障判別回路１２ａと故障判別回路１２ｂとを片側ずつ動作させるケース７２、７３のテストを実施することで、断線箇所を特定することができる。
上記説明より、実施の形態２にかかる半導体装置２では、独立して制御可能な故障判別回路１２ａ、１２ｂを有することで、実施の形態１にかかる半導体装置１よりも詳細に故障箇所を特定することができる。このように詳細に故障箇所を特定することで、半田不良箇所をより迅速に特定でき、システムの修理或いは復旧を迅速に行うことができる。
実施の形態３
実施の形態３では、実施の形態１にかかる半導体装置１の別の形態である半導体装置２について説明する。実施の形態３にかかる半導体装置３のブロック図を図１１に示す。図１１に示すように、実施の形態３にかかる半導体装置３では、定電圧生成回路１０ａ、１０ｂを外付け部品として実装するものである。そのため、図１１に示す半導体装置３では、外部に設けられた定電圧生成回路１０により生成された電源電圧が外部電源供給配線網ＰＷＲｅに供給される。また、外部電源供給配線網ＰＷＲｅに供給された電源電圧は、パッドＰＤ１ａ及びパッドＰＤ１ｂを介して内部電源供給配線網ＰＷＲｉに内部電源電圧として供給される。
また、実施の形態３にかかる半導体装置３では、電源検査回路１１ａ、電源検査回路１１ｂ及び故障判別回路１２に代えて、電源検査回路１５ａ、１５ｂ及び故障判別回路１６を有する。なお、実施の形態３にかかる半導体装置３の説明において、実施の形態１において説明した構成要素と同じ構成要素については、実施の形態１と同じ符号を付して説明を省略する。
電源検査回路１５ａ、１５ｂは、それぞれ電源検査回路１１ａ、１１ｂから電源品質検査回路２２ａ、２２ｂを削除したものである。つまり、電源検査回路１５ａは電源配線検査回路２１ａのみを有し、電源検査回路１５ｂは電源配線検査回路２１ｂのみを有する。
つまり、実施の形態３にかかる半導体装置３は、半導体装置の内部回路の動作電源電圧を外部から直接供給する形態に対応するものである。この場合は、平滑コンデンサＣｅを接続する端子が省略されるため、外部から電源電圧を引き込むパッドＰＤ１ａ、ＰＤ１ｂの断線を検査する電源配線検査回路２１ａ、２１ｂを最低限有していればよい。
このようにすることで、より高い電流供給能力を有する定電圧生成回路１０を用いることができ、半導体装置３の内部回路としてより高機能なものを採用することができる。そして、この半導体装置３においても、電源配線検査回路２１ａ、２１ｂを半導体装置内に搭載することで、パッドＰＤ１ａ、ＰＤ１ｂにおける断線を内部回路の能力を利用することなく検査することができる。
実施の形態４
実施の形態４では、実施の形態１にかかる半導体装置１よりも多くのパッドを有する半導体装置４について説明する。そこで、実施の形態４にかかる半導体装置４のブロック図を図１２に示す。なお、実施の形態４の説明において、上記実施の形態で説明した構成要素と同じ構成要素については、他の実施の形態と同じ符号を付して説明を省略する。
図１２に示すように、実施の形態４にかかる半導体装置４は、パッドＰＤ１１〜ＰＤ１８を有する。そして、半導体装置４は、外部に設けられた外部電源供給配線網ＰＷＲｅに与えられる外部電源電圧ＶＤＤＣをパッドＰＤ１１〜ＰＤ１８により内部電源電圧として受ける。つまり、半導体装置４では、パッドＰＤ１１〜ＰＤ１８に同じ電圧が与えられる。
また、実施の形態４にかかる半導体装置４は、電源検査回路１１１〜１１８故障判別回路１７、内部電源供給配線網ＰＷＲｉ、複数の内部回路（不図示）を有する。内部電源供給配線網ＰＷＲｉは、パッドＰＤ１１〜ＰＤ１８から外部電源電圧の供給を受け、供給された外部電源電圧を内部電源電圧として内部回路（不図示）に与える。また、図１２では、内部電源供給配線網ＰＷＲｉのうち外周部の配線のみを示したが、図示した内部電源供給配線網ＰＷＲｉの内部には格子状の配線が配置される。
電源検査回路１１１〜１１８は、それぞれ、対応するパッドの近傍の電圧（例えば、パッドＰＤ１１〜ＰＤ１８の電圧）が予め定められた電圧閾値よりも低下したことを異常状態として検出する電源配線検査回路を有する。つまり、電源検査回路１１１〜１１８は、図１或いは図２で示した電源配線検査回路２１ａをそれぞれ有する。
故障判別回路１７は、電源検査回路１１１〜１１８に対してテストパルス信号Ｓ１１〜Ｓ１８を与えると共に、電源検査回路１１１〜１１８が出力する配線検査結果信号Ｓ２１〜Ｓ２８を受信する。
さらに、故障判別回路１７は、エラーレジスタ１８を含み、当該エラーレジスタ１８に結果信号Ｓ２１〜Ｓ２８から得られた検査結果を格納する。そして、故障判別回路１７は、エラーレジスタ１８に格納された検査結果に応じて、上記内部回路の消費電力の制御を行う。特に、実施の形態４では、消費電力を個別に制御可能な複数の内部回路を有する。故障判別回路１７は、エラーレジスタ１８に格納された検査結果に応じて複数の機能回路（例えば、内部回路）のうち異常状態を検出した電源検査回路に対応するモニタポイント（例えば、電源検査回路１１１〜１１８が検査対象の電圧を取得する接点）の近傍に位置する内部回路の消費電力を低く設定する。
より具体的に故障判別回路１７について説明するために、図１３に内部電源供給配線網ＰＷＲｉ、内部回路（例えば、内部回路ＣＰＵａ〜ＣＰＵｄ）及び故障判別回路１７の配置関係を示す。図１３に示すように、実施の形態４にかかる半導体装置４では、内部電源供給配線網ＰＷＲｉにパッドＰＤ１１〜ＰＤ１８を介して外部電源電圧が供給される。また、内部電源供給配線網ＰＷＲｉは、外周の配線に囲まれる領域内に格子状の配線網を有し、当該配線網を介して供給された外部電源電圧を内部回路に与える。また、故障判別回路１７は、内部回路毎に制御信号を出力して、内部回路毎に消費電力を制御する。
ここで、実施の形態４にかかる半導体装置４の動作を説明する。そこで、図１４に、パッドＰＤ１１〜ＰＤ１８がいずれも正常な状態（例えば、断線のない状態）である場合の内部電源供給配線網ＰＷＲｉ内の電圧分布と、当該電圧分布時の内部回路の動作状態を説明する図を示す。
図１４に示すように、パッドＰＤ１１〜ＰＤ１８がいずれも正常な状態では、内部電源供給配線網ＰＷＲｉの領域内の中心部に向かうほど電圧降下が大きくなる。この電圧降下は、設計上正常な範囲内のものであり、内部回路ＣＰＵａ〜ＣＰＵｄを仕様通りの速度で動作させることができる。
一方、故障の一例として、パッドＰＤ１３で断線が生じた場合の内部電源供給配線網ＰＷＲｉ内の電圧分布と、当該電圧分布時の内部回路の動作状態を説明する図を図１５に示す。
図１５に示すように、この場合、内部電源供給配線網ＰＷＲｉの領域の中心部よりもパッドＰＤ１３に近い領域で最も大きな電圧降下が生じる。これは、パッドＰＤ１３からの外部電源供給が絶たれるため、パッドＰＤ１３から電源の供給を受けるべき内部回路（例えば、ＣＰＵｂ）への電源供給が他のパッドから与えられるためである。また、図１５に示す例では、最も電圧降下量が図１４に示した正常状態よりも大きくなる。そのため、故障判別回路１７は、このような場合に内部回路ＣＰＵｂに異常が生じないように、最も電圧降下量が大きくなる領域に位置する内部回路ＣＰＵｂの動作速度を落として電圧降下量が小さくなるように制御する。
なお、内部電源供給配線網ＰＷＲｉの領域内で発生する電圧降下の大きさは、異常が生じたパッドの数及びパッドの位置に応じて異なる。そこで、実施の形態４にかかる半導体装置４における故障モードと故障モード毎の内部回路の制御状態との関係を示す表を図１６に示す。
図１６に示すように、故障判別回路１７はパッドＰＤ１１〜ＰＤ１８のいずれか１つにおいて断線が生じていることを検出した場合、断線が生じたパッドの近傍に位置する内部回路の動作モードを低速モードとする。また、故障判別回路１７は、内部回路に近い２つのパッドが同時に断線したことが検出された場合、断線が生じたパッドの近傍の内部回路を低速モードよりも消費電力が小さくなるＨＡＬＴモードとする。また、故障判別回路１７は、２つの内部回路で正常動作が維持できないと判断し他場合は、半導体装置４の動作を停止するストップモードとする。
上記説明より、実施の形態４にかかる半導体装置４では、他の実施の形態よりも多くのパッドの断線を検出する。これにより、実施の形態４にかかる半導体装置４では、内部回路をよりきめ細かく制御することができる。
また、実施の形態４にかかる半導体装置４においても、内部電源供給配線網ＰＷＲｉに外部から電源電圧を供給するパッドの近傍にて電圧降下を測定することで、パッドに関する配線の断線を検出する。そのため、半導体装置４においても、他の実施の形態と同様に、内部回路の動作を妨げることなく内部回路が正常状態を維持できない異常状態を検出することができる。
実施の形態５
実施の形態５では、実施の形態４にかかる半導体装置４において、供給する外部電源電圧として接地電圧を供給する例を説明する。そこで、実施の形態５にかかる半導体装置５のブロック図を図１７に示す。なお、実施の形態４の説明において、上記実施の形態で説明した構成要素と同じ構成要素については、他の実施の形態と同じ符号を付して説明を省略する。
図１７に示すように、実施の形態５にかかる半導体装置５は、パッドＰＤ１１〜ＰＤ１８によって外部に設けられた外部電源供給配線網ＧＮＤｅから外部電源として接地電圧が供給される。また、実施の形態５にかかる半導体装置５は、半導体装置４の電源検査回路１１１〜１１８に代えて電源検査回路５１１〜５１８を有する。
電源検査回路５１１〜５１８は、半導体装置５の内部に配置され、パッドＰＤ１１〜ＰＤ１８から接地電圧の供給を受ける内部電源供給配線網ＧＮＤｉの上昇を検出する。より具体的には、電源検査回路５１１〜５１８は、パッドＰＤ１１〜ＰＤ１８の近傍の接地電圧が予め設定した閾値電圧よりも上昇したことを検出する。
ここで、電源検査回路５１１〜５１８についてさらに詳細に説明する。電源検査回路５１１〜５１８は、それぞれ、図２に示した電源配線検査回路２１ａと類似する回路構成により接地電圧の上昇を検出する電源配線検査回路を有する。なお、電源検査回路５１１〜５１８は実質的に同じ回路であるため、ここでは、電源検査回路５１１についてのみ説明し、他の電源検査回路の説明は省略する。図１８に電源検査回路５１１の回路図を示す。
図１８に示すように、電源検査回路５１１は、バッファ５０、インバータ５１、反転論理和回路５２を有する。バッファ５０は、受信したテストパルス信号Ｓ１１を後段回路に伝達する。また、バッファ５０は、外部電源電圧ＶＤＤＣして供給される内部電源電圧ＶＤＤとモニタポイント（図１８に示す例では、パッドＰＤ１１）に供給される接地電圧とを動作電源として動作する。
インバータ５１は、バッファ５０の出力信号ＳＴａを反転して後段回路に伝達する。反転論理和回路５２は、バッファ５０の出力信号ＳＴａとインバータ５１の出力信号ＳＴｂとの反転論理和演算結果を配線検査結果信号Ｓ２１として出力する。ここで、インバータ５１は、バッファ５０の出力信号ＳＴａに対して遅延を与える遅延回路としても機能するものである。なお、図１８では、インバータ５１及び反転論理和回路５２の動作電源について明示はしていないが、これら回路も内部電源電圧ＶＤＤとパッドＰＤ１１に供給される接地電圧とを動作電源とすることが好ましい。
つまり、電源検査回路５１１は、電源配線検査回路２１ａと同様に、モニタポイントの電圧が上昇した場合に、バッファ５０の動作電源電圧範囲（内部電源電圧ＶＤＤと接地電圧との差）が小さくなるため、出力信号ＳＴａの立ち上がり及び立ち下がりの傾斜が小さくなる。そのため、電源検査回路５１１も電源配線検査回路２１ａと同様に、接地電圧が所定の閾値電圧を超えた場合には配線検査結果信号Ｓ２１としてパルスが生成される。
上記説明より、実施の形態５にかかる半導体装置５は、電源検査回路５１１を備えることで、接地電圧が与えられるパッドに関する断線を他の実施の形態と同様に検出することができる。
なお、上記実施の形態では、モニタする電圧を電源電圧及び接地電圧としたが、モニタする電圧は、これに限られず、半導体装置内で環状に形成された配線で接続されるパッドに関する電圧であればよい。また、上記実施の形態にかかる半導体装置によれば、複数のパッドが外部に設けられた環状配線で接続されている場合及び複数のパッドが半導体装置内の配線で接続されている場合においても、パッドに関する配線の断線を検出できるという効果を有する。さらに、上記実施の形態にかかる半導体装置は、内部に設けられる内部回路の性能を犠牲にすることなく内部回路が異常動作する可能性のある故障を検出することができるという効果を有する。
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は既に述べた実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において種々の変更が可能であることはいうまでもない。
１〜５ 半導体装置
１０ 定電圧生成回路
１１、１４、１１１〜１１８、５１１〜５１８ 電源検査回路
１２ 故障判別回路
１３、１８ エラーレジスタ
１４、１６、１７ 故障判別回路
２１ 電源配線検査回路
２２ 電源品質検査回路
３０、５０ バッファ
３１、５１ インバータ
３２、５２ 反転論理和回路
４０、４５ 比較器
４１、４６ ＳＲラッチ回路
４２〜４４、４７〜４９ フリップフロップ回路
ＰＷＲｅ 外部電源供給配線網
ＰＷＲｉ 内部電源供給配線網
ＧＮＤｅ 外部電源供給配線網
ＧＮＤｉ 内部電源供給配線網
Ｒｐ、Ｒｐ１、Ｒｐ２ 配線寄生抵抗
ＰＤ１ａ、ＰＤ１ｂ、ＰＤ２ａ、ＰＤ２ｂ、ＰＤ１１〜ＰＤ１８ パッド
Ｃｅ 平滑コンデンサ
Ｓ１ａ、Ｓ１ｂ、Ｓ１１〜Ｓ１８ テストパルス信号
Ｓ２ａ、Ｓ２ｂ、Ｓ２１〜Ｓ２８ 配線検査結果信号
Ｓ３ａ、Ｓ３ｂ テストクロック信号
Ｓ４ａ、Ｓ４ｂ 品質検査結果信号

Claims (11)

  1. 複数の機能回路と、
    前記複数の機能回路に電源電圧を供給する電源供給配線網と、
    外部に接続される他の部品と前記電源供給配線網とを接続する複数のパッドと、
    前記複数のパッド毎に設けられたモニタポイントの電圧をモニタして、前記電源供給配線網の異常を検査する複数の電源検査回路と、
    前記複数の電源検査回路による検査結果を格納する結果格納レジスタと、
    を有する半導体装置。
  2. 前記結果格納レジスタを含み、前記結果格納レジスタに格納された前記検査結果に応じて前記複数の機能回路の消費電力を低く設定する故障判別回路を有する請求項１に記載の半導体装置。
  3. 前記モニタポイントは、前記複数の機能回路が配置される領域と前記パッドとの間に配置される請求項１に記載の半導体装置。
  4. 前記複数の機能回路は、内部電源電圧を生成する定電圧生成回路と、所定の機能を発揮する内部回路と、を含み、
    電源供給配線網は、外部に設けられる外部電源で生成される外部電源電圧が供給される第１の電源供給配線網と前記内部電源電圧が供給される第２の電源供給配線網と、を含み、
    前記複数のパッドは、前記外部電源電圧を前記第１の電源供給配線網に伝達する第１のパッドと、外部に設けられる容量素子と前記第２の電源供給配線網とを接続する第２のパッドと、を含む請求項１に記載の半導体装置。
  5. 前記複数の電源検査回路は、それぞれ、
    前記第１のパッドに対応して設けられ、前記第１のパッドに供給される前記外部電源電圧の電圧が予め定められた電圧閾値よりも低下したことを第１の異常状態として検出する第１の電源検査回路と、
    前記第２のパッドに対応して設けられ、前記内部電源電圧のノイズが予め定められたノイズ閾値よりも大きくなったことを第２の異常状態として検出する第２の電源検査回路と、
    を有する請求項４に記載の半導体装置。
  6. 前記結果格納レジスタを含み、前記結果格納レジスタに格納された前記検査結果を参照して前記第１の異常状態と前記第２の異常状態のいずれが検出されているかに応じて前記内部回路の動作状態を切り替える故障判別回路を有する請求項５に記載の半導体装置。
  7. 前記故障判別回路は、前記複数の電源検査回路を個別に制御する複数の故障判別回路を含む請求項６に記載の半導体装置。
  8. 前記電源供給配線網は、外部に設けられる外部電源で生成される外部電源電圧が供給され、
    前記複数の電源検査回路は、それぞれ、前記パッドの近傍の電圧が予め定められた電圧閾値よりも低下したことを異常状態として検出する電源配線検査回路を有する請求項７に記載の半導体装置。
  9. 前記結果格納レジスタを含み、前記結果格納レジスタに格納された前記検査結果に応じて前記複数の機能回路のうち前記異常状態を検出した前記電源検査回路に対応する前記モニタポイントの近傍に位置する機能回路の消費電力を低く設定する故障判別回路を有する請求項８に記載の半導体装置。
  10. 前記外部電源電圧は、接地電圧である請求項８に記載の半導体装置。
  11. 前記結果格納レジスタに格納された前記検査結果は、外部に設けられる他の装置により参照される請求項１に記載の半導体装置。
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