JP2014163917A - 半導体装置 - Google Patents

半導体装置 Download PDF

Info

Publication number
JP2014163917A
JP2014163917A JP2013038227A JP2013038227A JP2014163917A JP 2014163917 A JP2014163917 A JP 2014163917A JP 2013038227 A JP2013038227 A JP 2013038227A JP 2013038227 A JP2013038227 A JP 2013038227A JP 2014163917 A JP2014163917 A JP 2014163917A
Authority
JP
Japan
Prior art keywords
power supply
circuit
semiconductor device
inspection
voltage
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2013038227A
Other languages
English (en)
Other versions
JP6182329B2 (ja
Inventor
Masayuki Yamamoto
昌幸 山本
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Renesas Electronics Corp
Original Assignee
Renesas Electronics Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Renesas Electronics Corp filed Critical Renesas Electronics Corp
Priority to JP2013038227A priority Critical patent/JP6182329B2/ja
Priority to US14/190,335 priority patent/US9797945B2/en
Publication of JP2014163917A publication Critical patent/JP2014163917A/ja
Priority to US15/616,371 priority patent/US10067182B2/en
Application granted granted Critical
Publication of JP6182329B2 publication Critical patent/JP6182329B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • GPHYSICS
    • G01MEASURING; TESTING
    • G01RMEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28Testing of electronic circuits, e.g. by signal tracer
    • G01R31/30Marginal testing, e.g. by varying supply voltage
    • G01R31/3004Current or voltage test
    • GPHYSICS
    • G01MEASURING; TESTING
    • G01RMEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317Testing of digital circuits
    • G01R31/31721Power aspects, e.g. power supplies for test circuits, power saving during test
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Power Engineering (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Tests Of Electronic Circuits (AREA)

Abstract

【課題】従来の半導体装置では、内部回路の性能を低下させることなく電源電圧異常を検出することができない問題があった。
【解決手段】一実施の形態によれば、半導体装置は、半導体装置の内部に配置される内部配線と外部に配置された他の部品とを接続するパッド毎に電源電圧異常を検出する複数の電源検査回路(10a、10b)と、複数の電源検査回路(10a、10b)が出力する結果信号により示される検査結果を格納する結果格納レジスタ13と、を有するものである。
【選択図】図1

Description

本発明は半導体装置に関し、例えば内部に設けられた電源供給配線網を介して外部から与えられる外部電源電圧を内部回路に供給する半導体装置に関する。
近年、半導体装置及び半導体装置を搭載した電子システムでは、高い信頼性が要求されている。例えば、半導体装置は、基板に半田付け等がなされるが、この半田に不良が生じた場合、半導体装置が正常に動作しないことがある。そこで、このような電子システムでは、半導体装置の複数の端子を介して一の電源で生成した電源電圧を半導体装置に与えることが行われている。これにより、複数の端子の一部で不良が生じた場合であっても半導体装置を動作させることができる。しかしながら、複数の端子の一部で不良が生じた場合、半導体装置の内部に供給される電源電圧にばらつきが生じる。そのため、例え複数の端子を介して半導体装置に電源電圧を供給しても、複数の端子の一部で不良が生じた場合、半導体装置の動作に不具合が生じる場合がある。そこで、半導体装置に供給される電源電圧の異常を検出する技術が特許文献1〜3に開示されている。
特許文献1では、複数のサブシステムを稼働させながら、周期的に各サブシステムの1つを選択して、このサブシステムで実行されていた通常の処理に代えてバウンダリスキャンテストを実行させる技術が開示されています。そして、特許文献1では、他のサブシステム及び周辺回路の動作状態をチェックし、サブシステム及び周辺回路の故障を判定する。
特許文献2、3では、電源ブロック毎に電源電圧の低下を検出し、電源ブロック毎に回路の動作状態を制御する技術が開示されています。
特開平09−138757号公報 特開2008−311767号公報 特開2006−119777号公報
つまり、特許文献1〜3に開示された技術では、実際に動作する回路(例えば、内部回路)が配置される領域の電源電圧降下を検出して、内部回路の動作状態を制御する。しかしながら、特許文献1〜3では、電源電圧の低下が検出された時点では、すでに内部回路の性能低下を招く状態である可能性がある。つまり、特許文献1〜3に記載の技術では、内部回路の性能低下を生じさせることなく、電源電圧異常を検出することができない問題がある。その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
一実施の形態によれば、半導体装置は、半導体装置は、半導体装置の内部に配置される内部配線と外部に配置された他の部品とを接続するパッド毎に電源電圧異常を検出する複数の電源検査回路と、複数の電源検査回路が出力する結果信号により示される検査結果を格納する結果格納レジスタと、を有するものである。
なお、上記実施の形態の半導体装置を方法やシステムに置き換えて表現したもの、該半導体装置を備えた機器なども、本発明の態様としては有効である。
前記一実施の形態によれば、内部回路が配置される領域の電源電圧の低下する可能性を事前に検出することができる。
実施の形態1にかかる半導体装置のブロック図である。 実施の形態1にかかる半導体装置の電源配線検査回路の回路図である。 実施の形態1にかかる電源配線検査回路の第1の動作を示すタイミングチャートである。 実施の形態1にかかる電源配線検査回路の第2の動作を示すタイミングチャートである。 実施の形態1にかかる半導体装置の電源品質検査回路の回路図である。 実施の形態1にかかる電源品質検査回路の第1の動作を示すタイミングチャートである。 実施の形態1にかかる電源品質検査回路の第2の動作を示すタイミングチャートである。 実施の形態1にかかる半導体装置の故障モードと故障モードに対応する半導体装置の動作を示す表である。 実施の形態2にかかる半導体装置のブロック図である。 実施の形態2にかかる半導体装置の故障モードと故障モードに対応する半導体装置の動作を示す表である。 実施の形態3にかかる半導体装置のブロック図である。 実施の形態4にかかる半導体装置のブロック図である。 実施の形態4にかかる半導体装置における機能回路の配置を示す概略図である。 実施の形態4にかかる半導体装置の機能回路配置領域の電源電圧分布と機能回路の動作状態の第1の例を示すである。 実施の形態4にかかる半導体装置の機能回路配置領域の電源電圧分布と機能回路の動作状態の第2の例を示すである。 実施の形態4にかかる半導体装置の故障モードと故障モードに対応する半導体装置の動作を示す表である。 実施の形態5にかかる半導体装置のブロック図である。 実施の形態5にかかる半導体装置の電源検査回路の回路図である。
説明の明確化のため、以下の記載及び図面は、適宜、省略、及び簡略化がなされている。以下、図面を参照して実施の形態について説明する。図1に実施の形態1にかかる半導体装置1のブロック図を示す。
図1に示すように、実施の形態1にかかる半導体装置1は、パッドPD1a、PD1b、PD2a、PD2b、PD3を含む複数のパッドを有する。パッドは、それぞれ、外部に接続される他の部品と半導体装置1の内部に設けられる電源供給配線網とを接続する。図1に示す例では、パッドPD1a、PD1bには、外部に設けられた外部電源供給配線網PWReを介して、外部電源電圧が与えられる。また、パッドPD2a、PD2bには、それぞれ、平滑コンデンサCeが接続される。平滑コンデンサCeは、後述する定電圧生成回路の出力電圧の変動を抑制するために設けられるものである。また、外部電源供給配線網PWReには、外部に設けられた外部電源から外部電源電圧VDDCが与えられる。
さらに、半導体装置1は、内部電源供給配線網PWRi1、PWRi2、定電圧生成回路10a、10b、電源検査回路11a、11b、故障判別回路12、内部回路CPUa、CPUbを有する。内部回路CPUa、CPUbは、半導体装置1の機能を実現する機能回路である。この内部回路CPUa、CPUbは、所定の機能を発揮する回路であって、行う処理は演算処理に限られない。
内部電源供給配線網PWRi1は、パッドPD1a、PD1bと接続される。また、内部電源供給配線網PWRi1は、環状に形成される。内部電源供給配線網PWRi1は、外部に設けられる外部電源で生成される外部電源電圧VDDCが供給される第1の内部電源供給配線網として機能する。つまり、パッドPD1a、PD1bは、外部電源電圧を前記第1の電源供給配線網に伝達する第1のパッドとして機能する。また、図1では、内部電源供給配線網PWRi1の外周を形成する配線のみを示したが、内部電源供給配線網PWRi1の内部には格子状の配線が設けられる場合がある。
内部電源供給配線網PWRi2は、定電圧生成回路10a、10bにより生成される内部電源電圧が供給される第2の内部電源供給配線網として機能する。また、内部電源供給配線網PWRi2は、環状に形成される。そして、内部電源供給配線網PWRi2は、パッドPD2a、PD2bと接続される。つまり、パッドPD2a、PD2bは、外部に設けられる容量素子と前記第2の電源供給配線網とを接続する第2のパッドとして機能する。実施の形態1にかかる半導体装置1では、内部電源供給配線網PWRi2により内部回路CPUa、CPUbに電源電圧を供給する。また、図1では、内部電源供給配線網PWRi2の外周を形成する配線のみを示したが、内部電源供給配線網PWRi2の内部には格子状の配線が設けられる。
なお、図1では、内部電源供給配線網PWRi1の外周配線上に配線寄生抵抗Rp1を示し、内部電源供給配線網PWRi2の外周配線上に配線寄生抵抗Rp2を示した。この配線寄生抵抗は、配線網を構成する配線に寄生する配線であり、当該配線寄生抵抗に起因して電源供給配線網の電圧低下が生じる。
定電圧生成回路10a、10bは、内部電源電圧を生成する。この内部電源電圧は、内部電源供給配線網PWRi2を介して内部回路CPUa、CPUb及び故障判別回路12に与える。また、定電圧生成回路10aは、パッドPD1aに対応して設けられるものである。具体的には、定電圧生成回路10aは、パッドPD1aと定電圧生成回路10aとの距離が、パッドPD1bと定電圧生成回路10bとの距離よりも近い位置に配置される。また、定電圧生成回路10aは、パッドPD1aに接続される配線から電源電圧の供給を受ける。定電圧生成回路10bは、パッドPD1bに対応して設けられるものである。具体的には、定電圧生成回路10bは、パッドPD1bと定電圧生成回路10bとの距離が、パッドPD1aと定電圧生成回路10bとの距離よりも近い位置に配置される。また、定電圧生成回路10bは、パッドPD1bに接続される配線から電源電圧の供給を受ける。
電源検査回路11a、11bは、複数のパッド毎に設けられたモニタポイントのうち対応するモニタポイントの電圧をモニタして、電源供給配線網の異常を検査する。ここで、モニタポイントとは、複数の機能回路が配置される領域とパッドとの間に配置される。より具体的には、モニタポイントは、複数の機能回路が配置される領域の外側であって、例えば、内部電源供給配線網PWRi1のうち内部電源供給配線網PWRi1の外周を形成する配線上、内部電源供給配線網PWRi2の内部電源供給配線網PWRi2の外周を形成する配線上、又は、パッド上に設けられる。また、モニタポイントは、電源検査回路11a、11bが電圧をモニタする配線又はパッドと、電源検査回路11a、11bに接続される配線と、の接点として設けられる。
また、電源検査回路11aは、パッドPD1a、PD2aに対応して設けられるものである。具体的には、電源検査回路11aは、パッドPD1aと電源検査回路11aとの距離及びパッドPD2aと電源検査回路11aとの距離が、パッドPD1bと電源検査回路11bとの距離及びパッドPD2bと電源検査回路11bとの距離よりも近い位置に配置される。また、電源検査回路11aは、パッドPD1aに接続される配線から電源電圧の供給を受ける。電源検査回路11bは、パッドPD1bに対応して設けられるものである。具体的には、電源検査回路11bは、パッドPD1bと電源検査回路11bとの距離及びパッドPD2bと電源検査回路11bとの距離が、パッドPD1bと電源検査回路11bとの距離及びパッドPD2bと電源検査回路11bとの距離よりも近い位置に配置される。また、電源検査回路11bは、パッドPD1bに接続される配線から電源電圧の供給を受ける。
実施の形態1では、電源検査回路11aは、電源配線検査回路21a、電源品質検査回路22aを有する。また、電源検査回路11bは、電源配線検査回路21b、電源品質検査回路22bを有する。
電源配線検査回路21a、21bは、第1のパッド(例えば、パッドPD1a、PD1b)に対応して設けられ、パッドPD1a、PD1bに供給される外部電源電圧VDDCの電圧が予め定められた電圧閾値よりも低下したことを第1の異常状態として検出する第1の電源検査回路である。図1に示す例では、電源配線検査回路21a、21bは、特に、パッドPD1a、PD1bの近傍の内部電源供給配線網PWRi1の電圧をモニタする。電源配線検査回路21a、21bの詳細は後述する。
電源品質検査回路22a、22bは、第2のパッド(例えば、パッドPD2a、PD2b)に対応して設けられ、内部電源電圧のノイズが予め定められたノイズ閾値よりも大きなくなったことを第2の異常状態として検出する第2の電源検査回路である。図1に示す例では、電源品質検査回路22a、22bは、特に、パッドPD2a、PD2bの近傍の内部電源供給配線網PWRi2の電圧をモニタする。電源品質検査回路22a、22bの詳細は後述する。
故障判別回路12は、電源検査回路11a、11b対してテスト信号を出力し、当該テスト信号に対応するテスト結果を取得する。故障判別回路12は、結果格納レジスタ(例えば、エラーレジスタ13)を含む。実施の形態1にかかる半導体装置1では、故障判別回路12は、エラーレジスタ13に格納すると共に、検査結果に応じて複数の機能回路の消費電力を低く設定する機能を有する。なお、エラーレジスタ13に格納された検査結果は、例えば、パッドPD3を介して外部の装置から参照される。また、図1に示す例では、故障判別回路12としてBIST(Built In Self Test)回路を用いる。なお、実施の形態1にかかる半導体装置1では、エラーレジスタ13を故障判別回路12内に設けたが、エラーレジスタ13は独立して設けることも可能である。
また、図1に示す例では、故障判別回路12は、テスト信号としてテストパルス信号S1a、S1b、テストクロック信号S3a、S3bを出力し、テスト結果として配線検査結果信号S2a、S2b、品質検査結果信号S4a、S4bを受ける。テストパルス信号S1aは、電源配線検査回路21aに対して出力され、テストパルス信号S1bは電源配線検査回路21bに出力される。配線検査結果信号S2aは、電源配線検査回路21aから出力され、配線検査結果信号S2bは電源配線検査回路21bから出力される。テストクロック信号S3aは、電源品質検査回路22aに対して出力され、テストクロック信号S3bは、電源品質検査回路22bに対して出力される。品質検査結果信号S4aは、電源品質検査回路22aから出力され、品質検査結果信号S4bは、電源品質検査回路22bから出力される。
また、故障判別回路12は、エラーレジスタ13に格納された検査結果を参照して、第1の異常状態と第2の異常状態のいずれが検出されているかに応じて内部回路の動作状態を切り替える。
続いて、電源配線検査回路21a、21bの詳細について説明する。電源配線検査回路21a、21bは実質的に同じ回路であるため、ここでは、電源配線検査回路21aについてのみ説明し、電源配線検査回路21bの説明は省略する。図2に実施の形態1にかかる電源配線検査回路21aの回路図を示す。
図2に示すように、電源配線検査回路21aは、バッファ30、インバータ31、反転論理和回路32を有する。バッファ30は、受信したテストパルス信号S1aを後段回路に伝達する。また、バッファ30は、モニタポイント(図2に示す例では、パッドPD1a)に供給される外部電源電圧VDDCと接地電圧とを動作電源として動作する。
インバータ31は、バッファ30の出力信号STaを反転して後段回路に伝達する。反転論理和回路32は、バッファ30の出力信号STaとインバータ31の出力信号STbとの反転論理和演算結果を配線検査結果信号S2aとして出力する。ここで、インバータ31は、バッファ30の出力信号STaに対して遅延を与える遅延回路としても機能するものである。なお、図2では、インバータ31及び反転論理和回路32の動作電源について明示はしていないが、これら回路もパッドPD1aに供給される外部電源電圧VDDCと接地電圧とを動作電源とすることが好ましい。
ここで、電源配線検査回路21aの動作について説明する。図3に実施の形態1にかかる半導体装置1において異常が発生していない(例えば、パッドPD1aにおいて断線が生じていない)場合の電源配線検査回路21aの動作を示すタイミングチャートを示す。
図3に示すように、半導体装置1が正常状態である場合、テストパルス信号S1aに対応してバッファ30の出力信号STaが出力される。また、インバータ31は、バッファ30の出力信号STaに対して遅延し、かつ、バッファ30の出力信号STaに対して反転した論理レベルを有する出力信号STbを出力する。このとき、出力信号STaのパルス信号と出力信号STbのパルス信号とは、インバータ31による遅延時間により、時間的にパルス部分が重ならないタイミングで出力される。そのため、反転論理和回路32が出力する配線検査結果信号S2aはロウレベルを維持する。
一方、図4に実施の形態1にかかる半導体装置1において異常が発生している(例えば、パッドPD1aにおいて断線が生じている)場合の電源配線検査回路21aの動作を示すタイミングチャートを示す。
図4に示すように、半導体装置1のパッドPD1aで断線が生じていた場合、電源配線検査回路21aのバッファ30には、パッドPD1b側から電源が供給されるが、内部電源供給配線網PWRi1の配線寄生抵抗Rp1により電圧降下が生じる。そのため、電源配線検査回路21aのバッファ30に供給される電源電圧は、パッドPD1aに断線が生じていない場合に比べて低下する。これにより、パッドPD1aに断線が生じていた場合、バッファ30の駆動能力が低下し、バッファ30が出力する出力信号STaの立ち上がり及び立ち下がりの傾きが小さくなる。
このような変化が生じるため、図4に示すように、パッドPD1aに断線が生じていた場合、バッファ30の出力信号STaの信号レベルが高くなる期間と、インバータ31の出力信号STbの信号レベルが高い信号レベルを維持する期間と、が重なる。これにより、パッドPD1aに断線が生じていた場合は、反転論理和回路32が出力する配線検査結果信号S2aは、出力信号STa、STbが共にハイレベルと判定される期間にハイレベルとなる信号、つまり、パルス信号となる。故障判別回路12は、配線検査結果信号S2aのパルスに応じてパッドPD1aに断線が生じていると判断する。
続いて、電源品質検査回路22a、22bの詳細について説明する。電源品質検査回路22a、22bは実質的に同じ回路であるため、ここでは、電源品質検査回路22aについてのみ説明し、電源品質検査回路22bの説明は省略する。図5に実施の形態1にかかる電源品質検査回路22aの回路図を示す。
図5に示すように、電源配線検査回路21aは、抵抗R1〜R4、比較器40、45、SRラッチ回路41、46、フリップフロップ回路42〜44、47〜49を有する。なお、電源配線検査回路21aは、モニタポイント(図2に示す例では、パッドPD1a)或いは内部電源供給配線網PWRi1に供給される外部電源電圧VDDCと接地電圧とを動作電源として動作する。なお、図5に示すように、品質検査結果信号S4aは、高電位側結果信号S4aHと低電位側結果信号S4aLを含む。
抵抗R1、R2は、外部電源電圧VDDCが供給される内部電源供給配線網PWRi1と接地電圧が供給される接地配線との間に直列に接続される。そして、抵抗R1、R2は、抵抗R1と抵抗R2とが接続される接点から高電位側基準電圧REFHを出力する。
比較器40は、正転入力端子、反転入力端子、及び出力端子を有する。比較器40は、高電位側基準電圧REFHが反転入力端子に入力され、正転入力端子にモニタポイントの電圧VM(例えば、内部電源供給配線網PWRi2に供給される内部電源電圧のうちパッドPD2a近傍の電圧)が入力される。そして、比較器40は、高電位側基準電圧REFHとモニタポイントの電圧VMとの大小関係に応じて出力信号STH1の論理レベルを切り替える。例えば、比較器40は、電圧VMが高電位側基準電圧REFH以上であれば出力信号STH1をハイレベルとし、電圧VMが高電位側基準電圧REFHよりも低ければ出力信号STH1をロウレベルとする。
SRラッチ回路41は、セット端子S、リセット端子R及び出力端子Qを有する。SRラッチ回路41は、セット端子Sに比較器40の出力信号STH1が入力され、テストクロック信号S3aが入力される。そして、SRラッチ回路41は、出力信号STH1の立ち上がりエッジに応じて出力信号STH2をハイレベルとし、テストクロック信号S3aの立ち上がりエッジに応じて出力信号STH2をロウレベルとする。
フリップフロップ回路42は、データ入力端子D、クロック入力端子及び出力端子Qを有する。フリップフロップ回路42は、データ入力端子にSRラッチ回路41の出力信号STH2が入力され、クロック入力端子にテストクロック信号S3aが入力される。そして、フリップフロップ回路42は、テストクロック信号S3aの立ち下がりエッジに応じてデータ入力端子Dに入力される出力信号STH2の信号レベルを判定し、判定した出力信号STH2の信号レベルに応じて出力信号STH3の信号レベルを切り替える。
フリップフロップ回路43は、データ入力端子D、クロック入力端子及び出力端子Qを有する。フリップフロップ回路43は、データ入力端子にフリップフロップ回路42の出力信号STH3が入力され、クロック入力端子にテストクロック信号S3aが入力される。そして、フリップフロップ回路43は、テストクロック信号S3aの立ち上がりエッジに応じてデータ入力端子Dに入力される出力信号STH3の信号レベルを判定し、判定した出力信号STH3の信号レベルに応じて出力信号STH4の信号レベルを切り替える。
フリップフロップ回路44は、データ入力端子D、クロック入力端子及び出力端子Qを有する。フリップフロップ回路44は、データ入力端子にフリップフロップ回路43の出力信号STH4が入力され、クロック入力端子にテストクロック信号S3aが入力される。そして、フリップフロップ回路44は、テストクロック信号S3aの立ち上がりエッジに応じてデータ入力端子Dに入力される出力信号STH4の信号レベルを判定し、判定した出力信号STH4の信号レベルに応じて高電位側結果信号S4aHの信号レベルを切り替える。
抵抗R3、R4は、外部電源電圧VDDCが供給される内部電源供給配線網PWRi1と接地電圧が供給される接地配線との間に直列に接続される。そして、抵抗R3、R4は、抵抗R3と抵抗R4とが接続される接点から低電位側基準電圧REFLを出力する。
比較器45は、正転入力端子、反転入力端子、及び出力端子を有する。比較器45は、低電位側基準電圧REFLが正転入力端子に入力され、反転入力端子にモニタポイントの電圧VM(例えば、内部電源供給配線網PWRi2に供給される内部電源電圧のうちパッドPD2a近傍の電圧)が入力される。そして、比較器45は、低電位側基準電圧REFLとモニタポイントの電圧VMとの大小関係に応じて出力信号STL1の論理レベルを切り替える。例えば、比較器45は、電圧VMが低電位側基準電圧REFL以下であれば出力信号STL1をハイレベルとし、電圧VMが低電位側基準電圧REFLよりも高ければ出力信号STL1をロウレベルとする。
SRラッチ回路46は、セット端子S、リセット端子R及び出力端子Qを有する。SRラッチ回路46は、セット端子Sに比較器45の出力信号STL1が入力され、テストクロック信号S3aが入力される。そして、SRラッチ回路46は、出力信号STL1の立ち上がりエッジに応じて出力信号STL2をハイレベルとし、テストクロック信号S3aの立ち上がりエッジに応じて出力信号STL2をロウレベルとする。
フリップフロップ回路47は、データ入力端子D、クロック入力端子及び出力端子Qを有する。フリップフロップ回路47は、データ入力端子にSRラッチ回路46の出力信号STL2が入力され、クロック入力端子にテストクロック信号S3aが入力される。そして、フリップフロップ回路47は、テストクロック信号S3aの立ち下がりエッジに応じてデータ入力端子Dに入力される出力信号STL2の信号レベルを判定し、判定した出力信号STL2の信号レベルに応じて出力信号STL3の信号レベルを切り替える。
フリップフロップ回路48は、データ入力端子D、クロック入力端子及び出力端子Qを有する。フリップフロップ回路48は、データ入力端子にフリップフロップ回路47の出力信号STL3が入力され、クロック入力端子にテストクロック信号S3aが入力される。そして、フリップフロップ回路48は、テストクロック信号S3aの立ち上がりエッジに応じてデータ入力端子Dに入力される出力信号STL3の信号レベルを判定し、判定した出力信号STL3の信号レベルに応じて出力信号STL4の信号レベルを切り替える。
フリップフロップ回路49は、データ入力端子D、クロック入力端子及び出力端子Qを有する。フリップフロップ回路49は、データ入力端子にフリップフロップ回路48の出力信号STL4が入力され、クロック入力端子にテストクロック信号S3aが入力される。そして、フリップフロップ回路49は、テストクロック信号S3aの立ち上がりエッジに応じてデータ入力端子Dに入力される出力信号STL4の信号レベルを判定し、判定した出力信号STL4の信号レベルに応じて低電位側結果信号S4aLの信号レベルを切り替える。
ここで、電源品質検査回路22aの動作について説明する。図6に実施の形態1にかかる半導体装置1において異常が発生していない(例えば、パッドPD2aにおいて断線が生じていない)場合の電源品質検査回路22aの動作を示すタイミングチャートを示す。
まず、半導体装置1は、テストクロック信号S3aの立ち上がりエッジ毎(例えば、タイミングt0、t2、t4)に内部回路がにおける論理レベルの遷移が生じる、当該テストクロック信号S3aの立ち上がりエッジ毎に内部電源電圧(例えば、電圧VM)に変動が生じる。そのため、図6に示す例では、テストクロック信号S3aの立ち上がりエッジに応じて電圧VMに変動が生じる。
ここで、半導体装置1が正常状態である場合、電圧VMに変動が生じるが、電圧変動幅は、高電位側基準電圧REFHと低電位側基準電圧REFLとの間で収まる。そのため、半導体装置1が正常である場合、比較器40、44の出力信号STH1、STL1はロウレベルを維持する。また、出力信号STH1、STL1がロウレベルを維持するため、出力信号STH2〜STH4、STL2〜STL4、高電位側結果信号S4aH及び低電位側結果信号S4aLもロウレベルを維持する。
一方、図7に実施の形態1にかかる半導体装置1において異常が発生している(例えば、パッドPD2aにおいて断線が生じている)場合の電源品質検査回路22aの動作を示すタイミングチャートを示す。
図7に示すように、半導体装置1のパッドPD2aで断線が生じていた場合、テストクロック信号S3aの立ち上がりエッジに応じて生じる電圧VMの変動幅が、パッドPD2aで断線が生じていない場合に比べて大きくなる。より具体的には、図7に示す例では、電圧VMの変動幅は、高電位側基準電圧REFHと低電位側基準電圧REFLとによるノイズ許容範囲を超える大きさとなる。
そのため、テストクロック信号S3aの立ち上がりエッジが入力されるタイミングt0、t2、t4の後のノイズ発生期間において、比較器40の出力信号STH1及び比較器45の出力信号STH2にパルスが生成される。そして、出力信号STH1、STL1のパルスの立ち上がりエッジに応じてSRラッチ回路41、46の出力信号STH2、STL2がハイレベルとなる。そして、テストクロック信号S3aの立ち下がりエッジが入力されるタイミングt1、t3において、フリップフロップ回路42、47が出力信号STH2、STL2の論理レベルに応じて出力信号STH3、STL3の論理レベルを切り替える。その後、フリップフロップ回路44、45及びフリップフロップ回路48、49は、テストクロック信号S3aの立ち上がりエッジが入力される毎に、前段の回路の出力信号の論理レベルに応じて出力信号の論理レベルを切り替える。
このような変化が生じるため、図7に示すように、パッドPD2aに断線が生じていた場合、当該電圧VMにおいて許容範囲以上のノイズの発生頻度に応じて品質検査結果信号S4aH、品質検査結果信号S4aLにハイレベルの値が生じる。故障判別回路12は、配線検査結果信号S4aがハイレベルとなる頻度に応じてパッドPD2aに断線が生じていると判断する。例えば、故障判別回路12がパッドPD2aにおいて断線が生じていると判断する基準は、所定の期間の間に発生する品質検査結果信号S4aのハイレベルの個数に対して閾値を設け、ハイレベルの個数が閾値を超えたか否かにより判断することができる。
このように、実施の形態1にかかる半導体装置1は、電源検査回路11が、電源配線検査回路21及び電源品質検査回路22という異なる電圧変動を検出する複数の検査回路を含む。また、実施の形態1にかかる半導体装置1は、故障判別回路12が、電源配線検査回路21及び電源品質検査回路22から個別に測定結果を示す信号を受信し、対応するパッドにおける断線を判断する。これにより、実施の形態1にかかる半導体装置1は、パッドPD1a、PD1b、PD2a、PD2bのいずれで断線が生じているかを判断することができる。そこで、実施の形態1にかかる半導体装置1では、故障判別回路12が故障原因に応じて、内部回路の動作状態を制御する。図8に実施の形態1にかかる半導体装置1における故障モードと故障モードに対応する半導体装置の動作を示す表を示す。
図8に示すように、配線検査結果信号S2a、S2b及び品質検査結果信号S4a、S4bが全て、故障がないことを示すPassであった場合(ケース1)、故障判別回路12は、内部回路を動作に何ら制限を加えない正常モードで動作させる。また、配線検査結果信号S2a、S2bのいずれか1つが断線状態を示すFailであった場合(ケース2、ケース3)、故障判別回路12は内部回路を動作クロックの周波数を低下させる低速モードとした上で、エラーレジスタ13に警告を示す値を格納する。品質検査結果信号S4a、S4bのいずれか1つが断線状態を示すFailであった場合(ケース4、ケース5)、故障判別回路12は内部回路を停止状態とするストップモードとした上で、エラーレジスタ13にエラーを示す値を格納する。さらに、配線検査結果信号S2a、S2b及び品質検査結果信号S4a、S4bが上記以外の場合(ケース6)は、故障判別回路12は内部回路を停止状態とするストップモードとした上で、エラーレジスタ13にエラーを示す値を格納する。
上記説明より、実施の形態1にかかる半導体装置1は、内部電源供給配線網PWRi1、PWRi2に接続されるパッド近傍の電圧の異常を検出する電源検査回路11を有する。これにより、実施の形態1にかかる半導体装置1は、内部電源供給配線網PWRi1、PWRi2に接続されるメッシュ配線を介して電源電圧が供給される領域、つまり内部回路が配置される領域において電源電圧が低下する前にパッドに関する断線を検出することができる。
また、実施の形態1にかかる半導体装置1は、内部電源供給配線網PWRi1、PWRi2の外周部配線或いは、外周部配線とパッドとの接続箇所において電圧異常を検出する。これにより、半導体装置1は、内部回路の処理能力を利用することなくパッドに関する断線を検出することができる。つまり、実施の形態1にかかる半導体装置1は、半導体装置1の機能を実現する内部回路の性能を低下させることなくパッドに関する断線(例えば、パッドとフレーム間のワイヤの断線、或いは、半導体装置の外部端子と実装基板との間の半田不良等)を検出することができる。
また、実施の形態1にかかる半導体装置1は、故障判別回路12が電源検査回路11による検査結果に応じて内部回路の動作状態を複数の段階に分けて制御することができる。これにより、実施の形態1にかかる半導体装置1は、内部回路が少ない制限で動作可能状態であれば、内部回路の処理能力を若干低下させてエラー処理、或いは、警告通知等の処理を行った上で停止状態とすることができる。このような処理を行うことで、実施の形態1にかかる半導体装置1は、停止処理のバリエーションを増やすことができる。
また、実施の形態1にかかる半導体装置1は、電源品質検査回路22a、22bを有することで、外部電源供給配線網PWReとパッドPD1a、PD1bとの間の断線のみならず、パッドPD2a、PD2bと平滑コンデンサCeとの間の断線を検出することができる。定電圧生成回路10a、10bにより内部電源電圧を生成している場合、平滑コンデンサCeが断線により未接続状態となると、クロック信号による内部回路の論理レベルの遷移が少ない状態では内部電源電圧が正常と判断される場合であっても、内部回路の論理レベルの遷移が多くなった状態で断続的に内部電源電圧が低下して、内部回路が誤動作するおそれがある。しかしながら、内部電源供給配線網PWRi1、PWRi2の直流電圧のみをモニタしていた場合、このような電圧に重畳されるノイズの影響による内部回路の誤動作を回避することができない。つまり、実施の形態1にかかる半導体装置1は、電源品質検査回路22a、22bを有することで、このような電圧ノイズに起因する誤動作を回避することができる。
実施の形態2
実施の形態2では、実施の形態1にかかる半導体装置1の別の形態である半導体装置2について説明する。実施の形態2にかかる半導体装置2のブロック図を図9に示す。図9に示すように、実施の形態2にかかる半導体装置2では、故障判別回路12に代えて故障判別回路14を有する。なお、実施の形態2にかかる半導体装置2の説明において、実施の形態1において説明した構成要素と同じ構成要素については、実施の形態1と同じ符号を付して説明を省略する。
故障判別回路14は、複数の電源検査回路を個別に制御する複数の故障判別回路を有する。より具体的には、故障判別回路14は、故障判別回路12a、12bを有する。故障判別回路12aは、電源検査回路11aを制御すると共に、内部回路CPUaに対して自己診断テストを実施する。また、故障判別回路12bは、電源検査回路11bを制御すると共に内部回路CPUbに対して自己診断テストを実施する。
また、故障判別回路12aはエラーレジスタ13aを有し、故障判別回路12bはエラーレジスタ13bを有する。エラーレジスタ13a、13bは、それぞれ、対応する電源検査回路から得られた検査結果を格納する。エラーレジスタ13a、13bに格納された検査結果は、例えば、パッドPD3を介して外部に設けられた他の装置から参照される。また、故障判別回路12a、12bは、エラーレジスタ13a、13bに格納された検査結果に応じて内部回路CPUa、CPUbの動作状態を切り替える。
ここで、実施の形態2にかかる半導体装置2の動作について説明する。図10に実施の形態2にかかる半導体装置の故障モードと故障モードに対応する半導体装置の動作を示す表を示す。
図10に示すように、実施の形態2にかかる故障判別回路14は、まず、故障判別回路12a、12bの2つの故障判別回路を利用して自己診断テストを実施する(例えば、ケース1、2、3、4、6)。このケース1〜4、6で示した自己診断テストは、図8で示したケース1〜5に対応したものであるため。ここでは説明を省略する。
一方、故障判別回路14を用いることで、上記ケース1〜4、6に加えて以下のような判断を行うことができる。より具体的には、2つの端子で断線が発生した場合をテスト結果から判断することができる。
例えば、ケース51に示すようにパッドPD1aとパッドPD2aとが同時に断線した場合、故障の深刻度が高いエラーがエラーレジスタ13aに格納され、エラーレジスタ13a、13bに格納される検査結果は、ケース4の場合と同じになり、故障箇所を特定できない。そこで、ケース52とケース53の自己診断テストを実施することで、エラーの状態がケース4に該当するのか、ケース51に該当するのかを判断する。
ケース52では、故障判別回路12bのみを動作させる。このケース52では、パッドPD1b及びパッドPD2bは正常であるため、配線検査結果信号S2b及び品質検査結果信号S4bはPassを示す。そのため、ケース52では、エラーレジスタ13bに正常値を示すOKが格納される。
一方、ケース53では、故障判別回路12aのみを動作させる。このケース53では、内部回路CPUa、電源検査回路11a及び故障判別回路12aに対する電源電圧がパッドPD1b、パッドPD2b側から供給される。また、ケース53では、内部回路CPUb、電源検査回路11b及び故障判別回路12bが停止状態となるため、ケース51よりも消費電力が低下する。そのため、ケース53では、内部電源供給配線網PWRi2における電圧のノイズがケース51よりも小さくなる。また、ケース53では、電源検査回路11aの電源配線検査回路21aがモニタするパッドPD1aに対する電源電圧がパッドPD1bから供給されるため、パッドPD1aの電圧がパッドPD1bよりも低くなる。そのため、ケース53では、配線検査結果信号S2aが電圧低下を示すFailとなり、品質検査結果信号S4aが電圧VMのノイズが共犯以内であることを示すPassとなる。従って、ケース53では、エラーレジスタ13aに警告を示す値が格納される。
つまり、故障判別回路14を用い、エラーレジスタ13aにエラーが格納され、エラーレジスタ13bにOKが格納された場合には、ケース52、53を実施することで、パッドPD1aとパッドPD2aのいずれもが断線しているケース51の状態であるか、パッドPD2aのみで断線が生じているケース4の状態であるかを判別することができる。
上記処理と同様に、パッドPD2bで断線が生じているケース6の場合と、パッドPD1bとパッドPD2bの両方で断線が生じているケース71の場合と、についても故障判別回路12aと故障判別回路12bとを片側ずつ動作させるケース72、73のテストを実施することで、断線箇所を特定することができる。
上記説明より、実施の形態2にかかる半導体装置2では、独立して制御可能な故障判別回路12a、12bを有することで、実施の形態1にかかる半導体装置1よりも詳細に故障箇所を特定することができる。このように詳細に故障箇所を特定することで、半田不良箇所をより迅速に特定でき、システムの修理或いは復旧を迅速に行うことができる。
実施の形態3
実施の形態3では、実施の形態1にかかる半導体装置1の別の形態である半導体装置2について説明する。実施の形態3にかかる半導体装置3のブロック図を図11に示す。図11に示すように、実施の形態3にかかる半導体装置3では、定電圧生成回路10a、10bを外付け部品として実装するものである。そのため、図11に示す半導体装置3では、外部に設けられた定電圧生成回路10により生成された電源電圧が外部電源供給配線網PWReに供給される。また、外部電源供給配線網PWReに供給された電源電圧は、パッドPD1a及びパッドPD1bを介して内部電源供給配線網PWRiに内部電源電圧として供給される。
また、実施の形態3にかかる半導体装置3では、電源検査回路11a、電源検査回路11b及び故障判別回路12に代えて、電源検査回路15a、15b及び故障判別回路16を有する。なお、実施の形態3にかかる半導体装置3の説明において、実施の形態1において説明した構成要素と同じ構成要素については、実施の形態1と同じ符号を付して説明を省略する。
電源検査回路15a、15bは、それぞれ電源検査回路11a、11bから電源品質検査回路22a、22bを削除したものである。つまり、電源検査回路15aは電源配線検査回路21aのみを有し、電源検査回路15bは電源配線検査回路21bのみを有する。
つまり、実施の形態3にかかる半導体装置3は、半導体装置の内部回路の動作電源電圧を外部から直接供給する形態に対応するものである。この場合は、平滑コンデンサCeを接続する端子が省略されるため、外部から電源電圧を引き込むパッドPD1a、PD1bの断線を検査する電源配線検査回路21a、21bを最低限有していればよい。
このようにすることで、より高い電流供給能力を有する定電圧生成回路10を用いることができ、半導体装置3の内部回路としてより高機能なものを採用することができる。そして、この半導体装置3においても、電源配線検査回路21a、21bを半導体装置内に搭載することで、パッドPD1a、PD1bにおける断線を内部回路の能力を利用することなく検査することができる。
実施の形態4
実施の形態4では、実施の形態1にかかる半導体装置1よりも多くのパッドを有する半導体装置4について説明する。そこで、実施の形態4にかかる半導体装置4のブロック図を図12に示す。なお、実施の形態4の説明において、上記実施の形態で説明した構成要素と同じ構成要素については、他の実施の形態と同じ符号を付して説明を省略する。
図12に示すように、実施の形態4にかかる半導体装置4は、パッドPD11〜PD18を有する。そして、半導体装置4は、外部に設けられた外部電源供給配線網PWReに与えられる外部電源電圧VDDCをパッドPD11〜PD18により内部電源電圧として受ける。つまり、半導体装置4では、パッドPD11〜PD18に同じ電圧が与えられる。
また、実施の形態4にかかる半導体装置4は、電源検査回路111〜118故障判別回路17、内部電源供給配線網PWRi、複数の内部回路(不図示)を有する。内部電源供給配線網PWRiは、パッドPD11〜PD18から外部電源電圧の供給を受け、供給された外部電源電圧を内部電源電圧として内部回路(不図示)に与える。また、図12では、内部電源供給配線網PWRiのうち外周部の配線のみを示したが、図示した内部電源供給配線網PWRiの内部には格子状の配線が配置される。
電源検査回路111〜118は、それぞれ、対応するパッドの近傍の電圧(例えば、パッドPD11〜PD18の電圧)が予め定められた電圧閾値よりも低下したことを異常状態として検出する電源配線検査回路を有する。つまり、電源検査回路111〜118は、図1或いは図2で示した電源配線検査回路21aをそれぞれ有する。
故障判別回路17は、電源検査回路111〜118に対してテストパルス信号S11〜S18を与えると共に、電源検査回路111〜118が出力する配線検査結果信号S21〜S28を受信する。
さらに、故障判別回路17は、エラーレジスタ18を含み、当該エラーレジスタ18に結果信号S21〜S28から得られた検査結果を格納する。そして、故障判別回路17は、エラーレジスタ18に格納された検査結果に応じて、上記内部回路の消費電力の制御を行う。特に、実施の形態4では、消費電力を個別に制御可能な複数の内部回路を有する。故障判別回路17は、エラーレジスタ18に格納された検査結果に応じて複数の機能回路(例えば、内部回路)のうち異常状態を検出した電源検査回路に対応するモニタポイント(例えば、電源検査回路111〜118が検査対象の電圧を取得する接点)の近傍に位置する内部回路の消費電力を低く設定する。
より具体的に故障判別回路17について説明するために、図13に内部電源供給配線網PWRi、内部回路(例えば、内部回路CPUa〜CPUd)及び故障判別回路17の配置関係を示す。図13に示すように、実施の形態4にかかる半導体装置4では、内部電源供給配線網PWRiにパッドPD11〜PD18を介して外部電源電圧が供給される。また、内部電源供給配線網PWRiは、外周の配線に囲まれる領域内に格子状の配線網を有し、当該配線網を介して供給された外部電源電圧を内部回路に与える。また、故障判別回路17は、内部回路毎に制御信号を出力して、内部回路毎に消費電力を制御する。
ここで、実施の形態4にかかる半導体装置4の動作を説明する。そこで、図14に、パッドPD11〜PD18がいずれも正常な状態(例えば、断線のない状態)である場合の内部電源供給配線網PWRi内の電圧分布と、当該電圧分布時の内部回路の動作状態を説明する図を示す。
図14に示すように、パッドPD11〜PD18がいずれも正常な状態では、内部電源供給配線網PWRiの領域内の中心部に向かうほど電圧降下が大きくなる。この電圧降下は、設計上正常な範囲内のものであり、内部回路CPUa〜CPUdを仕様通りの速度で動作させることができる。
一方、故障の一例として、パッドPD13で断線が生じた場合の内部電源供給配線網PWRi内の電圧分布と、当該電圧分布時の内部回路の動作状態を説明する図を図15に示す。
図15に示すように、この場合、内部電源供給配線網PWRiの領域の中心部よりもパッドPD13に近い領域で最も大きな電圧降下が生じる。これは、パッドPD13からの外部電源供給が絶たれるため、パッドPD13から電源の供給を受けるべき内部回路(例えば、CPUb)への電源供給が他のパッドから与えられるためである。また、図15に示す例では、最も電圧降下量が図14に示した正常状態よりも大きくなる。そのため、故障判別回路17は、このような場合に内部回路CPUbに異常が生じないように、最も電圧降下量が大きくなる領域に位置する内部回路CPUbの動作速度を落として電圧降下量が小さくなるように制御する。
なお、内部電源供給配線網PWRiの領域内で発生する電圧降下の大きさは、異常が生じたパッドの数及びパッドの位置に応じて異なる。そこで、実施の形態4にかかる半導体装置4における故障モードと故障モード毎の内部回路の制御状態との関係を示す表を図16に示す。
図16に示すように、故障判別回路17はパッドPD11〜PD18のいずれか1つにおいて断線が生じていることを検出した場合、断線が生じたパッドの近傍に位置する内部回路の動作モードを低速モードとする。また、故障判別回路17は、内部回路に近い2つのパッドが同時に断線したことが検出された場合、断線が生じたパッドの近傍の内部回路を低速モードよりも消費電力が小さくなるHALTモードとする。また、故障判別回路17は、2つの内部回路で正常動作が維持できないと判断し他場合は、半導体装置4の動作を停止するストップモードとする。
上記説明より、実施の形態4にかかる半導体装置4では、他の実施の形態よりも多くのパッドの断線を検出する。これにより、実施の形態4にかかる半導体装置4では、内部回路をよりきめ細かく制御することができる。
また、実施の形態4にかかる半導体装置4においても、内部電源供給配線網PWRiに外部から電源電圧を供給するパッドの近傍にて電圧降下を測定することで、パッドに関する配線の断線を検出する。そのため、半導体装置4においても、他の実施の形態と同様に、内部回路の動作を妨げることなく内部回路が正常状態を維持できない異常状態を検出することができる。
実施の形態5
実施の形態5では、実施の形態4にかかる半導体装置4において、供給する外部電源電圧として接地電圧を供給する例を説明する。そこで、実施の形態5にかかる半導体装置5のブロック図を図17に示す。なお、実施の形態4の説明において、上記実施の形態で説明した構成要素と同じ構成要素については、他の実施の形態と同じ符号を付して説明を省略する。
図17に示すように、実施の形態5にかかる半導体装置5は、パッドPD11〜PD18によって外部に設けられた外部電源供給配線網GNDeから外部電源として接地電圧が供給される。また、実施の形態5にかかる半導体装置5は、半導体装置4の電源検査回路111〜118に代えて電源検査回路511〜518を有する。
電源検査回路511〜518は、半導体装置5の内部に配置され、パッドPD11〜PD18から接地電圧の供給を受ける内部電源供給配線網GNDiの上昇を検出する。より具体的には、電源検査回路511〜518は、パッドPD11〜PD18の近傍の接地電圧が予め設定した閾値電圧よりも上昇したことを検出する。
ここで、電源検査回路511〜518についてさらに詳細に説明する。電源検査回路511〜518は、それぞれ、図2に示した電源配線検査回路21aと類似する回路構成により接地電圧の上昇を検出する電源配線検査回路を有する。なお、電源検査回路511〜518は実質的に同じ回路であるため、ここでは、電源検査回路511についてのみ説明し、他の電源検査回路の説明は省略する。図18に電源検査回路511の回路図を示す。
図18に示すように、電源検査回路511は、バッファ50、インバータ51、反転論理和回路52を有する。バッファ50は、受信したテストパルス信号S11を後段回路に伝達する。また、バッファ50は、外部電源電圧VDDCして供給される内部電源電圧VDDとモニタポイント(図18に示す例では、パッドPD11)に供給される接地電圧とを動作電源として動作する。
インバータ51は、バッファ50の出力信号STaを反転して後段回路に伝達する。反転論理和回路52は、バッファ50の出力信号STaとインバータ51の出力信号STbとの反転論理和演算結果を配線検査結果信号S21として出力する。ここで、インバータ51は、バッファ50の出力信号STaに対して遅延を与える遅延回路としても機能するものである。なお、図18では、インバータ51及び反転論理和回路52の動作電源について明示はしていないが、これら回路も内部電源電圧VDDとパッドPD11に供給される接地電圧とを動作電源とすることが好ましい。
つまり、電源検査回路511は、電源配線検査回路21aと同様に、モニタポイントの電圧が上昇した場合に、バッファ50の動作電源電圧範囲(内部電源電圧VDDと接地電圧との差)が小さくなるため、出力信号STaの立ち上がり及び立ち下がりの傾斜が小さくなる。そのため、電源検査回路511も電源配線検査回路21aと同様に、接地電圧が所定の閾値電圧を超えた場合には配線検査結果信号S21としてパルスが生成される。
上記説明より、実施の形態5にかかる半導体装置5は、電源検査回路511を備えることで、接地電圧が与えられるパッドに関する断線を他の実施の形態と同様に検出することができる。
なお、上記実施の形態では、モニタする電圧を電源電圧及び接地電圧としたが、モニタする電圧は、これに限られず、半導体装置内で環状に形成された配線で接続されるパッドに関する電圧であればよい。また、上記実施の形態にかかる半導体装置によれば、複数のパッドが外部に設けられた環状配線で接続されている場合及び複数のパッドが半導体装置内の配線で接続されている場合においても、パッドに関する配線の断線を検出できるという効果を有する。さらに、上記実施の形態にかかる半導体装置は、内部に設けられる内部回路の性能を犠牲にすることなく内部回路が異常動作する可能性のある故障を検出することができるという効果を有する。
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は既に述べた実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において種々の変更が可能であることはいうまでもない。
1〜5 半導体装置
10 定電圧生成回路
11、14、111〜118、511〜518 電源検査回路
12 故障判別回路
13、18 エラーレジスタ
14、16、17 故障判別回路
21 電源配線検査回路
22 電源品質検査回路
30、50 バッファ
31、51 インバータ
32、52 反転論理和回路
40、45 比較器
41、46 SRラッチ回路
42〜44、47〜49 フリップフロップ回路
PWRe 外部電源供給配線網
PWRi 内部電源供給配線網
GNDe 外部電源供給配線網
GNDi 内部電源供給配線網
Rp、Rp1、Rp2 配線寄生抵抗
PD1a、PD1b、PD2a、PD2b、PD11〜PD18 パッド
Ce 平滑コンデンサ
S1a、S1b、S11〜S18 テストパルス信号
S2a、S2b、S21〜S28 配線検査結果信号
S3a、S3b テストクロック信号
S4a、S4b 品質検査結果信号

Claims (11)

  1. 複数の機能回路と、
    前記複数の機能回路に電源電圧を供給する電源供給配線網と、
    外部に接続される他の部品と前記電源供給配線網とを接続する複数のパッドと、
    前記複数のパッド毎に設けられたモニタポイントの電圧をモニタして、前記電源供給配線網の異常を検査する複数の電源検査回路と、
    前記複数の電源検査回路による検査結果を格納する結果格納レジスタと、
    を有する半導体装置。
  2. 前記結果格納レジスタを含み、前記結果格納レジスタに格納された前記検査結果に応じて前記複数の機能回路の消費電力を低く設定する故障判別回路を有する請求項1に記載の半導体装置。
  3. 前記モニタポイントは、前記複数の機能回路が配置される領域と前記パッドとの間に配置される請求項1に記載の半導体装置。
  4. 前記複数の機能回路は、内部電源電圧を生成する定電圧生成回路と、所定の機能を発揮する内部回路と、を含み、
    電源供給配線網は、外部に設けられる外部電源で生成される外部電源電圧が供給される第1の電源供給配線網と前記内部電源電圧が供給される第2の電源供給配線網と、を含み、
    前記複数のパッドは、前記外部電源電圧を前記第1の電源供給配線網に伝達する第1のパッドと、外部に設けられる容量素子と前記第2の電源供給配線網とを接続する第2のパッドと、を含む請求項1に記載の半導体装置。
  5. 前記複数の電源検査回路は、それぞれ、
    前記第1のパッドに対応して設けられ、前記第1のパッドに供給される前記外部電源電圧の電圧が予め定められた電圧閾値よりも低下したことを第1の異常状態として検出する第1の電源検査回路と、
    前記第2のパッドに対応して設けられ、前記内部電源電圧のノイズが予め定められたノイズ閾値よりも大きくなったことを第2の異常状態として検出する第2の電源検査回路と、
    を有する請求項4に記載の半導体装置。
  6. 前記結果格納レジスタを含み、前記結果格納レジスタに格納された前記検査結果を参照して前記第1の異常状態と前記第2の異常状態のいずれが検出されているかに応じて前記内部回路の動作状態を切り替える故障判別回路を有する請求項5に記載の半導体装置。
  7. 前記故障判別回路は、前記複数の電源検査回路を個別に制御する複数の故障判別回路を含む請求項6に記載の半導体装置。
  8. 前記電源供給配線網は、外部に設けられる外部電源で生成される外部電源電圧が供給され、
    前記複数の電源検査回路は、それぞれ、前記パッドの近傍の電圧が予め定められた電圧閾値よりも低下したことを異常状態として検出する電源配線検査回路を有する請求項7に記載の半導体装置。
  9. 前記結果格納レジスタを含み、前記結果格納レジスタに格納された前記検査結果に応じて前記複数の機能回路のうち前記異常状態を検出した前記電源検査回路に対応する前記モニタポイントの近傍に位置する機能回路の消費電力を低く設定する故障判別回路を有する請求項8に記載の半導体装置。
  10. 前記外部電源電圧は、接地電圧である請求項8に記載の半導体装置。
  11. 前記結果格納レジスタに格納された前記検査結果は、外部に設けられる他の装置により参照される請求項1に記載の半導体装置。
JP2013038227A 2013-02-28 2013-02-28 半導体装置 Active JP6182329B2 (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP2013038227A JP6182329B2 (ja) 2013-02-28 2013-02-28 半導体装置
US14/190,335 US9797945B2 (en) 2013-02-28 2014-02-26 Semiconductor device having circuitry for detecting abnormalities in a power supply wiring network
US15/616,371 US10067182B2 (en) 2013-02-28 2017-06-07 Semiconductor device having circuitry for detecting abnormalities in a power supply wiring network

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2013038227A JP6182329B2 (ja) 2013-02-28 2013-02-28 半導体装置

Publications (2)

Publication Number Publication Date
JP2014163917A true JP2014163917A (ja) 2014-09-08
JP6182329B2 JP6182329B2 (ja) 2017-08-16

Family

ID=51614631

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2013038227A Active JP6182329B2 (ja) 2013-02-28 2013-02-28 半導体装置

Country Status (2)

Country Link
US (2) US9797945B2 (ja)
JP (1) JP6182329B2 (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2020180809A (ja) * 2019-04-23 2020-11-05 ルネサスエレクトロニクス株式会社 半導体装置
JP2021110682A (ja) * 2020-01-14 2021-08-02 ローム株式会社 半導体装置

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN115173371A (zh) * 2022-07-19 2022-10-11 惠州华星光电显示有限公司 电源异常侦测电路及显示终端

Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005322768A (ja) * 2004-05-10 2005-11-17 Nec Electronics Corp 半導体集積回路
JP2008198868A (ja) * 2007-02-14 2008-08-28 Fujitsu Ltd 半導体集積回路
JP2008283122A (ja) * 2007-05-14 2008-11-20 Nec Electronics Corp ノイズ検出回路
US20090072810A1 (en) * 2007-09-14 2009-03-19 Cheon-Oh Lee Voltage-drop measuring circuit, semiconductor device and system having the same, and associated methods
JP2009069947A (ja) * 2007-09-11 2009-04-02 Renesas Technology Corp 半導体装置
JP2010183168A (ja) * 2009-02-03 2010-08-19 Seiko Epson Corp 集積回路装置、及び電子機器
JP2010256064A (ja) * 2009-04-22 2010-11-11 Fujitsu Semiconductor Ltd グランドオープン検出回路を有する集積回路装置
JP2011186744A (ja) * 2010-03-08 2011-09-22 Fujitsu Semiconductor Ltd バンドギャップ回路、低電圧検出回路及びレギュレータ回路
JP2012251772A (ja) * 2011-05-31 2012-12-20 Renesas Electronics Corp 半導体装置、電子機器、および半導体装置の検査方法

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3326546B2 (ja) 1995-11-15 2002-09-24 東京都 コンピュータシステムの故障検知方法
JP4209377B2 (ja) 2004-10-20 2009-01-14 株式会社ルネサステクノロジ 半導体装置
JP4924223B2 (ja) 2007-06-12 2012-04-25 富士通セミコンダクター株式会社 半導体装置
ITMI20080365A1 (it) * 2008-03-05 2009-09-06 St Microelectronics Srl Collaudo di circuiti integrati mediante poche sonde di collaudo
JP5428299B2 (ja) * 2008-03-18 2014-02-26 セイコーエプソン株式会社 電気光学装置及び電子機器
US8093921B2 (en) * 2009-02-13 2012-01-10 Cisco Technology, Inc. Monitoring of interconnect reliability using a programmable device
KR101851931B1 (ko) * 2011-12-12 2018-04-26 삼성전자주식회사 전력 소비 제어 장치 및 방법

Patent Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005322768A (ja) * 2004-05-10 2005-11-17 Nec Electronics Corp 半導体集積回路
JP2008198868A (ja) * 2007-02-14 2008-08-28 Fujitsu Ltd 半導体集積回路
JP2008283122A (ja) * 2007-05-14 2008-11-20 Nec Electronics Corp ノイズ検出回路
JP2009069947A (ja) * 2007-09-11 2009-04-02 Renesas Technology Corp 半導体装置
US20090072810A1 (en) * 2007-09-14 2009-03-19 Cheon-Oh Lee Voltage-drop measuring circuit, semiconductor device and system having the same, and associated methods
JP2010183168A (ja) * 2009-02-03 2010-08-19 Seiko Epson Corp 集積回路装置、及び電子機器
JP2010256064A (ja) * 2009-04-22 2010-11-11 Fujitsu Semiconductor Ltd グランドオープン検出回路を有する集積回路装置
JP2011186744A (ja) * 2010-03-08 2011-09-22 Fujitsu Semiconductor Ltd バンドギャップ回路、低電圧検出回路及びレギュレータ回路
JP2012251772A (ja) * 2011-05-31 2012-12-20 Renesas Electronics Corp 半導体装置、電子機器、および半導体装置の検査方法

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2020180809A (ja) * 2019-04-23 2020-11-05 ルネサスエレクトロニクス株式会社 半導体装置
US11156672B2 (en) 2019-04-23 2021-10-26 Renesas Electronics Corporation Semiconductor device
JP2021110682A (ja) * 2020-01-14 2021-08-02 ローム株式会社 半導体装置
JP7304826B2 (ja) 2020-01-14 2023-07-07 ローム株式会社 半導体装置

Also Published As

Publication number Publication date
US10067182B2 (en) 2018-09-04
US9797945B2 (en) 2017-10-24
US20170299652A9 (en) 2017-10-19
US20170269153A1 (en) 2017-09-21
JP6182329B2 (ja) 2017-08-16
US20140239989A1 (en) 2014-08-28

Similar Documents

Publication Publication Date Title
JP5739290B2 (ja) 電子制御装置
US9520830B2 (en) Crystal oscillator
JP2008250594A (ja) 装置診断方法および装置診断用モジュールならびに装置診断用モジュールを実装した装置
CN112368586B (zh) 具有故障注入的失效安全时钟监视器
JPH04271229A (ja) 温度異常検出方式
JP2012022364A (ja) 半導体装置
JP6182329B2 (ja) 半導体装置
US10606703B2 (en) Monitoring circuit
US7847574B2 (en) Semiconductor device
US20230221364A1 (en) Device and method for outputting result of monitoring
JP2019506746A (ja) 耐短絡出力ピン回路要素
JP2007108041A (ja) テスト信号発生回路、機能追加回路モジュール、および、半導体デバイスの検査システム
JP5451273B2 (ja) 電源監視回路、該電源監視回路に用いられる電源監視方法及び電源監視制御プログラム、並びに電子機器
KR101224523B1 (ko) 멀티 드롭 통신 회로의 데이터 라인 이상 감지회로
JP2016075626A (ja) 半導体装置
US11579207B2 (en) Circuit for checking an electrical wire connected to a digital input of an actuator
US8633684B2 (en) Detection system, semiconductor device, and data processing device
JP2018044786A (ja) 半導体装置、及び半導体装置のスクリーニング方法
JP2008003652A (ja) 回路基板の診断方法、回路基板およびcpuユニット
JP2019075048A (ja) 通信装置
JP2012133675A (ja) 画像処理装置
JP6387822B2 (ja) 電子制御装置
JP2019121033A (ja) 航空機用制御装置、および相互診断方法
JP2017220841A (ja) 二重化対応電流出力システム
US10528417B2 (en) Clock signal inspection device, plant monitoring controller, and method for diagnosing clock signal inspection device

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20150810

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20160613

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20160621

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20160822

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20161213

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20170207

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20170704

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20170724

R150 Certificate of patent or registration of utility model

Ref document number: 6182329

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150