JP2007108041A - テスト信号発生回路、機能追加回路モジュール、および、半導体デバイスの検査システム - Google Patents

Abstract

【課題】テスト中に、テスト信号発生部の出力異常によってＤＵＴ破壊を起こさないようにする。
【解決手段】テスト信号発生部１００と、半導体デバイスＤＵＴとテスト信号発生部との接続経路に設けられている遮断スイッチＳ６と、テスト信号発生部１００の出力をモニタし、モニタしている出力の電圧値が正常範囲を外れる場合に遮断スイッチＳ６を制御し、テスト信号発生部１００と半導体デバイスＤＵＴの接続経路を遮断する異常検出部２とを有する。
【選択図】図２

Description

本発明は、半導体デバイスのテスト信号発生回路と、当該自己診断機能をテスト信号発生回路に追加する機能追加回路モジュールと、半導体デバイスの検査システムとに関する。

半導体デバイスの検査は、パフォーマンスボード上に実装された検査回路を通じて、デバイスの実動作に近い様々な信号を入力して行われる。

近年のシステムＬＳＩの進展にともない、デバイスの複合化が進み、ＬＳＩテスタのみで検査をすることが難しくなってきている。このため検査回路内に、テスタ出力を基に、実デバイスに即した信号を生成するテスト信号発生回路を各種備える必要性が高まっている。

とくにアナログ回路とデジタル回路を混載したシステムＬＳＩデバイスが増えてきているため、デジタル回路の検査回路にメモリ部やロジック部ごとに設けていたＢＩＳＴ(Built In Self Test)部のほかに、アナログ混載の回路を測定するＢＯＳＴ(Built Out Self Test）を搭載し対処するケースが増えている。
ＢＯＳＴは、デジタル用半導体テスタでアナログ回路のテストを高速かつローコストで実現する技術である。ＢＯＳＴをパフォーマンスボードに搭載すると、テスタに高価なアナログ・オプションが不要である、デバイスのチップ内にテスト用回路を搭載する必要がなくエリア・ペナルティがない、精度が高い検査が可能でテスタやチップ内にアナログ用テスト回路を設ける場合に比べ当該テスト回路のデバッグが容易であるといった特長を有する。

このように検査回路自体が大規模になっていることから、様々な方法で初期化および調整を実施して用いる必要がある。

通常、検査回路の初期化や調整を、大別して２種類の方法で実施している。
一つは被検査デバイス（以下、ＤＵＴ：Device Under Test）ごとに実施する方法であり、他の一つは幾つかのデバイス測定ごとに定期的に実施する方法である。

ところが、ＤＵＴごとに検査回路の初期化や調整を行うと、これらを毎回実施してから実際の測定を行うことになり、ＤＵＴ１個あたりの測定時間が長くなりスループットが悪化する。

定期的に検査回路の初期化や調整を行うと、生産途中で検査回路が故障した場合に、検査回路の故障はＤＵＴの測定結果の異常となって現れ、ＤＵＴが良品であっても不良判定される。
また、故障した検査回路の故障モードによっては、ＤＵＴに異常に高い電圧が印加される場合があり、この場合、ＤＵＴが破壊される可能性がある。しかし、正常な検査回路を用いた検査で発生する不良品の連続発生と、故障した検査回路によりＤＵＴを破壊して不良を発生させている場合とが容易に判別できず、その場合、検査回路が原因で不良品と判定される製品を作ることになり、歩留まりの低下を招いていた。
とくに、アナログ回路にはデジタル回路に比べて大きな電圧を印加する回路（たとえば高電圧発生回路等）があり、このような高い電圧を必要とする検査回路の故障はＤＵＴ破壊につながりやすい。

本発明が解決しようとする第１の課題は、出力異常によってＤＵＴ破壊を起こさないようにする機能を有する、検査回路に用いるテスト信号発生回路と、それを用いた半導体デバイスの検査システムを実現することである。
本発明が解決しようとする第２の課題は、既存の検査回路に、上記機能を付加することができる機能追加回路モジュールを実現することである。

本発明に係るテスト信号発生回路は、半導体デバイスのテスト信号発生回路であって、テスト信号発生部と、前記半導体デバイスと前記テスト信号発生部との接続経路に設けられている遮断スイッチと、前記テスト信号発生部の出力をモニタし、モニタしている出力の電圧値が正常範囲を外れる場合に前記遮断スイッチを制御し、前記テスト信号発生部と前記半導体デバイスの接続経路を遮断する異常検出部とを有する。
本発明では好適に、前記異常検出部は、当該異常検出部と前記テスト信号発生部との接続経路に、当該接続経路を所定のタイミングで一定時間接続させる検出タイミング制御回路を含む。
本発明では好適に、前記接続経路を接続させる前記所定のタイミングと前記一定時間を規定する信号として、前記テスト信号発生部を用いて前記半導体デバイスの特性を測定するテスタからのテスト終了信号を用いる。
本発明では好適に、前記異常検出部に、前記テスト信号発生部を用いて前記半導体デバイスの特性を測定するテスタのテスト終了信号が入力され、前記異常検出部は、半導体デバイスのテスト終了を起点とする、次の半導体デバイスのテスト開始までのハンドリング時間内で、前記テスト信号発生部の異常検出と前記遮断スイッチの制御を行う。

本発明に係る機能追加モジュールは、半導体デバイスのテスト信号発生回路に異常時の出力停止機能を追加する機能追加回路モジュールであって、前記半導体デバイスと前記テスト信号発生部との接続経路に挿入されるスイッチと、前記テスト信号発生部の出力をモニタし、モニタしている出力の電圧値が正常範囲を外れる場合に前記遮断スイッチを制御し、前記テスト信号発生部と前記半導体デバイスの接続経路を遮断する異常検出部とを有する。

本発明に係る検査システムは、半導体デバイスのテスト信号発生部と、前記テスト信号発生部を経由して半導体デバイスの検査を行うテスタと、前記テスト信号発生部の検査位置に前記半導体デバイスを移動させるハンドラと、前記半導体デバイスと前記テスト信号発生部との接続経路に設けられている遮断スイッチと、前記テスト信号発生部の出力をモニタし、モニタしている出力の電圧値が正常範囲を外れる場合に前記遮断スイッチを制御し、前記テスト信号発生部と前記半導体デバイスの接続経路を遮断する異常検出部とを有する。

本発明では好適に、前記異常検出部は、当該異常検出部と前記テスト信号発生部との接続経路に、当該接続経路を所定のタイミングで一定時間接続させる検出タイミング制御回路を含む。
本発明では好適に、前記テスタと前記ハンドラ間の接続インターフェースに、当該接続インターフェースが持つ前記ハンドラの停止機能に、前記異常検出部の異常検出に基づいて割り込みを与える停止制御手段を備える。

本発明によれば、出力異常によってＤＵＴ破壊を起こさないようにする機能を有する、検査回路に用いるテスト信号発生回路と、それを用いた半導体デバイスの検査システムを実現することができる。
また、既存の検査回路に、上記機能を付加することができる機能追加回路モジュールを実現することができる。

図１は、本発明が適用可能なテスト信号発生回路の一例を示す回路図である。
図解した例のテスト信号発生回路は、そのテスト信号発生部１００が、オーディオ信号（ＡＵＤＩＯ）、ＩＦ信号およびＶＳ信号を入力とし、オーディオ信号（ＡＵＤＩＯ）とＩＦ信号をスイッチＳ１、Ｓ２で入力選択して、スイッチＳ３−１とＳ３−２で減衰器（ＡＴＴ）１０１を通すか否かの選択を行ったのち、入力信号を、バッファ１０２を通して出力させる回路である。
スイッチＳ３−２とバッファ１０２との間に結合コンデンサＣ１が接続され、その接続点とＶＳ信号入力との間にフィード抵抗Ｒ１が接続されている。結合抵抗Ｃ１とスイッチＳ３−２との接続ノードが抵抗Ｒ２を介して接地され、ＶＳ入力がノイズ除去のためにコンデンサＣ１を介して接地されている。
バッファ１０２の出力にはモニタ用タップＴＰ１が設けられ、かつ、測定時にオンまたはオフがプログラム制御されるリレースイッチＳ４とＳ５を介してＤＵＴ（不図示）が有する複数の端子の何れかに接続可能となっている。

図２に、本発明を適用後のテスト信号発生回路の回路図を示す。テスト信号発生部１００の構成は図１と同じとしている。なお、本発明が適用可能なテスト信号発生回路は、そのテスト信号発生部の構成として図示のものに限らない。ここでは図面の簡略化のため最も簡単な構成の回路例を示している。したがって、テスタからの電源供給（および信号）に基づいて、ＤＵＴが実際に用いられる環境の回路と同様なテスト信号を生成するものであればよく、その回路構成はＤＵＴの種類ごとに変わり得る。

図２に示すテスト信号発生回路１は、テスト信号発生部１００に加えて、バッファ１０２とＤＵＴ（厳密には、リレースイッチＳ４およびＳ５）との間の接続経路に設けられている遮断スイッチＳ６を有する。遮断スイッチＳ６の表記で、黒丸は当該スイッチがオフとなる通常時にスイッチ片が接触する接点を表す。また、白丸は当該スイッチがオンし、上記接続経路を遮断するときにスイッチ片が接触する接点を表す。
テスト信号発生回路１は、遮断スイッチＳ６がオフし、上記接続経路を導通としているときにバッファ１０２の出力をモニタし、当該出力の電圧異常を検出する異常検出部２を有する。異常検出部２は、異常を検出すると、遮断スイッチＳ６をオンさせるための制御信号ＣＳ１ｘ（ｘ：ローアクティブを表す）を出力する。異常検出部２によるバッファ１０２の出力モニタ線の途中に、さらにもう一つ、スイッチＳ７が設けられている。このスイッチＳ７は、異常検出部２の電圧モニタ開始のタイミングとモニタ時間を制御することにより、結果的に、遮断スイッチＳ６がオンするタイミングと時間を制御するための手段である。スイッチＳ７を制御する信号（検出タイミング制御信号）ＣＳ２ｘ（ｘ：ローアクティブを表す）は、異常検出部２自身によって生成される。
なお、制御信号ＣＳ１ｘは、詳細は後述するが、検査システムの停止制御の割り込みにも用いられる。

図３に、異常検出部２の具体的回路例を示す。
図解した異常検出部２は、第１比較器ＣＯＭＰ１、第２比較器ＣＯＭＰ２、３つの抵抗Ｒ３〜Ｒ５、１つのオアゲートＯＲ、５つのナンドゲートＮＡＮＤ１〜ＮＡＮＤ５、ならびに、単安定マルチバイブレータ回路（ＭＯＮＯ−ＭＵＬＴＩ）２１を有する。
第１比較器ＣＯＭＰ１の反転入力「−」および第２比較器ＣＯＭＰ２の非反転入力「＋」にオン状態の遮断スイッチＳ６およびスイッチＳ７を介して図２のバッファ１０２の出力が印加可能となっている。このバッファ出力の入力ノードは、抵抗Ｒ３を介して接地されている。

第１比較器ＣＯＭＰ１の非反転入力「＋」に、モニタ電圧の正常範囲の下限を規定する第１基準電圧ＶＬが印加され、第２比較器ＣＯＭＰ２の反転入力「−」に上記正常範囲の上限を規定する第２基準電圧ＶＨが印加されている。図２のテスト信号発生部１００では、その故障により出力が正常値の０[Ｖ]から異常変動する要因は、バッファ１０２が故障して、その出力が電源電圧、たとえば±１５[Ｖ]になると予想されるため、ここでは正常範囲の変動検出限界を±１[Ｖ]に設定している。この第１基準電圧ＶＬと第２基準電圧ＶＨの値は、テスト信号発生部の種類に応じて任意に設定可能である。たとえば、あるテスト信号発生部の正常な出力が最大で電源電圧３[Ｖ]、最低で０[Ｖ]になる可能性がある場合は、検出限界範囲の第１基準電圧ＶＬを（０−α）[Ｖ]、第２基準電圧ＶＨを（３＋α）[Ｖ]に設定可能である。

第１比較器ＣＯＭＰ１の出力がオアゲートＯＲの一方入力に接続され、かつ、＋５Ｖに抵抗Ｒ４を介してプルアップされている。同様に、第２比較器ＣＯＭＰ２の出力がオアゲートＯＲの他方入力に接続され、かつ、＋５Ｖに抵抗Ｒ５を介してプルアップされている。この抵抗による正電圧固定は、第１比較器ＣＯＭＰ１と第２比較器ＣＯＭＰ２の供給電源の最大値が＋１５[Ｖ]と、後段の論理回路の入力許容電圧３[Ｖ]より高く、コンパレータ出力を最大でも５[Ｖ]にする必要があるためで、その必要がなければ省略可能である。

ナンドゲートＮＡＮＤ１、ＮＡＮＤ２およびＮＡＮＤ５は、その２つの入力が各々短絡され、インバータとして機能する。
オアゲートＯＲの出力が、ナンドゲートＮＡＮＤ１の共通入力ノードに接続され、ナンドゲートＮＡＮＤ１の出力が、ナンドゲートＮＡＮＤ３およびナンドゲートＮＡＮＤ４からなるＲＳフリップフロップ回路の一方入力（ノードＮＤ１）に接続されている。ＲＳフリップフロップ回路の他方入力（ノードＮＤ２）には、ナンドゲートＮＡＮＤ２を介してリセット信号ＲＳが印加可能となっている。また、ＲＳフリップフロップ回路の出力（ノードＮＤ３）がナンドゲートＮＡＮＤ５の共通入力ノードに接続されている。
ナンドゲートＮＡＮＤ５からは前述した制御信号ＣＳ１ｘが出力され、遮断スイッチＳ６に戻されるようになっている。

この回路の動作を説明する。
バッファ出力が正常値、たとえば０[Ｖ]の場合、第１比較器ＣＯＭＰ１および第２比較器ＣＯＭＰ２の出力がともにローレベル（以下、「Ｌ」と表記）となり、オアゲートＯＲの出力が「Ｌ」、ナンドゲートＮＡＮＤ１の出力が接続されているＲＳフリップフロップ回路の一方入力（ノードＮＤ１）がハイレベル（以下、「Ｈ」と表記）となっている。
一方、リセット信号ＲＳ（ハイアクティブ）が入力されていないときは、ＲＳフリップフロップ回路の他方入力も「Ｈ」となっており、その出力（ノードＮＤ３が「Ｌ」となっている。したがって、ナンドゲートＮＡＮＤ５から出力される制御信号ＣＳ１ｘは非アクティブの「Ｈ」となることから、遮断スイッチＳ６がオフ（バッファ出力を導通する状態）となっている。

この状態で、バッファ出力が大きく変動し、たとえば−２[Ｖ]になると、第１比較器ＣＯＭＰ１の出力が５[Ｖ]付近の「Ｈ」に推移する。そして、ＲＳフリップフロップ回路の出力（ノードＮＤ３）が「Ｌ」から「Ｈ」に反転し、その結果、制御信号ＣＳ１ｘがアクティブ（「Ｌ」）となって遮断スイッチＳ６をオンさせ、バッファ出力の出力経路を遮断する。
リセットにする場合は、テスタからのリセット信号ＲＳが「Ｈ」となるので、ＲＳフリップフロップ回路の他方入力（ノードＮＤ２）が反転され、その結果、制御信号ＣＳ１ｘが元の「Ｈ」レベルに戻され、遮断スイッチＳ６がオフする。

この回路はスイッチＳ７がオフすると、バッファ出力が遮断されることから機能しない。したがって、スイッチＳ７のオン時間は、当該異常検出回路の動作許可を与える。
検出タイミング制御回路としての単安定マルチバイブレータ回路２１は、この動作許可のタイミングと時間を制御する回路である。単安定マルチバイブレータ回路２１は、テスタからのテスト終了信号ＥＯＴを入力し、あるＤＵＴのテスト期間が終了してから、つぎのＤＵＴのテストが開始されるまでの間に異常検出の動作許可を与える短いパルス幅の検出タイミング制御信号ＣＳ２ｘを生成し、スイッチＳ７に出力する。
これによって、テストとテストの間にＤＵＴをセットする非テスト期間ごとに当該異常検出とバッファ出力の遮断制御を行うことが可能となる。

つぎに、この異常検出部２を有するテスト信号発生回路１を用いた検査システムの全体構成と、その動作について説明する。

図４に、検査システムの概略構成図を示す。また、図５（Ａ）および図５（Ｃ）にテスト終了信号ＥＯＴと、テスト開始信号ＳＯＴのパルス印加タイミングを示す。
図４に示す検査システム１０は、パフォーマンスボード１１、テスタ１２、ハンドラ１３、たとえばマイクロコンピュータ（μＣ）からなる停止制御手段１４、未測定デバイスのトレイ１５、検査を合格したデバイスのＰＡＳＳトレイ１６、および、検査に不合格のデバイスのＦＡＩＬトレイ１７を有する。
パフォーマンスボード１１に、図２に示す異常検出部２を有するテスト信号発生回路１が形成されて、ＤＵＴとそのホルダが設けられている。テスト信号発生回路１は一部のテスト信号を生成して、ＤＵＴに与える。
パフォーマンスボード１１に対し、テスタ１２から、測定の電源およびバイアス電圧、一部のテスト信号、図５（Ｃ）のテスト開始信号および図５（Ａ）のテスト終了信号を含む各種テスト制御信号が供給される。パフォーマンスボード１１からテスト後のＤＵＴからの出力信号がテスタ１２に返される。テスタ１２は全てのテスト項目で上記信号のやり取りを行って評価し、不図示のマニピュレータを制御して、評価で最終的に合格基準に達したデバイスをＰＡＳＳトレイ１６に移送させ、不合格のデバイスをＦＡＩＬトレイ１７に移送させる。

このようなＤＵＴのテストは、図５（Ｃ）のテスト開始信号を契機として開始され、図５（Ａ）のテスト終了信号を契機として終了する。つぎのテスト開始までの期間は「ハンドリング期間」と称され、通常、１〜２[sec]存在する。
ハンドリング期間には、テスタ１２から停止制御手段１４を介して（スルーして）テスト終了信号ＥＯＴを受け取ったハンドラ１３が、そのアーム１３Ａを制御して未測定デバイスのトレイ１５上の未測定デバイスをとりにいく。その間に、不図示のマニピュレータがテスタ１２からのテスト評価結果に応じて測定済みのデバイスをＰＡＳＳトレイ１６またはＦＡＩＬトレイ１７に移送する。
ハンドラ１３がピックアップしたデバイスがテスト期間のＤＵＴとしてパフォーマンスボード１１上にセットされる。その後、テスタ１２からテスト開始信号ＳＯＴ（図５（Ｃ））が発行され、つぎのテストが開始される。
以上の動作を繰り返してデバイステストが断続的に行われる。

本実施形態では、テスタ１２からパフォーマンスボード１１に発せられるテスト終了信号ＥＯＴを分岐して、パフォーマンスボード１１上に形成している図３の単安定マルチバイブレータ回路２１に入力する。
単安定マルチバイブレータ回路２１は、図５（Ｂ）に示すように、テスト終了信号ＥＯＴから数百[msec]後に、パルス時間幅が３００[msec]程度の検出タイミング制御信号ＣＳ２ｘを生成する。
検出タイミング制御信号ＣＳ２ｘのローアクティブのパルスがスイッチＳ７のオンを制御することによって、その印加タイミングで異常検出部２の動作許可がおり、そのパルスの時間幅だけ動作期間が規定される。
スイッチＳ７がオンになると、異常検出部２内の第１比較器ＣＯＭＰ１および第２比較器ＣＯＭＰ２からなるウィンドウコンパレータにバッファ１０２の出力が接続され、信号が入力される。

前述したように、バッファ１０２が正常であれば、バッファ１０２の出力は０[Ｖ]付近のため、コンパレータの出力は変化せず、後段の論理回路により遅延時間経過後にスイッチＳ７がオフとなる。バッファ１０２の出力が異常値（例えば+１５[Ｖ]）を出力した場合、ウィンドウコンパレータのしきい値を超えるため、第２比較器ＣＯＭＰ２の出力が反転し、その出力信号でリレーＳ６をコントロールし、バッファ１０２が入力ラインから切り離される。
これにより次に測定されるＤＵＴに異常電圧が印加されないため、当該ＤＵＴが破壊されることを未然に防止できる。

本実施形態では、図４に示すように、テスタ１２とハンドラ１３の接続インターフェースに、停止制御手段１４を介在させている。この停止制御手段１４を設けるのは任意であるが、以下の理由により停止制御手段１４を設けることが望ましい。
図２〜図４に示すように、遮断スイッチＳ６に与える制御信号ＣＳ１ｘを停止制御手段１４に入力させる。停止制御手段１４は、処理の割り込みが可能な手段、たとえばマイクロコンピュータにより構成される。このような停止制御手段１４は、制御信号ＣＳ１ｘが入力されると、テスタ１２に対してはテストを中止するテスト中止信号ＳＳを出力し、ハンドラ１３に対しては、その動作を停止させるとともに、電源を遮断する、及び／又は、バドライト（緊急表示灯）を点灯させる緊急停止信号ＥＳを出力する。これにより、作業者に異常を知らせることができ、望ましい。

本実施例では、テスト信号発生部１００にバッファ１０２を使っているが、検査回路で利用する電子回路はどのような回路であっても、同様な構成で故障判別が可能である。例示すると、増幅回路、信号源、加減算回路などを用い得る。

図２に示す破線部Ａで囲まれた、異常検出部２、遮断スイッチＳ６およびスイッチＳ７をモジュール化することもできる。つまり、これらをモジュール基板に形成し、本発明が適用されていない既存のテスト信号発生回路に、このモジュール基板（機能追加モジュール）を接続させて用いることができる。
その場合、既存のテスト信号発生回路の配線途中を切って遮断スイッチＳ６を挿入することは一般に困難である。そのような場合、たとえば図６に示すように、バッファ１０２の出力モニタ用のタップＴＰ１と、リレースイッチＳ４またはＳ５の接点との間に、複数の遮断スイッチＳ６−１、Ｓ６−２を設け、これらを同一の制御信号ＣＳ１ｘにより同時に制御するようにするとよい。スイッチの接点は基板裏面の半田接続部あるいはラッピングワイヤ接続部として表出しているから、そこに電気的接続をとることは比較的容易だからである。このとき、元のプリント配線基板の信号線はカッタ等で切断する。

本実施形態によれば、ＤＵＴの測定ごとにテスト信号発生回路のチェックを行うことができるため、テスト信号発生回路の不具合によるＤＵＴ破壊を未然に防止できる。
異常検出部２の回路規模が小さいため、パフォーマンスボード上に容易に実装可能で、安価に製作することができる。また、ＢＯＳＴのようにモジュールとして搭載が可能なため、既存のパフォーマンスボードへの展開も容易である。
テスト信号発生回路の故障時に、システム全体を即時停止可能であり、また、緊急表示灯等を用いて、異常発生時にわかりやすく表示が可能である。
測定時間が短く、ＤＵＴと次のＤＵＴの測定間隔（インデックス時間）でチェックが可能なため生産時のスループットが下がらない。
テスト信号発生回路がＤＵＴを破壊しないため、量産時の歩留まりが向上する。

本発明が適用可能なテスト信号発生回路の一例を示す回路図である。 本発明を適用したテスト信号発生回路の回路図である。 異常検出部の具体例を示す回路図である。 検査システムの概略構成図である。 テスト終了信号、テスト開始信号および検出タイミング制御信号のタイミングチャートである。 遮断スイッチの変形例を示す回路図である。

符号の説明

１…テスト信号発生回路、２…異常検出部、１０…検査システム、１１…パフォーマンスボード、１２…テスタ、１３…ハンドラ、１４…停止制御手段、２１…単安定マルチバイブレータ回路、１００…テスト信号発生部、１０２…バッファ、ＣＯＭＰ１…第１比較器、ＣＯＭＰ２…第２比較器、Ｓ６,Ｓ６−１,Ｓ６−２…遮断スイッチ、Ｓ７…スイッチ、ＶＬ…第１基準電圧（正常範囲の下限）、ＶＨ…第２基準電圧（正常範囲の上限）、ＥＯＴ…テスト終了信号、ＳＯＴ…テスト開始信号、ＣＳ１ｘ…制御信号、ＣＳ２ｘ…検出タイミング制御信号、ＲＳ…リセット信号

Claims (12)

1. 半導体デバイスのテスト信号発生回路であって、
   テスト信号発生部と、
   前記半導体デバイスと前記テスト信号発生部との接続経路に設けられている遮断スイッチと、
   前記テスト信号発生部の出力をモニタし、モニタしている出力の電圧値が正常範囲を外れる場合に前記遮断スイッチを制御し、前記テスト信号発生部と前記半導体デバイスの接続経路を遮断する異常検出部と、
   を有するテスト信号発生回路。
2. 前記異常検出部は、当該異常検出部と前記テスト信号発生部との接続経路に、当該接続経路を所定のタイミングで一定時間接続させる検出タイミング制御回路を含む
   請求項１に記載のテスト信号発生回路。
3. 前記接続経路を接続させる前記所定のタイミングと前記一定時間を規定する信号として、前記テスト信号発生部を用いて前記半導体デバイスの特性を測定するテスタからのテスト終了信号を用いる
   請求項２に記載のテスト信号発生回路。
4. 前記異常検出部に、前記テスト信号発生部を用いて前記半導体デバイスの特性を測定するテスタのテスト終了信号が入力され、
   前記異常検出部は、半導体デバイスのテスト終了を起点とする、次の半導体デバイスのテスト開始までのハンドリング時間内で、前記テスト信号発生部の異常検出と前記遮断スイッチの制御を行う
   請求項１に記載のテスト信号発生回路。
5. 前記異常検出部は、
   前記テスト信号発生部の出力と前記正常範囲の上限値とを比較し、前記上限値より高いハイレベル側の第１異常出力を検出する第１比較器と、
   前記テスト信号発生部の出力と前記正常範囲の下限値とを比較し、前記前記下限値より低いローレベル側の第２異常出力を検出する第２比較器と、
   前記第１異常出力と前記第１異常出力の一方が検出されたときに、前記スイッチをオン可能なスイッチ制御信号を生成する出力部と、
   を備える請求項１記載のテスト信号発生回路。
6. 半導体デバイスのテスト信号発生回路に異常時の出力停止機能を追加する機能追加回路モジュールであって、
   前記半導体デバイスと前記テスト信号発生部との接続経路に挿入されるスイッチと、
   前記テスト信号発生部の出力をモニタし、モニタしている出力の電圧値が正常範囲を外れる場合に前記遮断スイッチを制御し、前記テスト信号発生部と前記半導体デバイスの接続経路を遮断する異常検出部と、
   を有する機能追加回路モジュール。
7. 前記テスト信号発生回路からのテスト信号を印加すべき前記半導体デバイスの端子が複数存在する場合、同一のスイッチ制御信号により制御される複数の前記スイッチを、前記テスト信号発生回路の出力と、前記半導体デバイスの各端子のとの間に１つずつ接続している
   請求項６に記載の機能追加回路モジュール。
8. 半導体デバイスのテスト信号発生部と、
   前記テスト信号発生部を経由して半導体デバイスの検査を行うテスタと、
   前記テスト信号発生部の検査位置に前記半導体デバイスを移動させるハンドラと、
   前記半導体デバイスと前記テスト信号発生部との接続経路に設けられている遮断スイッチと、
   前記テスト信号発生部の出力をモニタし、モニタしている出力の電圧値が正常範囲を外れる場合に前記遮断スイッチを制御し、前記テスト信号発生部と前記半導体デバイスの接続経路を遮断する異常検出部と、
   を有する半導体デバイスの検査システム。
9. 前記異常検出部は、当該異常検出部と前記テスト信号発生部との接続経路に、当該接続経路を所定のタイミングで一定時間接続させる検出タイミング制御回路を含む
   請求項８に記載の半導体デバイスの検査システム。
10. 前記接続経路を接続させる前記所定のタイミングと前記一定時間を規定する信号として、前記テスタからのテスト終了信号を用い、テスト終了を起点とする、次の半導体デバイスのテスト開始までの前記ハンドラによるハンドリング時間内で、前記テスト信号発生部の異常検出と前記遮断スイッチの制御を行う
    請求項９に記載の半導体デバイスの検査システム。
11. 前記テスタと前記ハンドラ間の接続インターフェースに、当該接続インターフェースが持つ前記ハンドラの停止機能に、前記異常検出部の異常検出に基づいて割り込みを与える停止制御手段を備える
    請求項８に記載の半導体デバイスの検査システム。
12. 前記ハンドラは前記テスタからの信号により動作タイミングが制御され、
    当該信号の前記ハンドラと前記テスタとの接続経路に、前記異常検出部により異常検出がされない間は前記信号を前記ハンドラに出力し、異常検出がされたときに前記信号に基づいて、前記テスタに与える停止信号と、前記ハンドラに与える電源オフのシャットダウン信号とを生成する停止制御部を設けている
    請求項１１に記載の半導体デバイスの検査システム。
    

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