JP2010004072A - 半導体集積回路装置およびその検査方法、半導体ウエハ、およびバーンイン検査装置 - Google Patents

Abstract

【課題】正常なバーンイン検査を行うとともに、検査時の無駄な電力を削減できる検査方法、およびこれに用いられる半導体集積回路を提供する。
【解決手段】ウエハに対しウエハ試験を行ない、ウエハ試験後、良品には端子以外のチップ表面に保護膜を付加する。不良品には、端子も含むチップ表面全体に保護膜を付加し、その状態でバーンイン検査を行い、バーンイン投入前に判明した不良品チップへの電源供給、信号印加を遮断する。また、チップの良品判定を行うために自己検査回路を内蔵し、不良チップと判定された場合は、チップ内部動作を停止する機能をチップ内部に設けたり、あるいは、判定信号をバーイン検査装置に送信し、バーンイン検査装置から電源供給、信号印加を停止することでバーンイン投入後に判明した不良チップへの電源供給、信号印加を遮断できる。
【選択図】図２

Description

本発明は、複数の半導体集積回路に対してバーンインまたは検査を同時に行うことが可能なバーンイン検査方法と、この方法に用いられる半導体集積回路装置に関する。

近年、半導体集積回路装置を搭載した電子機器の小型化及び低価格化の進展は目覚しく、これに伴って、半導体集積回路装置に対する小型化及び低価格化の要望が強くなっている。

一方で、半導体集積回路の高集積化及び高機能化に伴って半導体集積回路装置（以下、チップと略す）に対する検査工程が複雑になり、検査コストの上昇が問題になってきている。さらに、バーンインによる初期不良の除去の必要性が求められるとともに、バーンインに要する時間の増大が検査コストの増加につながっていることが問題となっている。

バーンイン検査は通常１枚のボード（装置）でウエハに作り込まれた複数個のチップ領域（以下、単に「チップ」と表記する）に対して一括で実施する。バーンイン検査を効率よく行うための条件として、不良品チップをバーンイン検査工程に混入させないことが挙げられる。不良品チップが混入した場合、配線ショートやラッチアップなどにより不良品チップに大電流が流れて電圧降下が発生し、同一ボード（装置）上の他の良品チップに正常なバーンイン検査が実施できなくなるおそれがある。さらに、良品チップを破壊したり、最悪の場合、検査装置自体を破壊してしまうことがある。このように、不良品チップが混入することで、余計なバーンイン検査コストの増加につながる。したがって、不良品チップをバーンイン工程に混入させないことは非常に重要である。

バーンイン検査工程に混入する不良品チップは２つの場合が考えられる。１つは、バーンイン投入前からの不良品チップであり、もう１つはバーンイン投入中に発生する不良品チップである。

まず、バーンイン投入前からの不良品チップは通常、検査によりスクリーニングを受ける。特にウエハレベルバーンインの場合、ウエハ上に形成された全てのチップを検査して良否判定を行った後、不良品チップを除去する。この不良品チップを除去する方法としては、特開平７−１６９８０６（特許文献１）に開示されるように、不良品チップの電源及び信号線端子の電極部分を不導体である樹脂膜で覆い、不良品チップへの電源供給を遮断する方法がある。

図１１は、従来の半導体集積回路の検査方法を示すフローチャートである。同図に示すように、半導体拡散プロセス終了後、バーンイン検査投入前の不良品チップをスクリーニングするために、ウエハ状態で、ウエハ上に形成された全てのチップの検査を行う。検査内容としては、電源、ＧＮＤ間のショートや簡単な動作試験を行ってもよい。あるいは、その他、チップ内部に自己検査回路を備え、それを用いてバーンインを行う場合はその自己検査回路の試験など、ＤＣ、ＡＣ、機能試験などを行う。検査で不良品と判定されたチップは、チップ上にマーキングをして良品と不良品とを選別できるようにしておく。次に、マーキングをもとに不良品チップを除去する。除去方法は、不良品チップの電源及び信号線端子の電極部分を不導体の樹脂膜で覆い、不良品チップへの電源供給を遮断する。その後、バーンイン検査を行う。

次に、バーンイン投入中に発生する不良品チップの影響を除去する方法を簡単に説明する。バーンイン検査前の検査では良品でも、バーンイン検査中に不良品となる場合があり、その場合、上記に示すバーンイン検査前の不良品チップと同様に、良品チップに悪影響を与える。この問題に対しては、特開平８−１７０９７７（特許文献２）に開示されるように、各チップ内部に電流制限回路を設け、不良品チップが発生し所定量を超える電流が流れる場合に電流の供給を制限する方法がある。この方法により、バーンイン検査を正確に行うとともに、検査装置の故障を回避することができる。

特開平７−１６９８０６ 特開平８−１７０９７７

しかしながら、特許文献１に記載された従来の方法では、不良品チップの電源及び信号線端子の電極部分を確実に不導体樹脂膜で覆う必要があり、樹脂コートが不完全なままバーンインすると不良品チップに大電流が流れ、良品チップに悪影響を与えるという不具合があった。

また、特許文献２に記載の従来方法では、各チップ内部に電流制限回路を備えることで、所定量を超える電流が流れる不良品チップに対する電流の供給を制限しているが、不良品チップ自体の動作を停止することができず、不必要な電力を供給してしまうという不具合があった。

また、従来のバーンイン検査では、検査中に発生した不良品チップが、検査が開始してから何時間後に何個発生したのかを記録する仕組みがない。そのため、バーンイン検査工程での初期不良発生の収束性を正確に把握することができず、適切なバーンイン時間を設定するのに時間がかかる、という不具合があった。

また、ウエハ状態でバーンイン検査を行う場合、プローブカードの物理的な制約により使用できる端子数に制限がある。半導体拡散プロセスの微細化、ウエハの大口径化により１ウエハあたりのチップの取れ数が増加すると、１チップ毎に使用可能なプローブの端子数（コンタクト数）が少なくなり、電力供給不足や、印加信号供給不足といった、検査に支障をきたすという不具合があった。

また、バーンイン検査の実施時間は通常、数時間から数日単位であり、検査コストの大きな要因を占め、検査コスト全体の上昇の大きな要因となっていた。

本発明は、上記の不具合の少なくとも１つの解決を図るものであり、正確なバーンイン検査を行うとともに、検査時の無駄な電力を削減できる検査方法、およびこれに用いられる半導体集積回路を提供することを目的とする。

上記の課題を解決するための手段として、従来の半導体拡散プロセスのフローと、ウエハレベルバーンインのフローを変更する。不純物拡散プロセスにおいて、絶縁表面保護膜をウエハに付加する工程の前で一旦拡散を終了し、絶縁表面保護膜を付加する前のウエハに対しウエハ試験を実施し、良品チップあるいは不良品チップの座標を抽出する。ウエハ試験後、抽出座標をもとに、良品チップ上には通常の保護膜用マスク、すなわち端子以外のチップ表面を保護する保護膜を形成し、不良品チップ上には、チップ全体を覆うような保護膜用マスク、すなわち端子を含むチップ表面全体を覆う保護膜を形成する。これにより、バーンイン検査中に不良チップの端子は絶縁表面保護膜により非導通状態となり、不良チップへの電源供給や信号印加を遮断できる。

また、上記の課題を解決するための手段として、チップの良品判定を行うために自己検査回路をチップに内蔵する、あるいは、これと同じ機能を有するチップ外回路を設けることで実現する。この自己検査回路の機能は、検査したチップが不良チップと判定された場合は、チップ内部のクロック信号を停止したり、入力信号を固定したりする。不良チップの動作を停止することで不必要な電力供給を軽減できる。また、判定信号をバーイン検査装置に送信し、バーンイン検査装置から電源供給、信号印加を停止することで不良チップへの電源供給、信号印加を遮断する。

また、上記の課題を解決するための手段として、バーンイン検査装置側に、チップの自己検査回路から出力される判定信号を送信し、ＦＡＩＬ判定信号を装置が受信したら、バーンイン検査装置がその時刻と不良チップ数を記録する機能を持たせてもよい。

また、上記の課題を解決するための手段として、あるチップの出力信号を他のチップの入力端子に入力信号として印加できるように、ウエハ上の例えばスクライブラインに配線を形成する。これにより、入力印加信号を他のチップの出力信号から供給することができ、少ないプローブ端子数で多くのチップに信号を印加することが可能となる。

また、上記の課題を解決するための手段として、バーンイン検査中に、チップ内部あるいは外部に設けられた、自己検査回路を用いて、プローブ検査、出荷検査と同様の検査を行う。これにより、従来のプローブ検査、出荷検査を削除することができ、検査コストの削減につながる。

したがって、本発明の第１の半導体集積回路装置の検査方法は、ウエハ上に形成され、電極パッドを有する集積回路が作り込まれた半導体チップの良否をウエハ状態で検査する工程（ａ）と、前記工程（ａ）で良品と判定された前記半導体チップの前記電極パッドを除く領域上に第１の絶縁保護膜を形成する工程（ｂ）と、前記工程（ａ）で不良品と判定された前記半導体チップの全上面上に第２の絶縁保護膜を形成する工程（ｃ）と、バーンイン検査装置を用いて前記ウエハのバーンイン検査を行う工程（ｄ）とを備えている。

この方法により、バーンイン検査において、不良チップへの電源供給や信号印加を確実に遮断することができるので、良品チップに規定以上の大電流が流れるのを防ぐことができる。

本発明の第２の半導体集積回路装置の検査方法は、バーンイン検査装置と、プローブ端子が設けられ、検査時に前記バーンイン検査装置に接続されるプローブカードとを用いて、ウエハに形成された半導体チップ上に設けられ、自己検査回路を有する集積回路のバーンイン検査を行う半導体集積回路装置の検査方法であって、前記半導体チップ上の入力端子と前記プローブ端子とを接続させて前記バーンイン検査装置から前記入力端子に入力信号を印加して前記集積回路の電気的特性をウエハレベルでバーンイン検査する工程（ａ）を備えており、前記工程（ａ）は、前記自己検査回路が前記半導体チップ上に設けられた前記集積回路の良否を判定する工程（ａ１）と、前記工程（ａ１）で不良品と判定された場合には前記半導体チップに対しての前記バーンイン検査を停止し、良品と判定された場合には前記半導体チップに対しての前記バーンイン検査を継続する工程（ａ２）とを含んでいる。

この方法により、不良チップについてのバーンイン検査が停止できるので、不良チップへの無駄な電力供給を削減することができる。また、バーンイン検査中に不良チップに大電流が流れるのを防ぐことができるので、検査をより正確に行うことができるとともに、バーンイン検査装置の故障を防ぐことができる。

本発明の第３の半導体集積回路装置の検査方法は、バーンイン検査装置と、プローブ端子が設けられ、検査時に前記バーンイン検査装置に接続されるプローブカードとを用いて、ウエハに形成された半導体チップ上に設けられ、自己検査回路とＦＡＩＬ数カウント回路とを有する集積回路のバーンイン検査を行う半導体集積回路装置の検査方法であって、前記半導体チップ上の入力端子と前記プローブ端子とを接続させて前記バーンイン検査装置から前記入力端子に入力信号を印加して前記集積回路の電気的特性をウエハレベルでバーンイン検査する工程（ａ）を備えており、前記工程（ａ）は、前記自己検査回路が前記半導体チップ上に設けられた前記集積回路の良否を判定する工程（ａ１）と、前記工程（ａ１）で前記半導体チップが不良と判定された回数を前記ＦＡＩＬ数カウント回路がカウントし、カウント値が所定値以下の場合には前記半導体チップを良品と判定し、カウント値が所定値を超える場合には前記半導体チップを不良品と判定する工程（ａ２）と、前記工程（ａ２）で不良品と判定された前記半導体チップに対しての前記バーンイン検査を停止する工程（ａ３）とを含んでいる。

この方法により、入力信号にノイズがのった場合などに、本来良品であるチップが不良品として判定されることを防ぐことが可能となる。

本発明の第４の半導体集積回路装置の検査方法は、バーンイン検査装置と、プローブ端子が設けられ、検査時に前記バーンイン検査装置に接続されるプローブカードとを用いて、ウエハに形成された半導体チップ上に設けられ、第１の自己検査回路と第２の自己検査回路と判定回路とを有する集積回路のバーンイン検査を行う半導体集積回路装置の検査方法であって、前記半導体チップ上の入力端子と前記プローブ端子とを接続させて前記バーンイン検査装置から前記入力端子に入力信号を印加して前記集積回路の電気的特性をウエハレベルでバーンイン検査する工程（ａ）を備えており、前記工程（ａ）は、前記第１の自己検査回路が前記半導体チップ上に設けられた前記集積回路の良否を判定する工程（ａ１）と、前記工程（ａ１）で前記半導体チップが不良と判定された場合に、前記第２の自己検査回路が前記半導体チップの良否を判定する工程（ａ２）と、前記工程（ａ１）および（ａ２）で共に不良品と判定された場合に、前記判定回路が前記半導体チップを不良品と判定する工程（ａ３）と、前記工程（ａ３）で不良品と判定された前記半導体チップに対しての前記バーンイン検査を停止する工程（ａ４）とを含んでいる。

この方法により、ノイズなど突発的な理由により本来良品であるチップが不良チップと判定されるのを防ぐことができる。

本発明の第５の半導体集積回路装置の検査方法は、バーンイン検査装置と、プローブ端子が設けられ、検査時に前記バーンイン検査装置に接続されるプローブカードと、ウエハに形成された半導体チップごとに設けられ、前記ウエハのスクライブライン上に配置されたチップ外回路とを用いて、前記半導体チップ上に設けられる集積回路のバーンイン検査を行う半導体集積回路装置の検査方法であって、前記半導体チップ上の入力端子と前記プローブ端子とを接続させて前記バーンイン検査装置から前記入力端子に入力信号を印加して前記集積回路の電気的特性をウエハレベルでバーンイン検査する工程（ａ）を備えており、前記工程（ａ）は、前記チップ外回路が、前記半導体チップからの制御信号を受けて前記半導体チップ上の前記集積回路の良否を判定する工程（ａ１）と、前記チップ外回路が、前記工程（ａ１）で不良と判定された前記半導体チップに対しての前記バーンイン検査を停止させる工程（ａ２）とを含んでいる。

このように、半導体チップから出力された制御信号を元にしてバーンイン検査を停止させる回路（チップ外回路）が半導体チップの外部に設けられている場合であっても、不良チップへの電力供給を停止し、余剰な電力供給を削減することができる。また、不良チップに大電流が流れるのを防いで良品チップに供給する電圧の降下を抑えることができるので、正確な検査を行うことが可能となる。

本発明の半導体集積回路装置は、外部からの入力信号を受けるための入力端子を有し、半導体チップ上に設けられた半導体集積回路装置において、前記半導体集積回路装置を検査するためのバーンイン検査に際し、前記入力端子への前記入力信号の入力に応じて自身が設けられた前記半導体チップの良否を自己検査し、前記半導体チップを不良と判断する場合には、前記バーンイン検査を停止させる機能を備えている。

この構成により、バーンイン検査時に不良チップに大電流が流れるのを防ぎ、正確な検査を実施することが可能となる。

本発明の第１の半導体ウエハは、外部からの入力信号を受けるための入力端子と、バーンイン検査の際に自己検査の結果を出力するための出力端子とを有し、各々に集積回路が形成された複数の半導体チップが設けられている半導体ウエハであって、前記複数の半導体チップの各々は、前記バーンイン検査の実行中に前記自己検査において自身を不良品と判断する場合には、前記バーンイン検査を停止する機能を有している。

この構成により、ウエハレベルバーンインを行う際に、不良チップについての検査が行われないので、不良チップに大電流が流れるのを防ぐことができる。

本発明のバーンイン検査装置は、検査信号を出力するとともに前記検査信号に応答するＰＡＳＳ信号またはＦＡＩＬ信号を受けて半導体ウエハ上に形成された複数の半導体チップを検査するためのバーンイン検査装置であって、検査時に前記ＦＡＩＬ信号を受信した時刻および回数を記録する観測手段を備えている。

これにより、バーンイン検査工程での初期不良発生の収束性を正確に把握することができるので、最適なバーンイン時間を設定でき、バーンイン時間の無駄をなくすことができる。

本発明により、バーンイン検査において問題となる不良品チップを検査対象から確実に排除できるため、不良品チップが良品チップに与える悪影響を削減することができる。また、バーンイン検査中に発生した不良品チップの動作を停止させたり、あるいは、不良品チップへの電源供給を停止することで、不必要な電力供給を削除することができる。

また、バーンイン検査中に発生した不良品チップのＦＡＩＬ時刻と個数を記録することでバーンイン検査工程での初期不良発生の収束性を正確に把握することができるので、最適なバーンイン時間を設定することによりバーンイン時間の無駄をなくすことができ、効率的にバーンイン検査が行うことができる。また、ウエハ上での入力端子の共有化や、チップの出力信号を違うチップの入力信号に印加することによる信号ラインの共有化により、少ないプローブ端子数で信号印加が可能となる。また、出荷検査レベルの検査を行える自己検査回路を備え、バーンイン検査中に検査を並行して行うことで、バーンイン検査時間の有効利用につながり、全体的な検査コスト削減に大きく貢献できる。

図１は、本発明の第１の実施形態に係る半導体集積回路の製造工程および検査工程を示すフローチャートである。 図２は、本発明の第２の実施形態に係る半導体集積回路装置を示すブロック回路図である。 図３は、第２の実施形態に係る半導体集積回路装置の第１の変形例を示すブロック回路図である。 図４は、第２の実施形態に係る半導体集積回路装置の第２の変形例を示すブロック回路図である。 図５（ａ）、（ｂ）は、バーンイン検査をする際の本発明の第３の実施形態に係る半導体集積回路装置を示す図である。 図６は、本発明の第４の実施形態に係る半導体集積回路装置を示す図である。 図７は、本発明の第５の実施形態に係る半導体集積回路装置を示す図である。 図８は、本発明の第６の実施形態に係る半導体集積回路装置を示す図である。 図９は、本発明の第７の実施形態に係る半導体集積回路装置を示す図である。 図１０は、本発明の第８の実施形態に係る半導体集積回路装置を示す図である。 図１１は、従来の半導体集積回路の検査方法を示すフローチャートである。

以下、発明の実施の形態について、図面を参照しながら説明する。

（第１の実施形態）
図１は、本発明の第１の実施形態に係る半導体集積回路の製造工程および検査工程を示すフローチャートである。同図は、半導体チップの拡散、配線工程からウエハレベルバーンインまでの工程を示している。

本実施形態の製造および検査方法では、拡散工程や配線工程など半導体チップの製造工程１１を実施する。次に、前工程で作製した半導体チップのプローブ検査１２を行う。その後、プローブ検査１２の結果を集計し（検査結果集計１３）する。この集計結果によって、良品と判断された半導体チップに対しては第１の保護膜を形成する工程（良品に対する保護膜形成工程１４）に進む一方、不良品と判断された半導体チップに対しては第２の保護膜を形成する工程（不良品に対する保護膜形成工程１５）に進む。次に、ウエハレベルバーンイン１６を行う。

以上の工程について、もう少し詳細に説明する。

半導体チップの製造工程１１が完了後、プローブ検査１２を実施する。この際の検査は、ウエハレベルバーンインを実施できるかどうかを判定するものであってもよいし、社内基準等で決められた項目について行ってもよい。

次いで、検査結果集計１３を実施し、良品と不良品のウエハマップ上での座標をプローブ検査装置などの外部の装置に記憶させる。

次に、良品に対する保護膜形成工程１４で用いる第１のマスクと、不良品に対する保護膜形成工程１５で用いる第２のマスクとを準備する。第１のマスクは検査結果集計１２によって良品と判定されたチップ用のマスクであり、電極パッド部分に穴を開けるものである。第２のマスクは検査結果集計１２によって不良品と判定されたチップ用のマスクであり、パッド部分に穴を開けないものである。つまり、第１のマスクはウエハレベルバーンイン時に電源や入力波形が印加できるものであり、第２のマスクはウエハレベルバーンイン時に電源や入力波形が印加できず、チップを絶縁状態にするものである。

続いて、保護膜露光装置において、検査結果集計１３で記憶した情報をもとに、ウエハマップで良品の座標にあるチップ上には第１の保護膜を形成するための第１のマスクを形成し、ウエハマップで不良品の座標にあるチップ上には第２の保護膜を形成するための第２のマスクを形成する。つまり、１枚のウエハ上で良品の場合と不良品の場合で異なるマスクを使用し、この段階で良品については、ウエハレベルバーンインを実施できるようにし、不良品については強制的にウエハレベルバーンインを実施させないようにする。なお、露光形態によっては、マスクを２種類準備する必要がなく、良品用マスク１枚で良い場合もある。すなわち、マスクなしでチップ全面に保護膜を形成することができる場合がある。これにより不良チップの表面全体を不導通にすることができる。

以上のように、２種類の保護膜マスクを用意し、良品チップと不良品チップでそれぞれ別の保護膜マスクを用いて半導体拡散プロセスを行うことにより、不良チップの電源端子、ＧＮＤ端子、入出力端子は絶縁表面保護膜（第２のマスク）により非導通状態となる。その結果、バーンイン検査工程において、不良チップへの電源供給や信号印加を確実に遮断することができるので、良品チップに規定以上の大電流が流れるのを防ぐことができる。

従来方法では、コーティング処理に失敗したり、コーティング後に樹脂がはがれてしまうおそれがあったが、本実施形態の方法では、通常の半導体拡散プロセスにより保護膜を形成するので、マスク形成に失敗する確率は従来方法より極めて低くなっている。

また、良品用マスクを用いて保護膜を形成する工程は、従来の半導体拡散プロセス工程でも行われる処理であるので、図１に示すフローを実行しても追加工程や装置が発生しない。従って、本実施形態の方法によれば、製造コストを増加させることなく検査における良品チップの故障などを防ぎ、歩留まりを上昇させることができる。

（第２の実施形態）
図２は、本発明の第２の実施形態に係る半導体集積回路装置を示すブロック回路図である。同図は、バーンイン検査装置を用いてウエハレベルバーンインを行う際の信号の流れを示している。

図２に示すように、本実施形態の半導体集積回路装置（半導体チップ３１）は、バーンイン検査装置３２から出力された入力信号３ａを受ける入力端子３６と、入力端子３６を介して入力信号３ａを受け、所定の場合に入力データ信号３ｃを出力する入力信号制御回路３５と、入力信号３ａの入力に応じて起動し、半導体チップ３１が良品か不良品かを判定する第１の自己検査回路３３と、クロック信号を生成するクロック生成回路３４とを備えている。ここで、半導体チップ３１は、ウエハ上に複数形成されたチップ領域上の半導体集積回路のことを意味するが、パッケージングされた半導体集積回路装置であってもよい。

バーンイン検査を行う際には、バーンイン検査装置３２が出力する入力信号３ａを半導体チップ３１の入力端子３６に入力する。入力信号３ａは、クロック信号でもよいし、データ信号でもよい。入力信号３ａを入力することにより半導体チップ３１は動作を開始し、第１の自己検査回路３３も動作を開始する。そして、第１の自己検査回路３３は、半導体チップ３１が良品か不良品かを判定し、判定結果を判定信号３ｂとして出力する。判定信号３ｂは、クロック生成回路３４と、入力信号制御回路３５に入力される。判定信号３ｂが良品判定を示す場合は、引き続きバーンイン検査は継続して行われる。これに対し、判定信号３ｂが不良判定（ＦＡＩＬ信号）を示す場合、クロック生成回路３４は、クロック生成を停止するように回路制御される。これにより、第１の自己検査回路３３により不良と判定された半導体チップ３１は、以降クロックがチップ内部に供給されなくなる。また、判定信号３ｂが不良判定の場合、入力信号制御回路３５は、入力データ信号３ｃを固定するように回路制御される。これにより、第１の自己検査回路３３により不良と判定された半導体チップ３１は、以降入力データ信号３ｃは固定されチップ内部にデータ信号が入力されなくなる。

以上のように、第１の自己検査回路３３をチップ内部に内蔵し、その判定信号により、チップ内部の入力信号とクロック信号の供給を停止することにより、不良チップのバーンイン検査中の動作を停止することが可能となり、不良チップへの無駄な電力供給を削減することができる。また、バーンイン検査中に不良チップに大電流が流れるのを防ぐことができるので、検査をより正確に行うことができるとともに、バーンイン検査装置の故障を防ぐことができる。

次に、本実施形態の半導体集積回路装置の変形例を説明する。

図３は、本実施形態の半導体集積回路装置の第１の変形例を示すブロック回路図である。同図から分かるように、第１の変形例に係る半導体集積回路装置は、図２に示す半導体集積回路装置にＦＡＩＬ数カウント回路４１を設けたものである。

本変形例に係る半導体集積回路装置において、第１の自己検査回路３３から出力される判定信号４ａをＦＡＩＬ数カウント回路４１が受信する。ＦＡＩＬ数カウント回路４１は、判定信号４ａを受信した回数をカウントし、カウント値がある回数以下の場合には半導体チップ３１を良品と判定し、ある回数を超える場合には、半導体チップ３１は不良品と判定し、その判定結果を判定信号３ｂとして出力する。第２の実施形態の半導体集積回路装置と同様に、判定信号３ｂはクロック生成回路３４と入力信号制御回路３５とに入力され、判定信号３ｂが良品判定（ＰＡＳＳ信号）を示す場合、引き続きバーンイン検査は継続して行われる。判定信号３ｂが不良判定（ＦＡＩＬ信号）を示す場合、クロック生成回路３４は、クロック生成を停止するように回路制御される。これにより、第１の自己検査回路３３により不良と判定された半導体チップ３１には、以降クロックがチップ内部に供給されなくなる。また、判定信号３ｂが不良判定の場合、入力信号制御回路３５は、入力データ信号３ｃを固定するように回路制御される。これにより、第１の自己検査回路３３により不良と判定された半導体チップ３１では、以降入力データ信号３ｃは固定されチップ内部にデータ信号が入力されなくなる。

このように、図３に示すＦＡＩＬ数カウント回路４１を設けることで、例えば、バーンイン検査装置３２から供給された入力信号３ａに一瞬ノイズがのってしまい、半導体チップ３１誤動作してしまう場合などに、本来良品であるチップが不良品として判定されることを防ぐことが可能となる。すなわち、本変形例の半導体集積回路装置を用いれば、より精度良くバーンイン検査を行うことが可能になる。

次に、図４は、本実施形態の第２の変形例に係る半導体集積回路装置を示すブロック回路図である。本変形例に係る半導体集積回路装置は、図２に示す半導体集積回路装置に、第２の自己検査回路５１を設けたものである。

第２の自己検査回路５１は、第１の自己検査回路３３同様、良品か不良品かを判定する機能を持った回路であるが、通常良品の場合は、動作を行わない。

本変形例の半導体集積回路装置において、第１の自己検査回路３３から出力される判定信号５ａを、第２の自己検査回路５１と判定回路５２とが受信する。判定回路５２は、判定信号５ａが良品判定を示すならば、第２の半導体集積回路装置と同様に、判定信号３ｂをクロック生成回路３４と、入力信号制御回路３５とにそれぞれ出力し、バーンイン検査は継続して行われる。また、この場合、第２の自己検査回路５１は動作せず、判定結果を出力しない。これに対し、判定信号５ａが不良判定を示す場合、第２の自己検査回路５１は動作を開始し、良品か不良品かを示す判定信号５ｂを判定回路５２に出力する。判定回路５２は、判定信号５ａが不良判定を示す場合でも、判定信号５ｂが良品判定を示すならば、半導体チップ３１を良品と判定し、判定信号３ｂを出力する。逆に、判定信号５ａ、５ｂともに不良判定を示すならば、判定回路５２は、半導体チップ３１を不良品と判定し、判定信号３ｂを出力する。第２の実施形態の半導体集積回路装置と同様に、判定信号３ｂは、クロック生成回路３４と入力信号制御回路３５とに入力され、判定信号３ｂが良品判定を示す場合は、引き続きバーンイン検査は継続して行われる。一方、判定信号３ｂが不良判定（ＦＡＩＬ信号）を示す場合は、クロック生成回路３４は、クロック生成を停止するように制御される。これにより、判定回路５２により不良と判定された半導体チップ３１は、以降クロックがチップ内部に供給されなくなる。また、判定信号３ｂが不良判定を示す場合、入力信号制御回路３５は、入力データ信号３ｃを固定するように回路制御される。これにより、判定回路５２により不良と判定された半導体チップ３１は、以降入力データ信号３ｃを固定され、チップ内部にデータ信号が入力されなくなる。

このように、複数の自己判定回路を設けることで、図３に示す場合同様、半導体チップ３１が誤動作してしまった場合、別の自己検査回路を動作させることにより、本来良品であるチップが不良品として判定されることを防ぐことが可能となる。ただし、同じ自己検査回路を動作させる場合でも、誤動作に基づく誤判定を防ぐことは可能である。

なお、本実施形態に係る半導体集積回路およびその変形例を用いた検査方法は、自己検査回路や判定回路、ＦＡＩＬ数カウント回路などがチップのスクライブライン上など、半導体チップの外部に設けられている場合であっても同様に行うことができる。

（第３の実施形態）
図５（ａ）、（ｂ）は、バーンイン検査をする際の本発明の第３の実施形態に係る半導体集積回路装置を示す図である。図５（ｂ）は、（ａ）を拡大した図である。

バーンイン検査をする際には、半導体ウエハ６１上に形成された複数の半導体チップ３１の入力端子３６（図２参照）とプローブカードの各プローブ端子６２とを接続した状態で、バーンイン検査装置３２からプローブカードに電源供給線６３を介して電源を印加する。プローブカードに設けられた電源供給線６３上には、電源制御手段６５が設けられており、半導体チップ３１に電源供給するか否かを制御している。半導体チップ３１は、例えば第２の実施形態に係る半導体集積回路装置であり、半導体チップ３１の判定信号３ｂを出力端子６４から判定信号６ａとして電源制御手段６５に出力する。判定信号６ａが良品判定を示す場合には、電源制御手段６５により半導体チップ３１に電源が供給され続け、バーンイン検査は継続して行われる。判定信号６ａが不良判定を示す場合には、電源制御手段６５により半導体チップ３１への電源の供給が停止され、半導体チップ３１のバーンイン検査は終了する。

また、電源制御手段６５は、チップに流れる電流値を測定することが可能で、ある電流値以上の電流が流れた場合は、電源供給を停止する機能を有する。仮に、判定信号６ａが良品判定を示す場合であっても、半導体チップ３１に流れる電流値が規定値より大きい場合は、半導体チップ３１への電源供給を停止する。

このように、電源制御手段６５を用いて、良品チップと不良品チップへの電源供給を制御することにより、不良チップに流れる大電流を遮断することができる。また、半導体チップ３１に流れる電流値を測定し、ある電流値以上流れるチップは不良品としてバーンイン検査を停止することで、半導体チップ３１の許容損失を満たさないチップを不良品とすることができる。以上の方法により、良品チップに対する悪影響を軽減することができ、安定したバーンイン検査を行うことが可能となる。

なお、本実施形態の検査方法は、第２の実施形態の半導体集積回路のみならず、その変形例についても適用できる。

（第４の実施形態）
図６は、本発明の第４の実施形態に係る半導体集積回路装置を示す図である。

同図に示すように、本実施形態の半導体集積回路装置は、半導体ウエハ６１上に形成された複数の半導体チップ３１と、半導体ウエハ６１のスクライブライン７１に形成されているチップ外回路７２とを備えている。バーンイン検査の際に、各チップは、プローブカードを介してバーンイン検査装置と接続され、バーンイン検査装置から電源や入力信号を供給される。

チップ外回路７２は半導体チップ３１の出力端子７３および入力端子７４に接続され、これらの端子を介して制御信号７ａと判定信号７ｂとをやりとりする。チップ外回路７２は半導体チップ３１の良否を検査する機能を備えており、半導体チップ３１から出力される制御信号７ａを受信して、検査を開始し、良否の判定結果を判定信号７ｂとして、半導体チップ３１に送信する。半導体チップ３１は、判定結果をもとに、第２の実施形態で説明したような処理を行う。すなわち、判定信号７ｂが良品判定を示す場合には、引き続きバーンイン検査は継続して行われる。判定信号７ｂが不良判定（ＦＡＩＬ信号）を示す場合には、クロック生成回路がクロック生成を停止するように制御される。

これにより、チップ外回路７２により不良と判定された半導体チップ３１は、以降クロックがチップ内部に供給されなくなる。また、判定信号７ｂが不良判定を示す場合、入力信号制御回路３５が入力データ信号を固定するように制御される。これにより、チップ外回路７２により不良と判定された半導体チップ３１は、以降入力データ信号が固定され、チップ内部にデータ信号が入力されなくなる。

以上のように、検査機能をもつチップ外回路をチップ外部のスペース（スクライブライン）に形成することで、その判定信号が不良を示す場合にチップ内部の入力信号とクロック信号の供給を停止することにより、不良チップのバーンイン検査中の動作を停止することが可能となる。不良チップへの電力供給を停止することで、余剰な電力供給を削減することができ、バーンイン検査コストを軽減することができる。また、バーンイン検査時にチップに供給する電圧の降下を抑え、正確な検査を行うことができる。

本実施形態の半導体集積回路装置は、ウエハ上におけるバーンイン検査に限定するものではなく、パッケージ形態で一括してバーンイン検査を行う場合に適用してもよい。

（第５の実施形態）
図７は、本発明の第５の実施形態に係る半導体集積回路装置を示す図である。

本実施形態の半導体集積回路装置をバーンイン検査する際に、バーンイン検査装置３２から入力信号３ａを半導体チップ３１の入力端子３６から供給する。ここで、バーンイン検査装置３２は、検査信号（入力信号３ａ）をプローブ端子を介して半導体チップ３１に出力するとともに各半導体チップ３１の出力端子６４から出力された判定信号６ａを受けてバーンイン検査を行う。

半導体チップ３１は、例えば自己検査回路を備えた第２の実施形態の半導体集積回路装置であり、半導体チップ３１が良品か不良品かを判定する機能を有する。半導体チップ３１は、良品か不良品かを示す判定結果を出力端子６４から判定信号６ａとして観測手段８１に出力する。観測手段８１は、半導体チップ３１からＦＡＩＬ信号を受信した時刻とその回数、どのチップが出力したかを記録することができる。この観測手段８１は、ウエハ外部に設けられ、例えばバーンイン検査装置３２に内蔵されていてもよいし、ウエハ外部の別の装置として設けられていてもよい。

ＦＡＩＬ信号を非常に多く出力する完全に不良のチップや、ＰＡＳＳ信号やＦＡＩＬ信号をどちらも出力するような不安定なチップは、不良品チップとして次工程にもっていかないようにする。

このように、バーンイン検査中に発生した不良品チップのＦＡＩＬ時刻と個数を記録する観測手段８１を備えることで、バーンイン検査工程での初期不良発生の収束性を正確に把握することができるので、最適なバーンイン時間を設定することによりバーンイン時間の無駄をなくすことができ、効率的にバーンイン検査が行うことができる。

（第６の実施形態）
図８は、本発明の第６の実施形態に係る半導体集積回路装置を示す図である。

本実施形態の半導体集積回路装置は、図７に示す第５の実施形態に係る半導体集積回路装置において、観測手段８１が停止信号９ａを出力し、停止信号９ａをバーンイン検査装置３２が受信する構成である。すなわち、観測手段８１は、第５の実施形態に示すＦＡＩＬ信号を受信した時刻とその回数、およびどのチップが出力したかを記録する機能を持つだけでなく、さらに、バーンイン検査装置３２に、電源印加および信号印加を停止させる命令機能を持っている。観測手段８１は、チップからのＦＡＩＬ信号を受けてすぐに電源印加および信号印加を停止する旨の命令を出す構成であってもよいし、ＦＡＩＬ信号の回数が所定値に達した時に停止命令を出す構成であってもよい。

本実施の形態は、停止信号をバーンイン装置３２に送信する方法として、観測手段８１を通過せずに半導体チップ３１から直接バーンイン検査装置に停止信号９ａを出力する構成でもよい。

これにより、不良チップへの余剰な電源供給を削減することができ、バーンイン検査コストの軽減することができる。

（第７の実施形態）
図９は、本発明の第７の実施形態に係る半導体集積回路装置を示す図である。

本実施形態の半導体集積回路装置が設けられた半導体ウエハ６１は、それぞれが入力端子１０１を有する複数の半導体チップ３１と、スクライブライン７１などに形成され、入力端子１０１に接続されたバーンイン検査用端子１０２とを備えている。

バーンイン検査の際には、入力端子１０１とバーンイン検査用端子１０２とは信号線１０ａによって電気的に接続される。１つのバーンイン検査用端子１０２は複数の入力端子１０１に接続されていてもよい。バーンイン検査用端子１０２とプローブカードの各プローブ端子６２（図５（ａ）参照）とを接続した状態で、プローブカードにバーンイン検査装置３２から入力信号３ａを印加する。信号線１０ａは、特に半導体ウエハ６１の表面にある必要はなく、ウエハの内部に設けられていてもよい。また、バーンイン検査前のウエハ上の検査において、不良と判定されたチップに関しては、あらかじめレーザにより、信号線１０ａを切断しておくことで、不良チップへの電源、信号供給を遮断することができる。バーンイン検査用端子１０２と信号線１０ａはウエハのダイシング工程で切断されるので半導体チップ３１の入力端子には特に影響はない。

このように、スクライブラインなど、ウエハ上の空いているスペースに、バーンイン検査用の端子を設け、入力信号を共有化することで、少ないプローブ端子数で半導体チップへの信号印加が可能となる。また、バーンイン検査用の端子を別に設けることで、検査時の端子同士の接続による端子の損傷を防ぐことができる。

（第８の実施形態）
図１０は、本発明の第８の実施形態に係る半導体集積回路装置を示す図である。

同図に示すように、本実施形態の半導体ウエハは、それぞれ入力端子１１１および出力端子１１２を有する複数の半導体チップ３１が設けられている。半導体チップ３１は、ウエハ上に形成されたチップ状の半導体集積回路装置であってもよいし、パッケージングされた半導体集積回路装置でもよい。

バーンイン検査において、半導体チップ３１がバーンイン検査装置３２から出力された入力信号１１ａを入力端子１１１に受けると、出力端子１１２から出力信号１１ｂを出力する。そして、半導体チップ３１の出力端子１１２は隣接する半導体チップ３１の入力端子１１１に接続され、出力端子１１２はその次に隣接する半導体チップ３１の入力端子１１１に接続されている。例えば、半導体チップ３１がＳＣＡＮ動作を行っている場合、入力端子１１１はＳＣＡＮイン端子となり、出力端子１１２はスキャンアウト端子となる。こうすることで、１本の信号ラインで複数のチップを同時に検査することが可能となる。入力信号１１ａ、出力信号１１ｂを伝達する各半導体チップ３１の入力端子１１１および出力端子１１２は、それぞれ電気的に接続されていればよい。

このように、チップの出力信号を違うチップの入力信号として印加することにより、１本の信号ラインで複数のチップへ信号を供給でき、かつ同時に複数のチップを同時に検査できる。そのため、少ないプローブ端子数で複数のチップに信号印加が可能となる。したがって、今後、半導体拡散プロセスの微細化やウエハの大口径化によって半導体チップの取れ数が増加した場合でも、本実施形態の半導体集積回路を用いれば問題なくバーンイン検査を行うことが可能となる。

本発明の半導体集積回路装置およびその検査方法は、同一ウエハ上に形成された多数の半導体集積回路を一括してバーンイン検査するウエハレベルバーンインに有用である。

３ａ、１１ａ 入力信号
３ｂ、４ａ、５ａ、５ｂ、６ａ、７ｂ 判定信号
３ｃ 入力データ信号
７ａ 制御信号
９ａ 停止信号
１０ａ 信号線
１１ 製造工程
１１ｂ 出力信号
１２ プローブ検査
１３ 検査結果集計
１４ 良品に対する保護膜形成工程
１５ 不良品に対する保護膜形成工程
１６ ウエハレベルバーンイン
３１ 半導体チップ
３２ バーンイン検査装置
３３ 第１の自己検査回路
３４ クロック生成回路
３５ 入力信号制御回路
３６、７４、１０１、１１１ 入力端子
４１ ＦＡＩＬ数カウント回路
５１ 第２の自己検査回路
５２ 判定回路
６１ 半導体ウエハ
６２ プローブ端子
６３ 電源供給線
６４、７３、１１２ 出力端子
６５ 電源制御手段
７１ スクライブライン
７２ チップ外回路
８１ 観測手段
１０２ バーンイン検査用端子

Claims (23)

1. バーンイン検査装置と、プローブ端子が設けられ、検査時に前記バーンイン検査装置に接続されるプローブカードとを用いて、ウエハに形成された半導体チップ上に設けられ、自己検査回路を有する集積回路のバーンイン検査を行う半導体集積回路装置の検査方法であって、
   前記半導体チップ上の入力端子と前記プローブ端子とを接続させて前記バーンイン検査装置から前記入力端子に入力信号を印加して前記集積回路の電気的特性をウエハレベルでバーンイン検査する工程（ａ）を備えており、
   前記工程（ａ）は、
   前記自己検査回路が前記半導体チップ上に設けられた前記集積回路の良否を判定する工程（ａ１）と、
   前記工程（ａ１）で不良品と判定された場合には前記半導体チップに対しての前記バーンイン検査を停止し、良品と判定された場合には前記半導体チップに対しての前記バーンイン検査を継続する工程（ａ２）とを含んでいることを特徴とする半導体集積回路装置の検査方法。
2. 前記自己検査回路は、前記半導体チップの集積回路内に設けられていることを特徴とする請求項１に記載の半導体集積回路装置の検査方法。
3. 前記工程（ａ２）では、前記工程（ａ１）で前記半導体チップが不良であると判定された場合に、前記集積回路内のクロックの停止または前記入力信号の遮断によって前記バーンイン検査が停止されることを特徴とする請求項１に記載の半導体集積回路装置の検査方法。
4. 前記バーンイン検査装置または前記プローブカードには、前記半導体チップに供給する電源をオンまたはオフに制御する電源制御手段が設けられており、
   前記工程（ａ２）では、前記工程（ａ１）で前記半導体チップが不良であると判定された場合に、前記半導体チップからの出力信号を受けて前記電源制御手段が前記半導体チップに供給する電源を停止することを特徴とする請求項１に記載の半導体集積回路装置の検査方法。
5. 前記電源制御手段は、前記半導体チップに流れる電流量を監視する機能を有しており、前記工程（ａ）において前記半導体チップに規定値以上の電流が流れた場合に前記半導体チップへの電源供給を停止することを特徴とする請求項４に記載の半導体集積回路装置の検査方法。
6. バーンイン検査装置と、プローブ端子が設けられ、検査時に前記バーンイン検査装置に接続されるプローブカードとを用いて、ウエハに形成された半導体チップ上に設けられ、自己検査回路とＦＡＩＬ数カウント回路とを有する集積回路のバーンイン検査を行う半導体集積回路装置の検査方法であって、
   前記半導体チップ上の入力端子と前記プローブ端子とを接続させて前記バーンイン検査装置から前記入力端子に入力信号を印加して前記集積回路の電気的特性をウエハレベルでバーンイン検査する工程（ａ）を備えており、
   前記工程（ａ）は、
   前記自己検査回路が前記半導体チップ上に設けられた前記集積回路の良否を判定する工程（ａ１）と、
   前記工程（ａ１）で前記半導体チップが不良と判定された回数を前記ＦＡＩＬ数カウント回路がカウントし、カウント値が所定値以下の場合には前記半導体チップを良品と判定し、カウント値が所定値を超える場合には前記半導体チップを不良品と判定する工程（ａ２）と、
   前記工程（ａ２）で不良品と判定された前記半導体チップに対しての前記バーンイン検査を停止する工程（ａ３）とを含んでいることを特徴とする半導体集積回路装置の検査方法。
7. バーンイン検査装置と、プローブ端子が設けられ、検査時に前記バーンイン検査装置に接続されるプローブカードとを用いて、ウエハに形成された半導体チップ上に設けられ、第１の自己検査回路と第２の自己検査回路と判定回路とを有する集積回路のバーンイン検査を行う半導体集積回路装置の検査方法であって、
   前記半導体チップ上の入力端子と前記プローブ端子とを接続させて前記バーンイン検査装置から前記入力端子に入力信号を印加して前記集積回路の電気的特性をウエハレベルでバーンイン検査する工程（ａ）を備えており、
   前記工程（ａ）は、
   前記第１の自己検査回路が前記半導体チップ上に設けられた前記集積回路の良否を判定する工程（ａ１）と、
   前記工程（ａ１）で前記半導体チップが不良と判定された場合に、前記第２の自己検査回路が前記半導体チップの良否を判定する工程（ａ２）と、
   前記工程（ａ１）および（ａ２）で共に不良品と判定された場合に、前記判定回路が前記半導体チップを不良品と判定する工程（ａ３）と、
   前記工程（ａ３）で不良品と判定された前記半導体チップに対しての前記バーンイン検査を停止する工程（ａ４）とを含んでいることを特徴とする半導体集積回路装置の検査方法。
8. バーンイン検査装置と、プローブ端子が設けられ、検査時に前記バーンイン検査装置に接続されるプローブカードと、ウエハに形成された半導体チップごとに設けられ、前記ウエハのスクライブライン上に配置されたチップ外回路とを用いて、前記半導体チップ上に設けられる集積回路のバーンイン検査を行う半導体集積回路装置の検査方法であって、
   前記半導体チップ上の入力端子と前記プローブ端子とを接続させて前記バーンイン検査装置から前記入力端子に入力信号を印加して前記集積回路の電気的特性をウエハレベルでバーンイン検査する工程（ａ）を備えており、
   前記工程（ａ）は、
   前記チップ外回路が、前記半導体チップからの制御信号を受けて前記半導体チップ上の前記集積回路の良否を判定する工程（ａ１）と、
   前記チップ外回路が、前記工程（ａ１）で不良と判定された前記半導体チップに対しての前記バーンイン検査を停止させる工程（ａ２）とを含んでいることを特徴とする半導体集積回路装置の検査方法。
9. 前記バーンイン検査装置または前記プローブカードには、前記半導体チップからの出力信号を受ける観測手段が設けられており、
   前記工程（ａ）は、前記工程（ａ１）において前記半導体チップが不良である旨の前記出力信号が出力された回数および時刻を前記観測手段が記録する工程（ａ５）をさらに含んでいることを特徴とする請求項２に記載の半導体集積回路装置の検査方法。
10. 前記工程（ａ）は、前記観測手段が、前記バーンイン検査装置に前記半導体チップへの電源および信号の供給を停止させる工程（ａ６）をさらに含んでいることを特徴とする請求項９に記載の半導体集積回路装置の検査方法。
11. 外部からの入力信号を受けるための入力端子を有し、半導体チップ上に設けられた半導体集積回路装置において、
    前記半導体集積回路装置を検査するためのバーンイン検査に際し、前記入力端子への前記入力信号の入力に応じて自身が設けられた前記半導体チップの良否を自己検査し、前記半導体チップを不良と判断する場合には、前記バーンイン検査を停止させる手段を備えている半導体集積回路装置。
12. 前記入力端子が受けた前記入力信号が伝達され、前記半導体チップの良否を検査する第１の自己検査回路を備えており、
    前記第１の自己検査回路による検査結果を用いて前記バーンイン検査を停止させることを特徴とする請求項１１に記載の半導体集積回路装置。
13. 前記入力端子と前記第１の自己検査回路との間に介設され、且つ前記第１の自己検査回路による検査結果がフィードバックされる入力信号制御回路をさらに備えており、
    前記第１の自己検査回路が前記半導体チップを不良と判断した場合には、前記入力信号制御回路が固定の入力データ信号を前記第１の自己検査回路に出力することによって前記バーンイン検査を停止させることを特徴とする請求項１２に記載の半導体集積回路装置。
14. 前記入力端子に接続され、且つ前記第１の自己検査回路による検査結果を受けるクロック生成回路をさらに備えており、
    前記第１の自己検査回路が前記半導体チップを不良と判断した場合には、前記クロック生成回路がクロックの生成を停止することによって前記バーンイン検査を停止させることを特徴とする請求項１２に記載の半導体集積回路装置。
15. 前記第１の自己検査回路によって前記半導体チップが不良と判定された回数をカウントし、カウント値が所定値以下の場合には前記半導体チップを良品と判定し、カウント値が所定値を超える場合には前記半導体チップを不良品と判定し、前記バーンイン検査を停止させるＦＡＩＬ数カウント回路をさらに備えていることを特徴とする請求項１２に記載の半導体集積回路装置。
16. 前記第１の自己検査回路が前記半導体チップを不良品と判定した場合には前記半導体チップの検査をさらに行い、前記第１の自己検査回路が前記半導体チップを良品と判定した場合には動作しない第２の自己検査回路と、
    前記第１の自己検査回路と前記第２の自己検査回路とが共に前記半導体チップを不良品と判定した場合に前記バーンイン検査を停止させる判定回路と
    をさらに備えていることを特徴とする請求項１２に記載の半導体集積回路装置。
17. 前記半導体チップの自己検査結果を出力するための出力端子をさらに備えていることを特徴とする請求項１２に記載の半導体集積回路装置。
18. 外部からの入力信号を受けるための入力端子と、バーンイン検査の際に自己検査の結果を出力するための出力端子とを有し、各々に集積回路が形成された複数の半導体チップが設けられている半導体ウエハであって、
    前記複数の半導体チップの各々は、前記バーンイン検査の実行中に前記自己検査において自身を不良品と判断する場合には、前記バーンイン検査を停止する機能を有していることを特徴とする半導体ウエハ。
19. 前記複数の半導体チップのうち互いに隣接する半導体チップ間にはスクライブラインが形成されており、
    前記スクライブライン上に前記複数の半導体チップごとに設けられ、前記半導体チップから出力された検査結果を受けて不良品と判断した場合には、不良品と判断された半導体チップに対して前記バーンイン検査を停止させる判定信号を出力するチップ外回路をさらに備えていることを特徴とする請求項１８に記載の半導体ウエハ。
20. 前記複数の半導体チップの外部に設けられ、前記複数の半導体チップのうち２つ以上の半導体チップの前記入力端子に接続された検査用端子をさらに備えていることを特徴とする請求項１８に記載の半導体ウエハ。
21. 前記複数の半導体チップは、出力端子が隣接する半導体チップの入力端子と接続された半導体チップを複数個含んでおり、
    前記ウエハ外部から前記複数の半導体チップに入力される入力信号は、互いに接続された前記複数個の半導体チップ間を直列に伝達されることを特徴とする請求項１８に記載の半導体ウエハ。
22. 検査信号を出力するとともに前記検査信号に応答するＰＡＳＳ信号またはＦＡＩＬ信号を受けて半導体ウエハ上に形成された複数の半導体チップを検査するためのバーンイン検査装置であって、
    検査時に前記ＦＡＩＬ信号を受信した時刻および回数を記録するとともに、前記ＦＡＩＬ信号を受信した場合には、前記複数の半導体チップのうち前記ＦＡＩＬ信号を出力した半導体チップへの電源または前記検査信号の供給を停止させる観測手段を備えていることを特徴とするバーンイン検査装置。
23. 前記観測手段は、前記ＦＡＩＬ信号を受信した回数が所定値に達した場合に、前記ＦＡＩＬ信号を出力した半導体チップへの電源または前記検査信号の供給を停止させることを特徴とする請求項２２に記載のバーンイン検査装置。

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