JP2019506746A - 耐短絡出力ピン回路要素 - Google Patents

Abstract

耐短絡出力ピン回路要素のための集積回路（ＩＣ）が本明細書で開示される。例となる態様では、集積回路は、耐短絡ピンと隣接ピンとを含む。本集積回路はまた、耐短絡ピンに結合された耐短絡パッドと、隣接ピンに結合された隣接パッドとを含む。本集積回路はさらに、耐短絡パッドおよび隣接パッドに結合された耐短絡回路要素を含む。耐短絡回路要素は、耐短絡ピンと隣接ピンとの間の短絡状態を検出することと、耐短絡ピンに対する短絡状態の影響を低減することとを行うように実装される。

Description

関連出願の相互参照

[0001] 本願は、２０１６年２月１日に米国特許商標庁に出願された特許出願第１５／０１２，７２３号の優先権および利益を主張し、その内容全体は、すべての適用可能な目的のために、またその全体が以下に十分に記載されるように、参照によって本明細書に組み込まれている。

[0002] 本開示は、概して、過酷なまたは障害を誘発する環境（rigorous or fault-inducing environment）における集積回路（ＩＣ）のロバスト性に関し、より具体的には、集積回路が、集積回路の通信ピンのペアにまたがって生じる（develop）短絡状態（short-circuit condition）に起因する有害な影響（deleterious effect）に耐える（resist）ことを可能にすることに関する。

[0003] 集積回路は、現代の生活の多数の局面で用いられている。例えば、インターネットサーバおよびモバイルフォンのようなコンピューティングデバイスは、集積回路プロセッサによって電力供給される。集積回路はさらに、玩具やテレビジョンから車や建設機器まで多くの異なるタイプの機械に埋め込まれている。これらの集積回路アプリケーションのいくつかは、単に娯楽（diversion）のためのものであるか、または別の場合、低リスクのアクティビティを伴うが、他のアプリケーションは、クリティカルまたは危険な状況を伴う。クリティカルまたは危険な状況の例は、移動車両、医療機器、等を含む。このようなクリティカルまたは危険な状況では、不良環境（faulty environment）に負ける集積回路は、失望につながり得るだけでなく、著しい生産性の損失、または乗客あるいは患者の死亡の恐れを含む、肉体的損傷にもつながり得る。

[0004] 集積回路の瑕疵（defect）が機械の誤動作（malfunction）の一因となるのを防ぐことを目指して、製造元は、販売前に集積回路を検査する。組立施設で製造された後、シリコン基板上に形成された集積回路ダイは通常、集積回路ダイの内部パッドにつながる外部ピンを有するプラスチックのケースに入れられることによってなど、何らかの方式でパッケージングされる（packaged）。パッケージングされた集積回路は次いで、一連のテストを受け、そのいくつかは、特殊化された自動試験装置（ＡＴＥ：automated testing equipment）を使用して行われ得る。ＡＴＥは、集積回路が正しく製造されパッケージングされたこと、および集積回路が少なくともある範囲の予期された入力に応答して適切な出力を供給できることを検証しようと、試験のバッテリを通して集積回路を作動させる。残念なことに、可能性としての集積回路の問題に取り組む従来のアプローチ、例えば製造元による試験は、集積回路が、予期しない挙動または所望でない挙動を呈することを防ぐことはできない。その結果として、従来の集積回路は、不都合、損失、および肉体的損傷を防ぐことができない、またはそれらを引き起こす一因となることさえもある。

[0005] 例となる態様では、集積回路が開示される。本集積回路は、耐短絡ピン（short-resistant pin）と隣接ピン（adjacent pin）とを含む。本集積回路はまた、前記耐短絡ピンに結合された耐短絡パッドと、前記隣接ピンに結合された隣接パッドとを含む。本集積回路はさらに、前記耐短絡パッドに、および前記隣接パッドに結合された耐短絡回路要素（short-resistant circuitry）を含む。前記耐短絡回路要素は、前記耐短絡ピンと前記隣接ピンとの間の短絡状態（short-circuit condition）を検出することと、前記耐短絡ピンに対する前記短絡状態の影響を低減することとを行うように構成される。

[0006] 例となる態様では、集積回路が開示される。本集積回路は、耐短絡ピンと隣接ピンとを含む。本集積回路はまた、前記耐短絡ピンに結合された耐短絡パッドと、前記隣接ピンに結合された隣接パッドとを含む。本集積回路はさらに、前記耐短絡ピンと前記隣接ピンとの間の短絡が前記耐短絡ピンから出力される信号を破損する（corrupting）ことを防ぐための耐短絡手段を含む。前記耐短絡手段は、前記耐短絡パッドおよび前記隣接パッドに結合される。

[0007] 例となる態様では、耐短絡出力ピン回路要素（short-resistant output pin circuitry）を実装するための方法が開示される。本方法は、耐短絡ピンの出力における実際の電圧レベルをモニタすることを含む。本方法はまた、前記実際の電圧レベルが前記耐短絡ピンの前記出力についての意図された電圧レベル（intended voltage level）から外れている（deviate）かどうかを決定することを含む。本方法はさらに、前記決定に基づいて隣接ピンの出力を制御することを含む。

[0008] １つの耐短絡ピンと複数の隣接ピンとを含む、複数の通信ピンを有する集積回路の例を図示する図。 [0009] 耐短絡ピンと隣接ピン、および耐短絡回路要素を含む、耐短絡出力ピン回路要素のための例となるシナリオを例示する図。 [0010] 耐短絡ピンと隣接ピンを両方含む、デバイス志向図（device-oriented diagram）とレジスタ志向図（resistor-oriented diagram）との間の例となる対応を例示する図。 [0011] 異なる相対駆動強度（relative drive strength）についての短絡状態周辺の耐短絡ピンおよび隣接ピンについての例となる電圧レベルに関する２つのグラフを図示する図。 [0012] 短絡検出器および出力制御器を含む、耐短絡回路要素の例を例示する図。 [0013] 耐短絡回路要素を有する、およびそれを有さない、短絡が発生する場合の耐短絡ピンおよび隣接ピンの電圧レベルについての例となるタイミング図を例示する図。 [0014] 耐短絡パッドと隣接パッドの入力バッファおよび出力バッファと連結した短絡検出器および出力制御器を含む、耐短絡回路要素の別の例を例示する図。 [0015] 耐短絡回路要素の短絡検出器のための回路要素の例を例示する図。 [0016] 耐短絡回路要素の出力制御器のための回路要素の例を例示する図。 [0017] 耐短絡出力ピン回路要素のための例となるプロセスを例示するフロー図。

詳細な説明

[0018] 多くの集積回路（ＩＣ）は、集積回路を含むパッケージの少なくとも１つのエッジに沿って、または１つの側面上に、入力／出力（Ｉ／Ｏ）ピンの１次元列または２次元行列を有する。有限のエリアまたは制限されたエリアにより、これらピンは、共に十分近い間隔が空けられる可能性があり、その結果、２つの隣接ピン間で短絡が生じ得る。２つのピン間で短絡が生じる場合、一方のピンの意図された出力は、他方のピン上で駆動される出力によって影響を受け得る。その結果として、短絡したピンのペアのうちの一方または両方のピンは、集積回路によって意図される正しい出力を駆動できない。

[0019] よって、集積回路が誤作動することがある１つの状況は、短絡状態があるときである。短絡があると、予期しないまたは所望でない電気接続が、回路の２つ以上のポイント間で発生する。この電気接続は、短絡を経験している回路の一方または両方のポイントの、所望の電圧レベルの駆動のような、意図された発信（signaling）に悪影響を及ぼす（adversely impact）場合がある。例えば、回路が５ボルト（５Ｖ）の高レベル出力を生成しようとしているポイントは、それよりむしろ２ボルト（２Ｖ）以下の低レベル出力しか生成していないこともある。正しくない発信または処理は、集積回路を使用するデバイスの誤作動につながる場合がある、起こり得る結果である。

[0020] 短絡（short-circuit, or short）は、いくつかの異なる方式で集積回路の２つのＩ／Ｏ端子間で起きる場合がある。例えば、集積回路ダイをパッケージングすることは、ダイの２つの異なるＩ／Ｏパッド間の短絡を誘発し得る。加えて、短絡は、集積回路がプリント回路基板（ＰＣＢ）上または別の環境に設置されているときに、パッケージングされた集積回路の２つの異なるＩ／Ｏピン間で生じ得る。さらに、短絡は、振動、腐食、または他の環境影響により、時間にわたり生じ得る。

[0021] 集積回路の製造元試験は、短絡、または製造施設における完全にパッケージングされた集積回路あるいは集積回路ダイに関する他の問題を発見することが可能であり得る。残念なことに、工場試験は、より大型の機械へと組み込まれた集積回路については困難な場合もある。さらに、工場試験は、集積回路が現場で運用された後に所望でない短絡を生み出す一因に予期せずになる場合がある、進行中の環境影響を検出できない。これらの工場ベースの試験の不十分は、集積回路が、医療分野および自動車分野で使用されるデバイスおよび機器のような、一定の安全性を提供するように意図された機械のためのクリティカルな役割に配置される場合に、極めて危険である場合がある。

[0022] 集積回路についての１つのセーフティクリティカル（safety-critical）な使用シナリオは、自動車アプリケーションを伴う。例えば、先進運転支援システム（ＡＤＡＳ：Advanced Driver Assistance System）を用いると、集積回路の専用ピンは、システムオンチップ（ＳｏＣ）のような集積回路における任意の障害を、車両の電子システムまたはコンピューティングシステムの他の部分に報告するように指定される。この専用ピンは、本明細書では「エラーピン（error pin）」と称される。エラーピン上の誤検出（false positive）または検出漏れ（false negative）は、エラーピンの隣接ピンとの短絡によって引き起こされるそれらの偽信号（false signal）を含み、人命の損失につながり得る車両の破局故障（catastrophic failure）を招くこともある。よって、エラーピンを、隣接ピンとの短絡の影響に対して耐性があるようにすることによって、事故を防ぐことができ、人命を救うことができる。

[0023] これらの信頼性および安全性の問題点に対処するために、集積回路が設置された後またはより大型の機械の一部として動作状態にされた後に生じる隣接ピンとの短絡によって引き起こされる障害を含む障害に対して、集積回路のピンがロバストにされることができる。例となる実装形態では、集積回路は、集積回路が現場に配置される間、２つのＩ／Ｏピン間の短絡状態の影響に耐性がある。動作中、短絡検出器（short detector）は、集積回路の２つのピン間の短絡状態を検出しようとする。例えば２つのピン間で短絡状態が検出された場合、より優先度の高いピンに対する短絡状態の影響が積極的に低減される。短絡状態を検出するために、耐短絡ピンの出力の電圧レベルが、耐短絡ピンに結合された耐短絡パッドの出力バッファからのループバックを使用してモニタされる。耐短絡ピンの電圧レベルに基づいて短絡状態が検出された場合、隣接ピンの電圧レベルは、耐短絡ピンの電圧レベルに対する短絡状態の影響を少なくとも低減するように制御される。

[0024] より具体的には、隣接ピンの電圧レベルを制御することによって、隣接ピンとの短絡があるときでも、特定の論理値に対応する電圧レベルが耐短絡ピン上で駆動され得る。例えば、隣接ピンの出力パッドは、隣接ピンの電圧レベルが耐短絡ピンの意図された正しい電圧レベルに実質的に影響を及ぼすことを防ぐようにディセーブルにされ得る。代替的に、隣接ピンの電圧レベルは、結果として生じる（resulting）実際の出力電圧レベルを超える競合（contention over）を排除するために、耐短絡ピンについて意図された同じレベルで駆動され得る。

[0025] これらの方式で、集積回路のピンは、耐短絡ピンと隣接ピンとの間で発生する短絡の悪影響（adverse effect）に耐性があるようにされることができる。短絡検出および改善（amelioration）は、設置後および現場で動作する間、集積回路によって行われることができる。よって、短絡が検出されることができ、セーフティクリティカルまたは他のミッションクリティカル（mission-critical）なアプリケーションに配置された集積回路のために、結果として生じる誤作動を防ぐことができる。例えば、耐短絡回路要素は、集積回路の障害が車両の電子システムまたはコンピューティングシステムに成功裏に報告されることができることを確実にするために、ＡＤＡＳアプリケーションにおいて使用されることになる集積回路のためのエラーピンと連結して実装されることができる。

[0026] 図１は、概して１００において、１つの耐短絡ピン１０２と複数の隣接ピン１０４とを含む、複数の通信ピンを有する集積回路１０６の例を図示する。通信ピンは、入力または出力（Ｉ／Ｏ）機能を有するピンとして実装され得る。集積回路１０６は、少なくとも１つの耐短絡（ＳＲ）ピンと１つまたは複数の隣接（Ａ）ピンとを有し得る。示されているように、１つの耐短絡ピン１０２は、８つの隣接ピン１０４によって囲まれている。短絡１０８が、耐短絡ピン１０２と上部中央の隣接ピン１０４との間にあると図示されている。短絡１０８は、例えば、過度なはんだ材料、曲がったワイヤあるいは他のコンタクト、腐食、これらの組合せ、等によって引き起こされ得る。

[0027] 短絡１０８は、２つのピン間の予期しない電気接続により、耐短絡ピン１０２または上部中央の隣接ピン１０４によって出力される電圧レベルに悪影響を及ぼし得る。本明細書において説明されるある特定の実装形態では、短絡１０８が検出され、耐短絡ピン１０２に対する短絡１０８の悪影響が改善される。その結果として、耐短絡ピン１０２の意図された電圧レベル出力が、短絡１０８があるときでも生成または維持されることができる。単に例として、耐短絡ピン１０２は、ＡＤＡＳ環境におけるエラーピンとして実装され得る。

[0028] 耐短絡出力ピン回路要素は、異なる数のＩ／Ｏピンを有する様々な異なる状況で実装され得る。例えば、図１ではピンの行列の一部として示されているが、耐短絡ピン１０２は、Ｉ／Ｏピンの列の一部であり得る。同様に、耐短絡ピン１０２は、Ｉ／Ｏピンの行列のエッジに沿って位置付けられ得る。加えて、耐短絡出力ピン回路要素は、複数の耐短絡ピンを含む集積回路によって実装されることができる。特定の例となる実装形態が、１つの耐短絡ピン１０２および単一の隣接ピン１０４に関して以下で説明される。しかしながら、耐短絡出力ピン回路要素はまた、複数の隣接ピン１０４を用いて実現され得る。例えば、検出および改善回路要素は、２つまたは３つの隣接ピン１０４に関して実装され得るか、基本方向（例えば、上下左右）に沿って設けられた４つのピンを有する、または斜め方向に沿って設けられた４つのピンを有するなど４つの隣接ピン１０４に関して実装され得るか、８つの隣接ピン１０４に関して実装され得るか、またはこれらの何らかの組合せに関して実装され得る。

[0029] 図２は、１つの耐短絡ピン１０２と隣接ピン１０４、および耐短絡回路要素２０６を含む、耐短絡出力ピン回路要素のための例となるシナリオ２００を例示している。シナリオ２００は、３つの段階を含む。図２の上部に、短絡のない第１の段階が図示されている。中央の段階では、短絡１０８が生じているか、ちょうど発生したところである。図２の下部では、短絡１０８が第３の段階で改善されている。短絡改善（short amelioration）２１２があると、耐短絡ピン１０２に対する短絡１０８の悪影響が低減される。

[0030] 示されているように、隣接ピン１０４は隣接パッド２０４に結合される。耐短絡ピン１０２は耐短絡パッド２０２に結合される。耐短絡パッド２０２および隣接パッド２０４は、耐短絡回路要素２０６に結合される。第１の段階については、耐短絡ピン１０２と隣接ピン１０４との間にいずれの短絡も存在しない。その結果として、正確な信号２０８が耐短絡ピン１０２から出力されることができる。正確な信号２０８は、（図１の）集積回路１０６によって意図された、電圧レベルにあるか、または少なくともある範囲の電圧レベル内にある電圧を表すか、あるいは暗に示す。言い換えると、正確な信号２０８によって搬送されることが意図された、論理値のような情報は、耐短絡ピン１０２に結合された別の集積回路または電子構成要素によって正しく受け取られ、解釈されることが可能である。

[0031] 図２の中央にあるシナリオ２００の第２の段階については、耐短絡ピン１０２と隣接ピン１０４との間に例示されている短絡１０８は、生じているか最近発生したものである。短絡１０８は、耐短絡ピン１０２の、正確な信号２０８を出力する能力に悪影響を及ぼす。結果として、破損している可能性がある信号２１０が、耐短絡ピン１０２によって瞬間的に出力され得る。破損した信号は、信頼できる程度に意図された情報を正しく伝達するための電圧レベルを所有しない。言い換えると、耐短絡回路要素２０６の動作がなかったら、耐短絡ピン１０２において出力される信号は破損されることになる。代替的な観点からみると、耐短絡ピン１０２から出力される信号は、短絡１０８が検出されている間かつ短絡が改善されることができる前に短時間で（briefly）破損され得る。

[0032] シナリオ２００の第３の段階については、図２の下部では、耐短絡回路要素２０６は、短絡改善２１２を達成するように動作可能である。短絡改善２１２があると、耐短絡ピン１０２は、短絡１０８があるにもかかわらず、正確な信号２０８を再度出力する、または出力し続ける権限が与えられる。例となる動作では、耐短絡回路要素２０６は、耐短絡ピン１０２と隣接ピン１０４との間の、短絡１０８によって引き起こされる、短絡状態を検出することと、短絡１０８の検出に応じて短絡状態を改善することとを行うように構成される。短絡改善２１２は、短絡状態が検出された場合に、隣接ピン１０４が、耐短絡ピン１０２上の電圧レベルに影響することを（例えば、実質的に影響を及ぼすことを）防ぐことができる。隣接ピン１０４は、短絡１０８があるときでも、意図された電圧レベルが耐短絡ピン１０２から読み取り可能であれば耐短絡ピン１０２の電圧レベルに実質的に影響を及ぼすことを防ぐと考えられることができる。耐短絡回路要素２０６は、耐短絡ピン１０２と隣接ピン１０４との間にある短絡１０８が、耐短絡ピン１０２から出力される信号を破損するのを防ぐことができる。

[0033] 図３は、耐短絡ピン１０２と隣接ピン１０４を含む、デバイス志向図３０２とレジスタ志向図３０４との間の例となる対応３００を例示している。デバイス志向図３０２については、トランジスタが図示されている。レジスタ志向図３０４については、オンにされたトランジスタと短絡１０８とがレジスタを用いてモデリングされている。オフにされたトランジスタは、開回路としてモデリングされ、図示されていない。

[0034] デバイス志向図３０２を参照すると、２つのトランジスタを使用して出力ピン上で電圧が駆動される。例となる実装形態では、電界効果トランジスタ（ＦＥＴ）のペアが、各出力ピンのための供給電圧とグラウンドとの間に直列に結合される。ｐ型ＦＥＴ（ＰＦＥＴ）が供給電圧に結合され、ｎ型ＦＥＴ（ＮＦＥＴ）がグラウンドに結合される。ＰＦＥＴとＮＦＥＴとの間のノードが出力ピン上で電圧を駆動する。

[0035] 「１」または高電圧が、上部ＰＦＥＴをオンにし、下部ＮＦＥＴをオフにすることによって駆動されることができる。反対に、「０」または低電圧が、上部ＰＦＥＴをオフにし、下部ＮＦＥＴをオンにすることによって駆動されることができる。短絡１０８によって接続されたピンについての相対電圧レベルを説明するために使用される例となるシナリオでは、「１」が隣接ピン１０４上で駆動され、「０」が耐短絡ピン１０２上で駆動される。よって、隣接ピン１０４のためのＰＦＥＴがオンにされ、耐短絡ピン１０２のためのＮＦＥＴがオンにされる。

[0036] 隣接ピン１０４のためのＰＦＥＴおよび耐短絡ピン１０２のためのＮＦＥＴがオンにされるこの例となるシナリオの観点で、対応３００が提示される。よって、レジスタ志向図３０４は、ＰＦＥＴをレジスタＲ_PMOS（すなわち、オンにされたｐチャネル金属酸化物半導体（ＰＭＯＳ）ＦＥＴの抵抗（Ｒ））としてモデリングし、ＮＦＥＴをレジスタＲ_NMOS（すなわち、オンにされたｎチャネル金属酸化物半導体（ＮＭＯＳ）ＦＥＴの抵抗（Ｒ））としてモデリングし、短絡１０８をレジスタＲ_Shortとしてモデリングしている。これらの３つのレジスタは、レジスタ志向図３０４において、上部電圧Ｖ_DD（例えば、供給電圧（Ｖ_DD））と、下部電圧Ｖ_SS（例えば、グラウンド電圧（Ｖ_SS））との間に直列に結合される。レジスタＲ_PMOSは、上部電圧Ｖ_DDのためのノードと隣接ピン１０４との間に結合される。レジスタＲ_Shortは、隣接ピン１０４を耐短絡ピン１０２に結合する。そしてレジスタＲ_NMOSは、耐短絡ピン１０２と下部電圧Ｖ_SSのためのノードとの間に結合される。

[0037] 短絡１０８があるときに耐短絡ピン１０２において観測される電圧は、レジスタ志向図３０４ではＶ_Observeと呼ばれる。Ｖ_Observeの値またはレベルは、耐短絡ピン１０２および隣接ピン１０４上で駆動されることが意図された電圧と、およびオンにされたトランジスタの抵抗の値とに依存する。Ｖ_Observeの値はさらに、出力ピン上で駆動される信号の相対強度に依存する。耐短絡ピン１０２上で観測されることができる値（例えば、Ｖ_Observe）および隣接ピン１０４上で観測されることができる値であってそれらの相対信号強度に基づく値の例が、図４のグラフを参照して以下で説明される。

[0038] 図４は、概して４００において、異なる相対駆動強度（relative drive strength）についての短絡状態周辺の（例えば、図３の）耐短絡ピン１０２および隣接ピン１０４についての例となる電圧レベルに関する２つのグラフ４０２および４０４を図示している。各グラフは、短絡状態の直前、その発生中、およびその直後に呈される電圧レベルの波形を含む。横座標または水平軸は、４．８〜５．３ナノ秒のナノ秒で時間を表している。縦座標または垂直軸は、グラフごとに０．０〜１．０の電圧（Ｖ）を表している。上部グラフ４０２は、耐短絡回路要素が動作可能でない、または短絡状態をまだ改善していない場合の観測された出力電圧を表し、下部グラフ４０４は、耐短絡ピン１０２および隣接ピン１０４によって駆動されることが意図された対応電圧を表す。９個の波形４０６〜４２２が図示されている。

[0039] 下部グラフ４０４を参照すると、波形４１８、４２０、および４２２が図示されている。短絡アクティベーション（short-circuit activation）が両方のグラフに適用可能であるが、短絡アクティベーションは、下部グラフ４０４において波形４２２によって表される。示されているように、短絡状態は、５．０から５．１ナノ秒の間の０．１ナノ秒にわたって生じる。波形４１８は、耐短絡ピン１０２が４．８〜５．３ナノ秒に及ぶ０．５ナノ秒のタイムスパンにわたって１．０ボルトで駆動されることが意図されることを示す。波形４２０は、隣接ピン１０４が０．５ナノ秒のタイムスパンにわたって０．０ボルトで駆動されることが意図されることを示す。

[0040] 上部グラフ４０２を参照すると、波形４０６、４０８、４１０、４１２、４１４、および４１６は、３つの異なるケースについてペアで図示されている。第１のケースでは、波形４０６および４０８は、耐短絡ピン１０２が、隣接ピン１０４よりも比較的強く駆動される状況に関する。波形４０６は、耐短絡ピン１０２についての電圧を表し、波形４０８は、隣接ピン１０４についての電圧を表す。第２のケースでは、波形４１０および４１２は、耐短絡ピン１０２および隣接ピン１０４の駆動強度が比較的バランスがとれている状況に関する。波形４１０は、耐短絡ピン１０２についての電圧を表し、波形４１２は、隣接ピン１０４についての電圧を表す。第３のケースでは、波形４１４および４１６は、隣接ピン１０４が、耐短絡ピン１０２よりも比較的強く駆動される状況に関する。波形４１４は、耐短絡ピン１０２についての電圧を表し、波形４１６は、隣接ピン１０４についての電圧を表す。

[0041] これらのケースの各々では、短絡状態が生じたときに、これらピン上の出力電圧が、それぞれの意図された電圧レベルから離される（pulled away）。比較的弱い方の強度を有する信号によって駆動された電圧は、比較的高い方の強度によって駆動された他方の電圧のほうに向かっていく。例えば、第１のケースでは耐短絡ピン１０２が隣接ピン１０４よりも比較的強く駆動されるので、波形４０６の電圧は、耐短絡ピン１０２について意図される１．０Ｖの電圧レベルから比較的わずかに下降するが、波形４０８の電圧は、隣接ピン１０４について意図される０．０Ｖの電圧レベルから比較的著しく上昇する。その逆が、波形４１４および４１６に当てはまる。３つのケースの各々において、短絡状態の発生に起因する出力電圧レベルは、０．０Ｖおよび１．０Ｖの電圧から離れた中間電圧（intermediate voltage）範囲の中へと中心電圧（例えば、０．５Ｖ）のほうにいく。この中間電圧範囲内の電圧レベルの発生は、短絡状態の発生を検出するための技法の一部として使用されることができ、この技法は、少なくとも図５、図６、および図８を参照して以下でさらに説明される。

[0042] 図５は、概して５００において、短絡検出器５０６および出力制御器（output controller）５０８を含む、耐短絡回路要素２０６の例を例示している。複数の信号５１０、５１２、５１４、５１６、５１８、および５２０が、集積回路の例示された構成要素間を伝播していることが例示されている。信号の各々は、１つまたは複数の異なる電圧レベル（例えば、低、高、および中間の電圧レベル）を使用して実現され得る。信号を表す矢印とは別に例示されていないが、電圧は、集積回路のワイヤ、トレース、メタルストリップ、またはこれらの組合せ上で生成され得るか、またはそれらにわたって現存し得る。電圧レベルの例は、図６のタイミング図を参照して以下で説明される。各信号はさらに、図７を参照して以下で説明されるように、１つまたは複数の他の信号を含み得る。

[0043] 図５に示されているように、集積回路のためのコアロジックは、耐短絡ピンのコアロジック（short-resistant pin core logic）５０２および隣接ピンのコアロジック（adjacent pin core logic）５０４によって表される。コアロジックは、所与のピンに対応する機能が実装されることを可能にする回路要素（明示せず）を含む。よって、耐短絡ピンのコアロジック５０２は、耐短絡ピン１０２に対応する機能を行うことが可能であり、隣接ピンのコアロジック５０４は、隣接ピン１０４に対応する機能を実行することが可能である。

[0044] 例となる実装形態では、耐短絡ピン１０２は、エアバッグが展開されるべきであることを示す信号、内部障害が集積回路によって経験されたことを報告する信号、等のような、クリティカルな情報を通信することを担う。耐短絡ピンのコアロジック５０２は、そのような信号を生成するためにデータを処理する。隣接ピン１０４は、あまりクリティカルでない通信を担う。例は、低いタイヤ圧を示す信号、表示スクリーン上の画素を表す信号、メモリアドレスのビット、等を含む。隣接ピンのコアロジック５０４は、適宜、この比較的あまりクリティカルでない入来する（incoming）データまたは出ていく（outgoing）データを処理する。

[0045] 例となる実装形態では、耐短絡回路要素２０６は、短絡検出器５０６および出力制御器５０８を含む。概して、短絡検出器５０６は、耐短絡ピン１０２と隣接ピン１０４との間の短絡状態を検出するように構成される。そして出力制御器５０８は、耐短絡ピンの出力の電圧レベルに対する短絡状態の影響を低減することによって、検出された短絡状態を改善するように構成される。

[0046] 耐短絡ピンのコアロジック５０２は、耐短絡パッド２０２に結合される。耐短絡パッド２０２は、信号５１０を耐短絡ピンのコアロジック５０２に、および耐短絡回路要素２０６の短絡検出器５０６に伝達する。信号５１０は、耐短絡パッド２０２の出力上の電圧のループバックである。その結果として、短絡検出器５０６は、耐短絡ピン１０２上の出力信号の電圧レベルをモニタすることができる。さらに、耐短絡パッド２０２が入力能力を含む場合、耐短絡ピンのコアロジック５０２は、耐短絡ピン１０２からの入来する信号を受け取ることができる。出ていく信号については、耐短絡ピンのコアロジック５０２は、耐短絡パッド２０２に信号５１２を伝達する。よって、耐短絡ピンのコアロジック５０２は、耐短絡ピン１０２に、エラー報告のような出力信号を供給することができる。

[0047] 短絡検出器５０６は、信号５１０に基づいて耐短絡ピン１０２の出力の電圧レベルをモニタするように構成される。短絡検出器５０６はまた、耐短絡ピン１０２の出力の電圧レベルに応じて、出力制御器５０８に検出アラートインジケータ（detection alert indicator）を供給するように構成される。検出アラートインジケータは、短絡が短絡検出器５０６によって検出された場合にアサート（assert）される。短絡検出器５０６は、信号５１４を介して出力制御器５０８に検出アラートインジケータを供給する。短絡検出器５０６は、耐短絡パッド２０２を使用した耐短絡ピン１０２によって出力された電圧レベルに基づいて、耐短絡ピン１０２と隣接ピン１０４との間の（図２の）短絡１０８を検出することができる。

[0048] 隣接ピンのコアロジック５０４は、隣接パッド２０４に結合される。隣接パッド２０４は、隣接ピンのコアロジック５０４に信号５１６を伝達する。信号５１６は、隣接ピン１０４を介して集積回路に入力されたデータを隣接ピンのコアロジック５０４に供給する。隣接ピンのコアロジック５０４はまた、出力制御器５０８に結合される。隣接ピンのコアロジック５０４は、出力制御器５０８に信号５１８を伝達する。信号５１８は、隣接ピンのコアロジック５０４についての出力データを搬送することができる。出力データは出力制御器５０８を通して伝送され（routed）、その結果、出力制御器５０８は、隣接ピン１０４のためのデータ出力機能のためのゲートウェイとしてふるまうことができる。

[0049] 出力制御器５０８は、信号５２０を使用して隣接ピン１０４のための隣接パッド２０４の出力を制御する。出力制御器５０８は、短絡検出器５０６からの信号５１４に基づいて、耐短絡ピン１０２によって出力された信号の電圧レベルに対する隣接ピン１０４の影響を少なくとも低減するように隣接ピン１０４の出力を制御することができる。信号５１４の検出アラートインジケータがアサートされなかった場合、出力制御器５０８は、隣接ピンのコアロジック５０４が隣接パッド２０４を介して隣接ピン１０４上で所望のデータを出力することを可能にするために信号５１８の電圧レベルを信号５２０上に転送する（forward）。

[0050] これに対して、信号５１４の検出アラートインジケータがアサートされた場合、出力制御器５０８は、隣接ピン１０４と耐短絡ピン１０２との間に短絡があるときでも、隣接ピン１０４の出力が耐短絡ピン１０２における意図された信号を破損しないように信号５２０を構成する。例えば、出力制御器５０８は、隣接パッド２０４の出力をディセーブルにするために信号５２０を使用することができる。代替的に、出力制御器５０８は、隣接パッド２０４に、耐短絡ピン１０２についての意図された信号と同じである信号を隣接ピン１０４上で駆動させるために信号５２０を使用することができる。出力制御器５０８は、隣接ピン１０４の出力が耐短絡ピン１０２についての正しい電圧レベルに対応する電圧値を有することを引き起こすことによって、隣接ピン１０４の電圧レベルを制御することができ、正しい電圧レベルは耐短絡ピンのコアロジック５０２によって示される。出力制御器５０８は、（図２の）短絡１０８が耐短絡ピン１０２から出力される信号を破損することを防ぐように隣接ピン１０４の出力を制御することができる。これらの例となる実装形態は、通信パッドのバッファおよび追加の伝達される信号を含む追加の詳細と同様に、図７を参照して以下でさらに説明される。

[0051] 図６は、短絡が２つのピン間で発生する場合の、（図５の）耐短絡ピン１０２および隣接ピン１０４の電圧レベルについての例となるタイミング図６００を例示する。クロック信号６０２に加えて、異なるピンのような複数の異なる構成要素における電圧信号が示されている。タイミング図６００は、上部、中央部、および下部を含む。上部は、クロック信号６０２を図示する。中央部は、耐短絡回路要素がないときに短絡が発生する場合の電圧レベルを図示する。下部は、耐短絡回路要素を伴って短絡が発生する場合の電圧レベルを図示する。矢印６１６において示されているようにクロック信号６０２の第５の立ち下がりエッジのあとに短絡が発生する。

[0052] タイミング図６００の中央部では、隣接ピンの信号６０４が、クロック信号６０２の第１の立ち上がりエッジにおいてｌｏｗに駆動される。クロック信号６０２の第２の立ち上がりエッジにおいて、耐短絡ピンの信号６０６がｈｉｇｈに駆動される。耐短絡ピン１０２についての意図された電圧レベルは、それゆえｈｉｇｈである。しかしながら、矢印６１６で発生する、隣接ピン１０４と耐短絡ピン１０２との間の短絡は、耐短絡回路要素がないとき、意図された電圧レベルに悪影響を及ぼす。（短絡を伴う）耐短絡ピンの信号６０８は、この悪影響を表している。矢印６１８において示されるように、（短絡を伴う）耐短絡ピンの信号６０８は、短絡を改善しようとしないとき、短絡後に中間電圧レベルを帯びる（take on）。この中間電圧は、意図された信号を耐短絡ピン１０２上で伝えない。

[0053] タイミング図６００の下部では、（図５の）耐短絡回路要素２０６によって実施される短絡改善２１２があるときの耐短絡ピン１０２および隣接ピン１０４上の信号の電圧レベルが示されている。短絡検出器５０６が、耐短絡ピン１０２上で瞬間的に発生する中間電圧に基づいて短絡の存在を検出するので、短絡検出器の出力信号６１０が、矢印６１６における短絡の発生に応じてアサートされる（例えば、ｈｉｇｈになる）。出力制御器５０８は、（短絡を伴う）隣接ピンの信号６１２が、点線によって示されているようにｈｉｇｈになることを引き起こす。言い換えると、矢印６２０によって示されているように、隣接ピン１０４は、短絡検出器の出力信号６１０のアサート（assertion）に応じて出力制御器５０８によって駆動される。改善されたバージョンの（短絡を伴う）隣接ピンの信号６１２もまた高電圧であるので、隣接ピン１０４の電圧レベルは、耐短絡ピン１０２の電圧レベルと衝突しない。その結果として、（短絡を伴う）耐短絡ピンの信号６１４は、短絡の発生後に高電圧で保持され続ける。言い換えると、矢印６２２によって示されているように、耐短絡ピン１０２の出力は、耐短絡回路要素２０６の改善努力（amelioration effort）により意図された電圧レベルで維持される。

[0054] 図７は、概して７００において、耐短絡パッド２０２および隣接パッド２０４の入力バッファおよび出力バッファと連結した短絡検出器５０６および出力制御器５０８を含む、耐短絡回路要素２０６の別の例を例示している。図５と比較して、図７は、追加の例となる構成要素および実装形態を図示している。図７に示されているように、耐短絡パッド２０２は、出力バッファ７０２および入力バッファ７０６を含み、隣接パッド２０４は、出力バッファ７０４および入力バッファ７０８を含む。隣接ピンのコアロジック５０４と出力制御器５０８との間の信号５１８は、信号５１８−１と信号５１８−２という２つの信号を含むように示されている。同様に、出力制御器５０８と隣接パッド２０４との間の信号５２０は、信号５２０−１と信号５２０−２という２つの信号を含むように示されている。耐短絡回路要素２０６の１つの追加の構成要素、すなわち、隣接ピンの入力制御ロジック７１４（ＡＰ ＩＣＬ：adjacent pin input control logic）もまた図示されている。この入力制御ロジック構成要素に関連付けられた信号は、信号７１８および７２０を含む。

[0055] 例となる実装形態では、短絡検出器５０６はまた、検出アラートインジケータを有する信号５１４を、隣接ピンの入力制御ロジック７１４に、および診断ロギング（diagnostic logging）と割込み（interrupt）に対処するためのロジックとに供給する。診断ロギングの目的では、検出された短絡は、記録、カタログ化、および分析され得る。割込み目的では、検出された短絡は、集積回路に搭載されている１つまたは複数のプロセスの割込み、または別の集積回路への割込みの転送を早め（precipitate）得る。

[0056] 例となる実装形態では、出力バッファ７０２の出力イネーブル端子（output enable terminal）がアサートされ、その結果、信号５１２を介して耐短絡ピンのコアロジック５０２から供給される障害報告または他のデータのような情報が、耐短絡パッド２０２を介して耐短絡ピン１０２上の出力として利用可能にされることができる。耐短絡ピンのコアロジック５０２は、信号７１２を使用して入力バッファ７０６の入力イネーブル端子（input enable terminal）（を例えばアサートすることによって）入力イネーブルインジケーション（input enable indication）を供給することによって、耐短絡パッド２０２の入力バッファ７０６をイネーブルにすることができる。イネーブルにされた場合、入力バッファ７０６は、耐短絡ピン１０２を介して集積回路に入力されるデータを、信号５１０を介して耐短絡ピンのコアロジック５０２に供給することが可能である。耐短絡パッド２０２の入力バッファ７０６はまた、出力バッファ７０２の出力上で生成された実際の電圧のループバックを、短絡検出の目的で信号５１０を介して供給することができ、これは、耐短絡ピン１０２のための出力に対応する。

[0057] よって、短絡検出器５０６は、短絡状態を検出するために、耐短絡パッド２０２の出力からのループバックとして信号５１０を介して取得される、耐短絡ピン１０２の出力上の電圧をモニタする。例となる実装形態では、短絡検出器５０６は、耐短絡ピン１０２の出力上の電圧を高電圧しきい値および低電圧しきい値と比較することに基づいて、短絡状態が存在するかどうかを決定する。この実装形態は、図８を参照して以下でさらに説明される。別の例となる実装形態では、短絡検出器５０６は、例えば信号５１２を介して、耐短絡ピンのコアロジック５０２によって示された意図されたまたは正しい電圧レベルと、耐短絡ピン１０２の出力上の電圧を比較することに基づいて、短絡状態が存在するかどうかを決定する。（図７に明示されていないが、信号５１２は短絡検出器５０６に伝送されることができる。）短絡検出器５０６は、ループバック電圧レベルが、ある偏差しきい値（deviation threshold）よりも多く、意図された電圧レベルから外れている場合、短絡の存在を決定する。偏差しきい値は、絶対数のボルト（例えば、０．０５Ｖ、０．１０Ｖ、等）に基づいており、低信号レベルと高信号レベルとの間の最大電圧差または意図された高電圧レベルの割合（例えば、その５％、その１０％、等）に基づいており、所与のシステムにおける信号変化に対する許容度（tolerance）に基づいており、これらの組合せ、等に基づき得る。

[0058] 隣接ピンの入力制御ロジック７１４は、隣接パッド２０４の入力バッファ７０８の入力イネーブル端子を制御することによって隣接ピン１０４の入力を制御する。通常の動作可能モードでは、隣接ピンのコアロジック５０４は、入力バッファ７０８のための入力イネーブルインジケーションとして隣接ピンの入力制御ロジック７１４に信号７１８を供給する。通常の動作可能モードでは、隣接ピンの入力制御ロジック７１４は、信号７１８の入力イネーブルインジケーションを、信号７２０を介して入力バッファ７０８の入力イネーブル端子に渡す。しかしながら、短絡改善モードでは、隣接ピンの入力制御ロジック７１４は、信号５１４のアサートされた検出アラートインジケータに応じて信号７１８を無効にする（override）。検出アラートインジケータがアサートされた場合、隣接ピンの入力制御ロジック７１４は、隣接ピンのコアロジック５０４を守るために、信号７２０を介して入力バッファ７０８をディセーブルにする。隣接ピンの入力制御ロジック７１４は、例えば、２対１マルチプレクサ（two-to-one multiplexer）を使用して実装され得、２対１マルチプレクサは、１つの入力として信号７１８を、および別の入力としてプリセットのデアサート信号（preset de-assertion signal）を有し、信号５１４の検出アラートインジケータによって制御される。イネーブルにされた場合、隣接パッド２０４の入力バッファ７０８は、隣接ピン１０４を介して集積回路に入力されるデータを、信号５１６を介して隣接ピンのコアロジック５０４に供給することが可能である。図７に示されていないが、耐短絡ピンの入力制御ロジック（short-resistant pin input control logic）が、追加的または代替的に実装され得る。実装される場合、耐短絡ピンの入力制御ロジックは、隣接ピンの入力制御ロジック７１４と類似して動作することができる。例えば、耐短絡ピンの入力制御ロジックは、信号５１４のアサートされた検出アラートインジケータに応じて信号７１２を無効にし、入力バッファ７０６の入力イネーブル端子に結合された別の信号（明示せず）を介して入力バッファ７０６をディセーブルにすることができる。

[0059] 複数の信号が出力制御器５０８に送られるか、またはそれから送られる。例えば、短絡検出器５０６は、短絡が検出された場合に検出アラートインジケータとしてアサートされる信号５１４を供給する。耐短絡ピンのコアロジック５０２は、障害インジケーションのような、耐短絡ピン１０２によって出力されることになるデータを表す、信号５１２を、出力制御器５０８に供給する。隣接ピンのコアロジック５０４は、出力制御器５０８に、データを搬送する信号５１８−１と、出力イネーブルインジケーションを搬送する信号５１８−２とを供給する。出力制御器５０８は、隣接ピン１０４上での露出（exposure）のために隣接パッド２０４の出力バッファ７０４に信号５２０−１を介してデータを伝送する。出力制御器５０８はまた、出力バッファ７０４の出力イネーブル端子に信号５２０−２を介して出力イネーブルインジケーションを供給する。

[0060] 通常の動作可能モードでは、出力制御器５０８は、信号５１８−１を介して隣接ピンのコアロジック５０４から受け取られたデータを、信号５２０−１を介して出力バッファ７０４に渡す。出力制御器５０８はまた、信号５１８−２を介して隣接ピンのコアロジック５０４から受け取られた、アサートまたはデアサートされる（de-asserted）ことができる出力イネーブルインジケーションを、信号５２０−２を介して出力バッファ７０４の出力イネーブル端子に転送する。短絡検出器５０６からの信号５１４の検出アラートインジケータのアサートに応じて、短絡改善モードに入る。短絡改善モードでは、出力制御器５０８は、集積回路が短絡を経験する場合には耐短絡ピン１０２に対する隣接ピン１０４の影響を低減するように出力バッファ７０４を制御することによって、隣接ピン１０４の出力を制御する。

[0061] 短絡改善モードのための例となる実装形態では、出力制御器５０８は、隣接パッド２０４が隣接ピン１０４上で電圧を駆動することを防ぐために出力バッファ７０４の出力イネーブル端子をデアサートするために信号５２０−２を使用する。代替的な実装形態では、出力制御器５０８は、信号５２０−１を介して出力バッファ７０４に電圧レベルを供給する。信号５２０−１上の電圧レベルは、信号５１２を介して耐短絡ピンのコアロジック５０２から受け取られた電圧レベルにマッチするように設定される。出力制御器５０８はまた、信号５２０−２を介して出力バッファ７０４の出力イネーブル端子をアサートする。その結果として、出力バッファ７０４は、耐短絡ピン１０２上で出力ノード７０２によって駆動されている電圧と同じである電圧レベルを隣接ピン１０４上で駆動し、これは競合を低減する。これらの実装形態は、図９を参照して以下でさらに説明される。

[0062] 図８は、概して８００において、（図７の）耐短絡回路要素２０６の短絡検出器５０６のための回路要素の例を例示している。例示されているように、短絡検出器５０６は、電圧センサ８０２、インバータ８０４、ＤＱフリップフロップ８０６、およびＯＲゲート８０８を含む。概して、電圧センサ８０２、インバータ８０４、ＤＱフリップフロップ８０６、およびＯＲゲート８０８は、図８において左から右に直列に結合されている。左では、短絡検出器５０６には、３つの信号５１０、８１０、および８１２が与えられ、それらの各々が電圧センサ８０２に送り込まれる。信号５１０は、（両方とも図７の）耐短絡パッド２０２の入力バッファ７０６から受け取られ、耐短絡ピン１０２の耐短絡パッド２０２の出力からのループバック８１６の電圧を搬送する。信号８１０は、高電圧しきい値８１８を供給し、信号８１２は、低電圧しきい値８２０を供給する。

[0063] 例となる動作では、電圧センサ８０２は、ループバック８１６の電圧レベルを、高電圧しきい値８１８および低電圧しきい値８２０と比較する。ループバック８１６の電圧レベルが高電圧しきい値８１８を上回る、または低電圧しきい値８２０を下回る場合、いずれのアラームも生成されない。これに対して、ループバック８１６の電圧レベルが高電圧しきい値８１８を下回り、低電圧しきい値８２０を上回る場合、電圧センサ８０２はアラーム８２６を生成する。言い換えると、ループバック８１６の電圧レベルが低電圧しきい値８２０と高電圧しきい値８１８との間にある場合、電圧レベルは、短絡状態を示す中間電圧値にある。電圧センサ８０２は、耐短絡ピン１０２によって出力された電圧レベル、高電圧しきい値８１８、および低電圧しきい値８２０に基づいて、（図２の）短絡１０８を示すアラーム８２６を生成することができる。電圧センサ８０２は、インバータ８０４の入力に信号８１４としてアラーム８２６を供給する。

[0064] この例では、アラーム８２６は、インバータ８０４の入力における電圧をｌｏｗに駆動することによってアサートされる。その結果として、ノード８２４として指定されている、インバータ８０４の出力における電圧はｈｉｇｈになる。ノード８２４は、ＤＱフリップフロップ８０６のクロックイネーブル入力に、およびＯＲゲート８０８の上部入力に結合される。ＤＱフリップフロップ８０６の「Ｄ」入力は、「１」によって表されている高電圧につながれる。「Ｑ」出力は、ＯＲゲート８０８の下部入力に結合される。インバータ８０４の出力における電圧レベルの変化は、ノード８２４におけるクロック信号の立ち上がりエッジを模擬する（simulate）。模擬されたクロック信号の立ち上がりエッジは、ＤＱフリップフロップ８０６をトリガする。トリガされたＤＱフリップフロップ８０６は、「Ｄ」入力における「１」をＤＱフリップフロップ８０６の「Ｑ」出力に伝播させる。アラーム８２６としての信号８１４のアサートによりノード８２４における高電圧は、ＯＲゲート８０８が、検出アラートインジケータ８２２のアサートのために高電圧を出力することを引き起こす。

[0065] ＤＱフリップフロップ８０６は、短絡検出を示すアラーム８２６をラッチ（latch）するのに役立つ。そのインジケーションは、ソフトウェアまたは他のハードウェアによってクリアされるまで記憶されることができる。短絡検出器５０６は、アサートされた検出アラートインジケータ８２２を信号５１４として出力し、これは、出力制御器５０８に伝達される。出力制御器５０８が、アサートされた検出アラートインジケータ８２２をどのように使用し、それに応答するかの例が、図９を参照して以下で説明される。

[0066] 図９は、概して９００において、（図７の）耐短絡回路要素２０６の出力制御器５０８のための回路要素の例を例示している。示されているように、出力制御器５０８は、イネーブルメントマルチプレクサ（enablement multiplexer）９０２とデータマルチプレクサ９０４という２つのマルチプレクサを含む。両方は、検出アラートインジケータ８２２に基づいて、転送するための１つの出力を２つの入力の間から選択する２対１マルチプレクサである。検出アラートインジケータ８２２は、短絡検出器５０６から受け取られる、信号５１４として各マルチプレクサの制御端子に供給される。検出アラートインジケータ８２２がアサートされた場合、短絡改善モードに入り、各マルチプレクサは、上部入力を選択することから下部入力を選択することに切り替わる。

[0067] イネーブルメントマルチプレクサ９０２は、信号５１８−２として隣接ピンのコアロジック５０４からイネーブルインジケーションを受け取る上部入力を有する。イネーブルメントマルチプレクサ９０２は、プリセットのアサート信号９０６を受け取る下部入力を有する。イネーブルメントマルチプレクサ９０２は、（図７の）隣接パッド２０４の出力バッファ７０４の出力イネーブル端子に、信号５２０−２としてイネーブルインジケーション９０８を出力する。イネーブルメントマルチプレクサ９０２は、耐短絡ピン１０２と隣接ピン１０４との間の（図２の）短絡１０８の検出に応じて、隣接ピンのコアロジック５０４に対応するイネーブルメント信号（enablement signal）（例えば、イネーブルインジケーションを搬送する信号５１８−２）からアサート信号９０６に多重化（multiplex）することができる。

[0068] データマルチプレクサ９０４は、信号５１８−１として隣接ピンのコアロジック５０４からデータを受け取る上部入力を有する。データマルチプレクサ９０４は、信号５１２として耐短絡ピンのコアロジック５０２からデータを受け取る下部入力を有する。データマルチプレクサ９０４は、隣接パッド２０４の出力バッファ７０４の入力に、信号５２０−１としてデータ９１０を出力する。データマルチプレクサ９０４は、耐短絡ピン１０２と隣接ピン１０４との間の短絡１０８の検出に応じて、隣接ピン１０４についての第１のデータ信号（例えば、隣接ピンのコアロジック５０４からのデータを搬送する信号５１８−１）から、耐短絡ピン１０２についての第２のデータ信号（例えば、耐短絡ピンのコアロジック５０２からのデータを搬送する信号５１２）に多重化することができる。

[0069] 通常の動作可能モードでは、短絡検出器５０６からの検出アラートインジケータ８２２はアサートされない。イネーブルメントマルチプレクサ９０２は、隣接ピンのコアロジック５０４からのイネーブルインジケーションを、信号５２０−２のためのイネーブルインジケーション９０８として転送する。データマルチプレクサ９０４は、隣接ピンのコアロジック５０４からのデータを、信号５２０−１のためのデータ９１０として転送する。よって、通常の動作可能モードの場合、出力制御器５０８は、イネーブルインジケーションと隣接ピンのコアロジック５０４からのデータとを、隣接パッド２０４の出力バッファ７０４に転送する。

[0070] 対照的に、短絡改善モードの場合、短絡検出器５０６からの検出アラートインジケータ８２２がアサートされる。１つの実装形態では、隣接ピン１０４が耐短絡ピン１０２と衝突することを防ぐために隣接パッド２０４の出力バッファ７０４をディセーブルにするように、プリセットのデアサート信号（図示せず）が、信号５２０−２のためのイネーブルインジケーション９０８として、イネーブルメントマルチプレクサ９０２の下部入力から多重化され得る。代替的な実装形態では、イネーブルメントマルチプレクサ９０２は、アサートされた検出アラートインジケータ８２２に応答して、信号５２０−２のためのイネーブルインジケーション９０８としてプリセットのアサート信号９０６を供給する。データマルチプレクサ９０４はまた、耐短絡ピンのコアロジック５０２からのデータを、信号５２０−１のためのデータ９１０として供給する。よって、この短絡改善モードの実装形態の場合、出力制御器５０８は、アサートされたイネーブルインジケーションと耐短絡ピンのコアロジック５０２からのデータとを、隣接パッド２０４の出力バッファ７０４に供給する。隣接ピン１０４と耐短絡ピン１０２の両方が、耐短絡ピンのコアロジック５０２である同じソースから受け取られたデータを出力しているので、電圧レベルと、両方のピン上で出力される対応する論理値とは同じであり、互いに競合を生み出さない。

[0071] 図１０は、耐短絡出力ピン回路要素のための例となるプロセス１０００を例示するフロー図である。プロセス１０００は、実行され得る動作を指定するブロック１００２〜１００６のセットの形態で説明される。しかしながら、動作が代替の順序で実装され得る、または完全あるいは部分的に重複する方式で実装され得るので、動作は、図１０に示されている順序または本明細書において説明されている順序に必ずしも限定されるわけではない。プロセス１０００の例示されているブロックによって表されている動作は、上述された、図１の集積回路１０６のような、集積回路によって実行され得る。例えば、プロセス１０００の動作は、図５および図７の耐短絡回路要素２０６によって実行され得る。

[0072] ブロック１００２において、耐短絡ピンの出力における実際の電圧レベルがモニタされる。例えば、集積回路１０６の耐短絡回路要素２０６は、耐短絡ピン１０２の出力における実際の電圧レベルをモニタし得る。例えば、短絡検出器５０６は、耐短絡ピン１０２のための耐短絡パッド２０２の出力のループバック８１６を介して電圧レベルを受け取ることができ、電圧レベルは、耐短絡パッド２０２の入力バッファ７０６から供給される信号５１０上で搬送される。

[0073] ブロック１００４において、耐短絡ピンの出力のための実際の電圧レベルは、耐短絡ピンの出力についての意図された電圧レベルから外れているかどうかが決定される。例えば、耐短絡回路要素２０６は、入力バッファ７０６を介して耐短絡ピン１０２の出力からのループバック８１６を用いて取得された実際の電圧レベルが、出力バッファ７０２における耐短絡ピン１０２の出力についての意図された電圧レベルから外れているかどうかを決定し得る。この決定は、例えば、耐短絡ピン１０２のための出力バッファ７０２に供給される耐短絡ピンのコアロジック５０２からの電圧レベルと、入力バッファ７０６からの信号５１０の電圧レベルを比較することによって、短絡検出器５０６によって少なくとも部分的に実施され得る。耐短絡ピン１０２上で出力するために供給される電圧値が、ある偏差しきい値よりも多く耐短絡ピン１０２上のモニタされた実際の電圧とは異なる場合、耐短絡ピン１０２と隣接ピン１０４との間の短絡１０８の存在が推論されることができる。

[0074] ブロック１００６において、決定に基づいて隣接ピンの出力が制御される。例えば、耐短絡回路要素２０６は、決定に基づいて隣接ピン１０４の出力を制御し得る。そうするために、出力制御器５０８は、耐短絡ピン１０２の実際の電圧レベルが意図された電圧レベルから外れていると決定されなかった場合、隣接ピンのコアロジック５０４が隣接パッド２０４の出力バッファ７０４を駆動することを可能にすることができる。しかしながら、耐短絡ピン１０２の実際の電圧レベルが、出力制御器５０８に供給される検出アラートインジケータ８２２によって示されるように意図された電圧レベルから外れていると決定された場合、出力制御器５０８は、隣接ピン１０４の出力を制御することができ、その結果、隣接ピン１０４は、耐短絡ピン１０２の実際の電圧レベルがそれの意図された電圧レベルから外れるのを引き起こすことを続けない。

[0075] 例となる実装形態では、ブロック１００２のモニタすることについては、耐短絡ピンの出力は、耐短絡ピンに結合された耐短絡パッドの出力バッファに対応し、モニタすることは、耐短絡パッドの出力バッファにおける実際の電圧レベルをモニタすることを含む。例えば、耐短絡ピン１０２の出力は、耐短絡ピン１０２に結合された耐短絡パッド２０２の出力バッファ７０２に対応し得、モニタすることは、耐短絡パッド２０２の出力バッファ７０２における実際の電圧レベルをモニタすることを含み得る。この出力バッファ７０２の出力をモニタすることは、短絡検出器５０６による短絡検出分析のために耐短絡回路要素２０６に実際の出力電圧をループバックする耐短絡パッド２０２の入力バッファ７０６を使用して達成され得る。

[0076] 例となる実装形態では、ブロック１００４の決定は、実際の電圧レベルを高電圧しきい値および低電圧しきい値と比較することと、実際の電圧レベルが高電圧しきい値と低電圧しきい値との間にある場合に、実際の電圧レベルが、意図された電圧レベルから外れていると決定することとを含む。例えば、短絡検出器５０６（例えば、電圧センサ８０２）は、耐短絡パッド２０２の入力バッファ７０６から取得された実際の電圧レベルを高電圧しきい値８１８および低電圧しきい値８２０と比較し得る。短絡検出器５０６はまた、実際の電圧レベルが高電圧しきい値８１８と低電圧しきい値８２０との間にある場合に、実際の電圧レベルが、耐短絡ピンのコアロジック５０２から取得された意図された電圧レベルから外れていると決定し得る。

[0077] 別の例となる実装形態では、ブロック１００４の決定は、実際の電圧レベルを意図された電圧レベルと比較することを含み、意図された電圧レベルは耐短絡ピンのコアロジックによって示され、実際の電圧レベルが偏差しきい値よりも多く、意図された電圧レベルから外れている場合に、実際の電圧レベルが意図された電圧レベルから外れていると決定することとを含む。例えば、短絡検出器５０６は、耐短絡パッド２０２の入力バッファ７０６から取得された実際の電圧レベルを、耐短絡ピンのコアロジック５０２によって供給された意図された電圧レベルと比較し得る。短絡検出器５０６はまた、実際の電圧レベルが、低電圧レベルと高電圧レベルとの間を揺れ動く０．１Ｖまたは５％の電圧のような、ある偏差しきい値よりも多く、意図された電圧レベルから外れている場合に、実際の電圧レベルが意図された電圧レベルから外れていると決定し得る。

[0078] 例となる実装形態では、ブロック１００６の制御することは、実際の電圧レベルが意図された電圧レベルから外れていると決定された場合に、隣接ピンの出力をディセーブルにすることを含む。例えば、出力制御器５０８は、隣接パッド２０４の出力バッファ７０４の出力イネーブル端子をデアサートすることによって隣接ピン１０４の出力をディセーブルにし得る。

[0079] 別の例となる実装形態では、ブロック１００６の制御することは、耐短絡ピンの出力における実際の電圧レベルが耐短絡ピンの出力についての意図された電圧レベルから外れていると決定された場合に、隣接ピンの出力が、意図された電圧レベルにおいて駆動されることを引き起こすことを含む。例えば、出力制御器５０８は、入力バッファ７０６から短絡検出器５０６によって取得された耐短絡ピン１０２の出力における実際の電圧レベルが耐短絡ピン１０２の出力についての意図された電圧レベルから外れている場合に、隣接ピン１０４の出力が、信号５１２を介して耐短絡ピンのコアロジック５０２によって供給される電圧レベルにおいて駆動されることを引き起こし得る。

[0080] 例となる実装形態では、プロセス１０００はまた、動作を制御した後、モニタする動作と決定する動作を繰り返すことを含む。耐短絡ピンの出力の実際の電圧レベルが意図された電圧レベルから外れ続ける場合、プロセス１０００はさらに、第２の隣接ピンの出力を制御することを含む。言い換えると、第１の隣接ピン１０４に対する第１の改善努力が不成功である場合、第２の隣接ピン１０４に対する第２の改善努力がもたらされ得る。耐短絡回路要素２０６は、短絡状態が改善されるまで異なる隣接ピン１０４の出力を制御し続けることができ、短絡１０８に関与した隣接ピン１０４は暗黙的に確かめられる。

[0081] 別途コンテキストによって指示されていない限り、本明細書での「または」という用語の使用は、「包括的なまたは」の使用、あるいは「または」という用語によってつながれた１つまたは複数の項目の包括または適用を可能にする用語の使用とみなされ得る（例えば、「ＡまたはＢ」というフレーズは、「Ａ」のみを可能にするもの、「Ｂ」のみを可能にするもの、または「Ａ」と「Ｂ」の両方を可能にするものと解釈され得る）。構造的特徴または方法論的動作に特有の文体で主題が説明されているが、添付の特許請求の範囲で定義された主題が、特徴が配列される構造または動作が行われる順序に必ずしも限定されるわけではないことを含み、上述された特定の特徴または動作に必ずしも限定されるわけではないことが理解されるべきである。

[0081] 別途コンテキストによって指示されていない限り、本明細書での「または」という用語の使用は、「包括的なまたは」の使用、あるいは「または」という用語によってつながれた１つまたは複数の項目の包括または適用を可能にする用語の使用とみなされ得る（例えば、「ＡまたはＢ」というフレーズは、「Ａ」のみを可能にするもの、「Ｂ」のみを可能にするもの、または「Ａ」と「Ｂ」の両方を可能にするものと解釈され得る）。構造的特徴または方法論的動作に特有の文体で主題が説明されているが、添付の特許請求の範囲で定義された主題が、特徴が配列される構造または動作が行われる順序に必ずしも限定されるわけではないことを含み、上述された特定の特徴または動作に必ずしも限定されるわけではないことが理解されるべきである。
以下に、本願の出願当初の特許請求の範囲に記載された発明を付記する。
［Ｃ１］
耐短絡ピンと、
隣接ピンと、
前記耐短絡ピンに結合された耐短絡パッドと、
前記隣接ピンに結合された隣接パッドと、
前記耐短絡パッドおよび前記隣接パッドに結合された耐短絡回路要素と
を備え、前記耐短絡回路要素は、前記耐短絡ピンと前記隣接ピンとの間の短絡状態を検出することと、前記耐短絡ピンに対する前記短絡状態の影響を低減することとを行うように構成された、集積回路。
［Ｃ２］
前記耐短絡回路要素は、
前記耐短絡ピンと前記隣接ピンとの間の前記短絡状態を検出するように構成された短絡検出器と、
前記耐短絡ピンの出力の電圧レベルに対する前記短絡状態の前記影響を低減するように構成された出力制御器と
を備える、Ｃ１に記載の集積回路。
［Ｃ３］
前記短絡検出器は、
前記耐短絡ピンの前記出力の前記電圧レベルをモニタすることと、
前記電圧レベルに応じて前記出力制御器に検出アラートインジケータを供給することと
を行うようにさらに構成された、Ｃ２に記載の集積回路。
［Ｃ４］
前記短絡検出器は、前記耐短絡ピンの前記出力の前記電圧レベルが、高電圧しきい値と低電圧しきい値との間にある中間電圧値を有する場合に、前記検出アラートインジケータを生成するようにさらに構成された、Ｃ３に記載の集積回路。
［Ｃ５］
前記短絡検出器は、前記耐短絡ピンの前記出力の前記電圧レベルが、偏差しきい値よりも多く、意図された電圧レベルから外れている場合に、前記検出アラートインジケータを生成するようにさらに構成された、Ｃ３に記載の集積回路。
［Ｃ６］
前記出力制御器は、
前記短絡検出器から検出アラートインジケータを受け取ることと、
前記検出アラートインジケータに応じて前記隣接ピンの電圧レベルを制御することと
を行うようにさらに構成された、Ｃ２に記載の集積回路。
［Ｃ７］
前記出力制御器は、前記隣接パッドの出力イネーブル端子をデアサートすることによって前記隣接ピンの前記電圧レベルを制御するようにさらに構成された、Ｃ６に記載の集積回路。
［Ｃ８］
前記出力制御器は、前記隣接ピンの出力が前記耐短絡ピンについての意図された電圧レベルに対応する電圧値を有することを引き起こすことによって、前記隣接ピンの前記電圧レベルを制御するようにさらに構成された、Ｃ６に記載の集積回路。
［Ｃ９］
前記出力制御器に信号を供給するように構成された耐短絡ピンのコアロジック
をさらに備え、前記信号は、前記耐短絡ピンについての前記意図された電圧レベルを示す、Ｃ８に記載の集積回路。
［Ｃ１０］
前記耐短絡ピンは、前記集積回路のためのエラーピンを備え、
前記エラーピンは、前記集積回路が障害を経験する場合に、特定の論理値を出力するように構成された、Ｃ１に記載の集積回路。
［Ｃ１１］
前記耐短絡回路要素は、前記短絡状態が検出された場合に前記隣接ピンが前記エラーピン上の電圧レベルに実質的に影響を及ぼすことを防ぐように前記隣接パッドの出力を制御するようにさらに構成され、前記電圧レベルは、前記特定の論理値に対応する、Ｃ１０に記載の集積回路。
［Ｃ１２］
前記集積回路は、先進運転支援システム（ＡＤＡＳ）の一部を備える、Ｃ１に記載の集積回路。
［Ｃ１３］
前記耐短絡パッドは、第１の入力／出力パッドを備え、
前記隣接パッドは、第２の入力／出力パッドを備える、Ｃ１に記載の集積回路。
［Ｃ１４］
前記耐短絡ピンは、先進運転支援システム（ＡＤＡＳ）アプリケーションにしたがって前記集積回路によって検出された障害の発生を報告するように構成されたエラーピンを備える、Ｃ１に記載の集積回路。
［Ｃ１５］
第２の隣接ピンと、
前記第２の隣接ピンに結合された第２の隣接パッドと
をさらに備え、
前記耐短絡回路要素は前記第２の隣接パッドにさらに結合され、前記耐短絡回路要素は、前記耐短絡ピンと前記第２の隣接ピンとの間の第２の短絡状態を検出することと、前記耐短絡ピンに対する前記第２の短絡状態の影響を低減することとを行うようにさらに構成された、
Ｃ１に記載の集積回路。
［Ｃ１６］
耐短絡ピンと、
隣接ピンと、
前記耐短絡ピンに結合された耐短絡パッドと、
前記隣接ピンに結合された隣接パッドと、
前記耐短絡ピンと前記隣接ピンとの間の短絡が前記耐短絡ピンから出力される信号を破損することを防ぐための耐短絡手段と、前記耐短絡手段は、前記耐短絡パッドおよび前記隣接パッドに結合される、
を備える、集積回路。
［Ｃ１７］
前記耐短絡手段は、前記耐短絡ピンによって出力された電圧レベルに基づいて前記耐短絡ピンと前記隣接ピンとの間の前記短絡を検出するための検出手段を備える、Ｃ１６に記載の集積回路。
［Ｃ１８］
前記検出手段は、前記耐短絡ピンによって出力された前記電圧レベルと、高電圧しきい値と、低電圧しきい値とに基づいて前記短絡を示すアラームを生成するための電圧感知手段を備える、Ｃ１７に記載の集積回路。
［Ｃ１９］
前記耐短絡手段は、前記短絡が、前記耐短絡ピンから出力される前記信号を破損することを防ぐように前記隣接ピンの出力を制御するための制御手段を備える、Ｃ１６に記載の集積回路。
［Ｃ２０］
前記制御手段は、前記耐短絡ピンと前記隣接ピンとの間の前記短絡の検出に応じて、前記隣接ピンのための第１のデータ信号から前記耐短絡ピンのための第２のデータ信号に多重化するためのデータマルチプレクサ手段を備える、Ｃ１９に記載の集積回路。
［Ｃ２１］
前記制御手段は、前記耐短絡ピンと前記隣接ピンとの間の前記短絡の検出に応じて、隣接ピンのコアロジックに対応するイネーブルメント信号からアサート信号に多重化するためのイネーブルメントマルチプレクサ手段を備える、Ｃ１９に記載の集積回路。
［Ｃ２２］
耐短絡出力ピン回路要素を実装するための方法であって、
耐短絡ピンの出力における実際の電圧レベルをモニタすることと、
前記実際の電圧レベルが前記耐短絡ピンの前記出力についての意図された電圧レベルから外れているかどうかを決定することと、
前記決定に基づいて隣接ピンの出力を制御することと
を備える、方法。
［Ｃ２３］
前記耐短絡ピンの前記出力は、前記耐短絡ピンに結合された耐短絡パッドの出力バッファに対応し、
前記モニタすることは、前記耐短絡パッドの前記出力バッファにおける前記実際の電圧レベルをモニタすることを備える、
Ｃ２２に記載の方法。
［Ｃ２４］
前記決定することは、
前記実際の電圧レベルを高電圧しきい値および低電圧しきい値と比較することと、
前記実際の電圧レベルが前記高電圧しきい値と前記低電圧しきい値との間にある場合に、前記実際の電圧レベルが前記意図された電圧レベルから外れていると決定することと
を備える、Ｃ２２に記載の方法。
［Ｃ２５］
前記決定することは、
前記実際の電圧レベルを前記意図された電圧レベルと比較することと、前記意図された電圧レベルは耐短絡ピンのコアロジックによって示される、
前記実際の電圧レベルが偏差しきい値よりも多く前記意図された電圧レベルから外れている場合に、前記実際の電圧レベルが前記意図された電圧レベルから外れていると決定することと
を備える、Ｃ２２に記載の方法。
［Ｃ２６］
前記制御することは、前記実際の電圧レベルが前記意図された電圧レベルから外れていると決定された場合に、前記隣接ピンの前記出力をディセーブルにすることを備える、Ｃ２２に記載の方法。
［Ｃ２７］
前記制御することは、前記耐短絡ピンの前記出力における前記実際の電圧レベルが前記耐短絡ピンの前記出力についての前記意図された電圧レベルから外れていると決定された場合に、前記隣接ピンの前記出力が、前記意図された電圧レベルにおいて駆動されることを引き起こすことを備える、Ｃ２２に記載の方法。
［Ｃ２８］
前記制御した後に、前記モニタすることおよび前記決定することを繰り返すことと、
前記実際の電圧レベルが前記耐短絡ピンの前記出力についての前記意図された電圧レベルから外れ続ける場合に、第２の隣接ピンの出力を制御することと
をさらに備える、Ｃ２２に記載の方法。

Claims (28)

1. 耐短絡ピンと、
   隣接ピンと、
   前記耐短絡ピンに結合された耐短絡パッドと、
   前記隣接ピンに結合された隣接パッドと、
   前記耐短絡パッドおよび前記隣接パッドに結合された耐短絡回路要素と
   を備え、前記耐短絡回路要素は、前記耐短絡ピンと前記隣接ピンとの間の短絡状態を検出することと、前記耐短絡ピンに対する前記短絡状態の影響を低減することとを行うように構成された、集積回路。
2. 前記耐短絡回路要素は、
   前記耐短絡ピンと前記隣接ピンとの間の前記短絡状態を検出するように構成された短絡検出器と、
   前記耐短絡ピンの出力の電圧レベルに対する前記短絡状態の前記影響を低減するように構成された出力制御器と
   を備える、請求項１に記載の集積回路。
3. 前記短絡検出器は、
   前記耐短絡ピンの前記出力の前記電圧レベルをモニタすることと、
   前記電圧レベルに応じて前記出力制御器に検出アラートインジケータを供給することと
   を行うようにさらに構成された、請求項２に記載の集積回路。
4. 前記短絡検出器は、前記耐短絡ピンの前記出力の前記電圧レベルが、高電圧しきい値と低電圧しきい値との間にある中間電圧値を有する場合に、前記検出アラートインジケータを生成するようにさらに構成された、請求項３に記載の集積回路。
5. 前記短絡検出器は、前記耐短絡ピンの前記出力の前記電圧レベルが、偏差しきい値よりも多く、意図された電圧レベルから外れている場合に、前記検出アラートインジケータを生成するようにさらに構成された、請求項３に記載の集積回路。
6. 前記出力制御器は、
   前記短絡検出器から検出アラートインジケータを受け取ることと、
   前記検出アラートインジケータに応じて前記隣接ピンの電圧レベルを制御することと
   を行うようにさらに構成された、請求項２に記載の集積回路。
7. 前記出力制御器は、前記隣接パッドの出力イネーブル端子をデアサートすることによって前記隣接ピンの前記電圧レベルを制御するようにさらに構成された、請求項６に記載の集積回路。
8. 前記出力制御器は、前記隣接ピンの出力が前記耐短絡ピンについての意図された電圧レベルに対応する電圧値を有することを引き起こすことによって、前記隣接ピンの前記電圧レベルを制御するようにさらに構成された、請求項６に記載の集積回路。
9. 前記出力制御器に信号を供給するように構成された耐短絡ピンのコアロジック
   をさらに備え、前記信号は、前記耐短絡ピンについての前記意図された電圧レベルを示す、請求項８に記載の集積回路。
10. 前記耐短絡ピンは、前記集積回路のためのエラーピンを備え、
    前記エラーピンは、前記集積回路が障害を経験する場合に、特定の論理値を出力するように構成された、請求項１に記載の集積回路。
11. 前記耐短絡回路要素は、前記短絡状態が検出された場合に前記隣接ピンが前記エラーピン上の電圧レベルに実質的に影響を及ぼすことを防ぐように前記隣接パッドの出力を制御するようにさらに構成され、前記電圧レベルは、前記特定の論理値に対応する、請求項１０に記載の集積回路。
12. 前記集積回路は、先進運転支援システム（ＡＤＡＳ）の一部を備える、請求項１に記載の集積回路。
13. 前記耐短絡パッドは、第１の入力／出力パッドを備え、
    前記隣接パッドは、第２の入力／出力パッドを備える、請求項１に記載の集積回路。
14. 前記耐短絡ピンは、先進運転支援システム（ＡＤＡＳ）アプリケーションにしたがって前記集積回路によって検出された障害の発生を報告するように構成されたエラーピンを備える、請求項１に記載の集積回路。
15. 第２の隣接ピンと、
    前記第２の隣接ピンに結合された第２の隣接パッドと
    をさらに備え、
    前記耐短絡回路要素は前記第２の隣接パッドにさらに結合され、前記耐短絡回路要素は、前記耐短絡ピンと前記第２の隣接ピンとの間の第２の短絡状態を検出することと、前記耐短絡ピンに対する前記第２の短絡状態の影響を低減することとを行うようにさらに構成された、
    請求項１に記載の集積回路。
16. 耐短絡ピンと、
    隣接ピンと、
    前記耐短絡ピンに結合された耐短絡パッドと、
    前記隣接ピンに結合された隣接パッドと、
    前記耐短絡ピンと前記隣接ピンとの間の短絡が前記耐短絡ピンから出力される信号を破損することを防ぐための耐短絡手段と、前記耐短絡手段は、前記耐短絡パッドおよび前記隣接パッドに結合される、
    を備える、集積回路。
17. 前記耐短絡手段は、前記耐短絡ピンによって出力された電圧レベルに基づいて前記耐短絡ピンと前記隣接ピンとの間の前記短絡を検出するための検出手段を備える、請求項１６に記載の集積回路。
18. 前記検出手段は、前記耐短絡ピンによって出力された前記電圧レベルと、高電圧しきい値と、低電圧しきい値とに基づいて前記短絡を示すアラームを生成するための電圧感知手段を備える、請求項１７に記載の集積回路。
19. 前記耐短絡手段は、前記短絡が、前記耐短絡ピンから出力される前記信号を破損することを防ぐように前記隣接ピンの出力を制御するための制御手段を備える、請求項１６に記載の集積回路。
20. 前記制御手段は、前記耐短絡ピンと前記隣接ピンとの間の前記短絡の検出に応じて、前記隣接ピンのための第１のデータ信号から前記耐短絡ピンのための第２のデータ信号に多重化するためのデータマルチプレクサ手段を備える、請求項１９に記載の集積回路。
21. 前記制御手段は、前記耐短絡ピンと前記隣接ピンとの間の前記短絡の検出に応じて、隣接ピンのコアロジックに対応するイネーブルメント信号からアサート信号に多重化するためのイネーブルメントマルチプレクサ手段を備える、請求項１９に記載の集積回路。
22. 耐短絡出力ピン回路要素を実装するための方法であって、
    耐短絡ピンの出力における実際の電圧レベルをモニタすることと、
    前記実際の電圧レベルが前記耐短絡ピンの前記出力についての意図された電圧レベルから外れているかどうかを決定することと、
    前記決定に基づいて隣接ピンの出力を制御することと
    を備える、方法。
23. 前記耐短絡ピンの前記出力は、前記耐短絡ピンに結合された耐短絡パッドの出力バッファに対応し、
    前記モニタすることは、前記耐短絡パッドの前記出力バッファにおける前記実際の電圧レベルをモニタすることを備える、
    請求項２２に記載の方法。
24. 前記決定することは、
    前記実際の電圧レベルを高電圧しきい値および低電圧しきい値と比較することと、
    前記実際の電圧レベルが前記高電圧しきい値と前記低電圧しきい値との間にある場合に、前記実際の電圧レベルが前記意図された電圧レベルから外れていると決定することと
    を備える、請求項２２に記載の方法。
25. 前記決定することは、
    前記実際の電圧レベルを前記意図された電圧レベルと比較することと、前記意図された電圧レベルは耐短絡ピンのコアロジックによって示される、
    前記実際の電圧レベルが偏差しきい値よりも多く前記意図された電圧レベルから外れている場合に、前記実際の電圧レベルが前記意図された電圧レベルから外れていると決定することと
    を備える、請求項２２に記載の方法。
26. 前記制御することは、前記実際の電圧レベルが前記意図された電圧レベルから外れていると決定された場合に、前記隣接ピンの前記出力をディセーブルにすることを備える、請求項２２に記載の方法。
27. 前記制御することは、前記耐短絡ピンの前記出力における前記実際の電圧レベルが前記耐短絡ピンの前記出力についての前記意図された電圧レベルから外れていると決定された場合に、前記隣接ピンの前記出力が、前記意図された電圧レベルにおいて駆動されることを引き起こすことを備える、請求項２２に記載の方法。
28. 前記制御した後に、前記モニタすることおよび前記決定することを繰り返すことと、
    前記実際の電圧レベルが前記耐短絡ピンの前記出力についての前記意図された電圧レベルから外れ続ける場合に、第２の隣接ピンの出力を制御することと
    をさらに備える、請求項２２に記載の方法。

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