KR20180108617A - 단락―내성 출력 핀 회로 - Google Patents

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KR20180108617A
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Abstract

단락-내성 출력 핀 회로를 위한 집적 회로(IC)가 본원에 개시된다. 예시적인 양상에서, 집적 회로는 단락-내성 핀 및 인접 핀을 포함한다. 집적 회로는 또한 단락-내성 핀에 커플링된 단락-내성 패드 및 인접 핀에 커플링된 인접 패드를 포함한다. 집적 회로는 단락-내성 패드 및 인접 패드에 커플링된 단락-내성 회로를 더 포함한다. 단락-내성 회로는 단락-내성 핀과 인접 핀 사이의 단락 회로 상태를 검출하고 단락-내성 핀에 대한 단락-회로 상태의 영향을 감소시키도록 구현된다.

Description

단락―내성 출력 핀 회로
[0001] 본 출원은 2016 년 2 월 1 일에 미국 특허 상표국에 출원된 정식 출원 제15/012,723 호에 대한 우선권 및 이익을 주장하며, 상기 출원의 전체 내용은, 아래에 전체적으로 그리고 모든 적용가능한 목적들로 완전히 제시된 것처럼, 인용에 의해 본원에 포함된다.
[0002] 본 개시내용은 일반적으로 혹독하거나 결함-유도 환경에서 집적 회로들(IC들)의 견고성에 관한 것이며, 보다 상세하게는, 집적 회로가, 집적 회로의 한 쌍의 통신 핀들을 통해 발생하는 단락-회로 상태로부터 기인하는 유해한 영향들을 견디는(resist) 것을 가능하게 하는 것에 관한 것이다.
[0003] 집적 회로들은 현대 생활의 많은 측면들에서 사용된다. 예컨대, 컴퓨팅 디바이스들, 이를테면, 인터넷 서버들 및 모바일 폰들은 집적 회로 프로세서들에 의해 전력이 공급된다. 집적 회로들은 또한 장난감들 및 텔레비전들로부터 자동차들 및 건설 장비까지 많은 상이한 타입들의 기계들에 임베딩된다. 이러한 집적 회로 애플리케이션들 중 일부가 순수하게 다이버전(diversion)을 위한 것이거나, 그렇지 않다면 저위험 활동들을 수반하지만, 다른 애플리케이션들은 위태롭거나(critical) 위험한 상황들을 수반한다. 위태롭거나 위험한 상황들의 예들은 이동 차량들, 의료 장비 등을 포함한다. 이러한 위태롭거나 위험한 상황들에서, 결함있는 환경들에 굴복한 집적 회로는 실망뿐만 아니라, 승객 또는 환자의 잠재적인 죽음을 포함하는 상당한 생산성 손실 또는 신체적 상해로 이어질 수 있다.
[0004] 집적 회로 결함이 기계의 오작동에 기여하는 것을 막기 위한 노력으로, 제조자들은 판매 전에 집적 회로들을 검사한다. 제조 설비에서 제조된 후에, 실리콘 베이스 상에 형성된 집적 회로는 보통 일부 방식으로, 이를테면, 집적 회로 다이의 내부 패드들로 이어지는 외부 핀들과 플라스틱으로 인케이싱(encase)됨으로써 패키징된다. 이어서, 패키징된 집적 회로는 일련의 테스트들을 받고, 테스트들 중 일부는 특수화된 ATE(automated testing equipment)를 사용하여 수행될 수 있다. ATE는, 집적 회로가 제조되어 정확히 패키징되고 집적 회로가 적어도 예상되는 입력들의 범위에 대한 응답으로 적합한 출력들을 제공할 수 있다는 것을 검증하기 위한 시도로 테스트들의 배터리들을 통해 집적 회로를 실행시킨다. 불행하게도, 잠재적인 집적 회로 문제들을 방지(combat)하기 위한 종래의 접근법, 이를테면, 제조자에 의한 테스팅은 집적 회로들이 예상치 않거나 원하지 않는 거동을 나타내는 것을 방지할 수 없다. 결과적으로, 종래의 집적 회로들은 불편함, 손실 및 물리 손상을 방지하는 데 실패할 수 있거나, 심지어 이들을 유발하는 데 기여할 수도 있다.
[0005] 예시적인 양상에서 집적 회로가 개시된다. 집적 회로는 단락-내성(short-resistant) 핀 및 인접 핀을 포함한다. 집적 회로는 또한 단락-내성 핀에 커플링된 단락-내성 패드 및 인접 핀에 커플링된 인접 패드를 포함한다. 집적 회로는 단락-내성 패드 및 인접 패드에 커플링된 단락-내성 회로를 더 포함한다. 단락-내성 회로는 단락-내성 핀과 인접 핀 사이의 단락-회로 상태를 검출하고 단락-내성 핀에 대한 단락-회로 상태의 영향을 감소시키도록 구성된다.
[0006] 예시적인 양상에서 집적 회로가 개시된다. 집적 회로는 단락-내성 핀 및 인접 핀을 포함한다. 집적 회로는 또한, 단락 내성 핀에 커플링된 단락-내성 패드 및 인접 핀에 커플링된 인접 패드를 포함한다. 집적 회로는 단락-내성 핀과 인접 핀 간의 단락이 단락-내성 핀으로부터 출력되는 신호를 손상시키는 것을 방지하기 위한 단락-내성 수단을 더 포함한다. 단락-내성 수단은 단락-내성 패드 및 인접 패드에 커플링된다.
[0007] 예시적인 양상에서, 단락-내성 출력 핀 회로를 구현하기 위한 방법이 개시된다. 방법은 단락-내성 핀의 출력에서 실제 전압 레벨을 모니터링하는 것을 포함한다. 방법은 또한 실제 전압 레벨이 단락-내성 핀의 출력에 대해 의도된 전압 레벨에서 벗어나는지를 결정하는 것을 포함한다. 방법은 그 결정에 기반하여 인접 핀의 출력을 제어하는 것을 더 포함한다.
[0008] 도 1은 단락-내성 핀 및 다수의 인접 핀들을 포함하는 다수의 통신 핀들을 갖는 집적 회로의 예를 도시한다.
[0009] 도 2는 단락-내성 핀 및 인접 핀을 포함하는 단락-내성 출력 핀 회로뿐만 아니라 단락-내성 회로에 대한 예시적인 시나리오를 예시한다.
[0010] 도 3은 둘 모두가 단락-내성 핀 및 인접 핀을 포함하는, 디바이스-지향 도면과 저항기-지향 도면 사이의 예시적인 대응을 예시한다.
[0011] 도 4는 상이한 상대적인 드라이브 세기들에 대한 단락-회로 상태 주위의 단락-내성 핀 및 인접 핀에 대한 예시적인 전압 레벨들 관한 2 개의 그래프들을 도시한다.
[0012] 도 5는 단락 검출기 및 출력 제어기를 포함하는 단락-내성 회로의 예를 예시한다.
[0013] 도 6은 단락-내성 회로가 있는 경우 및 단락-내성 회로가 없는 경우 둘 모두에서 단락이 발생하는 경우, 단락-내성 핀 및 인접 핀의 전압 레벨들에 대한 예시적인 타이밍도를 예시한다.
[0014] 도 7은 단락-내성 패드 및 인접 패드의 입력 및 출력 버퍼들과 관련하여 단락 검출기 및 출력 제어기를 포함하는 단락-내성 회로의 다른 예를 예시한다.
[0015] 도 8은 단락-내성 회로의 단락 검출기에 대한 회로의 예를 예시한다.
[0016] 도 9는 단락-내성 회로의 출력 제어기에 대한 회로의 예를 예시한다.
[0017] 도 10은 단락-내성 출력 핀 회로에 대한 예시적인 프로세스를 예시하는 흐름도이다.
[0018] 많은 집적 회로들(IC들)은 적어도 하나의 에지를 따라 또는 집적 회로를 포함하는 패키지의 하나의 측 상에 입력/출력(I/O) 핀들의 1차원 행(row) 또는 2차원 매트릭스를 갖는다. 유한하거나 제한된 영역으로 인해, 핀들은, 2 개의 인접 핀들 간의 단락이 발생할 수 있을 정도로 함께 충분히 가깝게 이격될 가능성이 있다. 단락이 2 개의 핀들 사이에 발생하면, 하나의 핀의 의도된 출력은 다른 핀에 대해 드라이빙되는 출력에 의해 영향을 받을 수 있다. 결과적으로, 단락된 한 쌍의 핀들 중 하나 또는 둘 모두의 핀들은 집적 회로에 의해 의도된 정확한 출력을 드라이빙하는 데 실패한다.
[0019] 따라서, 집적 회로가 오작동할 수 있는 하나의 상황은 단락-회로 상태의 존재에 있다. 단락으로 인해, 예상치 않거나 원하지 않는 전기 연결이 회로의 2 개 또는 그 초과의 포인트들 사이에 발생한다. 이러한 전기적 연결은, 단락-회로를 경험한 회로의 하나 또는 둘 모두의 포인트들의 의도된 시그널링, 이를테면, 원하는 전압 레벨의 드라이빙에 악영향을 줄 수 있다. 예컨대, 회로가 5 V(volts)의 고레벨 출력을 생성하려고 시도하는 포인트는 대신에 2 V(volts) 미만의 저레벨 출력만을 생성할 수 있다. 부정확한 시그널링 또는 프로세싱은, 집적 회로를 사용하는 디바이스의 오작동으로 이어질 수 있는 가능한 결과이다.
[0020] 단락-회로 또는 단락은 집적 회로의 2 개의 I/O 단자들 사이에서 다수의 상이한 방식들로 발생할 수 있다. 예컨대, 집적 회로 다이를 패키징하는 것은 다이의 2 개의 상이한 I/O 패드 사이에 단락을 도입할 수 있다. 부가적으로, 집적 회로가 PCB(printed circuit board) 상에 또는 다른 환경들에서 설치될 때, 패키징된 집적 회로의 2 개의 상이한 I/O 핀들 사이에 단락이 발생할 수 있다. 또한, 진동, 부식 또는 다른 환경적 영향들로 인해 시간이 지남에 따라 단락이 발생할 수 있다.
[0021] 집적 회로의 제조자 테스팅은 제조 시설에서 집적 회로 다이 또는 완전히 패키징된 집적 회로에서 단락 또는 다른 문제점을 발견할 수 있다. 불행하게도, 더 큰 기계에 통합된 집적 회로에 대해서는 공장 테스팅이 어려울 수 있다. 또한, 공장 테스팅은, 집적 회로가 현장에서 배치되어 운영(service)된 후에 예상치 않게 원하지 않은 단락 생성에 기여할 수 있는 진행중인 환경 영향들을 검출할 수 없다. 이러한 공장-기반 테스팅의 부적절함들은, 집적 회로가 안전 조치를 제공하도록 의도된 기계, 이를테면, 의료 및 자동차 분야에서 사용되는 디바이스들 및 장비에서 중요한 역할로 전개되는 경우에 진정으로 위험할 수 있다.
[0022] 집적 회로에 대한 안전이 중요한 하나의 사용 시나리오는 자동차 애플리케이션들을 수반한다. 예컨대, ADAS(Advanced Driver Assistance System)의 경우, 집적 회로의 전용 핀은 집적 회로, 이를테면 SoC(system-on-a-chip)에서의 임의의 결함들을 차량의 전자 또는 컴퓨팅 시스템의 다른 부분들에 보고하도록 특정된다. 이러한 전용 핀은 본원에서 "에러 핀"으로 지칭된다. 에러 핀의 인접 핀과의 단락에 의해 발생된 그러한 허위 신호들을 포함하여, 에러 핀에 대한 허위 포지티브 또는 허위 네거티브는 수명의 손실로 이어질 수 있는 차량의 돌발 고장(catastrophic failure)을 초래할 수 있다. 따라서, 에러 핀이 인접 핀들과의 단락들의 영향들에 대해 내성을 갖게 함으로써 사고들이 예방되고 생명을 구할 수 있다.
[0023] 이러한 신뢰성 및 안전 문제를 해결하기 위해, 집적 회로의 핀은, 집적 회로가 설치되거나 더 큰 기계의 부분으로서 가동된 후에 발생하는 인접 핀들과의 단락들에 의해 발생된 결함들을 포함하는 결함들에 대해 견고하게 제조될 수 있다. 예시적인 구현들에서, 집적 회로는, 집적 회로가 현장에서 전개되는 동안에 2 개의 I/O 핀들 간의 단락-회로 상태의 영향들에 내성이 있다. 동작 동안에, 단락 검출기는 집적 회로의 2 개의 핀들 간의 단락-회로 상태를 검출하려고 시도한다. 예컨대, 2 개의 핀들 간에 단락-회로 상태가 검출되면, 더 높은 우선순위 핀에 대한 단락-회로 상태의 영향이 활발하게 감소된다. 단락-회로 상태를 검출하기 위해, 단락-내성 핀의 출력의 전압 레벨은 단락-내성 핀에 커플링된 단락-내성 패드의 출력 버퍼로부터의 루프백을 사용하여 모니터링된다. 단락-회로 상태가 단락-내성 핀의 전압 레벨에 기반하여 검출되면, 인접 핀의 전압 레벨은 적어도 단락-내성 핀의 전압 레벨에 대한 단락-회로 상태의 영향을 감소시키도록 제어된다.
[0024] 더 구체적으로, 인접 핀의 전압 레벨을 제어함으로써, 심지어 인접 핀과의 단락 존재 시에도 단락-내성 핀 상에서 특정 로지컬 값에 대응하는 전압 레벨이 드라이빙될 수 있다. 예컨대, 인접 핀의 출력 패드는 인접 핀의 전압 레벨이 단락-내성 핀의 의도된 정확한 전압 레벨에 실질적으로 영향을 주는 것을 방지하도록 디스에이블링될 수 있다. 대안적으로, 인접 핀의 전압 레벨은, 단락-내성 핀이 실제 결과적인 출력 전압 레벨에 대한 경쟁을 제거하도록 의도된 동일한 레벨로 드라이빙될 수 있다.
[0025] 이러한 방식들로, 집적 회로의 핀은 단락-내성 핀과 인접 핀 간에 발생하는 단락의 악영향들에 내성이 있도록 제조될 수 있다. 설치 후에 그리고 현장에서 동작하는 동안에, 집적 회로에 의해 단락 검출 및 개선(amelioration)이 수행될 수 있다. 따라서, 단락들이 검출될 수 있고, 안전이 중요하거나 다른 임무수행에 필수적인 애플리케이션에 전개된 집적 회로들에 대해 오작동이 방지될 수 있다. 예컨대, 단락-내성 회로는, 집적 회로 결함이 차량의 전자 또는 컴퓨팅 시스템으로 성공적으로 보고될 수 있는 것을 보장하기 위해 집적 회로가 ADAS 애플리케이션에서 사용되도록 하기 위해, 에러 핀과 관련하여 구현될 수 있다.
[0026] 도 1은 단락-내성 핀(102) 및 다수의 인접 핀들(104)을 포함하는 다수의 통신 핀들을 갖는 집적 회로(106)의 예를 일반적으로 100으로 도시한다. 통신 핀들은 입력 또는 출력(I/O) 기능성을 갖는 핀들로서 구현될 수 있다. 집적 회로(106)는 적어도 하나의 단락-내성(SR) 핀 및 하나 또는 그 초과의 인접(A) 핀들을 가질 수 있다. 도시된 바와 같이, 하나의 단락-내성 핀(102)은 8 개의 인접 핀들(104)로 둘러싸인다. 단락(108)은 단락-내성 핀(102) 및 상위 중앙 인접 핀(104) 사이에 존재하는 것으로 도시된다. 단락(108)은, 예컨대, 과잉 납땜 재료, 구부러진 와이어 또는 다른 접촉, 부식, 이들의 조합 등에 의해 발생될 수 있다.
[0027] 단락(108)은, 2 개의 핀들 간의 예상치 않은 전기적 연결로 인해 단락-내성 핀(102) 또는 상위 중앙 인접 핀(104)에 의해 출력되는 전압 레벨에 악영향을 줄 수 있다. 본원에 설명된 특정 구현들에서, 단락(108)이 검출되고, 단락-내성 핀(102)에 대한 단락(108)의 악영향들이 개선된다. 결과적으로, 심지어 단락(108)의 존재 시에도, 단락-내성 핀(102)의 의도된 전압 레벨 출력이 생성 또는 유지될 수 있다. 단지 예로서, 단락-내성 핀(102)은 ADAS 환경에서 에러 핀으로서 구현될 수 있다.
[0028] 단락-내성 출력 핀 회로는 상이한 수들의 I/O 핀들을 사용하여 다양한 상이한 상황들에서 구현될 수 있다. 예컨대, 도 1에서 핀들의 매트릭스의 부분으로서 도시될지라도, 단락-내성 핀(102)은 I/O 핀들의 라인의 부분일 수 있다. 유사하게, 단락-내성 핀(102)은 I/O 핀들의 매트릭스의 에지를 따라 위치될 수 있다. 부가적으로, 단락-내성 출력 핀 회로는 다수의 단락-내성 핀들을 포함하는 집적 회로로 구현될 수 있다. 특정 예시적인 구현은 하나의 단락-내성 핀(102) 및 단일 인접 핀(104)에 관하여 아래에서 설명된다. 그러나, 단락-내성 출력 핀 회로는 또한 다수의 인접 핀들(104)로 실현될 수 있다. 예컨대, 검출 및 개선 회로는 2 또는 3 개의 인접 핀들(104)에 대해; 4 개의 인접 핀들(104), 이를테면, 기본 방향들(cardinal directions)(예컨대, 상-하-좌-우)을 따라 배치된 4 개의 핀들 또는 대각선 방향들을 따라 배치된 4 개의 핀들에 대해; 8 개의 인접 핀들(104)에 대해; 또는 이들의 일부 조합에 대해 구현될 수 있다.
[0029] 도 2는 단락-내성 핀(102) 및 인접 핀(104)을 포함하는 단락-내성 출력 핀 회로뿐만 아니라 단락-내성 회로(206)에 대한 예 시나리오(200)를 예시한다. 시나리오(200)는 3 개의 페이즈들(phases)을 포함한다. 도 2의 상부에서, 단락이 없는 제1 페이즈가 도시된다. 중간 페이즈에서, 단락(108)은 발생중이거나 방금 발생되었다. 도 2의 하부에서, 단락(108)은 제3 페이즈에서 개선되었다. 단락 개선(212)으로, 단락-내성 핀(102)에 대한 단락(108)의 악영향이 감소된다.
[0030] 도시된 바와 같이, 인접 핀(104)은 인접 패드(204)에 커플링된다. 단락-내성 핀(102)은 단락-내성 패드(202)에 커플링된다. 단락-내성 패드(202) 및 인접 패드(204)는 단락-내성 회로(206)에 커플링된다. 제1 페이즈에 대해, 단락-내성 핀(102)과 인접 핀(104) 사이에 어떠한 단락도 존재하지 않는다. 결과적으로, 정확한 신호(208)가 단락-내성 핀(102)으로부터 출력될 수 있다. 정확한 신호(208)는 (도 1의) 집적 회로(106)에 의해 의도된 전압 레벨 또는 적어도 전압 레벨들의 범위 내에 있는 전압을 나타내거나 암시한다. 다시 말해서, 정확한 신호(208)에 의해 반송(carry)되도록 의도된 정보, 이를테면, 로지컬 값은 단락-내성 핀(102)에 커플링된 다른 집적 회로 또는 전자 컴포넌트에 의해 정확하게 수신 및 해석될 수 있다.
[0031] 도 2의 중간에 있는, 시나리오(200)의 제2 페이즈에 대해, 단락-내성 핀(102) 및 인접 핀(104) 사이에 예시된 단락(108)은 발생중이거나 최근에 발생되었다. 단락(108)은 정확한 신호(208)를 출력하기 위한 단락-내성 핀(102)의 능력에 악영향을 준다. 결과적으로, 잠재적으로 손상되는 신호(210)는 단락-내성 핀(102)에 의해 순간적으로 출력될 수 있다. 손상되는 신호는 의도된 정보를 신뢰할 수 있는 정도로 정확히 전달하기 위한 전압 레벨을 갖지 않는다. 다시 말해서, 단락-내성 회로(206)의 동작을 위한 것이 아니라면, 단락-내성 핀(102)으로부터 출력되는 신호는 손상될 것이다. 대안적인 관점에서, 단락-내성 핀(102)으로부터 출력되는 신호는, 단락(108)이 검출되는 동안에 그리고 단락이 개선될 수 있기 전에 일시적으로(briefly) 손상될 수 있다.
[0032] 시나리오(200)의 제3 페이즈에 대해, 도 2의 하부에서, 단락-내성 회로(206)는 단락 개선(212)을 달성하도록 동작한다. 단락 개선(212)으로, 단락-내성 핀(102)에게, 단락(108)의 존재에도 불구하고, 정확한 신호(208)를 다시 출력하거나 계속 출력하도록 권한이 주어진다. 예시적인 동작에서, 단락-내성 회로(206)는, 단락-내성 핀(102)과 인접 핀(104) 사이의 단락(108)에 의해 발생된 단락-회로 상태를 검출하고, 단락(108)의 검출에 대한 응답으로 단락-회로 상태를 개선하도록 구성된다. 단락 개선(212)은, 단락 회로 상태가 검출되는 경우에, 인접 핀(104)이 단락-내성 핀(102) 상의 전압 레벨에 영향을 주는 것(예컨대, 실질적으로 영향을 미치는 것)을 방지할 수 있다. 인접 핀(104)은, 심지어 단락(108)의 존재 시에도, 의도된 전압 레벨이 단락-내성 핀(102)으로부터 판독 가능한 경우, 단락-내성 핀(102)의 전압 레벨에 실질적으로 영향을 주는 것이 방지되는 것으로 간주될 수 있다. 단락-내성 회로(206)는, 단락-내성 핀(102)과 인접 핀(104) 사이에 있는 단락(108)이 단락-내성 핀(102)으로부터 출력되는 신호를 손상시키는 것을 방지할 수 있다.
[0033] 도 3은 단락-내성 핀(102) 및 인접 핀(104)을 포함하는 디바이스-지향 도면(302)과 저항기-지향 도면(304) 사이의 예시적인 대응(300)을 예시한다. 디바이스-지향 도면(302)에 대해, 트랜지스터들이 도시된다. 저항기-지향 도면(304)에 대해, 턴 온된 트랜지스터들 및 단락(108)은 저항기를 사용하여 모델링된다. 턴 오프된 트랜지스터들은 개방된 회로로서 모델링되고, 도시되지는 않는다.
[0034] 디바이스-지향 도면(302)을 참조하면, 전압들은 2 개의 트랜지스터들을 사용하여 출력 핀들 상에 드라이빙된다. 예시적인 구현에서, 한 쌍의 전계 효과 트랜지스터들(FET들)은 각각의 출력 핀에 대한 공급 전압과 접지 사이에 직렬로 커플링된다. PFET(p-type FET)는 공급 전압에 커플링되고, NFET(n-type FET)는 접지에 커플링된다. PFET와 NFET 간의 노드는 출력 핀 상의 전압을 드라이빙한다.
[0035] "1" 또는 고전압은 상위 PFET를 턴 온하고 하위 NFET를 턴 오프함으로써 드라이빙될 수 있다. 반대로, "0" 또는 저전압은 상위 PFET를 턴 오프하고 하위 NFET를 턴 온함으로써 드라이빙될 수 있다. 단락(108)에 의해 연결된 핀들에 대한 상대적인 전압 레벨들을 설명하는 데 사용되는 예시적인 시나리오에서, "1"은 인접 핀(104) 상에 드라이빙되고, "0"은 단락-내성 핀(102) 상에 드라이빙된다. 따라서, 인접 핀(104)에 대한 PFET가 턴 온되고, 단락-내성 핀(102)에 대한 NFET가 턴 온된다.
[0036] 인접 핀(104)에 대한 PFET 및 단락-내성 핀(102)에 대한 NFET가 턴 온되는 이러한 예시적인 시나리오 측면에서 대응(300)이 제공된다. 따라서, 저항기-지향 도면(304)은 저항기(RPMOS)(즉, 턴 온되는 PMOS(p-channel metal-oxide-semiconductor) FET의 저항(R))로서 PFET를, 저항기(RNMOS)(즉, 턴 온되는 NMOS(n-channel metal-oxide-semiconductor) FET의 저항(R))로서 NFET를, 그리고 저항기(RShort)로서 단락(108)을 모델링한다. 이들 3 개의 저항기들은 저항기-지향 도면(304)에서 상위 전압 VDD(예컨대, 공급 전압(VDD))와 하위 전압(VSS)(예컨대, 접지 전압(VSS)) 사이에 직렬로 커플링된다. 저항기(RPMOS)는 상위 전압(VDD)에 대한 노드와 인접 핀(104) 사이에 커플링된다. 저항기(RShort)는 인접 핀(104)을 단락-내성 핀(102)에 커플링한다. 그리고 저항기(RNMOS)는 단락-내성 핀(102)과 하위 전압(VSS)에 대한 노드 사이에 커플링된다.
[0037] 단락(108)의 존재 시에 단락-내성 핀(102)에서 관측되는 전압은 저항기-지향 도면(304)에서 VObserve로 칭해진다. VObserve의 값 또는 레벨은 단락-내성 핀(102) 및 인접 핀(104) 상에 드라이빙되도록 의도된 전압들뿐만 아니라 턴 온되는 트랜지스터들의 저항들의 값들에 의존한다. VObserve의 값은 또한 출력 핀들 상에 드라이빙되는 신호들의 상대적인 세기들에 의존한다. 그 신호들의 상대적인 신호 세기들에 의존하여 단락-내성 핀(102) 및 인접 핀(104) 상에서 관측될 수 있는 값들(예컨대, VObserve)의 예들은 도 4의 그래프들을 참조하여 아래에서 설명된다.
[0038] 도 4는 상이한 상대적인 드라이브 세기들에 대한 단락 회로 상태에 입각한, (예컨대, 도 3의) 단락-내성 핀(102) 및 인접 핀(104)에 대한 예시적인 전압 레벨들에 관련된 2 개의 그래프들(402 및 404)을 일반적으로 400으로 도시한다. 각각의 그래프는 단락 회로 상태의 발생 직전에, 그 동안에, 그리고 그 직후에 나타나는 전압 레벨들의 파형들을 포함한다. 가로좌표(abscissa) 또는 수평축은 4.8 내지 5.3 나노초의 시간을 나노초 단위로 반영한다. 세로좌표 또는 수직축은 각각의 그래프에 대해 0.0 내지 1.0의 전압(V)을 반영한다. 상위 그래프(402)는, 단락-내성 회로가 동작하지 않거나 단락-회로 상태를 아직 개선하지 않은 경우에 관측되는 출력 전압들을 나타내고, 하위 그래프(404)는 단락-내성 핀(102) 및 인접 핀(104)에 의해 드라이빙되도록 의도된 대응하는 전압들을 나타낸다. 9 개의 파형들(406-422)이 도시된다.
[0039] 하위 그래프(404)를 참조하면, 파형들(418, 420 및 422)이 도시된다. 단락-회로 활성화가 그래프들 둘 모두에 적용가능하지만, 단락-회로 활성화는 하위 그래프(404)의 파형(422)에 의해 표현된다. 도시된 바와 같이, 단락-회로 상태는 5.0과 5.1 나노초 사이의 0.1 나노초에 걸쳐 발생한다. 파형(418)은 단락-내성 핀(102)이 4.8에서 5.3 나노초까지에 달해, 0.5 나노초 기간(timespan)에 걸쳐 1.0 볼트에서 드라이빙되도록 의도된다는 것을 나타낸다. 파형(420)은, 인접 핀(104)이 0.5 나노초 기간에 걸쳐 0.0 볼트로 드라이빙되도록 의도된다는 것을 나타낸다.
[0040] 상위 그래프(402)를 참조하면, 파형들(406, 408, 410, 412, 414 및 416)은 3 개의 상이한 경우들에 대해 쌍들로 도시된다. 제1 경우에, 파형들(406 및 408)은, 단락-내성 핀(102)이 인접 핀(104)보다 상대적으로 더 강하게 드라이빙되는 상황에 관련된다. 파형(406)은 단락-내성 핀(102)에 대한 전압을 나타내고, 파형(408)은 인접 핀(104)에 대한 전압을 나타낸다. 제2 경우에서, 파형들(410 및 412)은 단락-내성 핀(102) 및 인접 핀(104)의 드라이빙 세기들이 상대적으로 밸런싱되는 상황에 관련된다. 파형(410)은 단락-내성 핀(102)에 대한 전압을 나타내고, 파형(412)은 인접 핀(104)에 대한 전압을 나타낸다. 제3 경우에서, 파형들(414 및 416)은, 인접 핀(104)이 단락-내성 핀(102)보다 상대적으로 더 강하게 드라이빙되는 상황에 관련된다. 파형(414)은 단락-내성 핀(102)에 대한 전압을 나타내고, 파형(416)은 인접 핀(104)에 대한 전압을 나타낸다.
[0041] 3 개의 경우들 각각에서, 단락 회로 상태가 발생할 때, 핀들 상의 출력 전압들은 개개의 의도된 전압 레벨들을 벗어난다(pull away). 상대적으로 더 약한 세기를 갖는 신호에 의해 드라이빙되는 전압은 상대적으로 더 강한 세기에 의해 드라이빙되는 다른 전압쪽으로 더 멀리 이동한다. 예컨대, 단락-내성 핀(102)이 제1의 경우에서 인접 핀(104)보다 상대적으로 더 강하게 드라이빙되기 때문에, 파형(406)의 전압은 단락-내성 핀(102)에 대해 의도된 1.0V 전압 레벨로부터 상대적으로 약간 떨어지지만, 파형(408)의 전압은 인접 핀(104)에 대해 의도된 0.0V 전압 레벨로부터 상대적으로 상당히 상승한다. 파형들(414 및 416)에 대해서 반대도 그러하다(true). 3 개의 경우들 각각에서, 단락-회로 상태의 발생에 기인한 출력 전압 레벨들은 0.0 V 및 1.0 V 전압에서 벗어나 중앙 전압(예컨대, 0.5 V)을 향해 중간 전압 범위로 이동한다. 이러한 중간 전압 범위 내에서의 전압 레벨의 발생은 단락 회로 상태의 발생을 검출하기 위한 기술의 부분으로서 사용될 수 있고, 이러한 기술은 적어도 도 5, 6 및 8을 참조하여 아래에 추가로 설명된다.
[0042] 도 5는 단락 검출기(506) 및 출력 제어기(508)를 포함하는 단락-내성 회로(206)의 예를 일반적으로 500으로 예시한다. 집적 회로의 예시된 컴포넌트들 사이에서 또는 중에서 전파되는 다수의 신호들(510, 512, 514, 516, 518, 및 520)이 예시된다. 신호들 각각은 하나 또는 그 초과의 상이한 전압 레벨들(예컨대, 저, 고 및 중간 전압 레벨들)을 사용하여 실현될 수 있다. 신호들을 나타내는 화살표들과 별개로 예시되지는 않았지만, 전압들은 집적 회로의 와이어, 트레이스, 금속 스트립 또는 이들의 조합 상에 생성되거나 이들에 걸쳐 존재(extant)할 수 있다. 전압 레벨들의 예들은 도 6의 타이밍도를 참조하여 아래에서 설명된다. 각각의 신호는, 도 7을 참조하여 아래에서 설명되는 바와 같이, 하나 또는 그 초과의 다른 신호들을 더 포함할 수 있다.
[0043] 도 5에 도시된 바와 같이, 집적 회로를 위한 코어 로직은 단락-내성 핀 코어 로직(502) 및 인접 핀 코어 로직(504)에 의해 표현된다. 코어 로직은 주어진 핀에 대응하는 기능이 구현되는 것을 가능하게 하는 회로(명시적으로 도시되지 않음)를 포함한다. 따라서, 단락-내성 핀 코어 로직(502)은 단락-내성 핀(102)에 대응하는 기능을 수행할 수 있고, 인접 핀 코어 로직(504)은 인접 핀(104)에 대응하는 기능을 수행할 수 있다.
[0044] 예시적인 구현에서, 단락-내성 핀(102)은 중요한 정보, 이를테면, 에어 백이 배치되어야 함을 나타내는 신호, 집적 회로가 내부 결함을 경험하였다는 것을 보고하는 신호 등을 통신하는 것을 담당한다. 단락-내성 핀 코어 로직(502)은 그러한 신호를 생성하기 위해 데이터를 프로세싱한다. 인접 핀(104)은 덜 중요한 통신들을 담당한다. 예들은 낮은 타이어 압력을 나타내는 신호, 디스플레이 스크린 상의 픽셀들을 나타내는 신호, 메모리 어드레스의 비트 등을 포함한다. 그에 따라서, 인접 핀 코어 로직(504)은 이러한 상대적으로 덜 중요한 착신 또는 발신 데이터를 프로세싱한다.
[0045] 예시적인 구현들에서, 단락-내성 회로(206)는 단락 검출기(506) 및 출력 제어기(508)를 포함한다. 일반적으로, 단락 검출기(506)는 단락-내성 핀(102)과 인접 핀(104) 간의 단락-회로 상태를 검출하도록 구성된다. 그리고 출력 제어기(508)는, 단락-내성 핀의 출력의 전압 레벨에 대한 단락-회로 상태의 영향을 감소시킴으로써, 검출된 단락-회로 상태를 개선하도록 구성된다.
[0046] 단락-내성 핀 코어 로직(502)은 단락-내성 패드(202)에 커플링된다. 단락-내성 패드(202)는 신호(510)를 단락-내성 핀 코어 로직(502) 및 단락-내성 회로(206)의 단락 검출기(506)로 통신한다. 신호(510)는 단락-내성 패드(202)의 출력 상의 전압의 루프백이다. 결과적으로, 단락 검출기(506)는 단락-내성 핀(102) 상의 출력 신호의 전압 레벨을 모니터링할 수 있다. 또한, 단락-내성 패드(202)가 입력 성능을 포함하면, 단락-내성 핀 코어 로직(502)은 단락-내성 핀(102)으로부터 착신 신호들을 수신할 수 있다. 발신 신호들에 대해, 단락-내성 핀 코어 로직(502)은 신호(512)를 단락-내성 패드(202)로 통신한다. 따라서, 단락-내성 핀 코어 로직(502)은 단락-내성 핀(102)에 대한 출력 신호, 이를테면, 에러 보고를 제공할 수 있다.
[0047] 단락 검출기(506)는 신호(510)에 기반하여 단락-내성 핀(102)의 출력의 전압 레벨을 모니터링하도록 구성된다. 단락 검출기(506)는 또한 단락-내성 핀(102)의 출력의 전압 레벨에 대한 응답으로 검출 경고 표시자를 출력 제어기(508)에 제공하도록 구성된다. 단락 검출기(506)에 의해 단락이 검출되면, 검출 경고 표시자가 어서팅된다. 단락 검출기(506)는 신호(514)를 통해 검출 경고 표시자를 출력 제어기(508)에 제공한다. 단락 검출기(506)는 단락-내성 패드(202)를 사용하여 단락-내성 핀(102)에 의해 출력된 전압 레벨에 기반하여 단락 내성 핀(102)과 인접 핀(104) 사이의 (도 2의) 단락(108)을 검출할 수 있다.
[0048] 인접 핀 코어 로직(504)은 인접 패드(204)에 커플링된다. 인접 패드(204)는 신호(516)를 인접 핀 코어 로직(504)으로 통신한다. 신호(516)는 인접 핀(104)을 통해 집적 회로에 입력되는 데이터를 인접 핀 코어 로직(504)에 제공한다. 인접 핀 코어 로직(504)은 또한 출력 제어기(508)에 커플링된다. 인접 핀 코어 로직(504)은 신호(518)를 출력 제어기(508)로 통신한다. 신호(518)는 인접 핀 코어 로직(504)에 대한 출력 데이터를 반송할 수 있다. 출력 데이터는, 출력 제어기(508)가 인접 핀(104)에 대한 데이터 출력 기능을 위한 게이트웨이로서 작동할 수 있도록 출력 제어기(508)를 통해 라우팅된다.
[0049] 출력 제어기(508)는 신호(520)를 사용하여 인접 핀(104)에 대한 인접 패드(204)의 출력을 제어한다. 출력 제어기(508)는, 단락 검출기(506)로부터의 신호(514)에 기반하여 단락-내성 핀(102)에 의해 출력된 신호의 전압 레벨에 대한 인접 핀(104)의 영향을 적어도 감소시키기 위해 인접 핀(104)의 출력을 제어할 수 있다. 신호(514)의 검출 경고 표시자가 어서팅되지 않으면, 출력 제어기(508)는, 인접 핀 코어 로직(504)이 인접 패드(204)를 통해 인접 핀(104)에 대한 원하는 데이터를 출력하는 것을 가능하게 하기 위한 신호(518)의 전압 레벨을 신호(520)로 포워딩한다.
[0050] 반면에, 신호(514)의 검출 경고 표시자가 어서팅되면, 출력 제어기(508)는, 심지어 인접 핀(104)과 단락-내성 핀(102) 간의 단락의 존재 시에도, 인접 핀(104)의 출력이 단락-내성 핀(102)에서의 의도된 신호를 손상시키지 않도록, 신호(520)를 구성한다. 예컨대, 출력 제어기(508)는 인접 패드(204)의 출력을 디스에이블링하기 위해 신호(520)를 사용할 수 있다. 대안적으로, 출력 제어기(508)는, 인접 패드(204)로 하여금 단락-내성 핀(102)에 대해 의도된 신호와 동일한 신호를 인접 핀(104) 상에 드라이빙하게 하기 위해 신호(520)를 사용할 수 있다. 출력 제어기(508)는, 인접 핀(104)의 출력이 단락-내성 핀(102)에 대한 정확한 전압 레벨에 대응하는 전압 값을 갖게 함으로써 인접 핀(104)의 전압 레벨을 제어할 수 있고, 정확한 전압 레벨은 단락-내성 핀 코어 로직(502)에 의해 표시된다. 출력 제어기(508)는 (도 2의) 단락(108)이 단락-내성 핀(102)으로부터 출력되는 신호를 손상시키는 것을 방지하기 위해 인접 핀(104)의 출력을 제어할 수 있다. 이러한 예시적인 구현들뿐만 아니라 통신 패드들의 버퍼들 및 부가적인 통신된 신호들을 포함하는 부가적인 세부사항들은 도 7을 참조하여 이하에 추가로 설명된다.
[0051] 도 6은, 단락이 2 개의 핀들 간에 발생하는 경우 (도 5의) 단락-내성 핀(102) 및 인접 핀(104)의 전압 레벨들에 대한 예시적인 타이밍도(600)를 예시한다. 클록 신호(602) 이외에, 다수의 상이한 컴포넌트들, 이를테면, 상이한 핀들에서의 전압 신호들이 도시된다. 타이밍도(600)는 상위, 중간 및 하위 부분들을 포함한다. 상위 부분은 클록 신호(602)를 도시한다. 중간 부분은, 단락-내성 회로의 부재 시에 단락이 발생하는 경우의 전압 레벨들을 도시한다. 하위 부분은, 단락-내성 회로에서 단일이 발생하는 경우의 전압 레벨들을 도시한다. 단락은, 화살표(616)로 도시된 바와 같이 클록 신호(602)의 제5 하강 에지 후에 발생한다.
[0052] 타이밍도(600)의 중간 부분에서, 인접 핀 신호(604)는 클록 신호(602)의 제1 상승 에지에서 로우(low)로 드라이빙된다. 클록 신호(602)의 제2 상승 에지에서, 단락-내성 핀 신호(606)는 하이로 드라이빙된다. 따라서, 단락-내성 핀(102)에 대한 의도된 전압 레벨은 하이(high)이다. 그러나, 화살표(616)에서 발생하는, 인접 핀(104)과 단락-내성 핀(102) 간의 단락은, 단락-내성 회로의 부재 시에, 의도된 전압 레벨에 악영향을 준다. 단락-내성 핀(단락이 있는 경우) 신호(608)는 이러한 악영향을 반영한다. 화살표(618)에서 표시된 바와 같이, 단락-내성 핀(단락이 있는 경우) 신호(608)는, 단락을 개선하기 위한 노력의 부재 시에, 단락 후에 중간 전압 레벨을 채용(take on)한다. 이러한 중간 전압은 단락-내성 핀(102) 상에서 의도된 신호를 전달하는 데 실패한다.
[0053] 타이밍도(600)의 하위 부분에서, (도 5의) 단락-내성 회로(206)에 의해 실시되는 단락 개선(212)의 존재 시에, 단락-내성 핀(102) 및 인접 핀(104) 상의 신호들의 전압 레벨들이 도시된다. 단락 검출기(506)가 단락-내성 핀(102) 상에서 잠시 발생하는 중간 전압에 기반하여 단락의 존재를 검출하기 때문에, 단락 검출기 출력 신호(610)는 화살표(616)에서의 단락의 발생에 대한 응답으로 어서팅된다(예컨대, 하이로 간다). 출력 제어기(508)는 인접 핀(단락이 있음) 신호(612)가 점선으로 표시된 바와 같이 하이로 가게 한다. 다시 말해서, 화살표(620)로 표시된 바와 같이, 인접 핀(104)은 단락 검출기 출력 신호(610)의 어서션에 대한 응답으로 출력 제어기(508)에 의해 드라이빙된다. 인접 핀(단락이 있음) 신호(612)의 개선된 버전이 또한 하이 전압이기 때문에, 인접 핀(104)의 전압 레벨은 단락-내성 핀(102)의 전압 레벨과 충돌하지 않는다. 결과적으로, 단락-내성 핀(단락이 있음) 신호(614)는, 단락의 발생 후에, 계속해서 하이 전압으로 유지된다. 다시 말해서, 화살표(622)로 표시된 바와 같이, 단락-내성 핀(102)의 출력은, 단락-내성 회로(206)의 개선 노력들로 인해, 의도된 전압 레벨로 유지된다.
[0054] 도 7은 단락-내성 패드(202) 및 인접 패드(204)의 입력 및 출력 버퍼들과 함께, 단락 검출기(506) 및 출력 제어기(508)를 포함하는 단락-내성 회로(206)의 다른 예를 일반적으로 700으로 예시한다. 도 5와 비교하여, 도 7은 부가적인 예시적인 컴포넌트들 및 구현들을 도시한다. 도 7에 도시된 바와 같이, 단락-내성 패드(202)는 출력 버퍼(702) 및 입력 버퍼(706)를 포함하고, 인접 패드(204)는 출력 버퍼(704) 및 입력 버퍼(708)를 포함한다. 인접 핀 코어 로직(504)과 출력 제어기(508) 간의 신호(518)는 2 개의 신호들: 신호(518-1) 및 신호(518-2)를 포함하는 것으로 도시된다. 유사하게, 출력 제어기(508)와 인접 패드(204) 간의 신호(520)는 2 개의 신호들: 신호(520-1) 및 신호(520-2)를 포함하는 것으로 도시된다. 단락-내성 회로(206)의 하나의 부가적인 컴포넌트: 인접 핀 입력 제어 로직(714)(AP ICL)이 또한 도시된다. 이러한 입력 제어 로직 컴포넌트와 연관된 신호들은 신호들(718 및 720)을 포함한다.
[0055] 예시적인 구현들에서, 단락 검출기(506)는 또한 검출 경고 표시자를 갖는 신호(514)를 인접 핀 입력 제어 로직(714) 및 진단 로깅 및 인터럽트들을 핸들링하기 위한 로직에 제공한다. 진단 로깅 목적들로, 검출된 단락은 레코딩, 목록화(catalog), 및 분석될 수 있다. 인터럽트 목적들로, 검출된 단락은 집적 회로에 온보드된 하나 또는 그 초과의 프로세스들의 인터럽트 또는 다른 집적 회로로의 인터럽트의 포워딩을 촉진할 수 있다.
[0056] 예시적인 구현에서, 출력 버퍼(702)의 출력 인에이블 단자는, 정보, 이를테면, 결함 보고 또는 신호(512)를 통해 단락-내성 핀 코어 로직(502)으로부터 제공되는 다른 데이터가 단락-내성 패드(202)를 통해 단락-내성 핀(102) 상의 출력으로서 이용 가능하게 할 수 있도록 어서팅된다. 단락-내성 핀 코어 로직(502)은, 신호(712)를 사용하여 입력 인에이블 표시를 입력 버퍼(706)의 입력 인에이블 단자에 제공함으로써(예컨대, 어서팅함으로써) 단락-내성 패드(202)의 입력 버퍼(706)를 인에이블링할 수 있다. 인에이블링되면, 입력 버퍼(706)는 단락-내성 핀(102)을 통해 집적 회로에 입력되는 데이터를 신호(510)를 통해 단락-내성 핀 코어 로직(502)에 제공할 수 있다. 단락-내성 패드(202)의 입력 버퍼(706)는 또한 출력 버퍼(702)의 출력 상에서 생성된 실제 전압 ― 이는 단락-내성 핀(102)에 대한 출력에 대응함 ― 의 루프백을 신호(510)를 통해 단락 검출 목적들로 제공할 수 있다.
[0057] 따라서, 단락 검출기(506)는 단락-회로 상태를 검출하기 위해 단락-내성 핀(102)의 출력 상의 전압 ― 이는 단락-내성 패드(202)의 출력으로부터 루프백으로서 신호(510)를 통해 획득됨 ― 을 모니터링한다. 예시적인 구현에서, 단락 검출기(506)는, 단락-내성 핀(102)의 출력 상의 전압과 고전압 임계치 및 저전압 임계치의 비교에 기반하여, 단락 회로 상태가 존재하는지를 결정한다. 이러한 구현은 도 8을 참조하여 아래에 추가로 설명된다. 다른 예시적인 구현에서, 단락 검출기(506)는, 단락-내성 핀(102)의 출력 상의 전압과 단락-내성 핀 코어 로직(502)에 의해, 이를테면, 신호(512)를 통해, 표시된 의도되거나 정확한 전압 레벨의 비교에 기반하여, 단락-회로 상태가 존재하는지를 결정한다. (도 7에 명시적으로 도시되지 않지만, 신호(512)는 단락 검출기(506)로 라우팅될 수 있다). 단락 검출기(506)는, 루프백 전압 레벨이 의도된 전압 레벨에서 편차 임계치보다 더 많이 벗어나면, 단락의 존재를 결정한다. 편차 임계치는 절대수의 볼트들(예컨대, 0.05 V, 0.10 V 등)에 기반하여, 의도된 고전압 레벨 또는 저신호 레벨과 고신호 레벨 간의 최대 전압 차이의 퍼센티지(예컨대, 그의 5 %, 그의 10 % 등)에 기반하여, 주어진 시스템에서 신호 변동에 대한 허용오차에 기반하여, 이들의 조합에 기반하는 식일 수 있다.
[0058] 인접 핀 입력 제어 로직(714)은 인접 패드(204)의 입력 버퍼(708)의 입력 인에이블 단자를 제어함으로써 인접 핀(104)의 입력을 제어한다. 정규 동작 모드에서, 인접 핀 코어 로직(504)은 입력 버퍼(708)에 대한 입력 인에이블 표시로서 신호(718)를 인접 핀 입력 제어 로직(714)에 제공한다. 정규 동작 모드에서, 인접 핀 입력 제어 로직(714)은 신호(720)를 통해 신호(718)의 입력 인에이블 표시를 입력 버퍼(708)의 입력 인에이블 단자로 전달한다. 그러나, 단락 개선 모드에서, 인접 핀 입력 제어 로직(714)은 신호(514)의 어서팅된 검출 경고 표시자에 대한 응답으로 신호(718)를 오버라이딩(override)한다. 검출 경고 표시자가 어서팅되면, 인접 핀 입력 제어 로직(714)은 인접 핀 코어 로직(504)을 보호(safeguard)하기 위해 신호(720)를 통해 입력 버퍼(708)를 디스에이블링한다. 인접 핀 입력 제어 로직(714)은, 예컨대 하나의 입력으로서 신호(718) 및 또 다른 입력으로서 미리 설정된 디-어서션 신호를 갖고, 신호(514)의 검출 경고 표시자에 의해 제어되는 2 대 1 멀티플렉서를 사용하여 구현될 수 있다. 인에이블링되면, 인접 패드(204)의 입력 버퍼(708)는 인접 핀(104)을 통해 집적 회로에 입력되는 데이터를 신호(516)를 통해 인접 핀 코어 로직(504)에 제공할 수 있다. 도 7에 도시되지 않지만, 단락-내성 핀 입력 제어 로직이 부가적으로 또는 대안적으로 구현될 수 있다. 구현되면, 단락-내성 핀 입력 제어 로직은 인접 핀 입력 제어 로직(714)과 유사하게 동작할 수 있다. 예컨대, 단락-내성 핀 입력 제어 로직은 신호(514)의 어서팅된 검출 경고 표시자에 대한 응답으로 신호(712)를 오버라이딩하고, 입력 버퍼(706)의 입력 인에이블 단자에 커플링된 다른 신호(명시적으로 도시되지 않음)를 통해 입력 버퍼(706)를 디스에이블링할 수 있다.
[0059] 다수의 신호들이 출력 제어기(508)로 전송되거나 이로부터 전송된다. 단락 검출기(506)는, 예컨대, 단락이 검출되면, 검출 경고 표시자로서 어서팅된 신호(514)를 제공한다. 단락-내성 핀 코어 로직(502)은, 단락-내성 핀(102)에 의해 출력될 데이터, 이를테면, 결함 표시를 나타내는 신호(512)를 출력 제어기(508)에 제공한다. 인접 핀 코어 로직(504)은, 데이터를 반송하는 신호(518-1) 및 출력 인에이블 표시를 반송하는 신호(518-2)를 출력 제어기(508)에 제공한다. 출력 제어기(508)는, 인접 핀(104) 상의 노출을 위해, 신호(520-1)를 통해 데이터를 인접 패드(204)의 출력 버퍼(704)로 라우팅한다. 출력 제어기(508)는 또한 신호(520-2)를 통해 출력 인에이블 표시를 출력 버퍼(704)의 출력 인에이블 단자에 제공한다.
[0060] 정규 동작 모드에서, 출력 제어기(508)는 신호(518-1)를 통해 인접 핀 코어 로직(504)으로부터 수신된 데이터를 신호(520-1)를 통해 출력 버퍼(704)에 전달한다. 출력 제어기(508)는 또한 신호(518-2)를 통해 인접 핀 코어 로직(504)으로부터 수신된 출력 인에이블 표시 ― 이는 어서팅되거나 디-어서팅될 수 있음 ― 를 신호(520-2)를 통해 출력 버퍼(704)의 출력 인에이블 단자로 포워딩한다. 단락 검출기(506)로부터의 신호(514)의 검출 경고 표시자의 어서션에 대한 응답으로, 단락 개선 모드에 진입한다. 단락 개선 모드에서, 출력 제어기(508)는, 집적 회로가 단락을 경험하는 경우에, 단락-내성 핀(102)에 대한 인접 핀(104)의 영향을 감소시키도록 출력 버퍼(704)를 제어함으로써, 인접 핀(104)의 출력을 제어한다.
[0061] 단락 개선 모드에 대한 예시적인 구현에서, 출력 제어기(508)는, 인접 패드(204)가 인접 핀(104) 상에 전압을 드라이빙하는 것을 방지하도록 출력 버퍼(704)의 출력 인에이블 단자를 디-어서팅하기 위해 신호(520-2)를 사용한다. 대안적인 구현에서, 출력 제어기(508)는 신호(520-1)를 통해 전압 레벨을 출력 버퍼(704)에 제공한다. 신호(520-1) 상의 전압 레벨은 신호(512)를 통해 단락-내성 핀 코어 로직(502)으로부터 수신된 전압 레벨과 매칭하도록 설정된다. 출력 제어기(508)는 또한 신호(520-2)를 통해 출력 버퍼(704)의 출력 인에이블 단자를 어서팅한다. 결과적으로, 출력 버퍼(704)는, 단락-내성 핀(102) 상에 출력 노드(702)에 의해 드라이빙되는 전압과 동일한 전압 레벨을 인접 핀(104) 상에 드라이빙하고, 이는 경쟁을 감소시킨다. 이들 구현들은 도 9를 참조하여 아래에 추가로 설명된다.
[0062] 도 8은 (도 7의) 단락-내성 회로(206)의 단락 검출기(506)에 대한 회로의 예를 일반적으로 800으로 예시한다. 예시된 바와 같이, 단락 검출기(506)는 전압 센서(802), 인버터(804), DQ 플립-플롭(806) 및 OR 게이트(808)를 포함한다. 일반적으로, 전압 센서(802), 인버터(804), DQ 플립-플롭(806) 및 OR 게이트(808)는 도 8의 좌에서 우로 직렬로 커플링된다. 좌측에서, 단락 검출기(506)에는 3 개의 신호들(510, 810 및 812)이 제공되고, 이들 각각은 전압 센서(802)에 피딩된다. 신호(510)는 단락-내성 패드(202)의 입력 버퍼(706)(도 7에 둘 모두 있음)로부터 수신되고, 단락-내성 핀(102)의 단락-내성 패드(202)의 출력으로부터 루프백(816)의 전압을 반송한다. 신호(810)는 고전압 임계치(818)를 제공하고, 신호(812)는 저전압 임계치(820)를 제공한다.
[0063] 예시적인 동작에서, 전압 센서(802)는 루프백(816)의 전압 레벨과 고전압 임계치(818) 및 저전압 임계치(820)를 비교한다. 루프백(816)의 전압 레벨이 고전압 임계치(818)를 초과하거나 저전압 임계치(820) 미만이면, 어떠한 알람도 생성되지 않는다. 반면에, 루프백(816)의 전압 레벨이 고전압 임계치(818) 미만이고 저전압 임계치(820)를 초과하면, 전압 센서(802)는 알람(826)을 생성한다. 다시 말해서, 루프백(816)의 전압 레벨이 저전압 임계치(820)와 고전압 임계치(818) 사이에 있다면, 전압 레벨은 단락-회로 상태를 나타내는 중간 전압 값에 있다. 전압 센서(802)는 단락-내성 핀(102)에 의해 출력된 전압 레벨, 고전압 임계치(818) 및 저전압 임계치(820)에 기반하여 (도 2의) 단락(108)을 나타내는 알람(826)을 생성할 수 있다. 전압 센서(802)는 신호(814)로서 알람(826)을 인버터(804)의 입력에 제공한다.
[0064] 이러한 예에서, 알람(826)은 인버터(804)의 입력에서의 전압을 로우(low)로 드라이빙함으로써 어서팅된다. 결과적으로, 노드(824)로 지정된 인버터(804)의 출력에서의 전압은 하이가 된다. 노드(824)는 DQ 플립-플롭(806)의 클록 인에이블 입력 및 OR 게이트(808)의 상위 입력에 커플링된다. DQ 플립-플롭(806)의 "D" 입력은 "1"로 표현된 하이 전압에 연결된다. "Q" 출력은 OR 게이트(808)의 하위 입력에 커플링된다. 인버터(804)의 출력에서의 전압 레벨의 변화는 노드(824)에서 클록 신호의 상승 에지를 시뮬레이팅한다. 시뮬레이팅된 클록 신호의 상승 에지는 DQ 플립-플롭(806)을 트리거링한다. 트리거링된 DQ 플립-플롭(806)은 "D" 입력에서의 "1"을 DQ 플립-플롭(806)의 "Q" 출력으로 전파한다. 알람(826)으로서 신호(814)의 어서션으로 인한 노드(824)에서의 하이 전압은 OR 게이트(808)로 하여금 검출 경고 표시자(822)의 어서션을 위해 하이 전압을 출력하게 한다.
[0065] DQ 플립-플롭(806)은 단락 검출을 나타내는 알람(826)을 래칭하는 역할을 한다. 표시는 소프트웨어 또는 다른 하드웨어에 의해 클리어될 때까지 저장될 수 있다. 단락 검출기(506)는, 출력 제어기(508)로 통신되는 신호(514)로서 어서팅된 검출 경고 표시자(822)를 출력한다. 출력 제어기(508)가 어서팅된 검출 경고 표시자(822)를 사용하고 이에 응답하는 방법의 예는 도 9를 참조하여 아래에서 설명된다.
[0066] 도 9는 (도 7의) 단락-내성 회로(206)의 출력 제어기(508)에 대한 회로의 예를 일반적으로 900으로 예시한다. 도시된 바와 같이, 출력 제어기(508)는 2 개의 멀티플렉서들: 인에이블먼트 멀티플렉서(902) 및 데이터 멀티플렉서(904)를 포함한다. 둘 모두는, 검출 경고 표시자(822)에 기반하여 2 개의 입력들로부터 포워딩을 위한 출력을 선택하는 2 대 1 멀티플렉서들이다. 검출 경고 표시자(822)는, 단락 검출기(506)로부터 수신되는 신호(514)로서 각각의 멀티플렉서의 제어 단자에 제공된다. 검출 경고 표시자(822)가 어서팅되면, 단락 개선 모드에 진입하고, 각각의 멀티플렉서는 상위 입력 선택에서 하위 입력 선택으로 스위칭한다.
[0067] 인에이블먼트 멀티플렉서(902)는 신호(518-2)로서 인접 핀 코어 로직(504)으로부터 인에이블 표시를 수신하는 상위 입력을 갖는다. 인에이블먼트 멀티플렉서(902)는 미리 설정된 어서션 신호(906)를 수신하는 하위 입력을 갖는다. 인에이블먼트 멀티플렉서(902)는 인에이블 표시(908)를 신호(520-2)로서 (도 7의) 인접 패드(204)의 출력 버퍼(704)의 출력 인에이블 단자로 출력한다. 인에이블먼트 멀티플렉서(902)는, 단락-내성 핀(102)과 인접 핀(104) 사이의 (도 2의) 단락(108)의 검출에 대한 응답으로, 인접 핀 코어 로직(504)에 대응하는 인에이블먼트 신호(예컨대, 인에이블 표시를 반송하는 신호(518-2))로부터 어서션 신호(906)로 멀티플렉싱할 수 있다.
[0068] 데이터 멀티플렉서(904)는 신호(518-1)로서 인접 핀 코어 로직(504)으로부터 데이터를 수신하는 상위 입력을 갖는다. 데이터 멀티플렉서(904)는 데이터를 신호(512)로서 단락-내성 핀 코어 로직(502)으로부터 수신하는 하위 입력을 갖는다. 데이터 멀티플렉서(904)는 신호(520-1)로서 데이터(910)를 인접 패드(204)의 출력 버퍼(704)의 입력으로 출력한다. 데이터 멀티플렉서(904)는, 단락-내성 핀(102)과 인접 핀(104) 사이의 단락(108)의 검출에 대한 응답으로, 인접 핀(104)에 대한 제1 데이터 신호(예컨대, 인접 핀 코어 로직(504)으로부터 데이터를 반송하는 신호(518-1))로부터 단락-내성 핀(102)에 대한 제2 데이터 신호(예컨대, 단락-내성 핀 코어 로직(502)으로부터 데이터를 반송하는 신호(512))로 멀티플렉싱할 수 있다.
[0069] 정규 동작 모드에서, 단락 검출기(506)로부터의 검출 경고 표시자(822)는 어서팅되지 않는다. 인에이블먼트 멀티플렉서(902)는 신호(520-2)에 대한 인에이블 표시(908)로서 인접 핀 코어 로직(504)으로부터 인에이블 표시를 포워딩한다. 데이터 멀티플렉서(904)는 신호(520-1)에 대한 데이터(910)로서 인접 핀 코어 로직(504)으로부터의 데이터를 포워딩한다. 따라서, 정규 동작 모드에 대해, 출력 제어기(508)는 인에이블 표시 및 데이터를 인접 핀 코어 로직(504)으로부터 인접 패드(204)의 출력 버퍼(704)로 포워딩한다.
[0070] 대조적으로, 단락 개선 모드에서, 단락 검출기(506)로부터의 검출 경고 표시자(822)가 어서팅된다. 일 구현에서, 미리 설정된 디-어서션 신호(도시되지 않음)는, 인접 핀(104)이 단락-내성 핀(102)과 충돌하는 것을 방지하도록 인접 패드(204)의 출력 버퍼(704)를 디스에이블링하기 위해 신호(520-2)에 대한 인에이블 표시(908)로서 인에이블먼트 멀티플렉서(902)의 하위 입력으로부터 멀티플렉싱될 수 있다. 대안적인 구현에서, 인에이블먼트 멀티플렉서(902)는, 어서팅된 검출 경고 표시자(822)에 대한 응답으로, 신호(520-2)에 대한 인에이블 표시(908)로서 미리 설정된 어서션 신호(906)를 제공한다. 데이터 멀티플렉서(904)는 또한 신호(520-1)에 대한 데이터(910)로서 단락-내성 핀 코어 로직(502)으로부터의 데이터를 제공한다. 따라서, 단락 개선 모드의 이러한 구현에 대해, 출력 제어기(508)는 어서팅된 인에이블 표시 및 데이터를 단락-내성 핀 코어 로직(502)으로부터 인접 패드(204)의 출력 버퍼(704)에 제공한다. 인접 핀(104) 및 단락-내성 핀(102) 둘 모두가, 단락-내성 핀 코어 로직(502)인 동일한 소스로부터 수신된 데이터를 출력하기 때문에, 핀들 둘 모두 상에서 출력되는 전압 레벨들 및 대응하는 로지컬 값들은 동일하고, 서로의 경쟁을 생성하지 않는다.
[0071] 도 10은 단락-내성 출력 핀 회로에 대한 예시적인 프로세스(1000)를 예시하는 흐름도이다. 프로세스(1000)는 수행될 수 있는 동작들을 특정하는 블록들(1002-1006)의 세트 형태로 설명된다. 그러나, 동작들은 도 10에 도시되거나 본원에 설명된 순서로 반드시 제한되지는 않는데, 이는 동작들이 대안적인 순서들로 또는 완전히 또는 부분적으로 중첩하는 방식들로 구현될 수 있기 때문이다. 프로세스(1000)의 예시된 블록들에 의해 표현된 동작들은 집적 회로, 이를테면, 위에서 설명된 도 1의 집적 회로(106)에 의해 수행될 수 있다. 예컨대, 프로세스(1000)의 동작들은 도 5 및 7의 단락-내성 회로(206)에 의해 수행될 수 있다.
[0072] 블록(1002)에서, 단락-내성 핀의 출력에서의 실제 전압 레벨이 모니터링된다. 예컨대, 집적 회로(106)의 단락-내성 회로(206)는 단락-내성 핀(102)의 출력에서의 실제 전압 레벨을 모니터링할 수 있다. 예컨대, 단락 검출기(506)는 단락-내성 핀(102)에 대한 단락-내성 패드(202)의 출력의 루프백(816)을 통해 전압 레벨을 수신할 수 있고, 전압 레벨은 단락-내성 패드(202)의 입력 버퍼(706)로부터 제공되는 신호(510) 상에서 반송된다.
[0073] 블록(1004)에서, 단락-내성 핀의 출력에 대한 실제 전압 레벨이 단락-내성 핀의 출력에 대해 의도된 전압 레벨에서 벗어나는지의 여부가 결정된다. 예컨대, 단락-내성 회로(206)는, 입력 버퍼(706)를 통해 단락-내성 핀(102)의 출력으로부터 루프백(816)을 사용하여 획득된 실제 전압 레벨이 출력 버퍼(702)에서 단락-내성 핀(102)의 출력에 대해 의도된 전압 레벨에서 벗어나는지를 결정할 수 있다. 이러한 결정은, 예컨대, 입력 버퍼(706)로부터의 신호(510)의 전압 레벨과, 단락-내성 핀(102)에 대한 출력 버퍼(702)에 제공되는 단락-내성 핀 코어 로직(502)으로부터의 전압 레벨을 비교함으로써, 단락 검출기(506)에 의해 적어도 부분적으로 실시될 수 있다. 단락-내성 핀(102) 상에서 출력하기 위해 제공되는 전압 값이 단락-내성 핀(102) 상에서 모니터링되는 실제 전압으로부터 편차 임계치보다 더 많이 상이하면, 단락-내성 핀(102)과 인접 핀(104) 간의 단락(108)의 존재가 추론될 수 있다.
[0074] 블록(1006)에서, 인접 핀의 출력은 그 결정에 기반하여 제어된다. 예컨대, 단락-내성 회로(206)는 그 결정에 기반하여 인접 핀(104)의 출력을 제어할 수 있다. 그렇게 하기 위해, 출력 제어기(508)는, 단락-내성 핀(102)의 실제 전압 레벨이 의도된 전압 레벨에서 벗어나는 것으로 결정되지 않는다면, 인접 핀 코어 로직(504)이 인접 패드(204)의 출력 버퍼(704)를 드라이빙하도록 허용할 수 있다. 그러나, 단락-내성 핀(102)의 실제 전압 레벨이 출력 제어기(508)에 제공되는 검출 경고 표시자(822)에 의해 표시되는 의도된 전압 레벨에서 벗어나는 것으로 결정되면, 출력 제어기(508)는, 인접 핀(104)이 단락-내성 핀(102)의 실제 전압 레벨로 하여금 자신의 의도된 전압 레벨에서 계속해서 벗어나지 않게 하도록, 인접 핀(104)의 출력을 제어할 수 있다.
[0075] 예시적인 구현에서, 블록(1002)의 모니터링에 대해, 단락-내성 핀의 출력은 단락-내성 핀에 커플링된 단락-내성 패드의 출력 버퍼에 대응하고, 모니터링은 단락-내성 패드의 출력 버퍼에서 실제 전압 레벨을 모니터링하는 것을 포함한다. 예컨대, 단락-내성 핀(102)의 출력은, 단락-내성 핀(102)에 커플링된 단락-내성 패드(202)의 출력 버퍼(702)에 대응할 수 있고, 모니터링은 단락-내성 패드(202)의 출력 버퍼(702)에서 실제 전압 레벨을 모니터링하는 것을 포함할 수 있다. 출력 버퍼(702)의 출력의 이러한 모니터링은, 단락 검출기(506)에 의한 단락 검출 분석을 위해 실제 출력 전압을 단락-내성 회로(206)로 루프 백하는 단락-내성 패드(202)의 입력 버퍼(706)를 사용하여 달성될 수 있다.
[0076] 예시적인 구현에서, 블록(1004)의 결정은, 실제 전압 레벨과 고전압 임계치 및 저전압 임계치를 비교하는 것, 및 실제 전압 레벨이 고전압 임계치와 저전압 임계치 사이에 있다면, 실제 전압 레벨이 의도된 전압 레벨에서 벗어나는 것으로 결정하는 것을 포함한다. 예컨대, 단락 검출기(506)(예컨대, 전압 센서(802))는 단락-내성 패드(202)의 입력 버퍼(706)로부터 획득된 실제 전압 레벨과 고전압 임계치(818) 및 저전압 임계치(820)를 비교할 수 있다. 단락 검출기(506)는 또한, 실제 전압 레벨이 고전압 임계치(818)와 저전압 임계치(820) 사이에 있다면, 실제 전압 레벨이 단락-내성 핀 코어 로직(502)으로부터 획득된 의도된 전압 레벨에서 벗어나는 것으로 결정할 수 있다.
[0077] 다른 예시적인 구현에서, 블록(1004)의 결정은 실제 전압 레벨과 의도된 전압 레벨을 비교하는 것 ― 의도된 전압 레벨은 단락-내성 핀 코어 로직에 의해 표시됨 ― , 및 실제 전압 레벨이 의도된 전압 레벨에서 편차 임계치보다 더 많이 벗어나면, 실제 전압 레벨이 의도된 전압 레벨에서 벗어난다고 결정하는 것을 포함한다. 예컨대, 단락 검출기(506)는 단락-내성 패드(202)의 입력 버퍼(706)로부터 획득된 실제 전압 레벨과, 단락-내성 핀 코어 로직(502)에 의해 제공되는 의도된 전압 레벨을 비교할 수 있다. 단락 검출기(506)는 또한, 실제 전압 레벨이 의도된 전압 레벨에서 편차 임계치, 이를테면, 0.1 V 또는 저전압 레벨과 고전압 레벨 간의 전압 스윙(voltage swing)의 5%보다 더 많이 벗어나면, 실제 전압 레벨이 의도된 전압 레벨에서 벗어난다고 결정할 수 있다.
[0078] 예시적인 구현에서, 블록(1006)의 제어는, 실제 전압 레벨이 의도된 전압 레벨에서 벗어나는 것으로 결정되면, 인접 핀의 출력을 디스에이블링하는 것을 포함한다. 예컨대, 출력 제어기(508)는 인접 패드(204)의 출력 버퍼(704)의 출력 인에이블 단자를 디-어서팅함으로써 인접 핀(104)의 출력을 디스에이블링할 수 있다.
[0079] 다른 예시적인 구현에서, 블록(1006)의 제어는, 단락-내성 핀의 출력에서의 실제 전압 레벨이 단락-내성 핀의 출력에 대한 의도된 전압 레벨에서 벗어나는 것으로 결정되면, 인접 핀의 출력이 의도된 전압 레벨로 드라이빙되게 하는 것을 포함한다. 예컨대, 출력 제어기(508)는, 입력 버퍼(706)로부터 단락 검출기(506)에 의해 획득된 단락-내성 핀(102)의 출력에서의 실제 전압 레벨이 단락-내성 핀(102)의 출력에 대해 의도된 전압 레벨에서 벗어나면, 인접 핀(104)의 출력이 신호(512)를 통해 단락-내성 핀 코어 로직(502)에 의해 제공된 전압 레벨에서 드라이빙되게 할 수 있다.
[0080] 예시적인 구현에서, 프로세스(1000)는 또한, 제어 동작 후에, 모니터링 및 결정 동작들을 반복하는 것을 포함한다. 단락-내성 핀의 출력의 실제 전압 레벨이 의도된 전압 레벨에서 계속 벗어나면, 프로세스(1000)는 제2 인접 핀의 출력을 제어하는 것을 더 포함한다. 다시 말해서, 제1 인접 핀(104)에 대한 제1 개선 노력이 성공적이지 않다면, 제2 인접 핀(104)에 대한 제2 개선 노력이 실시될 수 있다. 단락-내성 회로(206)는, 단락 회로 상태가 개선되고 단락(108)에 수반된 인접 핀(104)이 묵시적으로 확인될 때까지, 상이한 인접 핀들(104)의 출력을 계속 제어할 수 있다.
[0081] 콘텍스트가 달리 지시하지 않는 한, 본원에서 "또는"이라는 단어의 사용은 "포괄적인 또는"의 사용, 또는 "또는"이라는 단어에 의해 연결되는 하나 또는 그 초과의 아이템들의 포함 또는 적용을 허용하는 용어로 간주될 수 있다(예컨대, "A 또는 B라는 구절은 단지 "A"를 허용하거나, 단지 "B"를 허용하거나, "A" 및 "B" 둘 모두를 허용하는 것으로 해석될 수 있다). 청구대상이 구조적 특징들 또는 방법론적 동작들에 특정한 언어로 설명되었지만, 특징들이 배열되는 구성들 또는 동작들이 수행되는 순서들에 반드시 제한되지 않는 것을 포함하여, 첨부된 청구항들에 정의된 청구대상이 반드시 위에 설명된 특정 특징들 또는 동작들에 제한되지 않는다는 것이 이해되어야 한다.

Claims (28)

  1. 집적 회로로서,
    단락-내성 핀(short-resistant pin);
    인접 핀;
    상기 단락-내성 핀에 커플링된 단락-내성 패드;
    상기 인접 핀에 커플링된 인접 패드;
    상기 단락-내성 핀에 대한 제1 신호를 생성하도록 구성된 단락-내성 핀 코어 로직;
    상기 인접 핀에 대한 제2 신호를 생성하도록 구성된 인접 핀 코어 로직; 및
    상기 단락-내성 패드 및 상기 인접 패드에 커플링된 단락-내성 회로를 포함하고, 상기 단락-내성 회로는:
    상기 단락-내성 핀과 상기 인접 핀 간의 단락-회로 상태를 검출하고; 그리고
    상기 단락-회로 상태의 검출에 대한 응답으로, 상기 제2 신호가 상기 인접 핀에서 생성되는 것을 방지하도록 구성되는,
    집적 회로.
  2. 제1 항에 있어서,
    상기 단락-내성 회로는:
    상기 단락-내성 핀과 상기 인접 핀 간의 상기 단락-회로 상태를 검출하도록 구성된 단락 검출기; 및
    상기 단락-회로 상태의 검출에 대한 응답으로, 상기 제2 신호가 상기 인접 핀에서 생성되는 것을 방지하도록 구성된 출력 제어기를 포함하는,
    집적 회로.
  3. 제2 항에 있어서,
    상기 단락 검출기는 추가로:
    상기 단락-내성 핀에서 전압 레벨을 모니터링하고; 그리고
    상기 전압 레벨에 대한 응답으로 검출 경고 표시자(detection alert indicator)를 상기 출력 제어기에 제공하도록 구성되는,
    집적 회로.
  4. 제3 항에 있어서,
    상기 단락 검출기는 추가로, 상기 단락-내성 핀에서의 전압 레벨이 고전압 임계치와 저전압 임계치 사이에 있는 중간 전압 값을 갖는다면, 상기 검출 경고 표시자를 생성하도록 구성되는,
    집적 회로.
  5. 제3 항에 있어서,
    상기 단락 검출기는 추가로, 상기 단락-내성 핀에서의 전압 레벨이 상기 제1 신호의 의도된 전압 레벨에서 편차 임계치(deviation threshold)보다 더 많이 벗어나면, 상기 검출 경고 표시자를 생성하도록 구성되는,
    집적 회로.
  6. 제2 항에 있어서,
    상기 출력 제어기는 추가로:
    상기 단락 검출기로부터 검출 경보 표시자를 수신하고; 그리고
    상기 검출 경고 표시자에 대한 응답으로 상기 인접 핀에서의 전압 레벨을 제어하도록 구성되는,
    집적 회로.
  7. 제6 항에 있어서,
    상기 출력 제어기는 추가로, 상기 인접 패드의 출력 인에이블 단자를 디-어서팅(de-asserting)함으로써 상기 인접 핀에서의 전압 레벨을 제어하도록 구성되는,
    집적 회로.
  8. 제6 항에 있어서,
    상기 출력 제어기는 추가로, 상기 인접 핀이 상기 단락-내성 핀에 대한 의도된 전압 레벨에 대응하는 전압 값을 갖게 함으로써 상기 인접 핀에서의 전압 레벨을 제어하도록 구성되는,
    집적 회로.
  9. 제8 항에 있어서,
    상기 단락-내성 핀 코어 로직은 상기 제1 신호를 상기 출력 제어기에 제공하도록 구성되고, 상기 제1 신호는 상기 단락-내성 핀에 대해 상기 의도된 전압 레벨을 나타내는,
    집적 회로.
  10. 제1 항에 있어서,
    상기 단락-내성 핀은 상기 집적 회로에 대한 에러 핀을 포함하고; 그리고
    상기 에러 핀은, 상기 집적 회로가 결함을 경험하면, 상기 제1 신호의 특정 로지컬 값을 출력하도록 구성되는,
    집적 회로.
  11. 제10 항에 있어서,
    상기 단락-내성 회로는 추가로, 상기 단락-회로 상태가 검출되면, 상기 인접 핀이 상기 에러 핀 상의 전압 레벨에 실질적으로 영향을 주는 것을 방지하기 위해 상기 인접 패드의 출력을 제어하도록 구성되고, 상기 전압 레벨은 상기 특정 로지컬 값에 대응하는,
    집적 회로.
  12. 제1 항에 있어서,
    상기 집적 회로는 ADAS(Advanced Driver Assistance System)의 부분을 포함하는,
    집적 회로.
  13. 제1 항에 있어서,
    상기 단락-내성 패드는 제1 입력/출력 패드를 포함하고; 그리고
    상기 인접 패드는 제2 입력/출력 패드를 포함하는,
    집적 회로.
  14. 제1 항에 있어서,
    상기 단락-내성 핀은 ADAS(Advanced Driver Assistance System) 애플리케이션에 따라 상기 집적 회로에 의해 검출되는 결함의 발생을 보고하도록 구성되는 에러 핀을 포함하는,
    집적 회로.
  15. 제1 항에 있어서,
    상기 집적 회로는:
    제2 인접 핀; 및
    상기 제2 인접 핀에 커플링된 제2 인접 패드를 더 포함하고,
    상기 단락-내성 회로는 추가로 상기 제2 인접 패드에 커플링되고, 상기 단락-내성 회로는 추가로 상기 단락-내성 핀과 상기 제2 인접 핀 사이의 제2 단락-회로 상태를 검출하고, 상기 단락-내성 핀에 대한 상기 제2 단락 회로 상태의 영향을 감소시키도록 구성되는,
    집적 회로.
  16. 집적 회로로서,
    단락-내성 핀;
    인접 핀;
    상기 단락-내성 핀에 커플링된 단락-내성 패드;
    상기 인접 핀에 커플링된 인접 패드;
    상기 단락-내성 핀에 대한 제1 신호를 생성하기 위한 수단;
    상기 인접 핀에 대한 제2 신호를 생성하기 위한 수단; 및
    상기 제2 신호가, 상기 단락-내성 핀과 상기 인접 핀 간의 단락을 통해, 상기 단락-내성 핀에서 상기 제1 신호를 손상시키는 것을 방지하기 위한 단락-내성 수단을 포함하고,
    상기 단락-내성 수단은 상기 단락-내성 패드 및 상기 인접 패드에 커플링되는,
    집적 회로.
  17. 제16 항에 있어서,
    상기 단락-내성 수단은 상기 단락-내성 핀에서의 전압 레벨에 기반하여 상기 단락 내성 핀과 상기 인접 핀 간의 단락을 검출하기 위한 검출 수단을 포함하는,
    집적 회로.
  18. 제17 항에 있어서,
    상기 검출 수단은 상기 단락-내성 핀에서의 전압 레벨, 고전압 임계치, 및 저전압 임계치에 기반하여 상기 단락을 나타내는 알람을 생성하기 위한 전압-감지 수단을 포함하는,
    집적 회로.
  19. 제16 항에 있어서,
    상기 단락-내성 수단은, 상기 제2 신호가 상기 단락을 통해 상기 단락-내성 핀에서 상기 제1 신호를 손상시키는 것을 방지하기 위해 상기 인접 핀의 출력을 제어하기 위한 제어 수단을 포함하는,
    집적 회로.
  20. 제19 항에 있어서,
    상기 제어 수단은, 상기 단락이 검출되지 않을 때 상기 제1 신호를 상기 인접 핀으로 전송하거나, 상기 단락-내성 핀과 상기 인접 핀 간의 단락의 검출에 대한 응답으로 전압을 상기 인접 핀으로 전송하기 위한 데이터 멀티플렉서 수단을 포함하고, 상기 전압은 상기 제1 신호의 의도된 전압 레벨과 실질적으로 동일한,
    집적 회로.
  21. 제19 항에 있어서,
    상기 제어 수단은 상기 단락-내성 핀과 상기 인접 핀 간의 단락의 검출에 대한 응답으로 상기 제2 신호 생성 수단과 상기 인접 핀 간의 버퍼를 디스에이블링하기 위한 수단을 포함하는,
    집적 회로.
  22. 단락-내성 출력 핀 회로를 구현하기 위한 방법으로서,
    단락-내성 핀에 대한 제1 신호를 생성하는 단계;
    인접 핀에 대한 제2 신호를 생성하는 단계;
    상기 단락-내성 핀에서 실제 전압 레벨을 모니터링하는 단계;
    상기 실제 전압 레벨이 상기 제1 신호의 의도된 전압 레벨에서 벗어나는지를 결정하는 단계; 및
    상기 결정에 기반하여 상기 제2 신호를 상기 인접 핀으로 출력할지 여부를 제어하는 단계를 포함하는,
    단락-내성 출력 핀 회로를 구현하기 위한 방법.
  23. 제22 항에 있어서,
    상기 방법은 버퍼링된 실제 전압 레벨을 생성하기 위해 상기 단락-내성 핀에서 상기 실제 전압 레벨을 버퍼링하는 단계를 더 포함하고,
    상기 모니터링하는 단계는 상기 버퍼링된 실제 전압 레벨을 모니터링하는 단계를 포함하는,
    단락-내성 출력 핀 회로를 구현하기 위한 방법.
  24. 제22 항에 있어서,
    상기 결정하는 단계는:
    상기 실제 전압 레벨과, 고전압 임계치 및 저전압 임계치를 비교하는 단계; 및
    상기 실제 전압 레벨이 상기 고전압 임계치와 상기 저전압 임계치 사이에 있다면, 상기 실제 전압 레벨이 상기 의도된 전압 레벨에서 벗어난다고 결정하는 단계를 포함하는,
    단락-내성 출력 핀 회로를 구현하기 위한 방법.
  25. 제22 항에 있어서,
    상기 결정하는 단계는:
    상기 실제 전압 레벨과 상기 의도된 전압 레벨을 비교하는 단계; 및
    상기 실제 전압 레벨이 상기 의도된 전압 레벨에서 편차 임계치보다 더 많이 벗어나면, 상기 실제 전압 레벨이 상기 의도된 전압 레벨에서 벗어난다고 결정하는 단계를 포함하는,
    단락-내성 출력 핀 회로를 구현하기 위한 방법.
  26. 제22 항에 있어서,
    상기 제어하는 단계는, 상기 실제 전압 레벨이 상기 의도된 전압 레벨에서 벗어난 것으로 결정되면, 상기 인접 핀의 출력을 디스에이블링하는 단계를 포함하는,
    단락-내성 출력 핀 회로를 구현하기 위한 방법.
  27. 제22 항에 있어서,
    상기 제어하는 단계는, 상기 단락-내성 핀에서의 상기 실제 전압 레벨이 상기 의도된 전압 레벨에서 벗어나는 것으로 결정되면, 상기 인접 핀의 출력이 상기 의도된 전압 레벨에서 드라이빙되게 하는 단계를 포함하는,
    단락-내성 출력 핀 회로를 구현하기 위한 방법.
  28. 제22 항에 있어서,
    상기 제어하는 단계 후에, 상기 모니터링하는 단계 및 상기 결정하는 단계를 반복하는 단계; 및
    상기 실제 전압 레벨이 상기 의도된 전압 레벨에서 계속해서 벗어나면, 제2 인접 핀의 출력을 제어하는 단계를 더 포함하는,
    단락-내성 출력 핀 회로를 구현하기 위한 방법.
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