以下、実施形態の一例について図面を参照しつつ説明する。
[バンドギャップ回路]
最初に、比較のため、一般的なバンドギャップ回路の例について図1〜図4を用いて説明する。
図1は、一般的なバンドギャップ回路の回路図の一例である。図1のバンドギャップ回路は、抵抗R1、R2、R3、オペアンプAMP1、PNPトランジスタ(正確にはPNPバイポーラトランジスタ、以下、単に「BJT」と称する)Q1、Q2を有する。GNDはGND端子を示し、VBGRは出力基準電圧を示し、IM、IPは内部のノードを示している。なお、抵抗に添えられた数値は抵抗値の例を示している。なお、BJTQ1、Q2に添えられた数値(×1、×10)は、BJTQ1、Q2の相対的な面積の比の例を示している。また、VBE1は、BJTQ1のベース・エミッタ間電圧を示し、VBE2は、BJTQ2のベース・エミッタ間電圧を示している。なお、以下において、BJTに流れる電流といった場合には、特に断りがない限り、エミッタ電流のことを示すものとする。
図1のバンドギャップ回路において、BJTQ1のエミッタには、抵抗R1の一端が接続され、BJTQ2のエミッタには、抵抗R3の一端が接続されている。オペアンプAMP1の入力IMには、抵抗R3の他端が接続され、入力IPには、BJTQ1のエミッタが接続されている。抵抗R2は、抵抗R1に対して並列に設けられており、抵抗R2の一端は、抵抗R3の他端に接続されている。オペアンプAMP1の出力、抵抗R1の他端、及び、抵抗R2の他端は、出力基準電圧VBGRに設定された電圧線VLに接続されている。従って、電圧線VL、抵抗R2によって、オペアンプAMP1の負帰還回路が形成される。
BJTのベース・エミッタ間電圧(pn接合の順方向電圧)をVBEとすると、VBEは、以下の式(1)で表される。
VBE=Veg−a・T ・・・(1)
ここで、Vegはシリコンのバンドギャップ電圧を示し、Tは絶対温度を示し、aは電圧VBEの温度係数を示している。ここで、Vegは約1.2Vであることが知られており、実用領域では、aの値は、約2mV/℃となることが知られている。従って、例えば、T=300Kの場合には、ベース・エミッタ間電圧VBEは約600mVとなる。
BJTのエミッタ電流IEと電圧VBEとの関係は、以下の式(2)で表される。
IE=IO・exp{q・VBE/(k・T)} ・・・(2)
ここで、IOは、BJTのエミッタ面積に比例する定数を示し、qは電子の電荷を示し、kはボルツマン定数を示している。
オペアンプAMP1の負帰還制御により、オペアンプAMP1の電圧利得が十分大きい場合には、オペアンプAMP1の入力IMとIPの電位が互いに等しくなって回路が安定する。このとき、図1に示すように、抵抗R1、R2の抵抗値の比を100k:1M=1:10にすると、BJTQ1、Q2に流れる電流の大きさの比は10:1となる。BJTQ2に流れる電流をIとすると、BJTQ1に流れる電流はI×10となる。図1において、BJTQ1、Q2に添えられた「I×10」、「I」は、BJTQ1、Q2に流れる電流の相対関係を示す。
また、図1において、BJTQ2のエミッタ面積は、BJTQ1のエミッタ面積の10倍であるとする。図1において、BJTQ1、Q2に添えられた「×1」、「×10」は、エミッタ面積の相対関係を示す。
先にも述べたように、VBE1は、BJTQ1のベース・エミッタ間電圧を示し、VBE2は、BJTQ2のベース・エミッタ間電圧を示している。従って、BJTQ1、Q2のエミッタ電流は、式(2)を用いて、以下の式(3)、(4)で表される。
10×I=IO・exp{q・VBE1/(k・T)} ・・・(3)
I=10×IO・exp{q・VBE2/(k・T)} ・・・(4)
式(3)を式(4)で両辺割り算すると、以下の式(5)が得られる。
100=exp{q・VBE1/(k・T)−q・VBE2/(k・T)}・・(5)
ここで、VBE1−VBE2=ΔVBEとすると、式(5)は以下の式(6)で表される。
ΔVBE=(k・T/q)ln(100) ・・・(6)
式(6)より、BJTQ1、Q2のベース・エミッタ間電圧の差ΔVBEは、BJTQ1、Q2の電流密度比の対数たるln(100)と熱電圧たるk・T/qとの積で表されることが分かる。図1より分かるように、入力IPの電位はVBE1となる。オペアンプAMP1の入力IMとIPの電位が互いに等しくなっているので、入力IMの電位はVBE1となる。従って、抵抗R3の両端の電圧は、VBE1−VBE2=ΔVBEとなり、抵抗R2、R3には、ΔVBE/R3の電流が流れる。従って、抵抗R2の両端の電圧VR2は、以下の式(7)で表される。
VR2=ΔVBE・R2/R3 ・・・(7)
また、先にも述べたように、オペアンプAMP1の入力IMとIPの電位が互いに等しく、入力IMの電位はVBE1となるので、出力基準電圧VBGRは、以下の式(8)で表される。
VBGR=VBE1+VR2
=VBE1+ΔVBE・R2/R3 ・・・(8)
式(1)にも示したように、pn接合の順方向電圧VBE1は温度の上昇に伴って減少する負の温度依存特性を持つ。一方、式(6)に示したように、BJTQ1、Q2のベース・エミッタ間電圧の差ΔVBEは温度に比例して大きくなる。即ち、式(8)において、ΔVBE・R2/R3がPTAT電圧に相当する。従って、R2/R3や電流密度といった値を適切に選ぶことで、出力基準電圧VBGRは、温度に依存しない値となる。そのときの出力基準電圧VBGRは、シリコンのバンドギャップ電圧に相当する約1.2Vとなる。
図1のバンドギャップ回路では、比較的単純な回路で、温度に依存しない基準電圧を発生できる利点がある。しかし、実際の集積回路では、オペアンプAMP1における素子の特性がばらつくことにより、オペアンプAMP1の入力IMとIPの電位は、完全には一致しない。理想的な集積回路において、オペアンプAMP1の負帰還制御が行われて、オペアンプAMP1の入力IMとIPの電位が互いに等しくなった場合、オペアンプAMP1の出力電圧は例えば電源電圧の1/2となる。しかし、実際の集積回路では、オペアンプAMP1における素子の特性がばらつくため、オペアンプAMP1の負帰還制御が行われて、オペアンプAMP1の出力電圧が電源電圧の1/2となるときには、入力IMとIPの電位は互いに異なっている。このときの入力IMとIPとの電位差がいわゆる「オフセット電圧」である。典型的なオフセット電圧は+10mV〜−10mV程度であることが知られている。このため、出力基準電圧VBGRは、バンドギャップ回路が有するオペアンプAMP1のオフセット電圧の影響を受ける。以下では、このオフセット電圧が出力基準電圧VBGRにどのように影響を及ぼすかについて説明する。
図2は、図1のバンドギャップ回路におけるオフセット電圧の影響を考慮した回路図である。図2において、図1で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。図2のバンドギャップ回路は、図1のバンドギャップ回路におけるオペアンプAMP1を理想オペアンプIAMP1とオフセット電圧VOFFとの組み合わせに置き換えている。理想オペアンプIAMP1は、オフセット電圧が0mVとされた理想的なオペアンプである。図2のバンドギャップ回路では、理想オペアンプIAMP1の入力IIMとIPの電位が一致し、入力IIMの電位がVBE1となる。つまり、オペアンプAMP1のオフセット電圧VOFFは理想オペアンプIAMP1の入力IIMに付加されており、入力IMの電位は、ノードIIMの電位にオフセット電圧VOFFが加算された値になる。即ち、入力IMとIPの電位は、オフセット電圧VOFF分だけずれる。
先の図1のバンドギャップ回路において、オフセット電圧を考慮しなかった場合には、抵抗R3の両端の電圧VR3は、以下の式(9)で表された。
VR3=ΔVBE ・・・(9)
それに対し、オフセット電圧を考慮した図2のバンドギャップ回路では、抵抗R3の両端の電圧VR3´は、以下の式(10)で表される。
VR3´=ΔVBE+VOFF ・・・(10)
従って、オフセット電圧を考慮した場合、抵抗R2の両端の電圧VR2´は、以下の式(11)で表される。
VR2´=(ΔVBE+VOFF)・R2/R3 ・・・(11)
従って、図2のバンドギャップ回路では、出力基準電圧VBGRは、以下の式(8)で表される。
VBGR=VBE1+VOFF+(ΔVBE+VOFF)・R2/R3 ・・(12)
式(12)より分かるように、現実のPTAT電圧は、(ΔVBE+VOFF)・R2/R3である。ここで、R2:R3=1M:200Kとなっているので、R2/R3=5となり、式(12)で求められる現実のVBGRは、式(8)で求められる理想的なVBGRに対し、オフセット電圧VOFFを6倍して加えた値となる。
図1、図2のバンドギャップ回路では、できるだけオペアンプのオフセット電圧の影響を小さくするために、先に述べたように、BJTQ2のエミッタ面積を、BJTQ1のエミッタ面積の10倍としている。また、BJTQ1に流れる電流を、BJTQ2に流れる電流の大きさIの10倍としている。これにより、BJTQ1、Q2の電流密度比の対数はln(100)で表され、ΔVBEは、先に述べた式(6)で表される。ここで、式(6)をT=300Kとして実際に計算すると以下の式(13)のようになる。
ΔVBE=(k・T/q)ln(100)
≒26mV×4.6=120mV・・・(13)
このように、ΔVBEは、オフセット電圧VOFF(+10mV〜−10mV)に対して10倍以上大きな値になる。これにより、オフセット電圧VOFFの影響をある程度抑えることが可能である。しかしながら、この場合でも、式(12)に示したように、約600mVの電圧VBE1にPTAT電圧を加算して1200mVの出力基準電圧VBGRを得るためには、式(13)の値を5倍してVBE1に加算することになる。そのため、図2のバンドギャップ回路では、式(12)にも示したように、出力基準電圧VBGRに対するオフセット電圧VOFFの影響が6倍程度に増幅される。つまり、図2にも示すように、出力基準電圧VBGR=1200mVに対して、+60mV〜−60mV程度の増幅されたオフセット電圧VOFFによる誤差が発生する。
以上に述べたこととから分かるように、図1のバンドギャップ回路は、比較的単純な回路構成でバンドギャップ回路を構成できる利点を有する一方、オペアンプのオフセット電圧により、出力基準電圧VBGRの精度が制限されるという限界を有する。
上述のオフセット電圧による出力基準電圧VBGRの精度制限を解決するため、出力基準電圧を1200mVではなく、2400mVあるいはさらにそれよりも大きな電圧とする回路が提案されている。2400mVの出力基準電圧を出力するバンドギャップ回路の例について、図3を用いて説明する。
図3は、2400mVの出力基準電圧を出力するバンドギャップ回路の回路図の一例である。図3において、図1で説明した要素と同一の要素については、同一の符号を付すこととする。
図3のバンドギャップ回路は、抵抗R4、R5、R6、R7、R8、オペアンプAMP2、BJTQ3、Q4、Q5、Q6を有する。また、VBGR24は2.4Vの出力基準電圧を示し、NODE1は、内部のノードを示している。なお、BJTQ3、Q4、Q5、Q6に添えられた数値(×1、×10)は、BJTQ3、Q4、Q5、Q6の相対的なエミッタ面積の比の例を示している。VBE3は、BJTQ3のベース・エミッタ間電圧を示し、VBE5は、BJTQ5のベース・エミッタ間電圧を示している。
図3のバンドギャップ回路において、BJTQ3のエミッタには、BJTQ4のベースが接続され、BJTQ5のエミッタには、BJTQ6のベースが接続されている。BJTQ3、Q5、Q4、Q6のエミッタにはそれぞれ、抵抗R4、R5、R6、R8の一端が接続されている。オペアンプAMP2の入力IMには、抵抗R8の他端が接続され、入力IPには、BJTQ4のエミッタが接続されている。抵抗R7は、抵抗R6に対して並列に設けられており、抵抗R7の一端は、抵抗R8の他端に接続されている。抵抗R4、R5、R6、R7の他端、及び、オペアンプAMP2の出力は、出力基準電圧VBGR24に設定された電圧線VL24に接続されている。従って、電圧線VL24、抵抗R7によって、オペアンプAMP2の負帰還回路が形成される。
図1のバンドギャップ回路では、式(8)にも示したように、出力基準電圧VBGRは、電圧VBE1と絶対温度Tに比例する電圧たるPTAT電圧との和で示された。それに対し、図3のバンドギャップ回路では、出力基準電圧VBGR24は、ベース・エミッタ間電圧VBEを2倍した値とPTAT電圧との和で示される点が異なる。以下、具体的に説明する。
既に説明したように、BJTのベース・エミッタ間電圧VBEは式(1)で表され、BJTのエミッタ電流IEと電圧VBEとの関係は、式(2)で表された。オペアンプAMP2の負帰還制御により、オペアンプAMP2の電圧利得が十分大きい場合には、オペアンプAMP2の入力IMとIPの電位が互いに等しくなって回路が安定する。このとき、図1で述べたのと同様に、抵抗R6、R7の抵抗値の比を1:10にすると、BJTQ4、Q6に流れる電流の大きさの比は10:1となる。従って、BJTQ6に流れる電流をIとすると、BJTQ4に流れる電流はI×10となる。図3において、BJTQ4、Q6に添えられた「I×10」、「I」は、BJTQ4、Q6に流れる電流の相対関係を示す。また、抵抗R4、R5の関係を適切に設計することにより、BJTQ3、Q5に流れる電流も10:1に設計されるものとする。BJTQ3、Q5に添えられた「I×10」、「I」は、BJTQ3、Q5に流れる電流の相対関係を示す。さらに、図3において、BJTQ6のエミッタ面積がBJTQ4のエミッタ面積の10倍であるとし、BJTQ5のエミッタ面積がBJTQ3のエミッタ面積の10倍であるとする。図3において、BJTQ3、Q4、Q5、Q6に添えられた「×1」、「×10」は、エミッタ面積の相対関係を示す。
BJTQ4、Q6のエミッタ電流は、BJTQ4、Q6のベース・エミッタ間電圧をVBE4、VBE6とすると、式(2)を用いて、以下の式(14)、(15)で表される。
10×I=IO・exp{q・VBE4/(k・T)} ・・・(14)
I=10×IO・exp{q・VBE6/(k・T)} ・・・(15)
式(14)を式(15)で両辺割り算すると、以下の式(16)が得られる。
100=exp{q・VBE4/(k・T)−q・VBE6/(k・T)}・・・(16)
ここで、VBE4−VBE6=ΔVBE46とすると、式(16)は以下の式(17)で表される。
ΔVBE46=(k・T/q)ln(100) ・・・(17)
また、BJTQ3、Q5のエミッタ電流は、式(2)を用いて、以下の式(18)、(19)で示される。
10×I=IO・exp{q・VBE3/(k・T)} ・・・(18)
I=10×IO・exp{q・VBE5/(k・T)} ・・・(19)
式(18)を式(19)で割り算すると、以下の式(20)、(21)で表される。
100=exp{q・VBE3/(k・T)−q・VBE5/(k・T)}・・(20)
ΔVBE35=(k・T/q)ln(100) ・・・(21)
BJTQ3のエミッタがBJTQ4のベースに接続されているので、入力IPの電位はVBE3とVBE4との和となる。また、BJTQ5のエミッタがBJTQ6のベースに接続されているので、NODE1の電位はVBE5とVBE6との和となる。
入力IMとIPの電位は等しくなっているので、抵抗R8の両端の電圧VR8は、IPとNODE1との間の電位差に相当し、以下の式(22)で表される。
VR8=VBE3+VBE4−(VBE5+VBE6) ・・・(22)
=ΔVBE46+ΔVBE35
つまり、電圧VR8は、ΔVBE46とΔVBE35との和に等しく、式(17)、(21)より絶対温度に比例することが分かる。言い換えると、電圧VR8は、BJTQ3、Q5の電流密度比の対数たるln(100)と熱電圧たるk・T/qとの積に対し、BJTQ4、Q6の電流密度比の対数たるln(100)と熱電圧たるk・T/qとの積を加えたものに等しい。
抵抗R8に流れる電流IR8は、以下の式(23)で表される。
IR8=(ΔVBE35+ΔVBE46)/R8 ・・・(23)
従って、抵抗R7の電圧VR7は、以下の式(24)で表される。
VR7=(ΔVBE35+ΔVBE46)・R7/R8・・・(24)
入力IP、IMの電位はどちらもVBE3+VBE4となるので、出力基準電圧VBGR24は、以下の式(25)で表される。
VBGR24=VBE3+VBE4
+(ΔVBE35+ΔVBE46)・R7/R8・・・(25)
pn接合の順方向電圧VBE3、VBE4は温度の上昇に伴って減少する負の温度依存特性を持つ(VBE=Veg−a・T・・・(1))。一方、ΔVBE35、ΔVBE46は温度に比例して大きくなる。即ち、(ΔVBE35+ΔVBE46)・R7/R8がPTAT電圧に相当する。従って、R7/R8や電流密度といった値を適切に選ぶことで、出力基準電圧VBGR24は、温度に依存しない値となる。そのときの出力基準電圧VBGR24は、2つのVBEの値を式(25)に含んでいるので、シリコンのバンドギャップ電圧の2倍に相当する約2.4Vとなる。
図3のバンドギャップ回路の利点は、図1のバンドギャップ回路と比較して、オペアンプAMP2のオフセット電圧の影響が1/2になる点にある。以下、図4を用いて、オペアンプAMP2のオフセット電圧の影響について説明する。
図4は、図3のバンドギャップ回路におけるオフセット電圧の影響を考慮した回路図である。図4において、図3で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。図4のバンドギャップ回路は、図3のバンドギャップ回路におけるオペアンプAMP2を理想オペアンプIAMP2とオフセット電圧VOFFとの組み合わせに置き換えている。理想オペアンプIAMP2は、オフセット電圧が0mVとされた理想的なオペアンプである。図4のバンドギャップ回路では、理想オペアンプIAMP2の入力IIMとIPの電位が一致し、入力IIMの電位がVBE3+VBE4となる。オペアンプAMP2のオフセット電圧VOFFは理想オペアンプIAMP2の入力IIMに付加されている。つまり、入力IMとIPの電位は、オフセット電圧VOFF分だけずれる。
先の図3のバンドギャップ回路において、オフセット電圧を考慮しなかった場合には、抵抗R8の両端の電圧VR8は、以下の式(26)で表された。
VR8=ΔVBE35+ΔVBE46 ・・・(26)
それに対し、オフセット電圧を考慮した図4のバンドギャップ回路では、抵抗R8の両端の電圧VR8´は、以下の式(10)で表される。
VR8´=ΔVBE35+ΔVBE46+VOFF ・・・(27)
従って、オフセット電圧を考慮した場合、抵抗R7の両端の電圧VR7´は、以下の式(28)で表される。
VR7´=(ΔVBE35+ΔVBE46+VOFF)・R2/R3・・・(28)
従って、図5のバンドギャップ回路では、出力基準電圧VBGR24は、以下の式(29)で表される。
VBGR24=VBE3+VBE4+VOFF
+(ΔVBE35+ΔVBE46+VOFF)・R7/R8・・(29)
ここで、図4で述べたのと同様に、R7/R8=5とすると、式(29)で求められる現実のVBGR24は、式(25)で求められる理想的なVBGR24に対し、オフセット電圧VOFFを6倍して加えた値となる。
図3、図4のバンドギャップ回路では、できるだけオペアンプのオフセット電圧の影響を小さくするために、BJTQ5のエミッタ面積をBJTQ3のエミッタ面積の10倍とし、BJTQ6のエミッタ面積をBJTQ4のエミッタ面積の10倍としている。また、BJTQ3に流れる電流をBJTQ5に流れる電流の10倍とし、BJTQ4に流れる電流をBJTQ6に流れる電流の10倍としている。これにより、BJTQ3、Q5の電流密度比の対数、及び、BJTQ4、Q6の電流密度比の対数はln(100)で表される。ここで、T=300Kとして、式(17)、式(21)を用いて、ΔVBE35+ΔVBE46を実際に計算すると、以下の式(30)のようになる。
ΔVBE35+ΔVBE46=(k・T/q)ln(100)
+(k・T/q)ln(100)
≒26mV×4.6×2=240mV・・・(30)
このように、ΔVBE35+ΔVBE46は、図1のバンドギャップ回路のΔVBE(120mV)の2倍の値となる。
先に述べたように、図1のバンドギャップ回路において、1200mVの出力基準電圧VBGRを得るためには、式(13)の値(ΔVBE=120mV)を5倍して、600mVのVBE1に加算していた。このときには、出力基準電圧VBGRに対するオフセット電圧VOFFの影響が6倍程度に増幅されていた(式(12)参照)。一方、図3のバンドギャップ回路において、2400mVの出力基準電圧VBGR24を得るためには、式(30)の値(ΔVBE35+ΔVBE46=240mV)を5倍して、1200mVのVBE3+VBE4に加算する。この場合にも、出力基準電圧VBGR24に対するオフセット電圧VOFFの影響は6倍程度に増幅される(式(29)参照)。
しかしながら、オフセット電圧VOFFがどちらも10mVであるとした場合、図1のバンドギャップ回路におけるVBGRの値は1200mV±60mVとなるのに対し、図3のバンドギャップ回路におけるVBGR24の値は2400mV±60mVとなる。つまり、オフセット電圧の影響による誤差の絶対値は同じだが、VBGR24はVBGRの2倍の出力基準電圧となっているため、VBGRが5%の誤差となるのに対し、VBGR24は2.5%の誤差となる。このように、図3のバンドギャップ回路は、図1のバンドギャップ回路と比較して、オフセット電圧VOFFの影響を1/2にできる利点を有する。
ここで、図3のバンドギャップ回路では、出力基準電圧が2400mVとなるため、出力基準電圧が1200mVとなる図1のバンドギャップ回路と比較して、最低動作電圧が大きくなる。そこで、次に、オフセット電圧の影響を小さくできる利点を保ちつつ、出力基準電圧を1200mVとしたバンドギャップ回路について図5を用いて説明する。
図5は、オフセット電圧の影響を小さくできる利点を保ったまま、出力基準電圧を1200mVとするバンドギャップ回路の一例である。図5において、図3で説明した要素と同一の要素については、同一の符号を付すこととする。
図5バンドギャップ回路は、抵抗R8、R9、オペアンプAMP3、BJTQ3、Q4、Q5、Q6、Q7、PMOSトランジスタPM1、PM2、PM3、PM4、PM5を有する。図5のバンドギャップ回路において、VDP5は例えば+5Vの電源を示している。PMOSトランジスタPM1、PM2、PM4、PM5は、ゲート電位が同じとなっているのでカレントミラーとして働く。
先の図3のバンドギャップ回路では、BJTQ3、Q5、Q4、Q6に電流を供給する素子は抵抗R4、R5、R6、R7となっていた。これら抵抗R4、R5、R6、R7はそれぞれ、出力基準電圧VBGR24に設定された電圧線VL24と、BJTQ3のエミッタ、BJTQ5のエミッタ、IP、NODE1との間の電位差に対応した電流を供給していた。
それに対し、図5のバンドギャップ回路では、電流源として働くPMOSトランジスタPM1、PM2、PM3、PM4が、BJTQ3、Q5に10:1の電流を供給し、BJTQ4、Q6に10:1の電流を供給する。入力IM、IPの電位が一致するようにオペアンプAMP3の負帰還制御が行われる点は、図3のバンドギャップ回路と同様である。従って、抵抗R8の両端の電圧は、図3のバンドギャップ回路の場合と同様となり、抵抗R8に流れる電流IR8は、式(23)で表される。
IR8=(ΔVBE35+ΔVBE46)/R8 ・・・(23)
先にも述べたように、PMOSトランジスタPM1、PM2、PM4、PM5は、カレントミラーとして働く。そのため、抵抗R8に流れる電流とPMOSトランジスタPM5に流れる電流は比例することになるので、抵抗R9、BJTQ7に流れる電流も、式(23)と同様、絶対温度に比例する電流(以下では、単に「PTAT電流」と称する)となる。
BJTQ7と抵抗R9にPTAT電流を流すと、図1のバンドギャップ回路と同様、その合計の電圧が、温度に依存しなくなる電圧である約1200mVとなる。つまり、抵抗R9の値、PMOSトランジスタPM4、PM5に流れる電流の比を適切に設定することで、出力基準電圧VBGRを発生させることができる。
図5のバンドギャップ回路では、図3のバンドギャップ回路と同様、抵抗R8の両端の電圧を例えば240mVと大きくすることができ、オフセット電圧の出力基準電圧に与える影響を小さくすることができる。また、図5のバンドギャップ回路では、出力基準電圧を1200mVとしているので、図3のバンドギャップ回路と比較して、より低い電源電圧で動作することができる。
しかしながら、図5のバンドギャップ回路では、BJTQ3、Q4、Q5、Q6に電流を供給する素子をPMOSトランジスタが含まれるカレントミラーとしているため、これらのPMOSトランジスタの特性誤差が、出力基準電圧の誤差要因となる恐れがある。言い換えると、抵抗とPMOSトランジスタを比較した場合、PMOSトランジスタの方が制御すべきパラメータが多く、素子の特性の一致の程度たるマッチングの点で、抵抗より不利となる場合が多い。つまり、図5のバンドギャップ回路では、最低動作電圧を改善することには成功しているものの、PMOSトランジスタの特性誤差により、図3のバンドギャップ回路と比較して、出力基準電圧の誤差が大きくなる可能性がある。
そこで、実施形態に係るバンドギャップ回路では、図1のバンドギャップ回路と図3のバンドギャップとを組み合わせることで、出力基準電圧の精度向上が図られた出力基準電圧VBGR24と、最低動作電圧が抑えられた出力基準電圧VBGRとを得ることとする。以下、図6を用いて具体的に説明する。
図6は、実施形態に係るバンドギャップ回路の回路図の一例である。図6において、図1で説明した要素と同一の要素については、同一の符号を付すこととする。具体的には、図6において、Qn(nは整数)はBJTを示し、Rn(nは整数)は抵抗及び抵抗値を示し、GNDはGND端子を示し、AMPn(nは整数)はオペアンプを示している。また、IM、IP、IM2、IP2、NODE1は内部のノードを示し、VBGRは1.2Vの出力基準電圧を示し、VBGR24は2.4Vの出力基準電圧を示している。VBEn(nは整数)は、BJTQnのベース・エミッタ間電圧を示している。また、BJTQnに添えられえた数値(×1、×10)は、BJTQnの相対的なエミッタ面積の比の例を示している。
図6のバンドギャップ回路は、回路CC1と回路CC2とを有する。回路CC1は、出力基準電圧VBGRを出力する回路部分であり、回路CC2は、出力基準電圧VBGR24を出力する回路部分である。なお、出力基準電圧VBGRが第1のバンドギャップ電圧に相当し、出力基準電圧VBGR24が第2のバンドギャップ電圧に相当する。従って、回路CC1が第1の基準電圧生成回路として機能し、回路CC2が第2の基準電圧生成回路として機能する。
回路CC1は、BJTQ3、Q5、抵抗R10、R11、R12、オペアンプAMP4を有する。BJTQ3のエミッタには、抵抗R10の一端が接続され、BJTQ5のエミッタには、抵抗R12の一端が接続されている。オペアンプAMP4の入力IM2には、抵抗R12の他端が接続され、入力IP2には、BJTQ3のエミッタが接続されている。抵抗R11は、抵抗R10に対して並列に設けられており、抵抗R11の一端は、抵抗R12の他端に接続されている。つまり、抵抗R10及びR11の一端は、オペアンプAMP4の入力にも接続されている。オペアンプAMP4の出力、抵抗R10及び抵抗R11の他端は、出力基準電圧VBGRに設定された電圧線VLに接続されている。従って、電圧線VL、抵抗R11によって、オペアンプAMP4の負帰還回路が形成される。なお、BJTQ3が第1のPNPトランジスタとして機能し、BJTQ5が第2のPNPトランジスタとして機能する。また、抵抗R12が第1の抵抗として機能し、オペアンプAMP4が第1のオペアンプとして機能する。さらに、抵抗R10が第3の抵抗として機能し、抵抗R11が第4の抵抗として機能する。
また、回路CC2は、BJTQ3、Q5、Q4、Q6、抵抗R6、R7、R8、オペアンプAMP2を有する。BJTQ3のエミッタには、BJTQ4のベースが接続され、BJTQ5のエミッタには、BJTQ6のベースが接続されている。BJTQ4のエミッタには、抵抗R6の一端が接続され、BJTQ6のエミッタには、抵抗R8の一端が接続されている。オペアンプAMP2の入力IMには、抵抗R8の他端が接続され、入力IPには、BJTQ6のエミッタが接続されている。抵抗R7は、抵抗R8に対して並列に設けられており、抵抗R7の一端は、抵抗R8の他端に接続されている。オペアンプAMP2の出力、抵抗R6及び抵抗R7の他端は、出力基準電圧VBGR24に設定された電圧線VL24に接続されている。従って、電圧線VL24、抵抗R7によって、オペアンプAMP2の負帰還回路が形成される。なお、BJTQ4が第3のPNPトランジスタとして機能し、BJTQ6が第4のPNPトランジスタとして機能する。また、抵抗R8が第2の抵抗として機能し、オペアンプAMP2が第2のオペアンプとして機能する。
以下、図6のバンドギャップ回路の動作について、回路CC1、CC2に分けて説明する。
まず、回路CC1の動作について説明する。先にも述べたように、BJTQ3、Q5、抵抗R10、R11、R12、オペアンプAMP4を有する回路CC1は、図1のバンドギャップ回路と同様、1.2Vの出力基準電圧VGBRを出力するバンドギャップ回路として機能する。図1のバンドギャップ回路と回路CC1との違いは、回路CC1では、BJTQ3のエミッタがBJTQ4のベースに接続され、BJTQ5のエミッタがBJTQ6のベースに接続されている点にある。
オペアンプAMP4の負帰還制御により、オペアンプAMP4の電圧利得が十分大きい場合には、オペアンプAMP4の入力IM2とIP2の電位が互いに等しくなって回路が安定する。つまり、入力IM2の電位はVBE3となり、抵抗R12の両端の電圧は、VBE3とVBE5との差であるΔVBE35となる。従って、R7/R8=5の場合において、約600mVのVBE3にPTAT電圧を加算して1200mVの出力基準電圧VBGRを得るためには、式(13)の値を5倍してVBE1に加算することになる。つまり、図1で述べたのと同様、ΔVBE35を120mVにすれば、出力基準電圧VBGRは1200mVとなる。
つまり、図1で説明したように、BJTQ3に流れる電流をBJTQ5に流れる電流の10倍とし、BJTQ5のエミッタ面積をBJTQ3のエミッタ面積の10倍としておくことで、ΔVBE35は、以下の式(31)で表される。ここで、T=300Kとすると、ΔVBE=約120mVとなる。
ΔVBE35=(kT/q)ln(100)
=26mV×4.6=120mV ・・・(31)
なお、ここで、図1のバンドギャップ回路と異なり、BJTQ3、Q5には、抵抗R10、R11から流れる電流の他に、BJTQ4、Q6のベース電流も流れる。そこで、BJTQ3に流れる電流をBJTQ5に流れる電流の10倍とするために、抵抗R10、R11の抵抗値の比を1:10にするとともに、BJTQ4、Q6のベース電流の比を10:1にする。具体的には、BJTQ4、Q6の電流増幅率hFEは同じになっているので、BJTQ4、Q6のエミッタ電流の比を10:1にしておく。これにより、BJTQ4、Q6のベース電流の比も10:1になる。このようにすることで、図1と同様、1200mVの出力基準電圧VBGRを発生させることができる。
次に、回路CC2の動作について説明する。先にも述べたように、BJTQ3、Q5、Q4、Q6、抵抗R6、R7、R8、オペアンプAMP2を有する回路CC2は、図3のバンドギャップ回路と同様、2.4Vの出力基準電圧VGBR24を出力するバンドギャップ回路として機能する。
BJTQ4のベースはBJTQ3のエミッタに接続されているので、IPの電位はVBE3+VBE4となる。一方、BJTQ6のベースはBJTQ5のエミッタに接続されているので、NODE1の電位はVBE5+VBE6となる。オペアンプAMP2の負帰還制御により、オペアンプAMP2の電圧利得が十分大きい場合には、オペアンプAMP2の入力IMとIPの電位が互いに等しくなって回路が安定する。また、BJTQ4に流れる電流をBJTQ6に流れる電流の10倍とし、BJTQ6のエミッタ面積をBJTQ4のエミッタ面積の10倍とする。このとき、抵抗R8の両端の電圧は、図3で述べたのと同様、T=300Kとすると、以下の式(32)で表される。
ΔVBE35+ΔVBE46=(k・T/q)ln(100)
+(k・T/q)ln(100)
≒26mV×4.6×2=240mV・・・(32)
なお、抵抗R6、R7の抵抗値の比を1:10にしておくことで、BJTQ4、Q6のエミッタ電流の比を10:1にすることができる。ここで、BJTQ4、Q6のエミッタ電流の比は、抵抗R10、R11から流れる電流比に一致している。このようにすることで、BJTQ4、Q6のベース電流の大きさが抵抗R10、R11から流れる電流に対し無視できない大きさであっても、先に述べたように、BJTQ3、Q5のエミッタ電流の比を所定の値(図6の例では10:1)に設定することが可能である。
R7/R8=5とすると、図3で述べたのと同様、PTAT電圧(ΔVBE35+ΔVBE46)・R7/R8を、IPの電圧VBE3+VBE4に加算することにより、出力基準電圧VBGR24が求められる。従って、図3で述べたのと同様、回路CC2は、2.4Vの出力基準電圧VBGR24を出力するバンドギャップ回路として機能する。
以上に説明したことから分かるように、図6に示す実施形態に係るバンドギャップ回路では、図1のバンドギャップ回路の出力基準電圧VBGRと、図3のバンドギャップ回路の出力基準電圧VBGR2とを同時に得ることが可能である。また、図6のバンドギャップ回路では、回路CC1について、図1で述べたのと同様の効果を得ることができ、回路CC2について、図3で述べたのと同様の効果を得ることができる。
図6のバンドギャップ回路では、BJTQ3、Q5を、VBGR出力回路部分たる回路CC1とVBGR24出力回路部分たる回路CC2とで共有する。従って、図1のバンドギャップ回路と図3のバンドギャップ回路とを独立に2つ設ける場合と比較して、図6のバンドギャップ回路では、回路素子面積の削減が達成される。
また、図3のバンドギャップ回路単独と比較しても、図6のバンドギャップ回路では、回路素子面積が殆ど増加しないか、場合によっては回路素子面積を削減することが可能となる。より詳細には、図3のバンドギャップ回路と比較して、図6のバンドギャップ回路では、抵抗値を小さくすることができるので、回路素子面積を増加させずに済む。以下、この理由について説明する。
図3のバンドギャップ回路における抵抗R4、R5の値と、図6のバンドギャップ回路における抵抗R10、R11の値とを比較してみる。なお、ここで、図3の説明では、BJTQ3、Q5に流れる電流の比を10:1として説明した。この場合、VBE3は、VBE5に対し、T=300Kで、60mV大きくなり、抵抗R5の両端の電圧は、抵抗R4の両端の電圧よりも、60mV大きくなる。しかし、VBE3とVBE5との間の電位差は小さいので、ここでは簡単のため、抵抗R4、R5の両端の電圧はほぼ等しいとして考えることとする。
図3のバンドギャップ回路では、抵抗R4、R5の他端は、出力基準電圧VBGR24に設定された電圧線VL24に接続されている。従って、出力基準電圧VBGR24を2.4Vとし、VBE3を0.6Vとすると、抵抗R4、R5の両端の電圧は1.8Vとなる。BJTQ3に流れる電流を6μAとし、BJTQ5に流れる電流を0.6μAとすると、抵抗R4の抵抗値は、1.8V/6μA=300kΩとなり、抵抗R5の抵抗値は、この10倍の値である3000kΩとなる。
一方、図6のバンドギャップ回路では、抵抗R10、R11の他端は、出力基準電圧VBGRに設定された電圧線VLに接続されている。従って、出力基準電圧VBGRを1.2Vとし、VBE3を0.6Vとすると、抵抗R10、R11の両端の電圧は0.6Vとなる。つまり、図3のバンドギャップ回路における抵抗R4、R5の両端の電圧と比較して、抵抗R10、11の両端の電圧は1/3となる。ここで、BJTQ10に流れる電流を6μAとし、BJTQ11に流れる電流を0.6μAとすると、抵抗R10の抵抗値は100kΩとなり、抵抗値R11の抵抗値は1000kΩとなる。つまり、図3のバンドギャップ回路における抵抗R4、R5と比較して、図6のバンドギャップの回路における抵抗R10、R11では、流れる電流の値が同じ場合には、抵抗値の値を1/3にすることができる。
まとめると、図3のバンドギャップ回路における抵抗R4、R5に加わる電圧はVBGR24−VBE3、VBGR24−VBE5となっている。それに対し、図6のバンドギャップの回路における抵抗R10、R11に加わる電圧はVBGR−VBE3、VBGR−VBE5と小さくなっている。従って、図3のバンドギャップ回路における抵抗R4、R5の抵抗値と比較して、図6のバンドギャップの回路における抵抗R10、R11では、流れる電流の値が同じ場合には、その抵抗値を小さくすることができる。
マイクロコントローラに搭載するバンドギャップ回路では、消費電力が小さいことが望まれる場合が多いので、抵抗値が大きくなる傾向がある。そのため、このようなバンドギャップ回路では、回路全体の面積に占める抵抗の割合が大きくなる。この点、図6のバンドギャップ回路では、図3のバンドギャップ回路と比較して、オペアンプなどが増加しているものの、上述したように、抵抗値は小さくなる。従って、図3のバンドギャップ回路の回路素子面積と比較して、図6のバンドギャップ回路の回路素子面積は増加せずに済む。むしろ、図6のバンドギャップ回路では、抵抗素子の単位正方形当たりの抵抗、即ち、シート抵抗が小さい場合には、回路素子面積の削減の効果が得られる。
また、図3のバンドギャップ回路と比較して、図6のバンドギャップ回路では、BJTの電流増幅率hFEの変動に対する出力基準電圧VBGR24の変動を抑えることができる。以下、この理由について説明する。
先に述べたように、図3のバンドギャップ回路において、BJTQ3、Q5に流れる電流の比を10:1とすると、VBE3は、VBE5に対し、300Kで、60mV大きくなり、抵抗R5の両端の電圧は、抵抗R4の両端の電圧よりも、60mV大きくなる。VBE3とVBE5との差ΔVBE35は、絶対温度に比例するので、温度が変化すると、抵抗R4、R5の両端の電圧は、ΔVBE35が変化する程度に変化する。つまり、抵抗R4、R5の抵抗値の比は、1:10で一定なので、温度が大きくなるに従って、抵抗R4の両端の電圧よりも、抵抗R5の両端の電圧の方が大きくなる。従って、BJTQ3、Q5に流れる電流の値の比は、室温で10:1に設計された場合であっても、温度が上昇すると、10:1から変化する。この電流値の比とつりあうようにΔVBE35が決まるので、実際のΔVBE35は、温度に比例せず、式(30)におけるΔVBE35の値よりも小さくなる。
また、ΔVBE35は、BJTQ4、Q6のベース電流の影響も受ける。つまり、BJTQ3、Q5のエミッタ電流の値は、抵抗R4、R5を流れる電流の値と、BJTQ4、Q6のベース電流の値との和で示される。図3のバンドギャップ回路では、上述したように、抵抗R4、R5に流れる電流の値の比を正確に10:1に設計することが難しい。そのため、BJTの電流増幅率hFEの変動の影響も受けることになる。ここで、BJTQ4、Q5のベース電流と電流増幅率hFEとの関係は、抵抗R6、R7に流れる電流=BJTQ4、Q5のベース電流×(1+hFE)で示される。従って、抵抗R6、R7の抵抗値の比を1:10に設計すれば、BJTQ4、Q5のベース電流の値を10:1に設計することができる。しかしながら、図3のバンドギャップ回路では、上述したように、BJTQ4、Q5のベース電流の値を10:1に設計した場合でも、抵抗R4、R5に流れる電流の値の比を正確に10:1に設計することが難しい。そのため、BJTQ3、Q5のエミッタ電流の値の比は、BJTQ4、Q5の電流増幅率hFEの影響を受けて変動することになる。これにより、ΔVBE35が変動し、出力基準電圧VBGR24も変動する。
一方、図6のバンドギャップ回路では、抵抗R10、R11の一端は、オペアンプAMP4の入力に接続されるとともに、抵抗R10、R11の他端は、出力基準電圧VBGRに設定された電圧線VLに接続されている。オペアンプAMP4の負帰還制御により、入力IM2の電位がVBE3となる。そのため、抵抗R10、R11の両端の電圧をどちらも、出力基準電圧VBGR−VBE3にすることができる。従って、抵抗R10、R11の抵抗値の比を1:10にすることで、温度に関わらず、抵抗R10、R11に流れる電流の値の比を10:1にすることができる。そのため、BJTQ4、Q6のエミッタ電流の値の比を10:1に揃えておけば、BJTの電流増幅率hFEが変動しても、BJTQ3、Q5のエミッタ電流の比は10:1から変化することがない。つまり、図6のバンドギャップ回路では、温度に関わらず、抵抗R10、R11に流れる電流の値の比を10:1にすることができるので、電流増幅率hFEの変動に対する出力基準電圧VBGR24の変動を抑えることができるという利点を有する。
また、図5のバンドギャップ回路と比較して、図6のバンドギャップ回路では、出力基準電圧の精度を改善できる利点がある。以下、具体的に説明する。
図5のバンドギャップ回路では、図3のバンドギャップ回路における抵抗R4、R5に流れる電流の値の比を正確に設計することが難しいという問題を解決するために、BJTQ3、Q5に電流を供給する素子をPMOSトランジスタのカレントミラーとしていた。また、図3のバンドギャップ回路と異なり、図5のバンドギャップ回路では、PMOSトランジスタPM3、PM4でBJTQ4、Q6に電流を供給することにより、抵抗による電圧降下を排除していたので、低電圧動作が可能であった。しかしながら、先にも述べたように、図5のバンドギャップ回路では、PMOSトランジスタに流れる電流の値の比を、PMOSトランジスタの特性の一致の程度に頼っているので、PMOSトランジスタの特性誤差という新たな誤差要因が増加している。通常、PMOSトランジスタの一致の程度よりも、抵抗の特性の一致の程度の方が良好なので、図5のバンドギャップ回路と比較して、図6のバンドギャップ回路の方が、PMOSトランジスタのカレントミラーによる誤差が生じない分、精度の点で有利である。つまり、PMOSトランジスタの特性の一致が要求される図5のバンドギャップ回路と比較して、図6のバンドギャップ回路では、抵抗の比だけで、出力基準電圧VBGR24を設計できるので、出力基準電圧の精度を向上させることができる。
なお、図6のバンドギャップ回路の説明では、BJTQ3、Q5の電流の値の比、及び、BJTQ4、Q6の電流の値の比を一例として10:1として説明したが、これに限られるものではなく、自由に設計可能である。また、BJTQ3、Q5のエミッタ面積の比、及び、BJTQ4、Q6のエミッタ面積の比を一例として1:10として説明したが、これに限られるものではなく、任意の比で設計可能である。
次に、図6のバンドギャップ回路のトランジスタレベルの回路例について、図7、図8を用いて説明する。そして、図7、図8に示す回路を有する図6のバンドギャップ回路の回路シミュレーション結果について、図9から図13を用いて説明する。
図7、図8は、図6のバンドギャップ回路のトランジスタレベルの回路図の一例を示している。図7、図8では、図6のバンドギャップ回路において、オペアンプがトランジスタレベルで記載されているとともに、バイアス回路の例が記載されている。なお、図7、図8では、図を簡単にするために、スタートアップ回路などの一部の回路は省略して示している。
図7、図8において、Qn(nは整数)はPNPトランジスタ(BJT)を示し、Rn及びRBn(nは整数)は抵抗およびその抵抗値を示し、PMBn(nは整数)はPMOSトランジスタを示し、NMBn(nは整数)はNMOSトランジスタを示している。GNDはGND端子を示し、VDPn(nは整数)は例えばnVの+の電源電圧を示している。図7、図8に示す例では、VDP5となっているので、電源電圧は+5Vである。また、BPB、BNBはバイアス電位を示し、CB1は位相補償容量を示し、VOFF、VOFF24はオフセット電圧を示し、VBE3、VBE5、IM2、IP2、IP、IMは内部のノードを示している。図6に対応する回路素子、ノード等には同じ素子名、ノード名を与えて示している。なお、図7、図8では、オフセット電圧を電圧源VOFF、VOFF24として示しているが、これは回路シミュレーション上でオフセット電圧の影響を確認するためのものであり、実際には、この電圧源VOFF、VOFF24が存在しないのは言うまでもない。
以下、バイアス回路の動作と、各オペアンプ回路の動作を簡単に説明する。
図7について説明する。図7は、バイアス回路とオペアンプAMP4についてのトランジスタレベルの回路図の一例を示している。
図7において、トランジスタPMB1、PMB2、NMB1、NMB2、抵抗RB1を有する回路BCRは、バイアス電位BNB、BPBを発生するバイアス回路として働く。なお、スタートアップ回路は省略されている。BPB、BNBはオペアンプ回路のバイアス電位として使用される。
トランジスタPMB3、PMB4、PMB5、PMB6、NMB3、NMB4、NMB5は、一般的な2段構成のオペアンプ回路として動作し、図6のオペアンプAMP4として働く。このようなオペアンプ回路で、1.2Vのバンドギャップ電圧VBGRを発生することが可能である。トランジスタPMB3、PMB5、PMB6、NMB3、NMB4は、2段構成オペアンプ回路の1段目差動回路であり、トランジスタPMB5、PMB6のゲート電位差を増幅する役割を担う。PMB4とNMB5は2段目ソース接地増幅回路である。位相補償容量CB1は、1段目差動回路の帯域を制限するために設けられており、フィードバックの安定性を保つ。バイアス回路BCRで発生したバイアス電位BPBを利用して、電流源となるトランジスタPMB3、PMB4の電流が制御される。これにより、トランジスタPMB3からトランジスタPMB6、及び、トランジスタNMB3からトランジスタNMB5を、オペアンプ回路として動作させることができる。先にも述べたように、実際の回路ではVOFFは短絡され、また、入力IM2とIP2の電位が一致するように、オペアンプ回路は負帰還制御を行うので、トランジスタPMB6のゲート電位はVBE3となる。IP2の電位が、例えば0.6V程度と比較的低い電位なので、図7では、PMOSトランジスタで差動入力段を有するオペアンプ回路を使用する回路例が示されている。なお、スタートアップ回路は省略されている。
図8について説明する。図8は、オペアンプAMP2についてのトランジスタレベルの回路図の一例を示している。
図8において、トランジスタPMB7、PMB8、PMB9、NMB6、NMB7、NMB8、NMB9は、一般的な2段構成のオペアンプ回路として動作し、図6のオペアンプAMP2として働く。このようなオペアンプ回路で、2.4Vのバンドギャップ電圧VBGR24を発生することが可能である。トランジスタPMB7、PMB8、NMB6、NMB7、NMB8は、2段構成オペアンプの1段目差動回路であり、トランジスタNMB6、NMB7のゲート電位差を増幅する役割を担う。トランジスタPMB9、NMB9はソース接地増幅回路である。バイアス回路BCRで発生したバイアス電位BNBを利用して、電流源となるトランジスタNMB8、NMB9の電流が制御される。これにより、トランジスタPMB7からトランジスタPMB9、及び、トランジスタNMB6からトランジスタNMB9を、オペアンプ回路として動作させることができる。先にも述べたように、実際の回路ではVOFF24は短絡され、また、IMとIPの電位が一致するように、オペアンプ回路は負帰還制御を行うので、トランジスタNMB7のゲート電位はIPの電位と同じとなる。IPの電位が、例えば1.2V程度と比較的高い電位なので、図8では、NMOSトランジスタで差動入力段を有するオペアンプ回路を使用する回路例が示されている。なお、スタートアップ回路は省略されている。スタートアップ回路は、例えば、VBGR24の電位がGND付近の電位にあるときだけ、IPの電位が上昇するように、IPに電流を供給するような回路構成で実現することができる。
以上、図7、図8で説明したような回路例で、図6のバンドギャップ回路を実現できる。図7、図8では、一例として回路例を示したが、トランジスタレベルでの回路構成は各種の変形が可能であること、スタートアップ回路も、スタートアップ回路の目的を果たせるものであれば、各種の実現方法があることは言うまでもない。
次に、図9から図13を用いて、図7、図8に示す回路を有する図6のバンドギャップ回路の回路シミュレーション結果について説明する。
図9は、図6のバンドギャップ回路における出力基準電圧VBGRと温度との関係を示している。図9において、縦軸は出力基準電圧VBGRを示し、横軸は温度を示している。
図9では、パラメータとして、オフセット電圧VOFFが+10mV、0mV、−10mVのそれぞれの場合と、オフセット電圧VOFF24が+10mV、0mV、−10mVのそれぞれの場合とを組み合わせたグラフが示されている。図9を見てみると、理想的な状態、即ち、オフセット電圧VOFF、VOFF24が0mVとなる場合には、出力基準電圧VBGRは、温度に依らず、約1.2Vとなる。それに対し、オフセット電圧VOFFが+10mVの場合には、出力基準電圧VBGRは大きくなり、オフセット電圧VOFFが−10mVの場合には、出力基準電圧VBGRは小さくなる。これは、図1、図2のところで述べたことから予想されることである。
ここで、オフセット電圧VOFF24の出力基準電圧VBGRに対する影響について述べる。オフセット電圧VOFF24が変動することにより、BJTQ4、Q6に流れるエミッタ電流の値が変化し、BJTQ4、Q6に流れるベース電流の値も変化する。従って、これにより、VBE3、VBE5の値が変動し、出力基準電圧VBGRも変動することが予想される。しかしながら、図9より分かるように、オフセット電圧VOFF24が変動した場合でも、出力基準電圧VBGRは殆ど変動しない。例えば、オフセット電圧VOFF=+10mVの場合のグラフを見てみると、オフセット電圧VOFF24=+10mV又は−10mVのいずれの場合であっても、出力基準電圧VBGRの値は、0.005V程度の違いしかなく、大きな差がないことが分かる。つまり、図6のバンドギャップ回路では、オフセット電圧VOFF24の出力基準電圧VBGRに対する影響は比較的小さく、出力基準電圧VBGRとオフセット電圧VOFFとの関係は、図1のバンドギャップ回路の場合と同様であるといえる。
図10は、図6のバンドギャップ回路における出力基準電圧VBGR24と温度との関係を示している。図9において、縦軸は出力基準電圧VBGR24を示し、横軸は温度を示している。
図10においても、パラメータとして、オフセット電圧VOFFが+10mV、0mV、−10mVのそれぞれの場合と、オフセット電圧VOFF24が+10mV、0mV、−10mVのそれぞれの場合とを組み合わせたグラフが示されている。図10を見てみると、理想的な状態、即ち、オフセット電圧VOFF、VOFF24が0mVとなる場合には、出力基準電圧VBGR24は、温度に依らず、約2.4Vとなる。それに対し、オフセット電圧VOFF24が+10mVの場合には、出力基準電圧VBGR24は大きくなり、オフセット電圧VOFF24が−10mVの場合には、出力基準電圧VBGR24は小さくなる。これは、図3、図4のところで述べたことから予想されることである。
ここで、オフセット電圧VOFFの出力基準電圧VBGR24に対する影響について述べる。オフセット電圧VOFFが変動することにより、出力基準電圧VBGRは変動し、BJTQ3、Q5に流れるエミッタ電流も変動する。これにより、VBE3、VBE5の値が変動し、出力基準電圧VBGR24も変動することが予想される。しかしながら、図9より分かるように、オフセット電圧VOFFが変動した場合でも、出力基準電圧VBGR24は殆ど変動しない。例えば、オフセット電圧VOFF24=+10mVの場合のグラフを見てみると、オフセット電圧VOFF=+10mV又は−10mVのいずれの場合であっても、出力基準電圧VBGR24の値は、0.01V程度の違いしかなく、大きな差がないことが分かる。つまり、図6のバンドギャップ回路では、オフセット電圧VOFFの出力基準電圧VBGR24に対する影響は比較的小さく、出力基準電圧VBGR24とオフセット電圧VOFF24との関係は、図3のバンドギャップ回路の場合と同様であるといえる。
図11は、図6のバンドギャップ回路における出力基準電圧VBGR、VBGR24と電源電圧VDP5との関係を示している。図11において、縦軸は出力基準電圧VBGR、VBGR24を示し、横軸は電源電圧VDP5を示している。なお、図11において、オフセット電圧VOFF、VOFF24はゼロであるとしている。
図11を見ると分かるように、電源電圧VDP5が1.2Vを超えると、出力基準電圧VBGRは1.2Vに保たれる。従って、図6のバンドギャップ回路における出力基準電圧VBGRを発生する回路CC1の最低動作電圧は、1.2Vであることが分かる。また、電源電圧VDP5が2.4Vを超えると、出力基準電圧VBGR24は2.4Vに保たれる。従って、図6のバンドギャップ回路における出力基準電圧VBGR24を発生する回路CC2の最低動作電圧は、2.4Vであることが分かる。
図12は、図6のバンドギャップ回路における出力基準電圧VBGRと電源電圧VDP5との関係を示す図であり、図11の縦軸を拡大した図である。
図12を見ると分かるように、電源電圧VDP5が1.2Vを超えると、出力基準電圧VBGRは1.2Vとなる。正確には、この後も、電源電圧VDP5が1.2Vから2.4Vまで変化するまで、出力基準電圧VBGRは緩やかに上昇し、電源電圧VDP5が2.4Vを超えると、出力基準電圧VBGRは一定となる。つまり、出力基準電圧VBGR24は、電源電圧VDP5が2.4Vを超えるまで安定しないので(図11参照)、電源電圧VDP5が1.2Vから2.4Vまで変化する間、BJTQ4,Q6に流れる電流の値は、電源電圧VDP5の上昇に伴って増加する。このため、電源電圧VDP5が1.2Vから2.4Vまで変化する間、VBE3、VBE5は電源電圧VDP5に緩やかに依存し、出力基準電圧VBGRも多少の電源依存性を示すこととなる。しかしながら、図12を見ると、このときの出力基準電圧VBGRの変化は僅かであり、出力基準電圧VBGRは、電源電圧VDP5が1.2Vを超えたところで安定するとみなして良いことが分かる。
図13は、図6のバンドギャップ回路における出力基準電圧VBGR24と電源電圧VDP5との関係を示す図であり、図11の縦軸を拡大した図である。
図13を見ると分かるように、電源電圧VDP5が2.4Vを超えると、出力基準電圧VBGR24は2.4Vとなり、この後、電源電圧VDP5が上昇した場合であっても、出力基準電圧VBGR24は2.4Vのまま一定に保持される。
図11から図13より、図6のバンドギャップ回路では、電源電圧VDP5が1.2Vを超えたときに、出力基準電圧VBGRを得ることができ、電源電圧VDP5が2.4Vを超えたときに、出力基準電圧VBGR24を得ることができることが分かる。このようにして、図6のバンドギャップ回路では、最低動作電圧を抑えることが可能な出力基準電圧VBGRと、精度向上を図ることができる出力基準電圧VBGR24と、を得ることができる。
[バンドギャップ回路の応用例]
次に、実施形態に係るバンドギャップ回路の応用例について説明する。
図14は、実施形態に係るバンドギャップ回路を適用したマイクロコントローラの一例たるマイクロコントローラMCU1の回路図である。
マイクロコントローラMCU1は、図6に示した実施形態に係るバンドギャップ回路BGR1と、レギュレータ回路REG1と、低電圧検出回路LVDH1、LVDL1と、論理回路LOGIC1とを有する。図14において、VBGRは1.2Vの出力基準電圧を示し、VBGR24は2.4Vの出力基準電圧を示している。また、VDP5は5Vの+の電源を示し、GNDは0Vの電位を示している。
レギュレータ回路REG1は、電源電圧VDP5より一定の電圧VDDを生成する回路である。論理回路LOGIC1は、レギュレータ回路REG1により生成された電圧VDDを電源として動作する回路である。低電圧検出回路LVDH1は、電源電圧VDP5を監視する低電圧検出回路であり、低電圧検出回路LVDL1は、電圧VDDを監視する低電圧検出回路である。
マイクロコントローラMCU1において、レギュレータ回路REG1はなるべく低い入力電圧まで動作することが望ましい。従って、レギュレータ回路REG1の基準電圧、及び、レギュレータ回路REG1で発生した電圧VDDを監視する低電圧検出回路LVDL1の基準電圧としては、1.2Vの出力基準電圧VBGRが用いられる。一方、電源電圧VDP5を監視する低電圧検出回路LVDH1の基準電圧としては、2.4Vの出力基準電圧VBGR24が用いられる。これは、低電圧検出回路LVDH1にとって、基準電圧を発生する回路の最低動作電圧は、2.4Vの出力基準電圧VBGR24よりも大きくても問題ないからである。このようにすることで、レギュレータ回路REG1、低電圧検出回路LVDL1の基準電圧をできるだけ小さくしつつ、低電圧検出回路LVDH1では、出力基準電圧VBGR24を利用することにより、基準電圧の精度を高めることができる。以下、各部の回路の動作について詳細に説明する。
レギュレータ回路REG1は、電源電圧VDP5より一定の電圧VDDを生成し、生成した電圧VDDを論理回路LOGIC1に供給する。レギュレータ回路REG1は、PMOSトランジスタPMO1と、誤差アンプEAMP1と、抵抗RR1、RR2とを有する。
レギュレータ回路REG1において、抵抗RR1、RR2は、分圧回路として機能する。VDIV1は、当該分圧回路の分圧電圧を示している。抵抗RR1の一端は、PMOSトランジスタPMO1のドレインに接続されるとともに、レギュレータ回路REG1の出力電圧VDDに設定される。誤差アンプEAMP1には、バンドギャップ回路BGR1より出力基準電圧VBGRが入力されるとともに、分圧電圧VDIVが入力される。誤差アンプEAMP1の出力は、PMOSトランジスタPMO1のゲートに接続されている。
レギュレータ回路REG1において、誤差アンプEAMP1、PMOSトランジスタPMO1、抵抗R1は、出力基準電圧VBGRと分圧電圧VDIV1とを一致させる帰還回路として動作する。分圧電圧VDIV1と出力基準電圧VBGRとが一致するので、抵抗RR1、RR2の値の比を例えば1:2に設計しておくと、電圧VDDは1.8V一定に保たれる。なお、CO1は、マイクロコントローラMCU1外部に設けられた電圧VDDの安定化のための容量として働く。
このようなマイクロコントローラは、電源電圧の広い範囲で動作することが望ましい場合が多い。例えば、電源電圧の広い範囲で動作することが望まれるマイクロコントローラのシステムの一例としては、電池で動作させるようなシステムが挙げられる。このような場合、レギュレータ回路も、電源電圧のできるだけ広い範囲で、生成する電圧を一定に保つことが望まれる。つまり、レギュレータ回路の最低動作電圧をなるべく低くすることが望まれる。従って、レギュレータ回路の基準電圧もできるだけ低いことが望ましい。このことから、マイクロコントローラMCU1では、バンドギャップ回路BGR1の出力基準電圧VBGRがレギュレータ回路REG1の基準電圧として用いられている。
低電圧検出回路LVDL1は、電圧VDDを監視するための低電圧検出回路として働く。具体的には、低電圧検出回路LVDL1は、電圧VDDが所定の電圧よりも低いか否かを検出する。先にも述べたように、レギュレータ回路REG1の最低動作電圧はなるべく低い方が望まれるため、その出力電圧たる電圧VDDを監視する低電圧検出回路LVDL1の基準電圧もなるべく低い方が望まれる。この目的のため、マイクロコントローラMCU1では、バンドギャップ回路BGR1の出力基準電圧VBGRが低電圧検出回路LVDL1の基準電圧として用いられている。
低電圧検出回路LVDL1は、コンパレータCMP2と、抵抗RL3、RL4とを有する。LVDLOX1はLVDL1の出力を示している。
低電圧検出回路LVDL1において、抵抗RL3、RL4は分圧回路として動作し、電圧VDDを分圧する。VDIV3は抵抗RL3、RL4で分圧された分圧電圧を示している。分圧電圧VDIV3、出力基準電圧VBGRは、コンパレータCMP2に入力される。コンパレータCMP2は、比較結果をLVDLOX1として出力する。 低電圧検出回路LVDL1は、抵抗RL3、RL4で電圧VDDを分圧し、分圧電圧VDIV3が出力基準電圧VBGRよりも低いか否かを検出することにより、電圧VDDが所定の電圧よりも低いか否かを検出する。例えば、抵抗RL3、RL4の値の比を1:3に設計しておくと、分圧電圧VDIV3は電圧VDDの3/4になる。従って、低電圧検出回路LVDL1は、出力基準電圧VBGRを基準電圧として、分圧電圧VDIV3が基準電圧よりも低いか否かを検出することにより、電圧VDDが1.6Vよりも低いか否かを検出することが可能となる。分圧電圧VDIV3が基準電圧よりも低いか否かの判定はコンパレータCMP2で行われる。コンパレータCMP2において、分圧電圧VDIV3が出力基準電圧VBGRよりも低い場合には、出力LVDLOX1は「1」となり、分圧電圧VDIV3が出力基準電圧VBGR以上となる場合には、出力LVDLOX1は「0」となる。つまり、出力LVDLOX1の値によって、電圧VDDが1.6Vよりも低いか否かを知ることができる。電圧VDDが規定の値(例えば1.6V)よりも低くなったことを低電圧検出回路LVDL1が検出した場合には、例えば、割り込みを発生させたり、リセットを発生させたりすることが可能となる。
低電圧検出回路LVDH1は、電源電圧VDP5を監視するための低電圧検出回路として働く。具体的には、低電圧検出回路LVDH1は、電圧VDP5が所定の電圧よりも低いか否かを検出する。例えば、3.6V以上の電源電圧で動作させることが望ましいAD変換回路を搭載していて、その目的のために5V電源の電源電圧を監視するような場合に、低電圧検出回路LVDH1が用いられる。
低電圧検出回路LVDH1は、コンパレータCMP1と、抵抗RL1、RL2とを有する。LVDHOX1はLVDH1の出力を示している。
低電圧検出回路LVDH1において、抵抗RL1、RL2は分圧回路として動作し、電源電圧VDP5を分圧する。VDIV2は抵抗RL1、RL2で分圧された分圧電圧を示している。分圧電圧VDIV2、出力基準電圧VBGR24は、コンパレータCMP1に入力される。コンパレータCMP1は、比較結果をLVDHOX1として出力する。
低電圧検出回路LVDH1は、抵抗RL1、RL2で電源電圧VDP5を分圧し、分圧電圧VDIV2が出力基準電圧VBGR24よりも低いか否かを検出することにより、電源電圧VDP5が所定の電圧よりも低いか否かを検出する。例えば、抵抗RL1、RL2の値の比を1:2に設計しておくと、分圧電圧VDIV2は電圧VDP5の2/3になる。従って、低電圧検出回路LVDH1は、出力基準電圧VBGR24を基準電圧として、分圧電圧VDIV2が基準電圧よりも低いか否かを検出することで、電源電圧VDP5が3.6Vよりも低いか否かを検出することが可能となる。分圧電圧VDIV2が基準電圧よりも低いか否かの判定はコンパレータCMP1で行われる。コンパレータCMP1において、分圧電圧VDIV2が出力基準電圧VBGR24よりも低い場合には、出力LVDHOX1は「1」となり、分圧電圧VDIV2が出力基準電圧VBGR24以上となる場合には、出力LVDHOX1は「0」となる。つまり、出力LVDHOX1の値によって、電源電圧VDP5が3.6Vよりも低いか否かを知ることができる。上述した低電圧検出回路LVDL1と同様、電源電圧VDP5が規定の値(例えば3.6V)よりも低くなったことを低電圧検出回路LVDH1が検出した場合には、例えば、割り込みを発生させたり、リセットを発生させたりすることが可能となる。
電源電圧VDP5が3.6Vより低いか否かを判定するような場合、基準電圧を発生する回路の最低動作電圧が多少大きくても、例えば2.7V程度であっても、3.6Vの電圧を判定する場合には、不都合がないことが多い。このような場合には、むしろ、3.6Vを判定するための基準電圧には、最低動作電圧が低いことよりも、基準電圧の精度が高いことが望ましい場合が多い。
例えば、3Vの5%は150mVとなり、4Vの5%は200mVとなる。判定しようとしている電源電圧の絶対値が大きい場合、基準電圧の誤差が大きいと、その誤差の絶対値は許容できないほど大きな値となる可能性がある。
抵抗RL1、RL2による分圧の精度が十分よいと仮定すると、電源電圧VDP5の判定精度を決定するのは、主に、基準電圧の精度となる。一例として、電源電圧VDP5を1/3に分圧した分圧電圧と出力基準電圧VBGRとを比較することにより電源電圧VDP5を判定する場合を考えてみる。この場合、例えば、出力基準電圧VBGRの誤差が1.2V±5%であったとすると、3.6Vを判定する場合の精度は、3.6V±5%すなわち、3.6V±180mVとなる。
一方、電源電圧VDP5を2/3に分圧した分圧電圧と出力基準電圧VBGR24とを比較することにより電圧VDP5の電位を判定する場合を考えてみる。この場合、例えば、出力基準電圧VBGR24の誤差が2.4V±2.5%であったとすると、3.6Vを判定する場合の精度は、3.6V±2.5%すなわち、3.6V±90mVとなる。
このように、低電圧検出回路で、最低動作電圧が多少大きくてもよい場合には、出力基準電圧VBGR24を用いて、図14のような構成とすることで、低電圧検出回路の精度を改善できる効果が得られる。
また、低電圧検出回路LVDH1でAD変換回路の動作と停止を制御する場合において、低電圧検出回路の精度を改善することにより、AD変換回路への動作電圧要求を緩和することが可能となる。以下、具体的に説明する。
低電圧検出回路LVDH1において、出力基準電圧VBGRを用いて、例えば、3.6Vの電圧を判定するためには、3.6Vの検出の幅は、実際には、3.6V−180mVから3.6V+180mVとなる。従って、確実にAD変換回路の動作を停止させることができるのは、3.42Vとなり、AD変換回路が確実に使用できる電圧は、3.78Vより高い電圧となる。
それに対し、低電圧検出回路LVDH1において、出力基準電圧VBGR24を用いて、例えば、3.6Vの電圧を判定するためには、3.6Vの検出の幅は、実際には、3.6V−90mVから3.6V+90mVとなる。従って、確実にAD変換回路の動作を停止させることができるのは、3.51Vとなり、AD変換回路が確実に使用できる電圧は、3.69Vより高い電圧となる。
つまり、出力基準電圧VBGRを用いて3.6Vを判定した場合、判定の最低電圧は3.42V、最高電圧は3.78Vとなる。そのため、AD変換回路を使用するために用いた場合、AD変換回路は最低電圧3.42Vで動作する必要があり、しかも、電源電圧が3.78Vを超えないと使用できないことが起こりえる。それに対し、出力基準電圧VBGR24を用いて3.6Vを判定した場合、判定の最低電圧は3.51V、最高は3.69Vとなるので、必要以上にAD変換回路を低い電圧で動作するように設計する必要がなくなる。つまり、AD変換回路の最低動作電圧に近い電圧から使用することが可能となる。
このように、出力基準電圧VBGR24を用いて低電圧検出回路の電圧検出精度を改善することにより、制御しようとしている対象の回路への動作電圧要求を緩和することが可能となる。
なお、図14のマイクロコントローラMCU1では、バンドギャップ回路BGR1として、図6に示した実施形態に係るバンドギャップ回路が用いられるとしているが、これに限られるものではない。バンドギャップ回路BGR1を用いる代わりに、図1のバンドギャップ回路と図3のバンドギャップ回路とを用いて、出力基準電圧VBGR、VBGR24を発生させるとしても良い。これによっても、上述したようなレギュレータ回路REG1及び低電圧検出回路LVDL1における最低動作電圧の保持と低電圧検出回路LVDH1における電源電圧の精度向上とを両立することが可能となる。
また、図14のマイクロコントローラMCU1では、低電圧検出回路LVDH1の基準電圧として、出力基準電圧VBGR24を用いる例を示したが、これに限られない。このようにする代わりに、出力基準電圧VBGR24と出力基準電圧VBGRとを切り替えて用いるとしても良い。また、レギュレータ回路REG1の基準電圧として、出力基準電圧VBGRを用いる例を示したが、これに限られない。このようにする代わりに、出力基準電圧VBGR24と出力基準電圧VBGRとを切り替えて用いるとしても良い。以下では、出力基準電圧を切り替えることが可能な低電圧検出回路の回路例について説明する。
まず、出力基準電圧を切り替えることが可能な低電圧検出回路の回路例について説明うる。
図15は、出力基準電圧VBGR、VBGR24を切り替えることが可能な、電源電圧VDP5を監視するための低電圧検出回路の回路図の一例である。
図15において、図14で説明した要素と同一の要素については、同一の符号を付すこととする。また、図15において、RLHn(nは整数)は抵抗及び抵抗値を示し、SWn(nは整数)はスイッチを示し、CMPH1はコンパレータを示している。抵抗RLH1、RLH2、RLH3、RLH4を有する分圧回路により、電源電圧VDP5は分圧される。VDIVH1、VDIVH2は分圧回路により分圧された分圧電圧を示している。分圧電圧VDIVH1、VDIVH2は、スイッチSW1、SW2により、いずれかの分圧電圧が選択される。VTLは、スイッチSW1、SW2で選択された分圧電圧を示している。また、出力基準電圧VBGR、VBGR24は、スイッチSW3、SW4により、いずれかの基準電圧が選択される。VRFFはスイッチSW3、SW4で選択された基準電圧を示している。電圧VTL、VRFFは、コンパレータCMPH1に入力される。従って、スイッチSW1、SW2が第1のスイッチ回路として機能し、スイッチSW3、SW4が第2のスイッチ回路として機能する。また、LVDHOX1はコンパレータCMPH1の出力となっている。
図15の低電圧検出回路は、電源電圧VDP5が2.4Vよりも低いか否かを検出する場合と、電源電圧VDP5が3.6Vよりも低いか否かを検出する場合とを切り替えることが可能な回路となっている。以下、具体的に説明する。
図15の低電圧検出回路では、抵抗RLH1、RLH2、RLH3、RLH3の値は、100kΩ、50kΩ、50kΩ、100kΩとなっている。分圧電圧VDIVH1は、抵抗RLH1と抵抗RLH2、RLH3、RLH4の和とで分圧した電圧となっている。即ち、分圧電圧VDIVH1は、電源電圧VDP5を2/3に分圧した電圧となっている。従って、スイッチSW1をオンとし、スイッチSW2をオフとすることで、電圧VTLは、電源電圧VDP5を2/3に分圧した値となる。ここで、スイッチSW3をオフ、スイッチSW4をオンとすることで、電圧VREFは出力基準電圧VBGR24となる。2.4Vの出力基準電圧VBGR24と電源電圧VDP5を2/3に分圧した電圧VTLとを、コンパレータCMPH1で比較することで、電源電圧VDP5が3.6Vよりも低いか否かを判定することができる。
また、分圧電圧VDIVH2は、抵抗RLH1、RLH2の和と抵抗RLH3、RLH4の和とで分圧した電圧となっている。即ち、分圧電圧VDIVH2は、電源電圧VDP5を1/2に分圧した電圧となっている。従って、スイッチSW1をオフとし、スイッチSW2をオンとすることで、電圧VTLは、電源電圧VDP5を1/2に分圧した値となる。ここで、スイッチSW3をオン、スイッチSW4をオフとすることで、電圧VREFは出力基準電圧VBGRとなる。1.2Vの出力基準電圧VBGRと電源電圧VDP5を1/2に分圧した電圧VTLとを、コンパレータCMPH1で比較することで、電源電圧VDP5が2.4Vよりも低いか否かを判定することができる。
図15の低電圧検出回路によれば、電源電圧VDP5が3.6Vよりも低いか否かを判定するような、電源電圧VDP5が比較的大きい場合には、精度の高い出力基準電圧VBGR24を用いて判定できる利点が得られる。一方、電源電圧VDP5が2.4Vよりも低いか否かを判定するような、電源電圧VDP5が比較的小さい場合には、出力基準電圧VBGR24と比較して、広い電源電圧範囲で動作させることが可能となる。また、出力基準電圧VBGR24と比較して、出力基準電圧VBGRは安定する時間が早いので、このようにすることで、判定にかかる時間を短縮することができる。なお、ここで、「電源電圧VDP5が比較的大きい」とは、例えば、電源電圧VDP5が出力基準電圧VBGR24以上であることを示し、「電源電圧VDP5が比較的小さい」とは、例えば、電源電圧VDP5が出力基準電圧VBGR24未満であることを示す。
ここで、コンパレータCMPH1について図16を用いて説明する。図16は、コンパレータCMPH1についてのトランジスタレベルの回路図の一例を示している。
図16において、PMCn(nは整数)はPMOSトランジスタを示し、NMCn(nは整数)はNMOSトランジスタを示し、GNDはGND端子を示し、VDP5は例えば5Vの+の電源を示している。また、CIM、CIPはコンパレータ回路の入力を示し、CMPOは出力を示し、BNBはバイアス電位を示している。図7、図15に対応する回路素子、ノード等には同じ素子名、ノード名を与えて示している。
図16では、図7で示したバイアス回路BCRで発生したバイアス電位BNBを利用してコンパレータを動作させる例を示している。トランジスタNMC5は、バイアス回路BCRで発生されたバイアス電位BNBを利用して、一定電流をバイアスする。トランジスタNMC1、NMC2はソース電位が等しいため、それぞれのゲート電位の差に応じた電流を流すように働く。つまり、トランジスタNMC5の一定電流を、トランジスタNMC1、NMC2がゲート電位に応じて分担する。トランジスタPMC1、PMC2は、差動対の負荷として働く。また、トランジスタPMC1、PMC3はカレントミラーとして動作するとともに、トランジスタPMC2、PMC4もカレントミラーとして動作する。そのため、トランジスタPMC3へはトランジスタPMC1のドレイン電流がミラーされ、トランジスタPMC4へはトランジスタPMC2のドレイン電流がミラーされる。トランジスタNMC3、NMC4もカレントミラーとして動作し、トランジスタNMC3の電流はトランジスタNMC4へミラーされる。結局、出力CMPOでは、トランジスタNMC1、NMC2の電流が足しあわされる。このようにして、図16の回路は、入力CIM、CIPの電位を比較するコンパレータとして働く。例えば、図16のような回路で、図15のコンパレータCMPH1の機能を実現することができ、図7、図8の回路と組み合わせて使用することが可能である。
図17は、出力基準電圧VBGR、VBGR24を切り替えることが可能な、電源電圧VDP5を監視するための低電圧検出回路の回路図の他の例である。図15では、電源電圧を監視する低電圧検出回路として、基準電圧をスイッチにより切り替えて使用する回路例を示した。それに対し、図17では、コンパレータ回路を複数用意する回路例を示す。
図17において、図15で説明した要素と同一の要素については、同一の符号を付すこととする。また、CMPH2、CMPH3はコンパレータを示し、OR1は論理和(OR)回路を示している。分圧電圧VDIVH1及び出力基準電圧VBGR24は、コンパレータCMPH2に入力される。CMPH2OはコンパレータCMPH2の出力を示している。また、分圧電圧VDIVH2及び出力基準電圧VBGRは、コンパレータCMPH3に入力される。LVDHO3はコンパレータCMPH3の出力を示している。CMPH2O及びLVDHO3は、OR回路OR1に入力される。LVDHO2は、OR回路OR1の出力を示している。なお、LVDHO2とLVDHO3は低電圧検出回路の出力でもある。なお、コンパレータCMPH2が、第1の比較回路として機能し、コンパレータCMPH3が、第2の比較回路として機能する。以下、具体的に説明する。
図15で述べたのと同様に、分圧電圧VDIVH1は電源電圧VDP5を2/3に分圧した値となっている。出力基準電圧VBGR24と、電源電圧VDP5を2/3に分圧した分圧電圧VDIVH1とを、コンパレータCMPH2で比較することで、電源電圧VDP5が3.6Vよりも低いか否かを判定することができる。
また、分圧電圧VDIVH2は、電源電圧VDP5を1/2に分圧した値となっている。出力基準電圧VBGRと、電源電圧VDP5を1/2に分圧した分圧電圧VDIVH2とを、コンパレータCMPH3で比較することで、電源電圧VDP5が2.4Vよりも低いか否かを判定することができる。
LVDHO3は、電源電圧VDP5が2.4V未満のときに「H」(High)となり、電源電圧VDP5が2.4V以上のときに「L」(Low)となる。CMPH2Oは、電源電圧VDP5が3.6V未満のときに「H」となり、電源電圧VDP5が3.6V以上のときに「L」となる。出力基準電圧VBGR24を発生する回路の最低動作電圧は2.4V以上なので、電源電圧VDP5が2.4V未満のときは、出力基準電圧VBGR24が安定しておらず、コンパレータCMPH2の判定結果CMPH2Oが正しくない可能性がある。図17の低電圧検出回路では、このような場合に、より低い電源電圧で動作する回路の判定結果を利用して、出力基準電圧VBGR24による判定結果を補うことができる。
例えば、電源電圧VDP5が3.6V以上の場合には、CMPH2Oが「L」となり、LVDHO3が「L」となるので、LVDHO2は「L」となる。また、電源電圧VDP5が2.4V以上で、かつ、3.6V未満の場合には、CMPH2Oが「H」となり、LVDHO3が「L」となるので、LVDHO2は「H」となる。電源電圧VDP5が2.4V未満の場合には、CMPH2Oの値は信用できない。しかし、この場合には、LVDHO3が「H」となるので、CMPH2Oの値にかかわらず、LVDHO2は「H」となる。
つまり、LVDHO3が「L」で、かつ、LVDHO2が「L」となる場合には、電源電圧VDP5は3.6V以上であると判定できる。LVDHO3が「L」で、かつ、LVDHO2は「H」となる場合には、電源電圧VDP5は2.4V以上で、かつ、3.6V未満であると判定できる。LVDHO3が「H」で、かつ、LVDHO2が「H」となる場合には、電源電圧VDP5は2.4V未満であると判定できる。
図17の低電圧検出回路によれば、電源電圧VDP5が2.4V未満となり、コンパレータCMPH2が誤った結果を示した場合であっても、電源電圧VDP5についての誤判定を防ぐことができ、電源電圧VDP5の判定を正確に行うことが可能となる。
なお、出力基準電圧VBGRについても、電源電圧VDP5が1.2V未満では安定せず、コンパレータCMPH3の判定結果に誤りが生じる可能性がある。しかしながら、この場合についても、上述した出力基準電圧VBGR24の場合と同様の方法を用いることにより、誤判定を防ぐことが可能である。また、図17の低電圧検出回路では、OR回路を用いるとしているが、これに限られるものではなく、代わりに、論理積(AND)回路を用いるとしても良い。
以上説明したように、図17の低電圧検出回路によっても、出力基準電圧VBGR24、VBGRを用いた低電圧検出回路を実現することができ、図15の低電圧検出回路と同様の効果を得ることができる。
なお、図15、図17の低電圧検出回路では、判定する電圧の値が2つの場合を示したが、これに限られるものではない。このようにする代わりに、任意の数の判定電圧を持つ回路に発明の回路の考え方を適用できる。また、図15の低電圧検出回路と図17の低電圧検出回路とを組み合わせるとしても良いのは言うまでもない。
[変形例]
次に、バンドギャップ回路の変形例について説明する。
図18は、変形例に係るバンドギャップ回路の回路図の一例である。図18において、図6に対応する回路素子、ノード等には同じ素子名、ノード名を与えて示している。抗に添えられた数値は抵抗値の一例を示している。また、図6において、RBDn(nは整数)は抵抗を示し、VBGR2は出力基準電圧を示している。
図6のバンドギャップ回路では、出力基準電圧VBGR24、VBGRを出力するバンドギャップ回路を示した。しかしながら、これに加えて、出力基準電圧VBGR24の電位を1/2に分圧することで、1.2Vの出力基準電圧VBGR2を発生させることも可能である。例えば、レギュレータ回路の基準電圧として出力基準電圧VBGR24を用いる場合、出力基準電圧VBGR24を、そのまま使用するよりも、出力基準電圧VBGRと同じ1.2Vの基準電位として加工してから使用するほうが、都合がよい場合がある。この場合には、図18のバンドギャップ回路を用いることにより、出力基準電圧VBGR24を基に生成された1.2Vの出力基準電圧VBGR2を用いればよい。出力基準電圧VBGR2は、出力基準電圧VBGR24から発生するので、電源電圧が2.4V以上に達しないと電圧が安定しないものの、出力基準電圧VBGRと比較して、オペアンプのオフセット電圧に起因する誤差が1/2になる利点が得られる。
図6の回路と、図18の回路の違いは、分圧回路として働く抵抗RBD1、RBD2なので、この部分の動作を説明する。
図18から明らかなように、抵抗RBD1、RBD2を有する分圧回路の分圧電圧をVBGR2とする。抵抗の抵抗値を等しく設計しておけば、1.2Vの出力基準電圧VBGR2が得られる。抵抗の相対精度は、一般に0.5%未満の誤差が期待できるので、分圧回路自体の誤差は、VBGR24の誤差に対して十分小さい。
このような構成を採用しておくことで、出力基準電圧VBGRと比較して、より高い精度の1.2Vの出力基準電圧VBGR2を利用することが可能となる。なお、出力基準電圧VBGR2が第3のバンドギャップ電圧として機能する。
図14に示したレギュレータ回路及び低電圧検出回路、図15、図17に示した低電圧検出回路において、基準電圧として、出力基準電圧VBGRの代わりに出力基準電圧VBGR2を用いるとしても良い。この場合、基準電圧の値自体は、VBGR、VBGR2ともに1.2Vなので、出力基準電圧VBGRを出力基準電圧VBGR2に切り替えるだけでよい。また、図15、図17の低電圧検出回路では、原理的な説明のために、出力基準電圧VBGR24を使用して、低電圧検出回路を動作させる例を示したが、この代わりに、出力基準電圧VBGR2を用いるとしても良い。これによっても、出力基準電圧VBGR24を用いた場合と同様、基準電圧の高い精度を利用できる効果が得られる。さらに、図15、図17の低電圧検出回路において、出力基準電圧VBGR24を用いる回路と、出力基準電圧VBGR、VBGR2を使用する回路を混在、組み合わせることも可能である。例えば、図15、図17の低電圧検出回路において、出力基準電圧VBGRを入力する代わりに、出力基準電圧VBGR、VBGR2を切り替えて出力するスイッチ回路の出力電圧を入力させるとしても良い。なお、レギュレータ回路において、出力基準電圧VBGR、VBGR2を切替える構成については、図19にて説明する。
以上説明したように、出力基準電圧VBGR24を分圧した出力基準電圧VBGR2を用意しておくことでも、基準電圧の精度を改善する効果を得ることができる。
次に、出力基準電圧VBGR、VBGR2を切り替えることが可能なレギュレータ回路の回路例について説明する。
図19は、変形例に係るバンドギャップ回路と接続され、出力基準電圧VBGR、VBGR2を切り替えることが可能なレギュレータ回路の回路図の一例である。
図14に対応する回路素子、ノード等には同じ素子名、ノード名を与えて示している。また、SWn(nは整数など)はスイッチを示し、CTRL1はスイッチSW5、SW6の制御信号を示している。
図19のレギュレータ回路では、図14のマイクロコントローラにおけるレギュレータ回路REG1と異なり、EAMP1の−入力に、スイッチSW5とSW6で選択された出力基準電圧VBGR、又は、出力基準電圧VBGR2を入力する。
例えば、電源電圧VDP5が2.8V未満の場合には、スイッチSW5をオン、スイッチSW6をオフとする。一方、電源電圧VDP5が2.8V以上の場合には、スイッチSW6をオン、スイッチSW5をオフとする。このような構成を採用することで、電源電圧VDP5が比較的高い場合には、精度の高いVBGR2を使用し、電源電圧VDP5が比較的低い場合には、最低動作電圧を抑えた回路で発生したVBGRを使用することが可能となる。これにより、図15や図17の回路と同様、電源電圧が比較的小さい場合には、最低動作電圧を抑えた回路を使用して広い電源電圧範囲で動作する特性と、電源電圧が比較的高い場合には、精度のよい基準電圧を利用できる特性を両立させることが可能となる。
なお、さらに加えて、図19に示すように、低電圧検出回路LVDH1でVDP5の電源電圧を判定して、制御信号CTRL1を用いて、スイッチSW5、SW6のオン、オフを制御するとしても良いのは言うまでもない。また、図19では一例として、電源電圧が2.8Vを境として出力基準電圧VBGR、VBGR2を使い分ける例を示したが、これに限られない。このようにする代わりに、出力基準電圧VBGR2が安定して、かつ電圧判定の幅を考慮して、必要に応じてさまざまな電圧に設計できるのは言うまでもない。
図18のように出力基準電圧VBGR2を用意して、図19の回路のように使用することで、レギュレータ回路REG1の回路自体には、変更を加える必要がなくなる利点が得られる。どちらの出力基準電圧VBGR、VBGR2ともに1.2Vの基準電圧であり、違いは精度と、使用できる電源電圧範囲だけとなる。
なお、実施形態は、上述した実施形態の例に限られるものではなく、特許請求の範囲及び明細書全体から読み取れる発明の要旨あるいは思想に反しない範囲で適宜変更可能である。