WO2023135925A1 - 基準電圧発生回路および電子機器 - Google Patents

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WO2023135925A1
WO2023135925A1 PCT/JP2022/042509 JP2022042509W WO2023135925A1 WO 2023135925 A1 WO2023135925 A1 WO 2023135925A1 JP 2022042509 W JP2022042509 W JP 2022042509W WO 2023135925 A1 WO2023135925 A1 WO 2023135925A1
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current
current source
reference voltage
resistor
ptat
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PCT/JP2022/042509
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English (en)
French (fr)
Inventor
絢哉 近藤
Original Assignee
ソニーセミコンダクタソリューションズ株式会社
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    • G—PHYSICS
    • G05—CONTROLLING; REGULATING
    • G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
    • G05F3/00—Non-retroactive systems for regulating electric variables by using an uncontrolled element, or an uncontrolled combination of elements, such element or such combination having self-regulating properties
    • G05F3/02—Regulating voltage or current
    • G05F3/08—Regulating voltage or current wherein the variable is dc
    • G05F3/10—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics
    • G05F3/16—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices
    • G05F3/20—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations
    • G05F3/30—Regulators using the difference between the base-emitter voltages of two bipolar transistors operating at different current densities

Definitions

  • This technology relates to a reference voltage generation circuit. More specifically, the present invention relates to a bandgap reference type reference voltage generation circuit and an electronic device.
  • the bandgap reference method has been used to generate a constant voltage that does not depend on the power supply voltage or temperature.
  • This bandgap reference method is classified into a voltage addition type and a current addition type.
  • the voltage addition type is a method of adding a PTAT (Proportional to Absolute Temperature) voltage and a CTAT (Complementary to Absolute Temperature) voltage.
  • the current addition type is a method of adding the PTAT current and the CTAT current.
  • Non-Patent Document 1 a current addition type reference voltage generation circuit that generates a CTAT current in a circuit in which a drain-grounded transistor (that is, a source follower) and a resistor are connected in series to a current mirror circuit without using an operational amplifier.
  • the conventional technology described above aims to lower the minimum operating voltage, reduce offset variations, and reduce the circuit area compared to using operational amplifiers.
  • the reference voltage generating circuit described above it is difficult to further reduce the minimum operating voltage.
  • This technology was created in view of this situation, and aims to reduce the minimum operating voltage in a circuit that generates a constant reference voltage.
  • the present technology has been made to solve the above-described problems, and a first aspect thereof includes a first current source and a second current source connected in parallel to one of a power supply voltage and a ground voltage;
  • a PTAT Proportional PTAT
  • a PTAT Proportional PTAT comprising a pair of bipolar transistors connected in parallel to a current mirror circuit including the first current source and the second current source, and a first resistor connected to one emitter of the pair of bipolar transistors.
  • a CTAT (Complementary to Absolute Temperature) current generator commonly connected to each gate of a pair of bipolar transistors, a PTAT current supplied by the first current source and the second current source, and a supply of the third current source and an output unit for outputting a reference voltage corresponding to the sum of the CTAT current and the reference voltage generation circuit. This brings about the effect of lowering the minimum operating voltage of the reference voltage generating circuit.
  • the output unit includes a fourth current source that duplicates and supplies the CTAT current, a fifth current source that duplicates and supplies the PTAT current, the fourth current source, and and a third resistor commonly connected to the fifth current source.
  • the first current source, the second current source, the third current source, the fourth current source, and the fifth current source are MOS (Metal Oxide Semiconductor) transistors, good too. This brings about the effect that the currents supplied by the MOS transistors are added.
  • the first current source, the second current source, the third current source, the fourth current source, and the fifth current source may be bipolar transistors. This brings about the effect that the currents supplied by the bipolar transistors are added.
  • the first current source, the second current source, the third current source, the fourth current source, and the fifth current source may be connected in parallel to the power supply voltage. good. This brings about the effect that the currents flowing from the current sources are added.
  • the first current source, the second current source, the third current source, the fourth current source, and the fifth current source may be connected in parallel to the ground voltage. good. This brings about the effect that the currents flowing through the current sources are added.
  • the output unit further includes a sixth current source that duplicates and supplies the PTAT current
  • the third resistor includes the fourth current source, the fifth current source, and the It may be connected in common to the sixth current source. This brings about the effect of canceling the base current.
  • the output section further includes a fourth resistor interposed between the third resistor and the fifth current source, the fourth current source comprising the third resistor and the fifth current source. It may be connected to the connection node of the fourth resistor. This brings about the effect of canceling the base current.
  • a base current detection section for detecting base currents of the pair of bipolar transistors may be further provided. This brings about the effect of canceling the base current.
  • the base current detection section may add the base current to the CTAT current supplied by the third current source. This brings about the effect of canceling the base current.
  • the base current detection section may subtract the base current from the current flowing through the third resistor. This brings about the effect of canceling the base current.
  • the base current detection section may correct the PTAT current using the base current and output the corrected PTAT current. This brings about an effect that a temperature detection circuit or the like is realized.
  • the first aspect further includes a replica circuit that generates the PTAT current and supplies it to the output section, and the output section adds the PTAT current supplied by the replica circuit to the CTAT current.
  • a current may be output together with the reference voltage as a reference current. This brings about the effect of avoiding deterioration of stability during output expansion.
  • the PTAT current generator may include a folded differential circuit. This brings about the effect of lowering the minimum operating voltage.
  • the first aspect further comprises a phase compensation capacitor inserted between the PTAT current generating section and a connection node of the third current source and the second resistor, wherein the PTAT current generating section
  • a pair of cascode-connected transistors may be further provided, and a connection node of the pair of transistors may be connected to the phase compensation capacitor. This brings about the effect of improving the stability of the circuit.
  • a second aspect of the present technology includes an integrated circuit, a first current source and a second current source connected in parallel to one of a power supply voltage and a ground voltage, and the first current source and the second current source.
  • a PTAT (Proportional to Absolute Temperature) current generator comprising a pair of bipolar transistors connected in parallel to a current mirror circuit including a first resistor connected to one emitter of the pair of bipolar transistors; a third current source and a second resistor inserted in series between the voltage and the ground voltage, a connection node of the third current source and the second resistor being common to the respective gates of the pair of bipolar transistors;
  • a CTAT Complementary to Absolute Temperature
  • This has the effect of lowering the minimum operating voltage of the reference voltage generating circuit in the electronic device.
  • FIG. 1 is a block diagram showing a configuration example of an electronic device according to a first embodiment of the present technology
  • FIG. 1 is a circuit diagram showing a configuration example of a reference voltage generation circuit according to a first embodiment of the present technology
  • FIG. 1 is a circuit diagram showing a specific configuration example of a reference voltage generation circuit according to a first embodiment of the present technology
  • FIG. FIG. 4 is a circuit diagram showing a configuration example of a reference voltage generation circuit in a comparative example
  • It is an example of the graph which shows the starting characteristic with respect to the power supply voltage in 1st Embodiment of this technique, and a comparative example. It is a graph which shows the Monte Carlo simulation result in a 1st embodiment of this art.
  • 7 is a graph showing an example of power supply voltage dependence characteristics in a comparative example
  • 7 is a graph showing an example of PSRR (Power Supply Rejection Ratio) characteristics at the same power supply voltage in the first embodiment of the present technology and a comparative example
  • 7 is a graph showing an example of power supply voltage dependence characteristics of PSRR characteristics in a low frequency band in the first embodiment of the present technology and a comparative example
  • It is a circuit diagram showing another example of the reference voltage generation circuit in the first embodiment of the present technology.
  • It is a circuit diagram showing a configuration example of a reference voltage generation circuit according to a second embodiment of the present technology.
  • It is a circuit diagram which shows one structural example of the reference voltage generation circuit in 3rd Embodiment of this technique.
  • First embodiment (example of generating CTAT current with current source and resistor) 2.
  • Second embodiment (an example in which a current source is placed on the ground side and a CTAT current is generated by the current source and resistor) 3.
  • Third Embodiment (Example of canceling base current and generating CTAT current by current source and resistor) 4.
  • Fourth embodiment (an example of detecting and canceling a base current and generating a CTAT current with a current source and a resistor) 5.
  • Fifth Embodiment (Example of correcting PTAT current and generating CTAT current by current source and resistor) 6.
  • Sixth Embodiment (Example of expanding output and generating CTAT current with current source and resistor) 7.
  • Seventh Embodiment (Example of reducing phase compensation capacitance and generating CTAT current by current source and resistor)
  • FIG. 1 is a block diagram showing a configuration example of an electronic device 100 according to the first embodiment of the present technology.
  • This electronic device 100 includes a reference voltage generation circuit 200 and an integrated circuit 110 .
  • the reference voltage generation circuit 200 generates a constant voltage as the reference voltage V BGR that does not depend on the power supply voltage or temperature.
  • the reference voltage generation circuit 200 supplies the generated voltage to the integrated circuit 110 via the output signal line 209 .
  • the integrated circuit 110 is driven by the reference voltage VBGR and executes predetermined processing such as arithmetic processing.
  • FIG. 2 is a circuit diagram showing a configuration example of the reference voltage generation circuit 200 according to the first embodiment of the present technology.
  • This reference voltage generation circuit 200 includes a PTAT current generation section 300 , a CTAT current generation section 400 and an output section 500 .
  • the PTAT current generator 300 generates a PTAT current whose value changes in proportion to the absolute temperature with a positive temperature coefficient.
  • This PTAT current generator 300 includes current sources 310 and 320 , bipolar transistors 331 and 332 , and a resistor 301 .
  • the CTAT current generator 400 generates a CTAT current that has a negative temperature coefficient and changes in value in proportion to the absolute temperature.
  • This CTAT current generator 400 comprises a current source 430 and a resistor 402 .
  • the output section 500 outputs a voltage corresponding to the sum of the PTAT current and the CTAT current as the reference voltage VBGR .
  • This output section 500 comprises current sources 540 and 550 and a resistor 503 .
  • current sources 310 and 320 are connected in parallel to one of the power supply voltage VDD and the ground voltage VSS. In the configuration illustrated in the figure, current sources 310 and 320 are connected in parallel to power supply voltage VDD. Current sources 310, 320 and 550 form a current mirror circuit with current source 310 as a reference source. In the figure, a circuit surrounded by a constant dashed line indicates a current mirror circuit.
  • Bipolar transistors 331 and 332 are of different sizes and are connected in parallel to a current mirror circuit including current sources 310 and 320 .
  • the area of the bipolar transistor 332 is N (N is an integer) times that of the bipolar transistor 331 .
  • bipolar transistors 331 and 332 for example, NPN type transistors are used, and their bases are connected to each other.
  • One end of resistor 301 is connected to the emitter of bipolar transistor 332 .
  • the emitter of bipolar transistor 331 and the other end of resistor 301 are connected to ground voltage VSS.
  • the current source 430 and the resistor 402 are inserted in series between the power supply voltage VDD and the ground voltage VSS.
  • a connection node of current source 430 and resistor 402 is commonly connected to the respective bases of bipolar transistors 331 and 332 .
  • Current sources 430 and 540 form a current mirror circuit with current source 430 as a reference source.
  • current sources 540 and 550 are connected in parallel to one of power supply voltage VDD and ground voltage VSS (power supply voltage VDD in the figure).
  • One end of resistor 503 is commonly connected to current sources 540 and 550, and the other end is connected to ground voltage VSS.
  • the voltage at the connection node between current sources 540 and 550 and resistor 503 is output as reference voltage VBGR .
  • the current sources 310, 320, 430, 540 and 550 are examples of the first current source, the second current source, the third current source, the fourth current source and the fifth current source described in the claims.
  • the resistors 301, 402 and 503 are examples of the first resistor, the second resistor and the third resistor described in the claims.
  • FIG. 3 is a circuit diagram showing a specific configuration example of the reference voltage generation circuit 200 according to the first embodiment of the present technology.
  • pMOS p-channel Metal Oxide Semiconductor
  • transistors 311, 321, 431, 541 and 551 are used, for example. It is assumed that the pMOS transistors 311, 321 and 551 forming the current mirror circuit have the same size and a mirror ratio of one. It is also assumed that the pMOS transistors 431 and 541 forming the current mirror circuit have the same size and a mirror ratio of one.
  • the pMOS transistors 311, 321, 431, 541 and 551 are examples of MOS (Metal Oxide Semiconductor) transistors described in the claims.
  • the gate of pMOS transistor 311 is connected to its own drain and the gate of pMOS transistor 321 .
  • the gate of pMOS transistor 431 is connected to the collector of bipolar transistor 332 .
  • the gate of pMOS transistor 541 is connected to the gate of pMOS transistor 431 .
  • the gate of pMOS transistor 551 is connected to the gate of pMOS transistor 311 .
  • V be1 and V be2 are the base-emitter voltages of bipolar transistors 331 and 332 and V T is the thermal voltage.
  • the units of these voltages are, for example, volts (V).
  • k is Boltzmann's constant, and its unit is, for example, Joules per Kelvin (J/K).
  • T is the absolute temperature, and the unit is, for example, Kelvin (K).
  • q is the elementary charge, and its unit is, for example, coulomb (C).
  • ln() is a function that returns the natural logarithm.
  • PTAT current IPTAT0 ⁇ V be /R 1 Equation 2
  • the unit of the PTAT current IPTAT0 is, for example, amperes (A).
  • R1 is the resistance value of the resistor 301, and the unit is ohm ( ⁇ ), for example.
  • a value obtained by dividing the right side of the above equation by T is a positive value.
  • the pMOS transistor 431 and the resistor 402 form a source-grounded amplifier.
  • the output of this source-grounded amplifier is commonly connected to the bases of bipolar transistors 331 and 332, and the gate of pMOS transistor 431 is connected to the collector of bipolar transistor 332 to form a feedback circuit.
  • the base-emitter voltage V be1 of the bipolar transistor 331 is applied to the resistor 402 . Since this base-emitter voltage V be1 is generally proportional to temperature with a negative temperature coefficient, the current flowing through the resistor 402 due to this voltage is the CTAT current.
  • This CTAT current I CTAT0 is expressed by the following equation.
  • I CTAT0 V be1 /R 2 Equation 3
  • the unit of the CTAT current I CTAT0 is, for example, amperes (A).
  • R2 is the resistance value of the resistor 402, and its unit is, for example, ohms ( ⁇ ).
  • a value obtained by dividing the right side of the above equation by T is a negative value.
  • CTAT current I CTAT0 is duplicated and output from pMOS transistor 541 .
  • output section 500 a current equal to the sum of PTAT current I PTAT0 and CTAT current I CTAT0 flows through resistor 503 .
  • This current becomes a value that does not depend on the absolute temperature by making the positive and negative temperature coefficients approximately the same. Therefore, the voltage generated across the resistor 503 by the current is output as the reference voltage VBGR .
  • This reference voltage V BGR is expressed by the following equation based on equations (2) and (3).
  • the unit of the reference voltage VBGR is, for example, volts (V).
  • R3 is the resistance value of the resistor 503, and its unit is ohm ( ⁇ ), for example.
  • the positive temperature coefficient of I -PTAT0 and the negative temperature coefficient of I -CTAT0 are set substantially the same by adjusting N, R1 and R2 .
  • V MIN V be1 +V dsp Equation 5
  • V dsp the overdrive voltage applied between the drain and source of pMOS transistor 431 .
  • the units of V MIN and V dsp are, for example, volts (V).
  • the minimum operating voltage V MIN is obtained from Equation 5. is 1.2 volts (V).
  • CTAT current generator 400 a circuit having a configuration in which a source follower and a resistor are connected in series is assumed as a comparative example.
  • FIG. 4 is a circuit diagram showing a configuration example of a reference voltage generation circuit in a comparative example.
  • the CTAT current generator 400 further includes an nMOS transistor MN.
  • the pMOS transistor 321 becomes the reference source of the current mirror circuit.
  • the gate of pMOS transistor 431 is connected to its own drain.
  • the nMOS transistor MN is inserted between the pMOS transistor 431 and the resistor 402 and has its gate connected to the connection node between the pMOS transistor 311 and the bipolar transistor 331 . With this connection configuration, the nMOS transistor MN constitutes a source follower.
  • the circuit in FIG. 5 is simplified.
  • the minimum operating voltage can be lowered as compared with the case of using an operational amplifier.
  • the circuit area can be reduced more than when operational amplifiers are used.
  • V MIN V be1 +V dsp +V gsn Equation 6
  • V gsn the threshold voltage applied between the gate and source of the nMOS transistor MN.
  • the minimum operating voltage is lower than in the comparative example in which the source follower is provided in the CTAT current generator 400.
  • FIG. 5 is an example of a graph showing startup characteristics with respect to the power supply voltage VDD in the first embodiment of the present technology and the comparative example.
  • the vertical axis in the figure indicates the reference voltage VBGR , and the horizontal axis indicates the power supply voltage VDD.
  • a solid curve indicates the starting characteristics of the first embodiment, and a dotted line indicates the starting characteristics of the comparative example.
  • the comparative example uses a source follower, so the minimum operating voltage is higher than that of the first embodiment.
  • the comparative example requires a minimum operating voltage of about 1.8 volts (V), while the first embodiment requires about 1.2 volts (V).
  • FIG. 6 is a graph showing Monte Carlo simulation results in the first embodiment of the present technology.
  • a indicates the results obtained by Monte Carlo simulation of the temperature dependence characteristics when the power supply voltage is 3 volts (V) in the first embodiment.
  • b shows a histogram of the reference voltage V BGR when the temperature is 27°C.
  • FIG. 7 is a graph showing Monte Carlo simulation results in a comparative example.
  • Figure 8 summarizes the results of Figures 6 and 7.
  • MIN and “MAX” in the figure indicate the minimum and maximum values of the reference voltage.
  • AVE and “SD” indicate the mean and standard deviation of the reference voltage.
  • MIN, MAX, AVE, SD, and ⁇ / ⁇ are the same between the first embodiment and the comparative example, but the minimum operating voltage in the first embodiment is It is 1.2 volts or the like, and can operate at a lower voltage than the comparative example with a minimum operating voltage of 1.8 volts or the like.
  • FIG. 9 is a graph showing an example of power supply voltage dependence characteristics according to the first embodiment of the present technology.
  • a indicates the power supply voltage dependent characteristic.
  • the vertical axis of a in the figure indicates the reference voltage VBGR
  • the horizontal axis indicates the power supply voltage VDD.
  • a thin solid line indicates the temperature dependence under the ff condition where the thresholds of pMOS and nMOS are low.
  • a thick solid line indicates the temperature dependence of the ss condition with high pMOS and nMOS thresholds.
  • the dashed-dotted line indicates a tt condition in which the pMOS and nMOS thresholds are intermediate values.
  • b indicates the sensitivity LS (Line Sensitivity) to the power supply line in the range from the lowest operating voltage to 3 volts (V).
  • FIG. 10 is a graph showing an example of power supply voltage dependence characteristics in a comparative example.
  • the minimum operating voltage can be made lower than in the comparative example under each of the ss, ff, and tt conditions.
  • the dependence of the first embodiment on the DC power supply voltage is greatly improved compared to the comparative example.
  • FIG. 11 is a graph showing an example of PSRR characteristics at the same power supply voltage in the first embodiment and the comparative example of the present technology.
  • a shows an example of PSRR characteristics when a capacitance of 50 picofarads (pF) is added to the reference voltage generating circuit.
  • b shows an example of PSRR characteristics when a 100 kilo-ohm (k ⁇ ) resistor and a low-pass filter are added to the reference voltage generating circuit.
  • the vertical axis of a and b in the figure indicates PSRR, and the horizontal axis indicates frequency.
  • a solid curve indicates the characteristics of the first embodiment, and a dotted line indicates the characteristics of the comparative example.
  • the amplifier is of the source-grounded type, so that a high gain can be obtained from a lower power supply voltage. low and good characteristics are obtained.
  • the amplifier has a high gain, deterioration of the PSRR characteristic begins at a frequency lower than that of the comparative example in a high frequency band, so measures such as installing a low-pass filter may be taken to avoid this.
  • FIG. 12 is a graph showing an example of power supply voltage dependence characteristics of PSRR characteristics in a low frequency band in the first embodiment and the comparative example of the present technology.
  • the vertical axis in the figure indicates PSRR, and the horizontal axis indicates power supply voltage VDD.
  • the PSRR is lower than in the comparative example.
  • a PNP bipolar transistor can also be used as shown in FIG.
  • bipolar transistors 312, 322, 432, 542 and 552 are used instead of pMOS transistors 311, 321, 431, 541 and 551.
  • the CTAT current is generated by the source-grounded pMOS transistor 431 and the resistor 402, so that the minimum operating voltage can be lowered compared to the case of using a source follower. can be done.
  • the pMOS transistors 311, 321, 431, 541 and 551 used as current sources are connected to the power supply voltage VDD, but they can also be connected to the ground voltage VSS.
  • the reference voltage generation circuit 200 of the second embodiment differs from that of the first embodiment in that the current source is arranged on the ground side.
  • FIG. 14 is a circuit diagram showing a configuration example of the reference voltage generation circuit 200 according to the second embodiment of the present technology.
  • nMOS transistors 313, 323, 433, 543 and 553 are used in place of pMOS transistors 311, 321, 431, 541 and 551, and these are grounded. placed.
  • PNP bipolar transistors 333 and 334 are used instead of NPN bipolar transistors 331 and 332 .
  • the reference voltage V BGR is a value obtained by subtracting R 3 (I PTAT0 +I CTAT0 ) from the power supply voltage VDD.
  • the base current was assumed to be negligible.
  • CMOS Complementary MOS
  • parasitic bipolar transistors due to well coupling are often used, so that the current amplification factor becomes small and the influence of the base current cannot be ignored.
  • the reference voltage generation circuit 200 of the third embodiment differs from that of the first embodiment in that the base current is canceled by adding a current source.
  • FIG. 15 is a circuit diagram showing a configuration example of the reference voltage generation circuit 200 according to the third embodiment of the present technology.
  • the reference voltage generation circuit 200 of the third embodiment differs from the first embodiment in that a pMOS transistor 561 is further arranged in the output section 500.
  • FIG. 15 is a circuit diagram showing a configuration example of the reference voltage generation circuit 200 according to the third embodiment of the present technology.
  • the reference voltage generation circuit 200 of the third embodiment differs from the first embodiment in that a pMOS transistor 561 is further arranged in the output section 500.
  • the pMOS transistor 561 is connected in parallel with the pMOS transistors 541 and 551 between the power supply voltage VDD and the resistor 503 . It is also assumed that the pMOS transistor 561 has the same size as the pMOS transistors 311 , 321 and 551 . Also, the gate of the pMOS transistor 561 is connected to the gate of the pMOS transistor 311 . Note that the pMOS transistor 561 is an example of the sixth current source described in the claims.
  • the collector current of each of the bipolar transistors 331 and 332 is ⁇ times the base current Ib , where ⁇ is the current amplification factor.
  • the collector current IPTAT1 of the bipolar transistors 331 and 332 is expressed by the following equation. .
  • I CTAT1 I CTAT0 +2I b Equation 8
  • the term of the base current Ib remains when the current gain is small. Therefore, when the current amplification factor ⁇ increases or decreases due to variations in the process of the bipolar transistors 331 and 332, the absolute value and temperature dependency of the reference voltage VBGR greatly vary.
  • the pMOS transistor 561 is added in parallel to double the mirror ratio.
  • the reference voltage VBGR of the third embodiment has the value of the following equation.
  • the base current Ib can be canceled.
  • the temperature coefficient of I PTAT0 is set to one-half that of I CTAT0 .
  • the mirror ratio of the PTAT current is doubled.
  • the mirror ratio is not limited to 2x.
  • the value of the mirror ratio may be set to an appropriate value according to the number of bipolar transistors.
  • compensation of the base current Ib can be realized very simply and easily simply by changing the mirror ratio of the current mirror circuit, and both low voltage and small area are achieved. Is possible.
  • FIG. 16 is a diagram for explaining the effects of the third embodiment of the present technology.
  • a is a graph showing the temperature dependency of the reference voltage VBGR in the first embodiment when the base current remains.
  • b is a graph showing the temperature dependency of the reference voltage VBGR in the third embodiment.
  • the vertical axis of a and b in the figure is the reference voltage VBGR , and the horizontal axis is the absolute temperature.
  • a thin solid line indicates the temperature dependence of the ss condition.
  • a thick solid line indicates the temperature dependence of the ff condition.
  • the dashed-dotted line indicates the tt condition.
  • the addition of the pMOS transistor 561 can cancel the base current.
  • variations in absolute value and temperature dependence of reference voltage V BGR can be reduced.
  • the addition of the current source cancels the base current, but the addition of the resistor can also cancel the base current.
  • the reference voltage generating circuit 200 in the modified example of the third embodiment differs from the third embodiment in that the base current is canceled by adding a resistor.
  • FIG. 17 is a circuit diagram showing one configuration example of the reference voltage generation circuit 200 in the modified example of the third embodiment of the present technology.
  • the reference voltage generation circuit 200 of the modified example of the third embodiment differs from the third embodiment in that a resistor 504 is arranged instead of the pMOS transistor 561 .
  • a resistor 504 is inserted between the pMOS transistor 551 and the resistor 503 .
  • a connection node of resistors 503 and 504 is connected to pMOS transistor 541, and the voltage of the connection node of pMOS transistor 551 and resistor 504 is output as reference voltage VBGR .
  • the temperature coefficient of I_PTAT0 is set to 1/(1+ ⁇ ) of the temperature coefficient of I_CTAT0 .
  • the resistor 504 is inserted between the pMOS transistor 551 and the resistor 503, so the base current can be cancelled.
  • the reference voltage generation circuit 200 of the fourth embodiment differs from that of the first embodiment in that a circuit for detecting the base current is added to cancel the base current.
  • FIG. 18 is a circuit diagram showing one configuration example of the reference voltage generation circuit 200 according to the fourth embodiment of the present technology.
  • the reference voltage generation circuit 200 of the fourth embodiment differs from that of the first embodiment in that it further includes a base current detector 610 .
  • the base current detection section 610 detects the base current and corrects the CTAT current based on the base current.
  • the base current detector 610 includes pMOS transistors 611 to 613 , an nMOS transistor 614 and a bipolar transistor 615 .
  • the pMOS transistors 611 to 613 are connected in parallel to the power supply voltage VDD.
  • the drain of pMOS transistor 611 is connected to the connection node of pMOS transistor 431 and resistor 402 .
  • the gate of pMOS transistor 612 is connected to its own drain and the gate of pMOS transistor 611 .
  • nMOS transistor 614 is inserted between the pMOS transistor 612 and the base of the bipolar transistor 615 .
  • Bipolar transistor 615 is inserted between pMOS transistor 613 and ground voltage VSS.
  • the gate of nMOS transistor 614 is connected to the connection node of pMOS transistor 613 and bipolar transistor 615 .
  • the pMOS transistors 611 and 612 constitute a current mirror circuit with the pMOS transistor 612 as a reference source, and the mirror ratio is set to one.
  • the pMOS transistor 611 duplicates the base current Ib of the pMOS transistor 612 and supplies it to the CTAT current generator 400 . This base current Ib is added to the CTAT current ICTAT2 supplied by the pMOS transistor 431 .
  • I CTAT2 is expressed by the following equation.
  • the pMOS transistors 613 and 311 form a current mirror circuit with the pMOS transistor 311 as a reference source, and the mirror ratio is one.
  • the pMOS transistor 613 duplicates IPTAT1 supplied from the pMOS transistor 311 and supplies it to the bipolar transistor 615 .
  • the minimum operating voltage may increase due to the vertical stacking of the bipolar transistor 615 and the nMOS transistor 614, but this problem can be alleviated by using the nMOS transistor 614 with a small threshold voltage.
  • the base current detection unit 610 detects the base current and corrects the CTAT current, so the base current can be canceled.
  • the base current Ib is added to the CTAT current ICTAT2 , but the base current Ib can be subtracted from the current flowing through the resistor 503.
  • the reference voltage generating circuit 200 in this modification of the fourth embodiment differs from the fourth embodiment in that the base current Ib is subtracted from the current flowing through the resistor 503.
  • FIG. 19 is a circuit diagram showing a configuration example of the reference voltage generation circuit 200 in the modified example of the fourth embodiment of the present technology.
  • Reference voltage generating circuit 200 of the modification of the fourth embodiment differs from the fourth embodiment in that nMOS transistors 616 and 617 are further provided in base current detecting portion 610 .
  • the pMOS transistor 611 of the modified example of the fourth embodiment differs from the fourth embodiment in that it is not connected to the CTAT current generator 400 .
  • nMOS transistor 616 is inserted between the pMOS transistor 611 and the ground voltage VSS.
  • the gate of nMOS transistor 616 is connected to its drain and to the gate of nMOS transistor 617 .
  • NMOS transistor 617 is inserted between the connection node of pMOS transistor 541 and resistor 503 and ground voltage VSS.
  • NMOS transistors 616 and 617 form a current mirror circuit with nMOS transistor 616 as a reference source, and the mirror ratio is set to one.
  • the base current Ib supplied by pMOS transistor 611 is replicated by nMOS transistor 617 . Since the nMOS transistor 617 is connected to the connection node of the pMOS transistor 541 and the resistor 503 , the base current Ib is subtracted from the current flowing through the resistor 503 . By subtracting this base current Ib , the reference voltage VBGR becomes a value represented by the following equation.
  • the base current detection unit 610 detects the base current and subtracts it from the current flowing through the resistor 503, so the base current can be canceled.
  • the base current detector 610 corrects the base current remaining in the sum of the PTAT current and the CTAT current in the output section 500. Instead, the base current error for only the PTAT current is You can also correct the minutes.
  • the reference voltage generation circuit 200 of the fifth embodiment differs from that of the fourth embodiment in that the base current detector 610 corrects the PTAT current.
  • FIG. 20 is a circuit diagram showing one configuration example of the reference voltage generation circuit 200 according to the fifth embodiment of the present technology.
  • the reference voltage generation circuit 200 of the fifth embodiment differs from that of the fourth embodiment in that a pMOS transistor 618 is further provided.
  • the pMOS transistor 611 of the modified example of the fifth embodiment differs from that of the fourth embodiment in that it is not connected to the CTAT current generator 400 .
  • the gate of pMOS transistor 311 is also connected to the gate of pMOS transistor 618, and the source of pMOS transistor 618 is connected to power supply voltage VDD. Also, the drain of the pMOS transistor 618 is connected to the drain of the pMOS transistor 611 .
  • the pMOS transistors 618 and 311 form a current mirror circuit with the pMOS transistor 311 as a reference source, and the mirror ratio is assumed to be one.
  • a pMOS transistor 618 duplicates and supplies the PTAT current IPTAT1 .
  • PTAT current IPTAT0 obtained by adding IPTAT1 and base current Ib (in other words, IPTAT1 is corrected by Ib ) is output to the outside.
  • This PTAT current IPTAT0 is used in, for example, a temperature detection circuit such as a temperature sensor mounted on the same semiconductor integrated circuit.
  • the pMOS transistors 311 and 551 form a current mirror circuit with the pMOS transistor 311 as a reference source, and the mirror ratio is doubled. By changing the mirror ratio, the base current is canceled as in the third embodiment.
  • the base current detection unit 610 corrects and outputs the PTAT current IPTAT1 . can.
  • the output section 500 outputs the reference voltage VBGR , but it can also output a reference current that does not depend on the absolute temperature.
  • Reference voltage generating circuit 200 in the sixth embodiment differs from the sixth embodiment in that it further outputs a reference current.
  • FIG. 21 is a circuit diagram showing one configuration example of the reference voltage generation circuit 200 according to the sixth embodiment of the present technology.
  • Reference voltage generation circuit 200 of the sixth embodiment includes replica circuit 620 , phase compensation capacitor 630 , and pMOS transistors 561 and 571 .
  • Replica circuit 620 includes pMOS transistor 621 and bipolar transistor 622 .
  • Replica circuit 620 generates PTAT current IPTAT1 by a circuit equivalent to pMOS transistor 311 and bipolar transistor 331 .
  • PMOS transistor 621 and bipolar transistor 622 in replica circuit 620 are connected in series between power supply voltage VDD and ground voltage VSS.
  • the base of bipolar transistor 622 is connected to the base of bipolar transistor 331 .
  • the drain of pMOS transistor 621 is connected to its own gate and to the gate of pMOS transistor 571 .
  • pMOS transistors 561 and 571 are connected in parallel to power supply voltage VDD.
  • the gate of pMOS transistor 561 is connected to the gate of pMOS transistor 431 .
  • the drains of pMOS transistors 561 and 571 are connected, and a current obtained by adding the PTAT current and the CTAT current is output from the connection node as reference current IBGR .
  • the phase compensation capacitor 630 is inserted between the gate of the pMOS transistor 431 and the power supply voltage VDD.
  • the temperature coefficient of I - - PTAT0 is set to 1/3 that of I - - CTAT0 .
  • node 701 is the gate and drain of pMOS transistor 311 and node 702 is the gate of pMOS transistor 431 .
  • the PTAT current generation section 300 and the CTAT current generation section 400 are operated as two-stage operational amplifiers, and the phase compensation capacitor 630 is connected to the node 702 corresponding to the input of the CTAT current generation section 400. A primary pole is placed. Also, the node 701 of the PTAT current generator 300 becomes a node that forms the secondary pole frequency.
  • a bipolar transistor 622 is added, which draws out a signal line from the node 704 of the gate of the bipolar transistor 331 and uses the bipolar transistor 331 as a reference source. Also, the replica circuit 620 extracts the PTAT current, and the gate voltage for extending the PTAT current is extracted from the node 703 of the gate of the pMOS transistor 621 .
  • the impedance of node 704 is parallel to the input resistance of the base of bipolar transistor 331 and resistor 402, and is relatively low in value, so the effect on stability is low.
  • the second embodiment can be applied to the sixth embodiment.
  • a modification of the third embodiment can also be applied.
  • the resistor 504 may be inserted between the resistor 503 and the pMOS transistor 551, or the resistor 503 may be divided.
  • the fourth and fifth embodiments can be applied to the sixth embodiment.
  • phase compensation capacitor 630 is inserted between the node 702 and the power supply voltage VDD in FIG. may Miller compensation can reduce the capacitance value of the phase compensation capacitor.
  • PSRR characteristics are sacrificed.
  • the replica circuit 620 since the replica circuit 620 is provided, it is possible to improve the stability of the circuit when expanding the output.
  • the reference voltage VBGR is generated without using the phase compensation capacitor, but this configuration may cause the circuit to become unstable.
  • the reference voltage generation circuit 200 in the seventh embodiment differs from the first embodiment in that a phase compensation capacitor is added.
  • FIG. 22 is a circuit diagram showing one configuration example of the reference voltage generation circuit 200 according to the seventh embodiment of the present technology.
  • Reference voltage generation circuit 200 of the seventh embodiment further includes pMOS transistors 341 and 351 , nMOS transistors 361 , 371 , 381 and 391 , resistor 641 and phase compensation capacitor 642 .
  • the pMOS transistors 341 and 351 are connected in parallel to the power supply voltage VDD.
  • PMOS transistors 341 and 311 constitute a current mirror circuit with pMOS transistor 311 as a reference source.
  • PMOS transistors 351 and 321 form a current mirror circuit with pMOS transistor 321 as a reference source.
  • the nMOS transistors 361 and 381 are connected in series between the pMOS transistor 341 and the ground voltage VSS.
  • a connection node between the pMOS transistor 341 and the nMOS transistor 361 is connected to the CTAT current generator 400 .
  • NMOS transistors 371 and 391 are connected in series between pMOS transistor 351 and ground voltage VSS.
  • the gate of the nMOS transistor 371 is connected to its own drain and the gate of the nMOS transistor 361 .
  • the gate of nMOS transistor 391 is connected to its own drain and the gate of nMOS transistor 381 .
  • the PTAT current generator 300 constitutes a folded differential circuit.
  • a resistor 641 and a phase compensation capacitor 642 are connected in series between the connection node of the cascode-connected nMOS transistors 361 and 381 and the connection node of the pMOS transistor 431 and the resistor 402 .
  • connection node of the cascode-connected nMOS transistors 361 and 381 is determined with reference to the ground. The same applies to the connection node of pMOS transistor 431 and resistor 402 .
  • phase compensation capacitor 642 By inserting the phase compensation capacitor 642 between these nodes, it is possible to reduce the capacitance value of the phase compensation capacitor 642 required for sufficient phase compensation as compared with the case where it is inserted at other locations. .
  • resistance to power supply noise is improved, and it becomes possible to ensure both stability and maintenance of PSRR characteristics.
  • phase compensation capacitor 642 is inserted between the nodes whose potential is determined based on the ground reference, it is possible to reduce the capacitance value required when performing phase compensation. can be done.
  • the present technology can also have the following configuration.
  • a reference voltage generation circuit comprising: an output section for outputting a reference voltage corresponding to the sum of the PTAT currents supplied by the first and second current sources and the CTAT current supplied by the third current source.
  • the output unit a fourth current source that duplicates and supplies the CTAT current; a fifth current source that duplicates and supplies the PTAT current;
  • the reference voltage generation circuit according to (1) further comprising a third resistor commonly connected to the fourth current source and the fifth current source.
  • the first current source, the second current source, the third current source, the fourth current source, and the fifth current source are MOS (Metal Oxide Semiconductor) transistors. Voltage generation circuit.
  • the first current source, the second current source, the third current source, the fourth current source and the fifth current source are connected in parallel to the power supply voltage (2) to (4). ).
  • the first current source, the second current source, the third current source, the fourth current source and the fifth current source are connected in parallel to the ground voltage; ).
  • the output unit further includes a sixth current source that duplicates and supplies the PTAT current;
  • the reference voltage generation circuit according to any one of (2) to (6), wherein the third resistor is commonly connected to the fourth current source, the fifth current source and the sixth current source.
  • the output unit further includes a fourth resistor inserted between the third resistor and the fifth current source;
  • the reference voltage generation circuit according to any one of (2) to (6), wherein the fourth current source is connected to a connection node between the third resistor and the fourth resistor.
  • (11) The reference voltage generation circuit according to (9), wherein the base current detector subtracts the base current from the current flowing through the third resistor.
  • the PTAT current generator further comprises a pair of cascode-connected transistors, The reference voltage generation circuit according to (14), wherein a connection node of the pair of transistors is connected to the phase compensation capacitor.
  • an integrated circuit A first current source and a second current source connected in parallel to one of a power supply voltage and a ground voltage, and a pair of bipolar transistors connected in parallel to a current mirror circuit including the first current source and the second current source.
  • a PTAT Proportional to Absolute Temperature
  • a third current source and a second resistor inserted in series between the power supply voltage and the ground voltage, wherein a connection node of the third current source and the second resistor is connected to each gate of the pair of bipolar transistors
  • a CTAT Complementary to Absolute Temperature

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Abstract

一定の基準電圧を生成する回路において、最低動作電圧を低減する。　ＰＴＡＴ電流生成部は、電源電圧および接地電圧の一方に並列に接続された第１電流源および第２電流源と、第１電流源および第２電流源を含むカレントミラー回路に並列に接続された一対のバイポーラトランジスタと、一対のバイポーラトランジスタの一方のエミッタに接続された第１抵抗とを備える。ＣＴＡＴ電流生成部は、電源電圧および接地電圧の間に直列に挿入された第３電流源および第２抵抗を備える。第３電流源および第２抵抗の接続ノードが一対のバイポーラトランジスタのそれぞれのゲートに共通に接続される。出力部は、第１電流源および第２電流源の供給するＰＴＡＴ電流と第３電流源の供給するＣＴＡＴ電流との加算値に応じた基準電圧を出力する。

Description

基準電圧発生回路および電子機器
　本技術は、基準電圧発生回路に関する。詳しくは、バンドギャップリファレンス方式の基準電圧発生回路および電子機器に関する。
　従来より、電源電圧や温度に依存しない一定の電圧を生成するために、バンドギャップリファレンス方式が用いられている。このバンドギャップリファレンス方式は、電圧加算型と電流加算型とに分類される。これらのうち電圧加算型は、ＰＴＡＴ（Proportional to Absolute Temperature）電圧とＣＴＡＴ（Complementary to Absolute Temperature）電圧とを加算する方式である。一方、電流加算型は、ＰＴＡＴ電流とＣＴＡＴ電流とを加算する方式である。例えば、オペアンプを用いず、ドレイン接地のトランジスタ（すなわち、ソースフォロワ）と抵抗とをカレントミラー回路に直列に接続した回路でＣＴＡＴ電流を生成する電流加算型の基準電圧発生回路が提案されている（例えば、非特許文献１参照。）。
Jun Yin, et al., A system-on-Chip EPC Gen-2 passive UHF RFID tag with embedded temperature sensor, IEEE JOURNAL OF SOLID-STATE CIRCUITS, 2010.
　上述の従来技術では、オペアンプの削減により、オペアンプを用いる場合と比較して、最低動作電圧の低下、オフセットばらつきの低減や、回路面積の削減を図っている。しかしながら、上述の基準電圧発生回路では、最低動作電圧をさらに低減することが困難である。
　本技術はこのような状況に鑑みて生み出されたものであり、一定の基準電圧を生成する回路において、最低動作電圧を低減することを目的とする。
　本技術は、上述の問題点を解消するためになされたものであり、その第１の側面は、電源電圧および接地電圧の一方に並列に接続された第１電流源および第２電流源と、上記第１電流源および上記第２電流源を含むカレントミラー回路に並列に接続された一対のバイポーラトランジスタと、上記一対のバイポーラトランジスタの一方のエミッタに接続された第１抵抗とを備えるＰＴＡＴ（Proportional to Absolute Temperature）電流生成部と、上記電源電圧および上記接地電圧の間に直列に挿入された第３電流源および第２抵抗を備え、上記第３電流源および上記第２抵抗の接続ノードが上記一対のバイポーラトランジスタのそれぞれのゲートに共通に接続されたＣＴＡＴ（Complementary to Absolute Temperature）電流生成部と、上記第１電流源および上記第２電流源の供給するＰＴＡＴ電流と上記第３電流源の供給するＣＴＡＴ電流との加算値に応じた基準電圧を出力する出力部とを具備する基準電圧発生回路である。これにより、基準電圧発生回路の最低動作電圧が低下するという作用をもたらす。
　また、この第１の側面において、上記出力部は、上記ＣＴＡＴ電流を複製して供給する第４電流源と、上記ＰＴＡＴ電流を複製して供給する第５電流源と、上記第４電流源および上記第５電流源に共通に接続された第３抵抗とを備えてもよい。これにより、電流の加算値に抵抗値を乗算した値の基準電圧が生成されるという作用をもたらす。
　また、この第１の側面において、上記第１電流源、上記第２電流源、上記第３電流源、上記第４電流源および上記第５電流源は、ＭＯＳ（Metal Oxide Semiconductor）トランジスタであってもよい。これにより、ＭＯＳトランジスタの供給する電流が加算されるという作用をもたらす。
　また、この第１の側面において、上記第１電流源、上記第２電流源、上記第３電流源、上記第４電流源および上記第５電流源は、バイポーラトランジスタであってもよい。これにより、バイポーラトランジスタの供給する電流が加算されるという作用をもたらす。
　また、この第１の側面において、上記第１電流源、上記第２電流源、上記第３電流源、上記第４電流源および上記第５電流源は、上記電源電圧に並列に接続されてもよい。これにより、電流源から流れる電流が加算されるという作用をもたらす。
　また、この第１の側面において、上記第１電流源、上記第２電流源、上記第３電流源、上記第４電流源および上記第５電流源は、上記接地電圧に並列に接続されてもよい。これにより、電流源に流れる電流が加算されるという作用をもたらす。
　また、この第１の側面において、上記出力部は、上記ＰＴＡＴ電流を複製して供給する第６電流源をさらに備え、上記第３抵抗は、上記第４電流源、上記第５電流源および上記第６電流源に共通に接続されてもよい。これにより、ベース電流がキャンセルされるという作用をもたらす。
　また、この第１の側面において、上記出力部は、上記第３抵抗と上記第５電流源との間に挿入された第４抵抗をさらに含み、上記第４電流源は、上記第３抵抗および上記第４抵抗の接続ノードに接続されてもよい。これにより、ベース電流がキャンセルされるという作用をもたらす。
　また、この第１の側面において、上記一対のバイポーラトランジスタのベース電流を検出するベース電流検出部をさらに具備してもよい。これにより、ベース電流がキャンセルされるという作用をもたらす。
　また、この第１の側面において、上記ベース電流検出部は、上記第３電流源の供給する上記ＣＴＡＴ電流に上記ベース電流を加算してもよい。これにより、ベース電流がキャンセルされるという作用をもたらす。
　また、この第１の側面において、上記ベース電流検出部は、上記第３抵抗に流れる電流から上記ベース電流を減算してもよい。これにより、ベース電流がキャンセルされるという作用をもたらす。
　また、この第１の側面において、上記ベース電流検出部は、上記ベース電流により上記ＰＴＡＴ電流を補正して出力してもよい。これにより、温度検出回路などが実現されるという作用をもたらす。
　また、この第１の側面において、上記ＰＴＡＴ電流を生成して上記出力部に供給するレプリカ回路をさらに具備し、上記出力部は、上記レプリカ回路の供給する上記ＰＴＡＴ電流を上記ＣＴＡＴ電流に加算した電流を基準電流として上記基準電圧とともに出力してもよい。これにより、出力拡張時に安定性の悪化を回避できるという作用をもたらす。
　また、この第１の側面において、上記ＰＴＡＴ電流生成部は、折り返し型の差動回路を含むものであってもよい。これにより、最低動作電圧が低下するという作用をもたらす。
　また、この第１の側面において、上記ＰＴＡＴ電流生成部と上記第３電流源および上記第２抵抗の接続ノードとの間に挿入された位相補償容量をさらに具備し、上記ＰＴＡＴ電流生成部は、カスコード接続された一対のトランジスタをさらに備え、上記一対のトランジスタの接続ノードが上記位相補償容量に接続されてもよい。これにより、回路の安定性が向上するという作用をもたらす。
　また、本技術の第２の側面は、集積回路と、電源電圧および接地電圧の一方に並列に接続された第１電流源および第２電流源と、上記第１電流源および上記第２電流源を含むカレントミラー回路に並列に接続された一対のバイポーラトランジスタと、上記一対のバイポーラトランジスタの一方のエミッタに接続された第１抵抗とを備えるＰＴＡＴ（Proportional to Absolute Temperature）電流生成部と、上記電源電圧および上記接地電圧の間に直列に挿入された第３電流源および第２抵抗を含み、上記第３電流源および上記第２抵抗の接続ノードが上記一対のバイポーラトランジスタのそれぞれのゲートに共通に接続されたＣＴＡＴ（Complementary to Absolute Temperature）電流生成部と、上記第１電流源および上記第２電流源の供給するＰＴＡＴ電流と上記第３電流源の供給するＣＴＡＴ電流との加算値に応じた基準電圧を上記集積回路に出力する出力部とを具備する電子機器である。これにより、電子装置内の基準電圧発生回路の最低動作電圧が低下するという作用をもたらす。
本技術の第１の実施の形態における電子機器の一構成例を示すブロック図である。 本技術の第１の実施の形態における基準電圧発生回路の一構成例を示す回路図である。 本技術の第１の実施の形態における基準電圧発生回路の具体的な構成例を示す回路図である。 比較例における基準電圧発生回路の一構成例を示す回路図である。 本技術の第１の実施の形態と比較例とにおける電源電圧に対する起動特性を示すグラフの一例である。 本技術の第１の実施の形態におけるモンテカルロシミュレーション結果を示すグラフである。 比較例におけるモンテカルロシミュレーション結果を示すグラフである。 本技術の第１の実施の形態と比較例とにおけるモンテカルロシミュレーション結果を示す図である。 本技術の第１の実施の形態における電源電圧依存特性の一例を示すグラフである。 比較例における電源電圧依存特性の一例を示すグラフである。 本技術の第１の実施の形態と比較例とにおける、同一電源電圧でのＰＳＲＲ（Power Supply Rejection Ratio）特性の一例を示すグラフである。 本技術の第１の実施の形態と比較例とにおける、低周波数帯域でのＰＳＲＲ特性の電源電圧依存特性の一例を示すグラフである。 本技術の第１の実施の形態における基準電圧発生回路の別の例を示す回路図である。 本技術の第２の実施の形態における基準電圧発生回路の一構成例を示す回路図である。 本技術の第３の実施の形態における基準電圧発生回路の一構成例を示す回路図である。 本技術の第３の実施の形態と第１の実施の形態とにおける温度依存特性の一例を示すグラフである。 本技術の第３の実施の形態の変形例における基準電圧発生回路の一構成例を示す回路図である。 本技術の第４の実施の形態における基準電圧発生回路の一構成例を示す回路図である。 本技術の第４の実施の形態の変形例における基準電圧発生回路の一構成例を示す回路図である。 本技術の第５の実施の形態における基準電圧発生回路の一構成例を示す回路図である。 本技術の第６の実施の形態における基準電圧発生回路の一構成例を示す回路図である。 本技術の第７の実施の形態における基準電圧発生回路の一構成例を示す回路図である。
　以下、本技術を実施するための形態（以下、実施の形態と称する）について説明する。説明は以下の順序により行う。
　１．第１の実施の形態（電流源および抵抗によりＣＴＡＴ電流を生成する例）
　２．第２の実施の形態（電流源を接地側に配置し、電流源および抵抗によりＣＴＡＴ電流を生成する例）
　３．第３の実施の形態（ベース電流をキャンセルし、電流源および抵抗によりＣＴＡＴ電流を生成する例）
　４．第４の実施の形態（ベース電流を検出してキャンセルし、電流源および抵抗によりＣＴＡＴ電流を生成する例）
　５．第５の実施の形態（ＰＴＡＴ電流を補正し、電流源および抵抗によりＣＴＡＴ電流を生成する例）
　６．第６の実施の形態（出力を拡張し、電流源および抵抗によりＣＴＡＴ電流を生成する例）
　７．第７の実施の形態（位相補償容量を削減し、電流源および抵抗によりＣＴＡＴ電流を生成する例）
　＜１．第１の実施の形態＞
　［電子機器の構成例］
　図１は、本技術の第１の実施の形態における電子機器１００の一構成例を示すブロック図である。この電子機器１００は、基準電圧発生回路２００および集積回路１１０を備える。
　基準電圧発生回路２００は、電源電圧や温度に依存しない一定の電圧を基準電圧ＶＢＧＲとして生成するものである。この基準電圧発生回路２００は、生成した電圧を、出力信号線２０９を介して集積回路１１０に供給する。集積回路１１０は、基準電圧ＶＢＧＲにより駆動し、演算処理などの所定の処理を実行するものである。
　［基準電圧発生回路の構成例］
　図２は、本技術の第１の実施の形態における基準電圧発生回路２００の一構成例を示す回路図である。この基準電圧発生回路２００は、ＰＴＡＴ電流生成部３００、ＣＴＡＴ電流生成部４００および出力部５００を備える。
　ＰＴＡＴ電流生成部３００は、正の温度係数をもって絶対温度に比例して値が変化するＰＴＡＴ電流を生成するものである。このＰＴＡＴ電流生成部３００は、電流源３１０および３２０と、バイポーラトランジスタ３３１および３３２と、抵抗３０１とを備える。
　ＣＴＡＴ電流生成部４００は、負の温度係数をもって絶対温度に比例して値が変化するＣＴＡＴ電流を生成するものである。このＣＴＡＴ電流生成部４００は、電流源４３０および抵抗４０２を備える。
　出力部５００は、ＰＴＡＴ電流およびＣＴＡＴ電流の加算値に応じた電圧を基準電圧ＶＢＧＲとして出力するものである。この出力部５００は、電流源５４０および５５０と、抵抗５０３とを備える。
　ＰＴＡＴ電流生成部３００において、電流源３１０および３２０は、電源電圧ＶＤＤおよび接地電圧ＶＳＳの一方に並列に接続される。同図に例示した構成では、電流源３１０および３２０は、電源電圧ＶＤＤに並列に接続されている。また、電流源３１０、３２０および５５０は、電流源３１０を参照元とするカレントミラー回路を構成する。同図において、一定鎖線で囲まれた回路は、カレントミラー回路を示す。
　バイポーラトランジスタ３３１および３３２は、サイズが異なり、電流源３１０および３２０を含むカレントミラー回路に並列に接続される。例えば、バイポーラトランジスタ３３２の面積は、バイポーラトランジスタ３３１のＮ（Ｎは、整数）倍とする。バイポーラトランジスタ３３１および３３２として、例えば、ＮＰＮ型が用いられ、それぞれのベースは互いに接続される。抵抗３０１の一端は、バイポーラトランジスタ３３２のエミッタに接続される。バイポーラトランジスタ３３１のエミッタと抵抗３０１の他端とは、接地電圧ＶＳＳに接続される。
　また、ＣＴＡＴ電流生成部４００において、電流源４３０および抵抗４０２は、電源電圧ＶＤＤおよび接地電圧ＶＳＳの間に直列に挿入される。また、電流源４３０および抵抗４０２の接続ノードは、バイポーラトランジスタ３３１および３３２のそれぞれのベースに共通に接続される。また、電流源４３０および５４０は、電流源４３０を参照元とするカレントミラー回路を構成する。
　また、出力部５００において、電流源５４０および５５０は、電源電圧ＶＤＤおよび接地電圧ＶＳＳの一方（同図においては電源電圧ＶＤＤ）に並列に接続される。抵抗５０３の一端は、電流源５４０および５５０に共通に接続され、他端は、接地電圧ＶＳＳに接続される。電流源５４０および５５０と抵抗５０３との接続ノードの電圧が基準電圧ＶＢＧＲとして出力される。
　なお、電流源３１０、３２０、４３０、５４０および５５０は、特許請求の範囲に記載の第１電流源、第２電流源、第３電流源、第４電流源および第５電流源の一例である。また、抵抗３０１、４０２および５０３は、特許請求の範囲に記載の第１抵抗、第２抵抗および第３抵抗の一例である。
　図３は、本技術の第１の実施の形態における基準電圧発生回路２００の具体的な構成例を示す回路図である。電流源３１０、３２０、４３０、５４０および５５０として、例えば、ｐＭＯＳ（p-channel Metal Oxide Semiconductor）トランジスタ３１１、３２１、４３１、５４１および５５１が用いられる。カレントミラー回路を構成するｐＭＯＳトランジスタ３１１、３２１および５５１のサイズは同一であり、ミラー比は１倍であるものとする。また、カレントミラー回路を構成するｐＭＯＳトランジスタ４３１および５４１のサイズは同一であり、ミラー比は１倍であるものとする。なお、ｐＭＯＳトランジスタ３１１、３２１、４３１、５４１および５５１は、特許請求の範囲に記載のＭＯＳ（Metal Oxide Semiconductor）トランジスタの一例である。
　ｐＭＯＳトランジスタ３１１のゲートは、自身のドレインとｐＭＯＳトランジスタ３２１のゲートとに接続される。ｐＭＯＳトランジスタ４３１のゲートは、バイポーラトランジスタ３３２のコレクタに接続される。ｐＭＯＳトランジスタ５４１のゲートは、ｐＭＯＳトランジスタ４３１のゲートに接続される。ｐＭＯＳトランジスタ５５１のゲートは、ｐＭＯＳトランジスタ３１１のゲートに接続される。
　前述したようにバイポーラトランジスタ３３１および３３２のエミッタ面積が異なるため、それらのベース－エミッタ間電圧に差が生じる。この差電圧ΔＶｂｅは、例えば、次の式により表される。
　　ΔＶｂｅ＝Ｖｂｅ１－Ｖｂｅ２＝ＶＴｌｎ（Ｎ）
　　　　　 ＝（ｋＴ／ｑ）ｌｎ（Ｎ）　　　　　　　　　・・・式１
上式において、Ｖｂｅ１およびＶｂｅ２は、バイポーラトランジスタ３３１および３３２のベース－エミッタ間電圧であり、ＶＴは、熱電圧である。これらの電圧の単位は、例えば、ボルト（Ｖ）である。ｋは、ボルツマン定数であり、単位は、例えば、ジュール毎ケルビン（Ｊ／Ｋ）である。Ｔは絶対温度であり、単位は、例えば、ケルビン（Ｋ）である。ｑは電気素量であり、単位は、例えば、クーロン（Ｃ）である。ｌｎ（）は、自然対数を返す関数である。
　差電圧ΔＶｂｅにより、抵抗３０１に流れる電流は、式１より絶対温度に比例し、ＰＴＡＴ電流となる。このＰＴＡＴ電流ＩＰＴＡＴ０は、次の式により表される。
　　ＩＰＴＡＴ０＝ΔＶｂｅ／Ｒ１　　　　　　　　　　　　　・・・式２
上式において、ＰＴＡＴ電流ＩＰＴＡＴ０の単位は、例えば、アンペア（Ａ）である。Ｒ１は、抵抗３０１の抵抗値であり、単位は、例えば、オーム（Ω）である。上式の右辺をＴで割った値（言い換えれば、温度係数）は、正の値となる。
　ここで、同図においては、バイポーラトランジスタ３３１および３３２の電流増幅率は十分に大きく、そのベース電流を無視することができるものとする。上述のＰＴＡＴ電流ＩＰＴＡＴ０は複製され、ｐＭＯＳトランジスタ５５１から出力される。
　また、ＣＴＡＴ電流生成部４００において、ｐＭＯＳトランジスタ４３１および抵抗４０２は、ソース接地増幅器を構成する。このソース接地増幅器の出力は、バイポーラトランジスタ３３１および３３２のベースに共通に接続され、ｐＭＯＳトランジスタ４３１のゲートはバイポーラトランジスタ３３２のコレクタに接続されて、帰還回路を構成する。このとき、負帰還が成立するため、抵抗４０２には、バイポーラトランジスタ３３１のベース－エミッタ間電圧Ｖｂｅ１が印加される。このベース－エミッタ間電圧Ｖｂｅ１は、一般に温度に対し、負の温度係数で比例するため、その電圧により抵抗４０２に流れる電流は、ＣＴＡＴ電流となる。このＣＴＡＴ電流ＩＣＴＡＴ０は、次の式により表される。
　　ＩＣＴＡＴ０＝Ｖｂｅ１／Ｒ２　　　　　　　　　　　　　・・・式３
上式において、ＣＴＡＴ電流ＩＣＴＡＴ０の単位は、例えば、アンペア（Ａ）である。Ｒ２は、抵抗４０２の抵抗値であり、単位は、例えば、オーム（Ω）である。上式の右辺をＴで割った値（言い換えれば、温度係数）は、負の値となる。
　上述のＣＴＡＴ電流ＩＣＴＡＴ０は複製され、ｐＭＯＳトランジスタ５４１から出力される。出力部５００において、抵抗５０３にＰＴＡＴ電流ＩＰＴＡＴ０およびＣＴＡＴ電流ＩＣＴＡＴ０の加算値の電流が流れる。この電流は、正、負のそれぞれの温度係数を略同一にすることによって絶対温度に依存しない値となる。このため、その電流により抵抗５０３に生じる電圧は、基準電圧ＶＢＧＲとして出力される。この基準電圧ＶＢＧＲは、式２および式３に基づいて、次の式により表される。
　　ＶＢＧＲ＝Ｒ３（ＩＰＴＡＴ０＋ＩＣＴＡＴ０）
　　　　　＝Ｒ３｛（ΔＶｂｅ／Ｒ１）＋（Ｖｂｅ１／Ｒ２）｝　・・・式４
上式において、基準電圧ＶＢＧＲの単位は、例えば、ボルト（Ｖ）である。Ｒ３は、抵抗５０３の抵抗値であり、単位は、例えば、オーム（Ω）である。ＩＰＴＡＴ０の正の温度係数と、ＩＣＴＡＴ０の負の温度係数とは、Ｎ、Ｒ１やＲ２の調整などにより、略同一に設定される。
　同図に例示したように、ＣＴＡＴ電流生成部４００内にソース接地増幅器を設け、帰還制御と、ＣＴＡＴ電流の生成とを同時に行うため、最低動作電圧ＶＭＩＮは、次の式により表される。
　　ＶＭＩＮ＝Ｖｂｅ１＋Ｖｄｓｐ　　　　　　　　　　　　・・・式５
上式において、Ｖｄｓｐは、ｐＭＯＳトランジスタ４３１のドレイン－ソース間に印加されるオーバードライブ電圧を示す。ＶＭＩＮおよびＶｄｓｐの単位は、例えば、ボルト（Ｖ）である。
　所定の電圧、温度の条件下のベース－エミッタ間電圧Ｖｂｅ１を０．８ボルト（Ｖ）とし、オーバードライブ電圧Ｖｄｓｐを０．４ボルト（Ｖ）とすると、式５より最低動作電圧ＶＭＩＮは１．２ボルト（Ｖ）となる。
　ここで、ＣＴＡＴ電流生成部４００において、ソースフォロワおよび抵抗を直列に接続した構成の回路を比較例として想定する。
　図４は、比較例における基準電圧発生回路の一構成例を示す回路図である。この比較例では、ＣＴＡＴ電流生成部４００内にｎＭＯＳトランジスタＭＮがさらに配置される。また、ｐＭＯＳトランジスタ３２１がカレントミラー回路の参照元になる。ｐＭＯＳトランジスタ４３１のゲートは、自身のドレインに接続される。ｎＭＯＳトランジスタＭＮは、ｐＭＯＳトランジスタ４３１と抵抗４０２との間に挿入され、そのゲートは、ｐＭＯＳトランジスタ３１１およびバイポーラトランジスタ３３１の接続ノードに接続される。この接続構成により、ｎＭＯＳトランジスタＭＮは、ソースフォロワを構成する。同図の回路は、非特許文献１のＦｉｇ．５の回路を簡易化したものである。
　　第１の実施の形態と比較例との両方ともオペアンプを用いていない。このため、オペアンプを用いる場合と比較して、最低動作電圧を低下させることができる。また、第１の実施の形態と比較例との両方とも、オペアンプのオフセットばらつきを考慮する必要がなくなり、さらにオペアンプを用いる場合よりも回路面積を削減することができる。ただし、ＣＴＡＴ電流生成部４００内にソースフォロワを設けた比較例では、最低動作電圧ＶＭＩＮは、次の式により表される。
　　ＶＭＩＮ＝Ｖｂｅ１＋Ｖｄｓｐ＋Ｖｇｓｎ　　　　　　　　・・・式６
上式において、Ｖｇｓｎは、ｎＭＯＳトランジスタＭＮのゲート－ソース間に印加される閾値電圧を示す。
　式５および式６より、ＣＴＡＴ電流生成部４００内にソース接地増幅器を設けた第１の実施の形態では、ＣＴＡＴ電流生成部４００内にソースフォロワを設けた比較例よりも最低動作電圧が低くなる。
　図５は、本技術の第１の実施の形態と比較例とにおける電源電圧ＶＤＤに対する起動特性を示すグラフの一例である。同図における縦軸は、基準電圧ＶＢＧＲを示し、横軸は、電源電圧ＶＤＤを示す。また、実線の曲線は、第１の実施の形態の起動特性を示し、点線は、比較例の起動特性を示す。
　同図に例示するように、比較例では、ソースフォロワを用いているため、第１の実施の形態よりも最低動作電圧が高くなってしまう。例えば、比較例では、最低動作電圧として１．８ボルト（Ｖ）程度を要するのに対し、第１の実施の形態では、１．２ボルト（Ｖ）程度でよい。
　図６は、本技術の第１の実施の形態におけるモンテカルロシミュレーション結果を示すグラフである。同図におけるａは、第１の実施の形態における電源電圧が３ボルト（Ｖ）の際の温度依存特性をモンテカルロシミュレーションにより求めた結果を示す。同図におけるｂは、温度が２７℃の際の基準電圧ＶＢＧＲのヒストグラムを示す。
　図７は、比較例におけるモンテカルロシミュレーション結果を示すグラフである。
　図８は、図６および図７の結果をまとめたものである。同図における「ＭＩＮ」および「ＭＡＸ」は、基準電圧の最小値および最大値を示す。「ＡＶＥ」および「ＳＤ」は、基準電圧の平均値および標準偏差を示す。
　図５から図８に示したように、第１の実施の形態と比較例とではＭＩＮ、ＭＡＸ、ＡＶＥ、ＳＤ、σ／μは同等であるが、第１の実施の形態では最低動作電圧が１．２ボルトなどであり、最低動作電圧が１．８ボルトなどの比較例よりも低電圧で動作可能である。
　図９は、本技術の第１の実施の形態における電源電圧依存特性の一例を示すグラフである。同図におけるａは、電源電圧依存特性を示す。また、同図におけるａの縦軸は、基準電圧ＶＢＧＲを示し、横軸は、電源電圧ＶＤＤを示す。細い実線は、ｐＭＯＳおよびｎＭＯＳの閾値が低いｆｆ条件の温度依存特性を示す。太い実線は、ｐＭＯＳおよびｎＭＯＳの閾値が高いｓｓ条件の温度依存特性を示す。一点鎖線は、ｐＭＯＳおよびｎＭＯＳの閾値が中間値のｔｔ条件を示す。同図におけるｂは、最低動作電圧から３ボルト（Ｖ）までの範囲で、電源ラインに対する感度ＬＳ（Line Sensitivity）を示す。
　図１０は、比較例における電源電圧依存特性の一例を示すグラフである。
　図９および図１０に例示したように、第１の実施の形態では、ｓｓ、ｆｆ、ｔｔ条件のそれぞれで比較例よりも最低動作電圧を低くすることができる。また、第１の実施の形態の直流的な電源電圧に対する依存性は、比較例と比較して、大幅に改善されている。
　図１１は、本技術の第１の実施の形態と比較例とにおける、同一電源電圧でのＰＳＲＲ特性の一例を示すグラフである。同図におけるａは、基準電圧発生回路に５０ピコファラッド（ｐＦ）の容量を付加したときのＰＳＲＲ特性の一例を示す。同図におけるｂは、基準電圧発生回路に１００キロオーム（ｋΩ）の抵抗とローパスフィルタとを付与したときのＰＳＲＲ特性の一例を示す。同図におけるａおよびｂの縦軸はＰＳＲＲを示し、横軸は周波数を示す。また、実線の曲線は、第１の実施の形態の特性を示し、点線は、比較例の特性を示す。
　同図に例示するように、第１の実施の形態では、増幅器をソース接地型とすることで、より低い電源電圧から高いゲインを得ることができるため、低周波数帯域のＰＳＲＲは、比較例より低く、良好な特性が得られている。一方、高いゲインを持つ反面、高周波数帯域では、ＰＳＲＲ特性の悪化が、比較例より低い周波数から始まるため、ローパスフィルタを設置するなどの対策で回避してもよい。
　図１２は、本技術の第１の実施の形態と比較例とにおける、低周波数帯域でのＰＳＲＲ特性の電源電圧依存特性の一例を示すグラフである。同図の縦軸は、ＰＳＲＲを示し、横軸は電源電圧ＶＤＤを示す。同図に例示するように、第１の実施の形態では、比較例よりもＰＳＲＲが低くなる。
　なお、電流源３１０などの電流源としてｐＭＯＳトランジスタを用いているが、図１３に例示するようにＰＮＰ型のバイポーラトランジスタを用いることもできる。この場合にはｐＭＯＳトランジスタ３１１、３２１、４３１、５４１および５５１の代わりに、バイポーラトランジスタ３１２、３２２、４３２、５４２および５５２が用いられる。
　このように、本技術の第１の実施の形態によれば、ソース接地のｐＭＯＳトランジスタ４３１および抵抗４０２によりＣＴＡＴ電流を生成するため、ソースフォロワを用いる場合と比較して最低動作電圧を低下させることができる。
　＜２．第２の実施の形態＞
　上述の第１の実施の形態では、電流源として用いられるｐＭＯＳトランジスタ３１１、３２１、４３１、５４１および５５１を電源電圧ＶＤＤに接続していたが、これらを接地電圧ＶＳＳに接続することもできる。この第２の実施の形態の基準電圧発生回路２００は、電流源を接地側に配置した点において第１の実施の形態と異なる。
　図１４は、本技術の第２の実施の形態における基準電圧発生回路２００の一構成例を示す回路図である。この第２の実施の形態の基準電圧発生回路２００では、ｐＭＯＳトランジスタ３１１、３２１、４３１、５４１および５５１の代わりに、ｎＭＯＳトランジスタ３１３、３２３、４３３、５４３および５５３が用いられ、これらは接地側に配置される。また、ＮＰＮ型のバイポーラトランジスタ３３１および３３２の代わりに、ＰＮＰ型のバイポーラトランジスタ３３３および３３４が用いられる。基準電圧ＶＢＧＲは、電源電圧ＶＤＤから、Ｒ３（ＩＰＴＡＴ０＋ＩＣＴＡＴ０）を減算した値となる。
　このように、本技術の第２の実施の形態によれば、ｎＭＯＳトランジスタ３１３、３２３、４３３、５４３および５５３の電流源を接地側に配置したため、電源電圧ＶＤＤから、Ｒ３（ＩＰＴＡＴ０＋ＩＣＴＡＴ０）を減算した値の基準電圧を供給することができる。
　＜３．第３の実施の形態＞
　上述の第１の実施の形態では、ベース電流が無視できるものとしていた。しかし、近年の微細化ＣＭＯＳ（Complementary MOS）プロセスではウェル結合による寄生バイポーラトランジスタを用いることが多いため、電流増幅率が小さくなり、ベース電流の影響を無視することができなくなることがある。この第３の実施の形態の基準電圧発生回路２００は、電流源の追加によりベース電流をキャンセルした点において第１の実施の形態と異なる。
　図１５は、本技術の第３の実施の形態における基準電圧発生回路２００の一構成例を示す回路図である。この第３の実施の形態の基準電圧発生回路２００は、出力部５００内にｐＭＯＳトランジスタ５６１をさらに配置した点において第１の実施の形態と異なる。
　ｐＭＯＳトランジスタ５６１は、電源電圧ＶＤＤと抵抗５０３との間において、ｐＭＯＳトランジスタ５４１および５５１と並列に接続される。また、ｐＭＯＳトランジスタ５６１のサイズは、ｐＭＯＳトランジスタ３１１、３２１および５５１と同一であるものとする。また、ｐＭＯＳトランジスタ５６１のゲートはｐＭＯＳトランジスタ３１１のゲートに接続される。なお、ｐＭＯＳトランジスタ５６１は、特許請求の範囲に記載の第６電流源の一例である。
　ＰＴＡＴ電流生成部３００において、バイポーラトランジスタ３３１および３３２のそれぞれについて、電流増幅率をβとすると、コレクタ電流は、ベース電流Ｉｂのβ倍である。バイポーラトランジスタ３３１および３３２のそれぞれのベース電流が略一致する場合、抵抗３０１に流れる電流をＩＰＴＡＴ０とすると、バイポーラトランジスタ３３１および３３２のそれぞれのコレクタ電流であるＩＰＴＡＴ１は、次の式により表される。
　　ＩＰＴＡＴ１＝β×Ｉｂ
　　　　　　 ＝ＩＰＴＡＴ０―Ｉｂ　　　　　　　　　　　　　・・・式７
　次に、ＣＴＡＴ電流生成部４００においては、バイポーラトランジスタ３３１および３３２のそれぞれのベース電流を加算した電流が流れる。このため、ｐＭＯＳトランジスタの供給する電流をＩＣＴＡＴ１とし、抵抗４０２に流れる電流をＩＣＴＡＴ０とすると、ＩＣＴＡＴ１は、次の式により表される。
　　ＩＣＴＡＴ１＝ＩＣＴＡＴ０＋２Ｉｂ　　　　　　　　　　　　・・・式８
　これらのＰＴＡＴ電流ＩＰＴＡＴ１およびＣＴＡＴ電流ＩＣＴＡＴ１を１倍のミラー比で取り出すと、ｐＭＯＳトランジスタ５６１の無い第１の実施の形態の場合、基準電圧ＶＢＧＲは、式７および式８に基づいて次の式により表される。
　　ＶＢＧＲ＝Ｒ３（ＩＰＴＡＴ１＋ＩＣＴＡＴ１）
　　　　　＝Ｒ３（ＩＰＴＡＴ０＋ＩＣＴＡＴ０＋Ｉｂ）　　　　　・・・式９
　式９に例示するように、第１の実施の形態では、電流増幅率が小さい場合、ベース電流Ｉｂの項が残留する。このため、バイポーラトランジスタ３３１や３３２のプロセスのばらつきにより電流増幅率βが増減すると、基準電圧ＶＢＧＲの絶対値と温度依存性とが大きく変動することになる。
　そこで、第３の実施の形態では、ｐＭＯＳトランジスタ５６１を並列に追加して、ミラー比を２倍にしている。これにより、第３の実施の形態の基準電圧ＶＢＧＲは、次の式の値となる。
　　ＶＢＧＲ＝Ｒ３（２×ＩＰＴＡＴ１＋ＩＣＴＡＴ１）
　　　　　＝Ｒ３（２×ＩＰＴＡＴ０＋ＩＣＴＡＴ０）　　　　　・・・式１０
　式１０より、ベース電流Ｉｂをキャンセルすることができる。ＩＰＴＡＴ０の温度係数は、ＩＣＴＡＴ０の温度係数の１／２に設定される。
　ここでは、ＣＴＡＴ電流生成部４００の出力に接続されるバイポーラトランジスタが２個であるために、ＰＴＡＴ電流のミラー比を２倍としている。しかし、ミラー比は２倍に限定されない。ミラー比の値は、バイポーラトランジスタの個数に応じて、適切な値に設定すればよい。
　上述のように第３の実施の形態では、カレントミラー回路のミラー比を変更するのみでベース電流Ｉｂの補償を非常にシンプルかつ容易に実現でき、低電圧化と小面積化とを両立することが可能である。
　図１６は、本技術の第３の実施の形態における効果を説明するための図である。同図におけるａは、ベース電流が残留する際の第１の実施の形態における基準電圧ＶＢＧＲの温度依存特性を示すグラフである。同図におけるｂは、第３の実施の形態における基準電圧ＶＢＧＲの温度依存特性を示すグラフである。同図におけるａおよびｂの縦軸は、基準電圧ＶＢＧＲであり、横軸は絶対温度である。細い実線は、ｓｓ条件の温度依存特性を示す。太い実線は、ｆｆ条件の温度依存特性を示す。一点鎖線は、ｔｔ条件を示す。
　同図におけるａおよびｂに例示するように、第３の実施の形態では、第１の実施の形態と比較して、プロセスの絶対ばらつきに対して基準電圧ＶＢＧＲの絶対値の変動と、基準電圧ＶＢＧＲの温度依存性の変動とを低減することができる。
　なお、第３の実施の形態に第２の実施の形態を適用することができる。
　このように、本技術の第３の実施の形態によれば、ｐＭＯＳトランジスタ５６１を追加したため、ベース電流をキャンセルすることができる。これにより、基準電圧ＶＢＧＲの絶対値および温度依存性の変動を低減することができる。
　［変形例］
　上述の第３の実施の形態では、電流源の追加によりベース電流をキャンセルしていたが、抵抗の追加によりベース電流をキャンセルすることもできる。この第３の実施の形態の変形例における基準電圧発生回路２００は、抵抗の追加によりベース電流をキャンセルした点において第３の実施の形態と異なる。
　図１７は、本技術の第３の実施の形態の変形例における基準電圧発生回路２００の一構成例を示す回路図である。この第３の実施の形態の変形例の基準電圧発生回路２００は、ｐＭＯＳトランジスタ５６１の代わりに、抵抗５０４を配置した点において第３の実施の形態と異なる。
　抵抗５０４は、ｐＭＯＳトランジスタ５５１と抵抗５０３との間に挿入される。また、抵抗５０３および５０４の接続ノードがｐＭＯＳトランジスタ５４１に接続され、ｐＭＯＳトランジスタ５５１および抵抗５０４の接続ノードの電圧が基準電圧ＶＢＧＲとして出力される。
　抵抗５０４の抵抗値をＲ３×α（αは、整数）とした場合、基準電圧ＶＢＧＲは、次の式により表される。
　　ＶＢＧＲ＝Ｒ３×（ＩＰＴＡＴ１＋ＩＣＴＡＴ１）＋Ｒ３×α×ＩＰＴＡＴ１
　　　　　＝Ｒ３×（ＩＰＴＡＴ０＋ＩＣＴＡＴ０＋Ｉｂ）
　　　　　　＋Ｒ３×α×（ＩＰＴＡＴ０―Ｉｂ）
　　　　　＝Ｒ３×｛（１＋α）ＩＰＴＡＴ０＋ＩＣＴＡＴ０）｝
　　　　　　＋Ｒ３×（１－α）Ｉｂ　　　　　　　　　・・・式１１
　式１１に基づいてαを１に設定することにより、ベース電流をキャンセルすることができる。ＩＰＴＡＴ０の温度係数は、ＩＣＴＡＴ０の温度係数の１／（１＋α）に設定される。
　ただし、この方法では、抵抗５０４に決められた抵抗比率αを持たせるため、トリミング機能の実装がしにくいことに留意する必要がある。
　なお、第３の実施の形態の変形例に第２の実施の形態を適用することができる。
　このように、本技術の第３の実施の形態の変形例によれば、ｐＭＯＳトランジスタ５５１と抵抗５０３との間に抵抗５０４を挿入したため、ベース電流をキャンセルすることができる。
　＜４．第４の実施の形態＞
　上述の第１の実施の形態では、ベース電流が無視できるものとしていた。しかし、近年の微細化ＣＭＯＳプロセスでは電流増幅率が小さくなり、ベース電流の影響を無視することができなくなることがある。この第４の実施の形態の基準電圧発生回路２００は、ベース電流を検出する回路の追加によりベース電流をキャンセルした点において第１の実施の形態と異なる。
　図１８は、本技術の第４の実施の形態における基準電圧発生回路２００の一構成例を示す回路図である。この第４の実施の形態の基準電圧発生回路２００は、ベース電流検出部６１０をさらに備える点において第１の実施の形態と異なる。
　ベース電流検出部６１０は、ベース電流を検出し、そのベース電流によりＣＴＡＴ電流を補正するものである。このベース電流検出部６１０は、ｐＭＯＳトランジスタ６１１乃至６１３と、ｎＭＯＳトランジスタ６１４と、バイポーラトランジスタ６１５とを備える。
　ｐＭＯＳトランジスタ６１１乃至６１３は、電源電圧ＶＤＤに並列に接続される。ｐＭＯＳトランジスタ６１１のドレインは、ｐＭＯＳトランジスタ４３１および抵抗４０２の接続ノードに接続される。ｐＭＯＳトランジスタ６１２のゲートは、自身のドレインとｐＭＯＳトランジスタ６１１のゲートとに接続される。
　ｎＭＯＳトランジスタ６１４は、ｐＭＯＳトランジスタ６１２とバイポーラトランジスタ６１５のベースとの間に挿入される。バイポーラトランジスタ６１５は、ｐＭＯＳトランジスタ６１３と接地電圧ＶＳＳとの間に挿入される。また、ｎＭＯＳトランジスタ６１４のゲートは、ｐＭＯＳトランジスタ６１３およびバイポーラトランジスタ６１５の接続ノードに接続される。
　ｐＭＯＳトランジスタ６１１および６１２は、ｐＭＯＳトランジスタ６１２を参照元とするカレントミラー回路を構成し、ミラー比は１倍とする。ｐＭＯＳトランジスタ６１１は、ｐＭＯＳトランジスタ６１２のベース電流Ｉｂを複製し、ＣＴＡＴ電流生成部４００に供給する。このベース電流Ｉｂは、ｐＭＯＳトランジスタ４３１の供給するＣＴＡＴ電流ＩＣＴＡＴ２に加算される。式８に基づいてＩＣＴＡＴ２は、次の式により表される。
　　ＩＣＴＡＴ２＝ＩＣＴＡＴ１－Ｉｂ
　　　　　　 ＝ＩＣＴＡＴ０＋Ｉｂ　　　　　　　　　　　・・・式１２
　また、ｐＭＯＳトランジスタ６１３および３１１は、ｐＭＯＳトランジスタ３１１を参照元とするカレントミラー回路を構成し、ミラー比は１倍である。ｐＭＯＳトランジスタ６１３は、ｐＭＯＳトランジスタ３１１の供給するＩＰＴＡＴ１を複製してバイポーラトランジスタ６１５に供給する。
　出力部５００は、ＰＴＡＴ電流ＩＰＴＡＴ１およびＣＴＡＴ電流ＩＣＴＡＴ２を加算する。このため、基準電圧ＶＢＧＲは、式７および式１２に基づいて次の式により表される。
　　ＶＢＧＲ＝Ｒ３（ＩＰＴＡＴ１＋ＩＣＴＡＴ２）
　　　　　＝Ｒ３（ＩＰＴＡＴ０＋ＩＣＴＡＴ０）　　　　　　・・・式１３
　式１３より、ベース電流をキャンセルすることができる。
　同図の回路では、バイポーラトランジスタ６１５およびｎＭＯＳトランジスタ６１４の縦積みにより、最低動作電圧が上昇するおそれがあるが、閾値電圧の小さいｎＭＯＳトランジスタ６１４を用いることにより、この問題を緩和することができる。
　なお、第４の実施の形態に第２の実施の形態を適用することができる。
　このように、本技術の第４の実施の形態によれば、ベース電流検出部６１０がベース電流を検出してＣＴＡＴ電流を補正するため、ベース電流をキャンセルすることができる。
　［変形例］
　上述の第４の実施の形態では、ＣＴＡＴ電流ＩＣＴＡＴ２にベース電流Ｉｂを加算していたが、抵抗５０３に流れる電流からベース電流Ｉｂを減算することもできる。この第４の実施の形態の変形例における基準電圧発生回路２００は、抵抗５０３に流れる電流からベース電流Ｉｂを減算する点において第４の実施の形態と異なる。
　図１９は、本技術の第４の実施の形態の変形例における基準電圧発生回路２００の一構成例を示す回路図である。この第４の実施の形態の変形例の基準電圧発生回路２００は、ベース電流検出部６１０内にｎＭＯＳトランジスタ６１６および６１７をさらに設けた点において第４の実施の形態と異なる。また、第４の実施の形態の変形例のｐＭＯＳトランジスタ６１１は、ＣＴＡＴ電流生成部４００に接続されない点において第４の実施の形態と異なる。
　ｎＭＯＳトランジスタ６１６は、ｐＭＯＳトランジスタ６１１と接地電圧ＶＳＳとの間に挿入される。ｎＭＯＳトランジスタ６１６のゲートは、自身のドレインと、ｎＭＯＳトランジスタ６１７のゲートとに接続される。ｎＭＯＳトランジスタ６１７は、ｐＭＯＳトランジスタ５４１および抵抗５０３の接続ノードと、接地電圧ＶＳＳとの間に挿入される。
　ｎＭＯＳトランジスタ６１６および６１７は、ｎＭＯＳトランジスタ６１６を参照元とするカレントミラー回路を構成し、そのミラー比は１倍とする。ｐＭＯＳトランジスタ６１１の供給するベース電流Ｉｂは、ｎＭＯＳトランジスタ６１７により複製される。このｎＭＯＳトランジスタ６１７は、ｐＭＯＳトランジスタ５４１および抵抗５０３の接続ノードに接続されているため、抵抗５０３に流れる電流からベース電流Ｉｂが減算される。このベース電流Ｉｂの減算により、基準電圧ＶＢＧＲは、次の式により表される値となる。
　　ＶＢＧＲ＝Ｒ３（ＩＰＴＡＴ１＋ＩＣＴＡＴ１－Ｉｂ）
　　　　　＝Ｒ３（ＩＰＴＡＴ０＋ＩＣＴＡＴ０）　　　　　　　・・・式１４
　式１４より、ベース電流をキャンセルすることができる。
　なお、第４の実施の形態の変形例に第２の実施の形態を適用することができる。
　このように、本技術の第４の実施の形態によれば、ベース電流検出部６１０がベース電流を検出して抵抗５０３に流れる電流から減算するため、ベース電流をキャンセルすることができる。
　＜５．第５の実施の形態＞
　上述の第４の実施の形態では、ベース電流検出部６１０が、出力部５００におけるＰＴＡＴ電流とＣＴＡＴ電流の和に残留するベース電流を補正していたが、その代わりにＰＴＡＴ電流のみに対するベース電流誤差分を補正することもできる。この第５の実施の形態における基準電圧発生回路２００は、ベース電流検出部６１０がＰＴＡＴ電流を補正する点において第４の実施の形態と異なる。
　図２０は、本技術の第５の実施の形態における基準電圧発生回路２００の一構成例を示す回路図である。この第５の実施の形態の基準電圧発生回路２００は、ｐＭＯＳトランジスタ６１８をさらに備える点において第４の実施の形態と異なる。また、第５の実施の形態の変形例のｐＭＯＳトランジスタ６１１は、ＣＴＡＴ電流生成部４００に接続されない点において第４の実施の形態と異なる。
　ｐＭＯＳトランジスタ３１１のゲートは、ｐＭＯＳトランジスタ６１８のゲートにも接続され、ｐＭＯＳトランジスタ６１８のソースは電源電圧ＶＤＤに接続される。また、ｐＭＯＳトランジスタ６１８のドレインは、ｐＭＯＳトランジスタ６１１のドレインに接続される。
　ｐＭＯＳトランジスタ６１８および３１１は、ｐＭＯＳトランジスタ３１１を参照元とするカレントミラー回路を構成し、ミラー比は１倍であるものとする。ｐＭＯＳトランジスタ６１８は、ＰＴＡＴ電流ＩＰＴＡＴ１を複製して供給する。ｐＭＯＳトランジスタ６１１および６１８の接続ノードからは、ＩＰＴＡＴ１とベース電流Ｉｂとを加算（言い換えれば、ＩＰＴＡＴ１をＩｂにより補正）したＰＴＡＴ電流ＩＰＴＡＴ０が外部に出力される。このＰＴＡＴ電流ＩＰＴＡＴ０は、例えば、同一の半導体集積回路上に温度センサーなどの温度検出回路を搭載する際に、その回路で用いられる。
　また、ｐＭＯＳトランジスタ３１１および５５１は、ｐＭＯＳトランジスタ３１１を参照元とするカレントミラー回路を構成し、ミラー比は２倍とする。ミラー比の変更により、第３の実施の形態と同様にベース電流がキャンセルされる。
　なお、第５の実施の形態に第２の実施の形態を適用することができる。
　このように、本技術の第５の実施の形態によれば、ベース電流検出部６１０が、ＰＴＡＴ電流ＩＰＴＡＴ１を補正して出力するため、その電流を用いて温度検出回路などを実現することができる。
　＜６．第６の実施の形態＞
　上述の第１の実施の形態では、出力部５００は、基準電圧ＶＢＧＲを出力していたが、絶対温度に依存しない基準電流をさらに出力することもできる。この第６の実施の形態における基準電圧発生回路２００は、基準電流をさらに出力する点において第６の実施の形態と異なる。
　図２１は、本技術の第６の実施の形態における基準電圧発生回路２００の一構成例を示す回路図である。この第６の実施の形態の基準電圧発生回路２００は、レプリカ回路６２０および位相補償容量６３０と、ｐＭＯＳトランジスタ５６１および５７１とを備える。レプリカ回路６２０は、ｐＭＯＳトランジスタ６２１およびバイポーラトランジスタ６２２を備える。
　レプリカ回路６２０は、ｐＭＯＳトランジスタ３１１およびバイポーラトランジスタ３３１と同等の回路によりＰＴＡＴ電流ＩＰＴＡＴ１を生成するものである。レプリカ回路６２０内のｐＭＯＳトランジスタ６２１およびバイポーラトランジスタ６２２は、電源電圧ＶＤＤと、接地電圧ＶＳＳとの間において、直列に接続される。バイポーラトランジスタ６２２のベースは、バイポーラトランジスタ３３１のベースに接続される。ｐＭＯＳトランジスタ６２１のドレインは、自身のゲートと、ｐＭＯＳトランジスタ５７１のゲートとに接続される。
　また、出力部５００において、ｐＭＯＳトランジスタ５６１および５７１は、電源電圧ＶＤＤに並列に接続される。ｐＭＯＳトランジスタ５６１のゲートは、ｐＭＯＳトランジスタ４３１のゲートに接続される。ｐＭＯＳトランジスタ５６１および５７１のドレインは、接続され、その接続ノードからは、ＰＴＡＴ電流およびＣＴＡＴ電流を加算した電流が基準電流ＩＢＧＲとして出力される。
　位相補償容量６３０は、ｐＭＯＳトランジスタ４３１のゲートと電源電圧ＶＤＤとの間に挿入される。
　また、バイポーラトランジスタ６２２にもベース電流が流れるため、ＣＴＡＴ電流生成部４００の生成するＣＴＡＴ電流ＩＣＴＡＴ３は、次の式により表される。
　　ＩＣＴＡＴ３＝ＩＣＴＡＴ０＋３Ｉｂ　　　　　　　　　・・・式１５
　式１５のベース電流をキャンセルするために、ｐＭＯＳトランジスタ３１１および５５１を含むカレントミラー回路のミラー比は、３倍に設定される。このため、基準電圧ＶＢＧＲは、次の式により表される値となる。
　　ＶＢＧＲ＝Ｒ３（３ＩＰＴＡＴ１＋ＩＣＴＡＴ３）
　　　　　＝Ｒ３（３ＩＰＴＡＴ０＋ＩＣＴＡＴ０）　　　　・・・式１６
上式において、ＩＰＴＡＴ０の温度係数は、ＩＣＴＡＴ０の温度係数の１／３に設定される。
　出力を拡張する場合、同図のようにレプリカ回路６２０を設けず、カレントミラー回路内のノード７０１および７０２から信号線を引き出してｐＭＯＳトランジスタを出力部５００内に増設する方法もある。ここでノード７０１は、ｐＭＯＳトランジスタ３１１のゲートおよびドレインであり、ノード７０２は、ｐＭＯＳトランジスタ４３１のゲートである。
　ただし、基準電圧発生回路２００では、ＰＴＡＴ電流生成部３００およびＣＴＡＴ電流生成部４００を２段のオペアンプとして動作させており、ＣＴＡＴ電流生成部４００の入力にあたるノード７０２に位相補償容量６３０を接続して１次ポールを配置している。また、ＰＴＡＴ電流生成部３００のノード７０１は２次ポール周波数を形成するノードとなる。
　このため、レプリカ回路６２０が無いと、出力を拡張する際にノード７０１に対してゲート接続を追加することとなり、容量負荷が重くなって回路の安定性に影響する。ノード７０２の位相補償容量６３０の容量値を大きくして、帯域を低下させることで対応は可能であるが、回路面積へのインパクトが大きい。これは、低電圧動作を実現することの代償であるが、同図に例示するようにレプリカ回路６２０の追加により容易に回避可能である。
　同図では、バイポーラトランジスタ３３１のゲートのノード７０４から信号線を引き出してバイポーラトランジスタ３３１を参照元とするバイポーラトランジスタ６２２を追加している。また、レプリカ回路６２０によりＰＴＡＴ電流を引き出し、ｐＭＯＳトランジスタ６２１のゲートのノード７０３から、ＰＴＡＴ電流拡張のためのゲート電圧を取り出す構成をとっている。
　この構成において、ノード７０４のインピーダンスは、バイポーラトランジスタ３３１のベースの入力抵抗および抵抗４０２の並列となり、比較的その値が低いため、安定性への影響度は低い。
　なお、第６の実施の形態に第２の実施の形態を適用することができる。また、第３の実施の形態の変形例を適用することもできる。この場合には、抵抗５０３とｐＭＯＳトランジスタ５５１との間に抵抗５０４を挿入するか、抵抗５０３を分割すればよい。また、第６の実施の形態に第４、第５の実施の形態を適用することもできる。
　また、同図では、位相補償容量６３０をノード７０２と電源電圧ＶＤＤとの間に挿入しているが、２つの位相補償容量の一方をノード７０２に、他方をノード７０４に接続するミラー補償を用いてもよい。ミラー補償により、位相補償容量の容量値を削減することができる。ただし、この場合は、ＰＳＲＲ特性を犠牲にすることとなる点に留意する。
　このように、本技術の第６の実施の形態によれば、レプリカ回路６２０を設けたため、出力を拡張する際に回路の安定性を向上させることができる。
　＜７．第７の実施の形態＞
　上述の第１の実施の形態では、位相補償容量を用いずに基準電圧ＶＢＧＲを生成していたが、この構成では回路が不安定になるおそれがある。この第７の実施の形態における基準電圧発生回路２００は、位相補償容量を追加した点において第１の実施の形態と異なる。
　図２２は、本技術の第７の実施の形態における基準電圧発生回路２００の一構成例を示す回路図である。この第７の実施の形態の基準電圧発生回路２００は、ｐＭＯＳトランジスタ３４１および３５１と、ｎＭＯＳトランジスタ３６１、３７１、３８１および３９１と、抵抗６４１および位相補償容量６４２とをさらに備える。
　ｐＭＯＳトランジスタ３４１および３５１は、電源電圧ＶＤＤに並列に接続される。ｐＭＯＳトランジスタ３４１および３１１は、ｐＭＯＳトランジスタ３１１を参照元とするカレントミラー回路を構成する。ｐＭＯＳトランジスタ３５１および３２１は、ｐＭＯＳトランジスタ３２１を参照元とするカレントミラー回路を構成する。
　ｎＭＯＳトランジスタ３６１および３８１は、ｐＭＯＳトランジスタ３４１と接地電圧ＶＳＳとの間に直列に接続される。ｐＭＯＳトランジスタ３４１およびｎＭＯＳトランジスタ３６１の接続ノードは、ＣＴＡＴ電流生成部４００に接続される。ｎＭＯＳトランジスタ３７１および３９１は、ｐＭＯＳトランジスタ３５１と接地電圧ＶＳＳとの間に直列に接続される。また、ｎＭＯＳトランジスタ３７１のゲートは、自身のドレインとｎＭＯＳトランジスタ３６１のゲートとに接続される。ｎＭＯＳトランジスタ３９１のゲートは、自身のドレインとｎＭＯＳトランジスタ３８１のゲートとに接続される。
　ｐＭＯＳトランジスタ３４１および３５１と、ｎＭＯＳトランジスタ３６１、３７１、３８１および３９１との追加により、ＰＴＡＴ電流生成部３００は、折り返し型の差動回路を構成する。
　抵抗６４１および位相補償容量６４２は、カスコード接続されたｎＭＯＳトランジスタ３６１および３８１の接続ノードと、ｐＭＯＳトランジスタ４３１および抵抗４０２の接続ノードとの間において、直列に接続される。
　カスコード接続されたｎＭＯＳトランジスタ３６１および３８１の接続ノードは、グランド基準で電位が決定される。ｐＭＯＳトランジスタ４３１および抵抗４０２の接続ノードについても同様である。これらのノード間に位相補償容量６４２を挿入することにより、他の箇所に挿入する場合と比較して、十分な位相補償を行う際に必要な位相補償容量６４２の容量値を削減することができる。また、電源ノイズに対する耐性が向上し、安定性確保とＰＳＲＲ特性維持との両立が可能となる。ただし、最低動作電圧の上昇やばらつきが生じ、ノイズが増大するおそれがあるため、設計仕様に応じ、トレードオフを見極めて設計を最適化する必要がある。
　なお、第７の実施の形態に第２から第６の実施の形態のそれぞれを適用することができる。
　このように、本技術の第７の実施の形態によれば、グランド基準で電位が決定されるノード間に位相補償容量６４２を挿入したため、位相補償を行う際に必要な容量値を削減することができる。
　なお、上述の実施の形態は本技術を具現化するための一例を示したものであり、実施の形態における事項と、特許請求の範囲における発明特定事項とはそれぞれ対応関係を有する。同様に、特許請求の範囲における発明特定事項と、これと同一名称を付した本技術の実施の形態における事項とはそれぞれ対応関係を有する。ただし、本技術は実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において実施の形態に種々の変形を施すことにより具現化することができる。
　なお、本明細書に記載された効果はあくまで例示であって、限定されるものではなく、また、他の効果があってもよい。
　なお、本技術は以下のような構成もとることができる。
（１）電源電圧および接地電圧の一方に並列に接続された第１電流源および第２電流源と、前記第１電流源および前記第２電流源を含むカレントミラー回路に並列に接続された一対のバイポーラトランジスタと、前記一対のバイポーラトランジスタの一方のエミッタに接続された第１抵抗とを備えるＰＴＡＴ（Proportional to Absolute Temperature）電流生成部と、
　前記電源電圧および前記接地電圧の間に直列に挿入された第３電流源および第２抵抗を備え、前記第３電流源および前記第２抵抗の接続ノードが前記一対のバイポーラトランジスタのそれぞれのゲートに共通に接続されたＣＴＡＴ（Complementary to Absolute Temperature）電流生成部と、
　前記第１電流源および前記第２電流源の供給するＰＴＡＴ電流と前記第３電流源の供給するＣＴＡＴ電流との加算値に応じた基準電圧を出力する出力部と
を具備する基準電圧発生回路。
（２）前記出力部は、
　前記ＣＴＡＴ電流を複製して供給する第４電流源と、
　前記ＰＴＡＴ電流を複製して供給する第５電流源と、
　前記第４電流源および前記第５電流源に共通に接続された第３抵抗と
を備える前記（１）記載の基準電圧発生回路。
（３）前記第１電流源、前記第２電流源、前記第３電流源、前記第４電流源および前記第５電流源は、ＭＯＳ（Metal Oxide Semiconductor）トランジスタである
前記（２）記載の基準電圧発生回路。
（４）前記第１電流源、前記第２電流源、前記第３電流源、前記第４電流源および前記第５電流源は、バイポーラトランジスタである
前記（２）記載の基準電圧発生回路。
（５）前記第１電流源、前記第２電流源、前記第３電流源、前記第４電流源および前記第５電流源は、前記電源電圧に並列に接続される
前記（２）から（４）のいずれかに記載の基準電圧発生回路。
（６）前記第１電流源、前記第２電流源、前記第３電流源、前記第４電流源および前記第５電流源は、前記接地電圧に並列に接続される
前記（２）から（４）のいずれかに記載の基準電圧発生回路。
（７）前記出力部は、前記ＰＴＡＴ電流を複製して供給する第６電流源をさらに備え、
　前記第３抵抗は、前記第４電流源、前記第５電流源および前記第６電流源に共通に接続される
前記（２）から（６）のいずれかに記載の基準電圧発生回路。
（８）前記出力部は、前記第３抵抗と前記第５電流源との間に挿入された第４抵抗をさらに含み、
　前記第４電流源は、前記第３抵抗および前記第４抵抗の接続ノードに接続される
前記（２）から（６）のいずれかに記載の基準電圧発生回路。
（９）前記一対のバイポーラトランジスタのベース電流を検出するベース電流検出部をさらに具備する
前記（２）から（８）のいずれかに記載の基準電圧発生回路。
（１０）前記ベース電流検出部は、前記第３電流源の供給する前記ＣＴＡＴ電流に前記ベース電流を加算する
前記（９）記載の基準電圧発生回路。
（１１）前記ベース電流検出部は、前記第３抵抗に流れる電流から前記ベース電流を減算する
前記（９）記載の基準電圧発生回路。
（１２）前記ベース電流検出部は、前記ベース電流により前記ＰＴＡＴ電流を補正して出力する
前記（９）記載の基準電圧発生回路。
（１３）前記ＰＴＡＴ電流を生成して前記出力部に供給するレプリカ回路をさらに具備し、
　前記出力部は、上記レプリカ回路の供給する上記ＰＴＡＴ電流を前記ＣＴＡＴ電流に加算した電流を基準電流として前記基準電圧とともに出力する
前記（１）から（１２）のいずれかに記載の基準電圧発生回路。
（１４）前記ＰＴＡＴ電流生成部は、折り返し型の差動回路を含む
前記（１）から（１３）のいずれかに記載の基準電圧生成回路。
（１５）前記ＰＴＡＴ電流生成部と前記第３電流源および前記第２抵抗の接続ノードとの間に挿入された位相補償容量をさらに具備し、
　前記ＰＴＡＴ電流生成部は、カスコード接続された一対のトランジスタをさらに備え、
　前記一対のトランジスタの接続ノードが前記位相補償容量に接続される
前記（１４）記載の基準電圧生成回路。
（１６）集積回路と、
　電源電圧および接地電圧の一方に並列に接続された第１電流源および第２電流源と、前記第１電流源および前記第２電流源を含むカレントミラー回路に並列に接続された一対のバイポーラトランジスタと、前記一対のバイポーラトランジスタの一方のエミッタに接続された第１抵抗とを備えるＰＴＡＴ（Proportional to Absolute Temperature）電流生成部と、
　前記電源電圧および前記接地電圧の間に直列に挿入された第３電流源および第２抵抗を含み、前記第３電流源および前記第２抵抗の接続ノードが前記一対のバイポーラトランジスタのそれぞれのゲートに共通に接続されたＣＴＡＴ（Complementary to Absolute Temperature）電流生成部と、
　前記第１電流源および前記第２電流源の供給するＰＴＡＴ電流と前記第３電流源の供給するＣＴＡＴ電流との加算値に応じた基準電圧を前記集積回路に出力する出力部と
を具備する電子機器。
　１００　電子機器
　１１０　集積回路
　２００　基準電圧発生回路
　３００　ＰＴＡＴ電流生成部
　３０１、４０２、５０３、５０４、６４１　抵抗
　３１０、３２０、４３０、５４０、５５０　電流源
　３１１、３２１、３４１、３５１、４３１、５４１、５５１、５６１、５７１、６１１～６１３、６１８、６２１　ｐＭＯＳトランジスタ
　３１２、３２２、３３１～３３４、４３２、５４２、５５２、６１５、６２２　バイポーラトランジスタ
　３１３、３２３、３６１、３７１、３８１、３９１、４３３、５４３、５５３、６１４、６１６、６１７　ｎＭＯＳトランジスタ
　４００　ＣＴＡＴ電流生成部
　５００　出力部
　６１０　ベース電流検出部
　６２０　レプリカ回路
　６３０、６４２　位相補償容量

Claims (16)

  1. 　電源電圧および接地電圧の一方に並列に接続された第１電流源および第２電流源と、前記第１電流源および前記第２電流源を含むカレントミラー回路に並列に接続された一対のバイポーラトランジスタと、前記一対のバイポーラトランジスタの一方のエミッタに接続された第１抵抗とを備えるＰＴＡＴ（Proportional to Absolute Temperature）電流生成部と、
    　前記電源電圧および前記接地電圧の間に直列に挿入された第３電流源および第２抵抗を備え、前記第３電流源および前記第２抵抗の接続ノードが前記一対のバイポーラトランジスタのそれぞれのゲートに共通に接続されたＣＴＡＴ（Complementary to Absolute Temperature）電流生成部と、
    　前記第１電流源および前記第２電流源の供給するＰＴＡＴ電流と前記第３電流源の供給するＣＴＡＴ電流との加算値に応じた基準電圧を出力する出力部と
    を具備する基準電圧発生回路。
  2. 　前記出力部は、
    　前記ＣＴＡＴ電流を複製して供給する第４電流源と、
    　前記ＰＴＡＴ電流を複製して供給する第５電流源と、
    　前記第４電流源および前記第５電流源に共通に接続された第３抵抗と
    を備える請求項１記載の基準電圧発生回路。
  3. 　前記第１電流源、前記第２電流源、前記第３電流源、前記第４電流源および前記第５電流源は、ＭＯＳ（Metal Oxide Semiconductor）トランジスタである
    請求項２記載の基準電圧発生回路。
  4. 　前記第１電流源、前記第２電流源、前記第３電流源、前記第４電流源および前記第５電流源は、バイポーラトランジスタである
    請求項２記載の基準電圧発生回路。
  5. 　前記第１電流源、前記第２電流源、前記第３電流源、前記第４電流源および前記第５電流源は、前記電源電圧に並列に接続される
    請求項２記載の基準電圧発生回路。
  6. 　前記第１電流源、前記第２電流源、前記第３電流源、前記第４電流源および前記第５電流源は、前記接地電圧に並列に接続される
    請求項２記載の基準電圧発生回路。
  7. 　前記出力部は、前記ＰＴＡＴ電流を複製して供給する第６電流源をさらに備え、
    　前記第３抵抗は、前記第４電流源、前記第５電流源および前記第６電流源に共通に接続される
    請求項２記載の基準電圧発生回路。
  8. 　前記出力部は、前記第３抵抗と前記第５電流源との間に挿入された第４抵抗をさらに含み、
    　前記第４電流源は、前記第３抵抗および前記第４抵抗の接続ノードに接続される
    請求項２記載の基準電圧発生回路。
  9. 　前記一対のバイポーラトランジスタのベース電流を検出するベース電流検出部をさらに具備する
    請求項２記載の基準電圧発生回路。
  10. 　前記ベース電流検出部は、前記第３電流源の供給する前記ＣＴＡＴ電流に前記ベース電流を加算する
    請求項９記載の基準電圧発生回路。
  11. 　前記ベース電流検出部は、前記第３抵抗に流れる電流から前記ベース電流を減算する
    請求項９記載の基準電圧発生回路。
  12. 　前記ベース電流検出部は、前記ベース電流により前記ＰＴＡＴ電流を補正して出力する
    請求項９記載の基準電圧発生回路。
  13. 　前記ＰＴＡＴ電流を生成して前記出力部に供給するレプリカ回路をさらに具備し、
    　前記出力部は、上記レプリカ回路の供給する上記ＰＴＡＴ電流を前記ＣＴＡＴ電流に加算した電流を基準電流として前記基準電圧とともに出力する
    請求項１記載の基準電圧発生回路。
  14. 　前記ＰＴＡＴ電流生成部は、折り返し型の差動回路を含む
    請求項１記載の基準電圧生成回路。
  15. 　前記ＰＴＡＴ電流生成部と前記第３電流源および前記第２抵抗の接続ノードとの間に挿入された位相補償容量をさらに具備し、
    　前記ＰＴＡＴ電流生成部は、カスコード接続された一対のトランジスタをさらに備え、
    　前記一対のトランジスタの接続ノードが前記位相補償容量に接続される
    請求項１４記載の基準電圧生成回路。
  16. 　集積回路と、
    　電源電圧および接地電圧の一方に並列に接続された第１電流源および第２電流源と、前記第１電流源および前記第２電流源を含むカレントミラー回路に並列に接続された一対のバイポーラトランジスタと、前記一対のバイポーラトランジスタの一方のエミッタに接続された第１抵抗とを備えるＰＴＡＴ（Proportional to Absolute Temperature）電流生成部と、
    　前記電源電圧および前記接地電圧の間に直列に挿入された第３電流源および第２抵抗を含み、前記第３電流源および前記第２抵抗の接続ノードが前記一対のバイポーラトランジスタのそれぞれのゲートに共通に接続されたＣＴＡＴ（Complementary to Absolute Temperature）電流生成部と、
    　前記第１電流源および前記第２電流源の供給するＰＴＡＴ電流と前記第３電流源の供給するＣＴＡＴ電流との加算値に応じた基準電圧を前記集積回路に出力する出力部と
    を具備する電子機器。
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