JP2012251772A - 半導体装置、電子機器、および半導体装置の検査方法 - Google Patents
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Abstract
【解決手段】半導体装置の電源端子TCと第1の入出力端子T1との間には、電源端子TCがカソード側となり、第1の入出力端子T1がアノード側となるようにダイオードD11が設けられる。判定部10Aは、電源電圧Vccに等しいハイレベルの信号が第1の入出力端子T1に入力されたとき、電源端子TCの電圧が第1の入出力端子T1の電圧よりも低いか否かを判定する。
【選択図】図1
Description
[半導体装置の構成]
図1は、この発明の実施の形態1による半導体装置の構成を示すブロック図である。図1を参照して、半導体装置は、半導体チップ9が半導体パッケージ1に収納されたものである。半導体チップ9は、複数のパッドPDC,PDS,PD1,PD2,…と、内部回路20と、出力バッファ31,32と、電圧検査部10A,10Bとを含む。図1では、半導体チップ9としてマイクロコンピュータチップが例示される。
半導体装置をプリント基板に実装するとき、半導体装置の端子TC,TS,T1,T2とプリント基板上の接続部とが半田接続される。このとき、入出力端子T1,T2に電源電圧Vccまたは接地電圧Vssが入力されている場合には、電源端子TCおよび接地端子TSの接続不良が容易に検知できないことがある。以下、図1を参照して具体的に説明する。
図2は、図1の電圧検査部10Aの構成を示す回路図である。図2には、図1の電源端子TC、接地端子TS、入出力端子T1、寄生ダイオードD11,D12およびバス30も併せて示される。
以下の変形例では、比較器11A,11Bを、電源端子TCおよび接地端子TS間の電圧で駆動できるように、比較器11A,11Bの入力電圧を抵抗による分圧電圧にした点に特徴がある。以下、具体的に説明する。
Vcc×r4/(r3+r4)<Vcc−Vth …(1)
の関係を満たすように設定される。ただし、上式(1)において、簡単のためにVss=0とした。
r2/(r1+r2)>r4/(r3+r4) …(2)
(Vcc−Vth)×r2/(r1+r2)<Vcc×r4/(r3+r4)
…(3)
を満たすように、抵抗素子R1〜R4の抵抗値r1〜r4を設定する。ただし、上式(2)、(3)では簡単のためにVss=0とした。
Vcc×r8/(r7+r8)>Vth …(4)
の関係を満たすように設定される。ただし、簡単のためにVss=0とした。
r6/(r5+r6)<r8/(r7+r8) …(5)
(Vcc−Vth)×r6/(r5+r6)>Vcc×r8/(r7+r8)
…(6)
を満たすように、抵抗素子R5〜R8の抵抗値r5〜r8を設定する。上式(5)、(6)では、簡単のためにVss=0とした。
図9は、この発明の実施の形態2による半導体装置の構成を示すブロック図である。
図12は、この発明の実施の形態3による半導体装置の構成を示すブロック図である。図12には、図2の電圧検査部10Aの変形例として、電圧検査部41Aの構成が示される。
Vcc×r4/(r3+r4)<Vcc−Vth …(7)
の関係を満たすように設定される。ただし、上式(7)において、簡単のためにVss=0とした。
実施の形態4では、半導体装置の動作中に半田接続部が劣化することによって電源端子TCで断線が生じた場合に、半導体装置を安全な状態にするフェールセーフ技術が開示される。以下、図14〜図17を参照して、具体的に説明する。
実施の形態5は、実施の形態1で説明した半導体装置が実装された電子機器において、半導体装置の電源端子TCまたは接地端子TSの接続状態の不良を検知したときに、安全に半導体装置の動作を停止させるフェールセーフ技術を開示するものである。以下、図18〜図20を参照して、具体的に説明する。
実施の形態6では、半導体装置の電源端子TCまたは接地端子TSの接続状態の不良を検知したときに、安全に半導体装置の動作を停止させるフェールセーフ技術を開示する。以下、図21〜図23を参照して、具体的に説明する。
実施の形態7では、これまで説明した電圧検査部を備えた半導体装置を出荷する前に、電圧検査部が正常に動作するかどうかを検査する検査手法について説明する。
図24、図25を参照して、ステップS110で、まず、モード制御回路36は、検査中に半導体装置3が安定に動作するように、半導体装置3の動作モードを低消費電力モード(省電力モード)に切替える。このステップS110は、後述するステップS160,S170で、半導体装置3の電源配線L1に供給される電流量が減少するのに備えて予め実行される。
図26は、検査システムの第1の変形例を示すブロック図である。図26の半導体装置には、入出力端子T2,T3がさらに設けられる。入出力端子T2,T3の各々と電源配線L1との間には、寄生ダイオードD21,D31がそれぞれ存在し、入出力端子T2,T3の各々と接地配線L2との間には、寄生ダイオードD22,D32がそれぞれ存在する。
図28は、検査システムの第2の変形例を示すブロック図である。図28の半導体装置は、図21で説明した半導体装置と同様に、ダイオードD31,D41とスイッチSW5,SW6とを含む。ダイオードD31およびスイッチSW5は、電源端子TCと入出力端子T1との間に直列に接続され、ダイオードD41およびスイッチSW6は、電源端子TCと入出力端子T1との間に直列に接続される。
図30は、検査システムの第3の変形例を示すブロック図である。図30の検査システムは、半導体装置5と、半導体装置5を装着可能なテストボード67と、半導体テスタ63とを含む。
図30、図31を参照して、ステップS201で、半導体テスタ63からの指令に基づいて、CPU21は、スイッチSW31,SW32を切替えることによって、スイッチSW31の端子a,b間が接続され、スイッチSW32の端子a,b間が接続されるようにする。
図32は、検査システムの第4の変形例を示すブロック図である。図32の検査システムには、半導体装置3に代えて半導体装置6が設けられる点で図26の検査システムと異なる。半導体装置6は、選択回路33をさらに含む。選択回路33は、入出力端子T1〜T3のうちの1つを選択し、選択した入出力端子の電圧を出力する。抵抗素子R3,R4およびスイッチSW2は、選択回路33の出力ノードと接地配線L2との間に直列に接続される。
図32、図33を参照して、ステップS301で、モード制御回路36は、検査中に半導体装置3が安定に動作するように、半導体装置3の動作モードを低消費電力モードに切替える。
Claims (30)
- 外部から電源電圧を受けるための電源端子と、
外部から接地電圧を受けるための接地端子と、
外部との間で信号の入力および出力の少なくとも一方を行なうための第1の入出力端子と、
前記電源端子と前記第1の入出力端子との間に、前記電源端子がカソード側となり、前記第1の入出力端子がアノード側となるように設けられた第1のダイオードと、
前記電源電圧に等しいハイレベルの信号が前記第1の入出力端子に入力されたとき、前記電源端子の電圧が前記第1の入出力端子の電圧よりも低いか否かを判定する判定部とを備える、半導体装置。 - 前記判定部は、
前記電源端子と前記接地端子との間にかかる電圧を分圧し、分圧によって得られた第1の分圧電圧を出力する第1の分圧部と、
前記第1の入出力端子と前記接地端子との間にかかる電圧を分圧し、分圧によって得られた第2の分圧電圧を出力する第2の分圧部と、
前記電源端子と前記接地端子との間にかかる電圧によって駆動され、前記第1の分圧電圧と前記第2の分圧電圧とを比較する第1の比較器とを含み、
前記第1および第2の分圧部の分圧比は、前記電源端子および前記第1の入出力端子の両方に前記電源電圧が印加されたとき、前記第1の分圧電圧が前記第2の分圧電圧より大きくなり、前記電源端子がオープン状態になりかつ前記第1の入出力端子に前記電源電圧が印加されたとき、前記第1の分圧電圧が前記第2の分圧電圧よりも小さくなるように設定される、請求項1に記載の半導体装置。 - 前記判定部は、前記第1の入出力端子と前記接地端子との間にかかる電圧によって駆動され、前記電源端子の電圧と前記第1の入出力端子の電圧とを比較する第1の比較器を含み、
前記第1の比較器は、前記電源端子の電圧が前記第1の入出力端子の電圧よりも低いとき第1の論理レベルの信号を出力し、前記第1の比較器は、前記電源端子の電圧が前記第1の入出力端子の電圧よりも低くないとき第2の論理レベルの信号を出力する、請求項1に記載の半導体装置。 - 前記判定部は、
前記電源端子と前記接地端子との間にかかる電圧を分圧し、分圧によって得られた第1の分圧電圧を出力する第1の分圧部と、
前記第1の入出力端子と前記接地端子との間にかかる電圧を分圧し、分圧によって得られた第2の分圧電圧を出力する第2の分圧部と、
前記電源端子と前記接地端子との間にかかる電圧によって駆動され、前記第1および第2の分圧電圧の各々をデジタル値に変換するアナログ・デジタル変換器と、
前記アナログ・デジタル変換器とデータバスを介して接続された中央処理装置とを含み、
前記中央処理装置は、前記アナログ・デジタル変換器によってデジタル変換された前記第1および第2の分圧電圧を比較する、請求項1に記載の半導体装置。 - 前記判定部は、
前記第1の入出力端子と前記接地端子との間にかかる電圧によって駆動され、前記電源端子の電圧と前記第1の入出力端子の電圧の各々をデジタル値に変換するアナログ・デジタル変換器と、
前記アナログ・デジタル変換器とデータバスを介して接続された中央処理装置とを含み、
前記中央処理装置は、前記アナログ・デジタル変換器によってデジタル変換された前記電源端子の電圧および前記第1の入出力端子の電圧を比較する、請求項1に記載の半導体装置。 - 前記半導体装置は、
外部との間で信号の入力および出力の少なくとも一方を行なうための第2の入出力端子と、
前記接地端子と前記第2の入出力端子との間に、前記接地端子がアノード側となり、前記第2の入出力端子がカソード側となるように設けられた第2のダイオードとをさらに備え、
前記判定部は、さらに、前記接地電圧に等しいローレベルの信号が前記第2の入出力端子に入力されたとき、前記接地端子の電圧が前記第2の入出力端子の電圧よりも高いか否かを判定する、請求項1に記載の半導体装置。 - 前記判定部は、
前記電源端子と前記接地端子との間にかかる電圧を分圧し、分圧によって得られた第1の分圧電圧を出力する第1の分圧部と、
前記第1の入出力端子と前記接地端子との間にかかる電圧を分圧し、分圧によって得られた第2の分圧電圧を出力する第2の分圧部と、
前記電源端子と前記接地端子との間にかかる電圧によって駆動され、前記第1の分圧電圧と前記第2の分圧電圧とを比較する第1の比較器と、
前記電源端子と前記接地端子との間にかかる電圧を分圧し、分圧によって得られた第3の分圧電圧を出力する第3の分圧部と、
前記電源端子と前記第2の入出力端子との間にかかる電圧を分圧し、分圧によって得られた第4の分圧電圧を出力する第4の分圧部と、
前記電源端子と前記接地端子との間にかかる電圧によって駆動され、前記第3の分圧電圧と前記第4の分圧電圧とを比較する第2の比較器とを含み、
前記第1および第2の分圧部の分圧比は、前記電源端子および前記第1の入出力端子の両方に前記電源電圧が印加されたとき、前記第1の分圧電圧が前記第2の分圧電圧より大きくなり、前記電源端子がオープン状態になりかつ前記第1の入出力端子に前記電源電圧が印加されたとき、前記第1の分圧電圧が前記第2の分圧電圧よりも小さくなるように設定され、
前記第3および第4の分圧部の分圧比は、前記接地端子および前記第2の入出力端子の両方に前記接地電圧が印加されたとき、前記第3の分圧電圧が前記第4の分圧電圧より大きくなり、前記接地端子がオープン状態になりかつ前記第2の入出力端子に前記接地電圧が印加されたとき、前記第3の分圧電圧が前記第4の分圧電圧よりも小さくなるように設定される、請求項6に記載の半導体装置。 - 前記判定部は、
前記第1および第2の入出力端子間にかかる電圧によって駆動され、前記電源端子の電圧と前記第1の入出力端子の電圧とを比較する第1の比較器と、
前記第1および第2の入出力端子間にかかる電圧によって駆動され、前記第2の入出力端子の電圧と前記接地端子の電圧とを比較する第2の比較器とを含み、
前記第1の比較器は、前記電源端子の電圧が前記第1の入出力端子の電圧よりも低いとき第1の論理レベルの信号を出力し、前記第1の比較器は、前記電源端子の電圧が前記第1の入出力端子の電圧よりも低くないとき第2の論理レベルの信号を出力し、
前記第2の比較器は、前記接地端子の電圧が前記第2の入出力端子の電圧よりも低いとき第1の論理レベルの信号を出力し、前記第2の比較器は、前記接地端子の電圧が前記第2の入出力端子の電圧よりも低くないとき第2の論理レベルの信号を出力する、請求項6に記載の半導体装置。 - 前記判定部は、前記第1の比較器の出力と前記第2の比較器の出力との論理和を出力する論理和回路をさらに含む、請求項7または8に記載の半導体装置。
- 前記判定部は、前記電源端子の電圧が前記第1の入出力端子の電圧よりも低いときに異常信号を出力し、
前記半導体装置は、
中央処理装置と、
前記異常信号を受けたときに、前記中央処理装置に対して割込み通知を発行する割込み制御回路をさらに備える、請求項1に記載の半導体装置。 - 前記判定部は、前記電源端子の電圧が前記第1の入出力端子の電圧よりも低いときにリセット信号を出力し、
前記半導体装置は、前記リセット信号を受けたときに初期化動作を行なう内部回路をさらに備える、請求項1に記載の半導体装置。 - 前記半導体装置は、動作モードとして、通常モードと前記通常モードよりも消費電力の小さい省電力モードとを有し、
前記半導体装置は、前記動作モードを切替えるモード制御回路をさらに備え、
前記モード制御回路は、前記判定部から、前記電源端子の電圧が前記第1の入出力端子の電圧よりも低いという判定結果を受取ったときに、前記動作モードを前記通常モードから前記省電力モードに切替える、請求項1に記載の半導体装置。 - 前記半導体装置は、前記判定部の判定結果を外部に出力するための出力端子をさらに備える、請求項1に記載の半導体装置。
- 前記半導体装置は、
外部との間で信号の入力および出力の少なくとも一方を行なうための第2の入出力端子と、
前記電源端子と前記第2の入出力端子との間に、前記電源端子がカソード側となり、前記第2の入出力端子がアノード側となるように設けられた第2のダイオードと、
前記第1および第2の入出力端子と接続され、前記第1および第2の入出力端子のいずれか一方を選択して、選択した入出力端子の電圧を前記判定部に出力する選択回路とをさらに備え、
前記判定部は、前記電源電圧に等しいハイレベルの信号が前記第1および第2の入出力端子の両方に入力されたとき、前記選択回路から前記第1の入出力端子の電圧を受けている場合には、前記電源端子の電圧が前記第1の入出力端子の電圧よりも低いか否かを判定し、前記選択回路から前記第2の入出力端子の電圧を受けている場合には、前記電源端子の電圧が前記第2の入出力端子の電圧よりも低いか否かを判定する、請求項1に記載の半導体装置。 - 前記半導体装置は、さらに、
外部との間で信号の入力および出力の少なくとも一方を行なうための第2の入出力端子と、
前記電源端子と前記第2の入出力端子との間に、前記電源端子がカソード側となり、前記第2の入出力端子がアノード側となるように設けられた第2のダイオードと、
前記第1の入出力端子と接続され、前記第1の入出力端子の電圧を取り込んで保持する第1のサンプルホールド回路と、
前記第2の入出力端子と接続され、前記第2の入出力端子の電圧を取り込んで保持する第2のサンプルホールド回路と、
前記第1および第2のサンプルホールド回路と接続され、前記第1および第2のサンプルホールド回路のいずれか一方を選択して、選択したサンプルホールド回路に保持された電圧を前記判定部に出力する選択回路とを備え、
前記判定部は、前記電源電圧または前記電源電圧に等しいハイレベルの信号が前記第1および第2の入出力端子の両方に入力されたとき、前記選択回路から前記第1のサンプルホールド回路によって保持された前記第1の入出力端子の電圧を受けている場合には、前記電源端子の電圧が前記第1の入出力端子の電圧よりも低いか否かを判定し、前記選択回路から前記第2のサンプルホールド回路によって保持された前記第2の入出力端子の電圧を受けている場合には、前記電源端子の電圧が前記第2のサンプルホールド回路によって保持された前記第2の入出力端子の電圧よりも低いか否かを判定する、請求項1に記載の半導体装置。 - 前記半導体装置は、
外部との間で信号の入力および出力の少なくとも一方を行なうための1または複数の第2の入出力端子と、
前記1または複数の第2の入出力端子にそれぞれ対応して設けられ、各々が、前記電源端子と対応の第2の入出力端子との間に、前記電源端子がカソード側となり、対応の第2の入出力端子がアノード側となるように設けられた1または複数の第2のダイオードとをさらに備え、
前記判定部は、さらに、前記電源電圧に等しいハイレベルの信号が前記第1の入出力端子および前記1または複数の第2の入出力端子に入力されたとき、前記電源端子の電圧が前記第1の入出力端子および前記1または複数の第2の入出力端子の各々の電圧よりも低いか否かを判定し、
前記判定部は、前記電源端子の電圧が前記第1の入出力端子および前記1または複数の第2の入出力端子の全ての電圧よりも低い場合に、前記電源端子と外部との接続が不良であることを表わす信号を出力する、請求項1に記載の半導体装置。 - 前記半導体装置は、前記電源端子と前記第1の入出力端子との間に互いに直列に設けられた第2のダイオードおよび第1のスイッチ素子をさらに備え、
前記第2のダイオードは、前記電源端子がカソード側となり、前記第1の入出力端子がアノード側となるように接続され、
前記判定部は、前記電源端子の電圧が前記第1の入出力端子の電圧よりも低い場合に、前記第1のスイッチ素子をオン状態にする、請求項1に記載の半導体装置。 - 前記半導体装置は、さらに、
前記電源端子と前記第1の入出力端子との間に互いに直列に設けられた第3のダイオードおよび第1のスイッチ素子と、
前記接地端子と前記第2の入出力端子との間に互いに直列に設けられた第4のダイオードおよび第2のスイッチ素子とを備え、
前記第3のダイオードは、前記電源端子がカソード側となり、前記第1の入出力端子がアノード側となるように接続され、
前記第4のダイオードは、前記接地端子がアノード側となり、前記第2の入出力端子がカソード側となるように接続され、
前記判定部は、前記電源端子の電圧が前記第1の入出力端子の電圧よりも低い場合に、前記第1のスイッチ素子をオン状態にし、
前記判定部は、前記接地端子の電圧が前記第2の入出力端子の電圧よりも高い場合に、前記第2のスイッチ素子をオン状態にする、請求項6に記載の半導体装置。 - 外部から電源電圧を受けるための電源端子と、
外部から接地電圧を受けるための接地端子と、
外部との間で信号の入力および出力の少なくとも一方を行なうための入出力端子と、
前記接地端子と前記入出力端子との間に、前記接地端子がアノード側となり、前記入出力端子がカソード側となるように設けられた第1のダイオードと、
前記接地電圧に等しいローレベルの信号が前記入出力端子に入力されたとき、前記接地端子の電圧が前記入出力端子の電圧よりも高いか否かを判定する判定部とを備える、半導体装置。 - 前記判定部は、
前記電源端子と前記接地端子との間にかかる電圧を分圧し、分圧によって得られた第1の分圧電圧を出力する第1の分圧部と、
前記電源端子と前記入出力端子との間にかかる電圧を分圧し、分圧によって得られた第2の分圧電圧を出力する第2の分圧部と、
前記電源端子と前記接地端子との間にかかる電圧によって駆動され、前記第1の分圧電圧と前記第2の分圧電圧とを比較する比較器とを含み、
前記第1および第2の分圧部の分圧比は、前記接地端子および前記入出力端子の両方に前記接地電圧が印加されたとき、前記第1の分圧電圧が前記第2の分圧電圧より大きくなり、前記接地端子がオープン状態になりかつ前記入出力端子に前記接地電圧が印加されたとき、前記第1の分圧電圧が前記第2の分圧電圧よりも小さくなるように設定される、請求項19に記載の半導体装置。 - 前記判定部は、前記電源端子と前記入出力端子との間にかかる電圧によって駆動され、前記入出力端子の電圧と前記接地端子の電圧とを比較する比較器を含み、
前記比較器は、前記接地端子の電圧が前記入出力端子の電圧よりも低いとき第1の論理レベルの信号を出力し、前記比較器は、前記接地端子の電圧が前記入出力端子の電圧よりも低くないとき第2の論理レベルの信号を出力する、請求項19に記載の半導体装置。 - 前記半導体装置は、前記接地端子と前記入出力端子との間に互いに直列に設けられた第2のダイオードおよびスイッチ素子をさらに備え、
前記第2のダイオードは、前記接地端子がアノード側となり、前記入出力端子がカソード側となるように接続され、
前記判定部は、前記電源端子の電圧が前記入出力端子の電圧よりも低い場合に、前記スイッチ素子をオン状態にする、請求項19に記載の半導体装置。 - 第1および第2の半導体装置を含む電子機器であって、
前記第1の半導体装置は、
前記第1の半導体装置の外部から電源電圧を受けるための電源端子と、
前記第1の半導体装置の外部から接地電圧を受けるための接地端子と、
前記第2の半導体装置から信号が入力される複数の入力端子と、
前記複数の入力端子の1つである第1の入力端子と前記電源端子との間に、前記電源端子がカソード側となり、前記第1の入力端子がアノード側となるように設けられた第1のダイオードと、
前記電源電圧に等しいハイレベルの信号が前記第2の半導体装置から前記第1の入力端子に入力されたとき、前記電源端子の電圧が前記第1の入力端子の電圧よりも低いか否かを判定し、前記電源端子の電圧が前記第1の入力端子の電圧より低いときに第1の異常信号を前記第2の半導体装置に出力する判定部とを含み、
前記第2の半導体装置は、前記第1の異常信号を受けたときに、前記複数の入力端子うち前記第1の入力端子を含めた所定数の入力端子に対して、前記電源電圧に等しいハイレベルの信号を出力する、電子機器。 - 前記第1の半導体装置は、前記複数の入力端子の1つである第2の入力端子と前記接地端子との間に、前記接地端子がアノード側になり、前記第2の入力端子がカソード側となるように設けられた第2のダイオードをさらに含み、
前記判定部は、さらに、前記接地電圧に等しいローレベルの信号が前記第2の半導体装置kら前記第2の入力端子に入力されたとき、前記接地端子の電圧が前記第2の入力端子の電圧よりも高いか否かを判定し、前記接地端子の電圧が前記第2の入力端子の電圧よりも高いときに第2の異常信号を前記第2の半導体装置に出力し、
前記第2の半導体装置は、前記第1および第2の異常信号の両方を受けたときに、前記複数の入力端子のうち前記第1の入力端子を含めた所定数の入力端子に対して、前記電源電圧に対応するハイレベルの信号を出力するとともに、前記複数の入力端子のうち前記第2の入力端子を含めた前記所定数と同数の入力端子に対して、前記接地電圧に等しいローレベルの信号を出力する、請求項23に記載の電子機器。 - 半導体装置の検査方法であって、
前記半導体装置は、
外部から電源電圧を受けるための電源端子と、
外部から接地電圧を受けるための接地端子と、
外部との間で信号の入力および出力の少なくとも一方を行なうための第1の入出力端子と、
前記電源端子と前記第1の入出力端子との間に、前記電源端子がカソード側となり、前記第1の入出力端子がアノード側となるように設けられた第1のダイオードと、
前記電源端子の電圧が前記第1の入出力端子の電圧よりも低いか否かを判定する判定部とを含み、
前記電源端子および前記第1の入出力端子の両方に前記電源電圧を印加したときに、前記電源端子の電圧が前記第1の入出力端子の電圧よりも低いか否かを前記判定部によって判定する第1の判定ステップと、
前記電源端子をオープン状態にするとともに前記第1の入出力端子に前記電源電圧を印加したときに、前記電源端子の電圧が前記第1の入出力端子の電圧よりも低いか否かを前記判定部によって判定する第2の判定ステップと、
前記第1の判定ステップで、前記電源端子の電圧が前記第1の入出力端子の電圧よりも低くないと判定され、かつ、前記第2の判定ステップで、前記電源端子の電圧が前記第1の入出力端子の電圧よりも低いと判定された場合に、前記半導体装置は正常であると判定するステップとを備える、半導体装置の検査方法。 - 前記半導体装置は、動作モードとして、通常モードと前記通常モードよりも消費電力の小さい省電力モードとを有し、
前記第2の判定ステップは、前記省電力モードで実行される、請求項25に記載の半導体装置の検査方法。 - 前記半導体装置は、
外部との間で信号の入力および出力の少なくとも一方を行なうための第2の入出力端子と、
前記電源端子と前記第2の入出力端子との間に、前記電源端子がカソード側となり、前記第2の入出力端子がアノード側となるように接続された第2のダイオードとをさらに含み、
前記第2の判定ステップでは、前記第1および第2の入出力端子の両方に前記電源電圧を印加する、請求項25に記載の半導体装置の検査方法。 - 前記半導体装置は、前記電源端子と前記第1の入出力端子との間に互いに直列に設けられた第2のダイオードおよびスイッチ素子をさらに含み、
前記第2のダイオードは、前記電源端子がカソード側になり、前記第1の入出力端子がアノード側になるように接続され、
前記第2の判定ステップでは、前記スイッチ素子を導通状態にする、請求項25に記載の半導体装置の検査方法。 - 半導体装置の検査方法であって、
前記半導体装置は、
外部から電源電圧を受けるための電源端子と、
外部から接地電圧を受けるための接地端子と、
各々が、外部との間で信号の入力および出力の少なくとも一方を行なうための第1および第2の入出力端子と、
前記電源端子と前記第1の入出力端子との間に、前記電源端子がカソード側となり、前記第1の入出力端子がアノード側となるように設けられた第1のダイオードと、
前記電源端子および前記接地端子間にかかる電圧で駆動され、第1のノードの電圧が第2のノードの電圧より低いか否かを判定する判定部と、
前記第1のノードを前記電源端子および前記第2の入出力端子のいずれか一方に選択的に接続する第1のスイッチと、
前記第2のノードを前記第1および第2の入出力端子のいずれか一方に選択的に接続する第2のスイッチとを含み、
前記電源端子および前記接地端子には、常に前記電源電圧および前記接地電圧が印加され、
前記第1のスイッチによって前記第1のノードと前記第2の入出力端子とを接続し、かつ、前記第2のスイッチによって前記第2のノードと前記第1の入出力端子とを接続した第1の接続状態で、前記第1および第2の入出力端子の両方に前記電源電圧を印加したときに、前記第1のノードの電圧が前記第2のノードの電圧より低いか否かを前記判定部によって判定する第1の判定ステップと、
前記第1の接続状態で、前記第1の入出力端子に前記電源電圧を印加するとともに前記第2の入出力端子に前記電源電圧よりも低い所定の電圧を印加したときに、前記第1のノードの電圧が前記第2のノードの電圧よりも低いか否かを前記判定部によって判定する第2の判定ステップと、
前記第1のスイッチによって前記第1のノードと前記電源端子とを接続し、かつ、前記第2のスイッチによって前記第2のノードと前記第2の入出力端子とを接続した第2の接続状態で、前記第2の入出力端子に前記電源電圧を印加したときに、前記第1のノードの電圧が前記第2のノードの電圧よりも低いか否かを前記判定部によって判定する第3の判定ステップと、
前記第1の判定ステップで、前記第1のノードの電圧が前記第2のノードの電圧よりも低くないと判定され、前記第2の判定ステップで、前記第1のノードの電圧が前記第2のノードの電圧よりも低いと判定され、前記第3の判定ステップで、前記第1のノードの電圧が前記第2のノードの電圧よりも低くないと判定された場合に、前記半導体装置は正常であると判定するステップとを備える、半導体装置の検査方法。 - 前記半導体装置の検査方法であって、
前記半導体装置は、
外部から電源電圧を受けるための電源端子と、
外部から接地電圧を受けるための接地端子と、
各々が、外部との間で信号の入力および出力の少なくとも一方を行なうための第1および第2の入出力端子と、
前記電源端子と前記第1の入出力端子との間に、前記電源端子がカソード側となり、前記第1の入出力端子がアノード側となるように設けられた第1のダイオードと、
前記電源端子と前記第2の入出力端子との間に、前記電源端子がカソード側となり、前記第2の入出力端子がアノード側となるように設けられた第2のダイオードと、
前記第1および第2の入出力端子と接続され、前記第1および第2の入出力端子のいずれか一方を選択して、選択した入出力端子の電圧を出力する選択回路と、
前記電源端子の電圧が前記選択回路によって選択された入出力端子の電圧よりも低いか否かを判定する判定部とを含み、
前記選択回路によって前記第1の入出力端子が選択された第1の選択状態で、前記電源端子および前記第1の入出力端子の両方に前記電源電圧を印加したときに、前記電源端子の電圧が前記第1の入出力端子の電圧よりも低いか否かを前記判定部によって判定する第1の判定ステップと、
前記第1の選択状態で、前記電源端子をオープン状態にするとともに前記第1の入力端子に前記電源電圧を印加したときに、前記電源端子の電圧が前記第1の入出力端子の電圧よりも低いか否かを前記判定部によって判定する第2の判定ステップと、
前記選択回路によって前記第2の入出力端子が選択された第2の選択状態で、前記接地電圧と前記電源電圧との間の所定の電圧を前記電源端子に印加するとともに前記接地電圧を前記第2の入出力端子に印加したときに、前記電源端子の電圧が前記第2の入出力端子の電圧よりも低いか否かを前記判定部によって判定する第3の判定ステップと、
前記第2の選択状態で、前記所定の電圧を前記電源端子に印加するとともに前記電源電圧を前記第2の入出力端子に印加したときに、前記電源端子の電圧が前記第2の入出力端子の電圧よりも低いか否かを前記判定部によって判定する第4の判定ステップと、
前記第1の判定ステップで、前記電源端子の電圧が前記第1の入出力端子の電圧よりも低くないと判定され、前記第2の判定ステップで、前記電源端子の電圧が前記第1の入出力端子の電圧よりも低いと判定され、前記第3の判定ステップで、前記電源端子の電圧が前記第2の入出力端子の電圧よりも低くないと判定され、前記第4の判定ステップで、前記電源端子の電圧が前記第2の入出力端子の電圧よりも低いと判定された場合に、前記半導体装置は正常と判定するステップとを備える、半導体装置の検査方法。
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Cited By (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2014163917A (ja) * | 2013-02-28 | 2014-09-08 | Renesas Electronics Corp | 半導体装置 |
JP2015102374A (ja) * | 2013-11-22 | 2015-06-04 | 日置電機株式会社 | 基板検査装置、集積回路検査装置、集積回路、基板検査方法および集積回路検査方法 |
JP2016111262A (ja) * | 2014-12-09 | 2016-06-20 | パナソニックIpマネジメント株式会社 | 半導体装置及びその検査方法 |
US9493127B2 (en) | 2013-02-26 | 2016-11-15 | Renesas Electronics Corporation | Electrical control system |
JP2020180809A (ja) * | 2019-04-23 | 2020-11-05 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
JP2021044875A (ja) * | 2019-09-06 | 2021-03-18 | 株式会社ケーヒン | 電力制御装置 |
Families Citing this family (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
TWI416703B (zh) * | 2009-11-24 | 2013-11-21 | Wintek Corp | 電子裝置 |
US8860444B2 (en) * | 2011-08-18 | 2014-10-14 | Infineon Technologies Austria Ag | Communication line driver protection circuitry, systems and methods |
JP5852538B2 (ja) * | 2012-09-26 | 2016-02-03 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
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JP2022081067A (ja) * | 2020-11-19 | 2022-05-31 | 住友電気工業株式会社 | 静電気保護回路および半導体集積回路 |
CN115173371A (zh) * | 2022-07-19 | 2022-10-11 | 惠州华星光电显示有限公司 | 电源异常侦测电路及显示终端 |
Citations (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS636476A (ja) * | 1986-06-27 | 1988-01-12 | Toshiba Corp | ハイブリツドicの試験方法 |
JP2001222689A (ja) * | 2000-02-09 | 2001-08-17 | Matsushita Electric Ind Co Ltd | Icカードリーダ・ライタ |
JP2005322768A (ja) * | 2004-05-10 | 2005-11-17 | Nec Electronics Corp | 半導体集積回路 |
US20070001687A1 (en) * | 2005-06-29 | 2007-01-04 | Schneider Myron J | Method for using internal semiconductor junctions to aid in non-contact testing |
JP2010183168A (ja) * | 2009-02-03 | 2010-08-19 | Seiko Epson Corp | 集積回路装置、及び電子機器 |
JP2010256064A (ja) * | 2009-04-22 | 2010-11-11 | Fujitsu Semiconductor Ltd | グランドオープン検出回路を有する集積回路装置 |
Family Cites Families (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4175256A (en) * | 1976-07-30 | 1979-11-20 | Motorola, Inc. | Dynamic threshold tone detector |
CA1131747A (en) * | 1979-10-04 | 1982-09-14 | James S. Mark | Lighting control interface apparatus |
JPS6118636U (ja) * | 1984-07-06 | 1986-02-03 | アルプス電気株式会社 | 波形整形回路装置 |
JPH11237441A (ja) | 1998-02-20 | 1999-08-31 | Nec Corp | 半導体集積回路装置、半導体集積回路装置の製造方法、及び半導体集積回路装置の検査方法 |
-
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Patent Citations (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS636476A (ja) * | 1986-06-27 | 1988-01-12 | Toshiba Corp | ハイブリツドicの試験方法 |
JP2001222689A (ja) * | 2000-02-09 | 2001-08-17 | Matsushita Electric Ind Co Ltd | Icカードリーダ・ライタ |
JP2005322768A (ja) * | 2004-05-10 | 2005-11-17 | Nec Electronics Corp | 半導体集積回路 |
US20070001687A1 (en) * | 2005-06-29 | 2007-01-04 | Schneider Myron J | Method for using internal semiconductor junctions to aid in non-contact testing |
JP2010183168A (ja) * | 2009-02-03 | 2010-08-19 | Seiko Epson Corp | 集積回路装置、及び電子機器 |
JP2010256064A (ja) * | 2009-04-22 | 2010-11-11 | Fujitsu Semiconductor Ltd | グランドオープン検出回路を有する集積回路装置 |
Cited By (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US9493127B2 (en) | 2013-02-26 | 2016-11-15 | Renesas Electronics Corporation | Electrical control system |
JP2014163917A (ja) * | 2013-02-28 | 2014-09-08 | Renesas Electronics Corp | 半導体装置 |
JP2015102374A (ja) * | 2013-11-22 | 2015-06-04 | 日置電機株式会社 | 基板検査装置、集積回路検査装置、集積回路、基板検査方法および集積回路検査方法 |
JP2016111262A (ja) * | 2014-12-09 | 2016-06-20 | パナソニックIpマネジメント株式会社 | 半導体装置及びその検査方法 |
JP2020180809A (ja) * | 2019-04-23 | 2020-11-05 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
JP2021044875A (ja) * | 2019-09-06 | 2021-03-18 | 株式会社ケーヒン | 電力制御装置 |
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